JPH08221991A - Method and device for selecting and separating plural in associative memory - Google Patents

Abstract

PURPOSE: To reduce the number of times of repeated retrieval operation by creating the new key data and the mask data according to the signals of whether or not a word selected by the retrieval operation exists and whether or not plural pieces of words are selected. CONSTITUTION: Registers etc., in which the key data and the mask data, etc., are stored are incorporated in an associative memory word array 15 consisting of plural associative memory words 101-104 creating retrieval results. When plural word lines 111-114 are driven, ANDs of logic values beforehand stored in the same bit position of these words are outputted from an address encoder 120 of a read only memory as output values of respective bits. These outputs are inputted to a circuit block 122, and the signals of whether or not the selected word exists and whether or not plural pieces of words are selected are created. The new key data and the mask data are created responding to that, and the retrieval operation is repeated, and one word is separated in descendent order or ascendent order of a word address.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、検索動作によって選択
された複数個のワードの中から順次１つのワードを分離
指示する複数選択分離動作を少ない検索動作回数で実現
する連想メモリにおける複数選択分離方法および連想メ
モリ装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiple selection separation in an associative memory which realizes a multiple selection separation operation for sequentially instructing separation of one word from a plurality of words selected by a search operation with a small number of search operations. A method and an associative memory device.

【０００２】[0002]

【従来の技術】連想メモリ装置では、検索動作によって
複数のワードが選択される可能性がある。複数のワード
が選択された場合、選択されたワードのデータあるいは
アドレスを装置外部に出力するためには、選択された複
数個のワードの中から順次１つのワードを分離指示する
複数選択分離動作を行なう必要がある。この複数選択分
離動作の実現法としては、複数選択分離回路と呼ばれる
専用の論理回路を用いるハード的な方法と、検索対象の
ビット位置を指定するマスクデータと検索のキーデータ
を変更しながら複数回の検索動作を繰返すソフト的な方
法の２種類に大別でき、それぞれ各種の構成、方法が知
られている。2. Description of the Related Art In an associative memory device, a search operation may select a plurality of words. When a plurality of words are selected, in order to output the data or address of the selected words to the outside of the device, a multiple selection separation operation for sequentially instructing separation of one word from the selected plurality of words is performed. I need to do it. As a method of realizing this multiple selection separation operation, a hardware method using a dedicated logic circuit called a multiple selection separation circuit, and multiple times while changing the mask data designating the bit position of the search target and the search key data are used. Can be roughly divided into two types of software-like methods for repeating the search operation, and various configurations and methods are known.

【０００３】ハード的な方法では複数選択分離回路が必
要であり、このため装置価格が上昇したり、同一ハード
量で実現できる連想メモリ装置の容量が低下するという
欠点がある。さらに、連想メモリ装置を大容量化してワ
ード数が増加した場合、検索動作に代表される連想メモ
リ装置の動作と整合した速度で動作する複数選択分離回
路を構成することが難しくなり、これが装置全体の動作
速度を低下させたり、あるいは実現容量を決定するとい
う可能性もあり、連想メモリ装置の高性能化、大容量
化、低価格化に対する阻害要因となる。The hardware method requires multiple selection / separation circuits, which increases the device cost and reduces the capacity of the associative memory device that can be realized with the same amount of hardware. Further, when the capacity of the associative memory device is increased and the number of words is increased, it becomes difficult to configure a multiple selection separation circuit that operates at a speed consistent with the operation of the associative memory device represented by the search operation. There is also a possibility that the operating speed of the device may be reduced or the realization capacity may be determined, which becomes an impediment factor to high performance, large capacity and low price of the associative memory device.

【０００４】ソフト的な複数選択分離動作の実現法とし
ては、少ない検索動作回数でこれを実現する２つの方法
が知られている。第１の方法は、R.R.Seeber and A.B.L
indquist,"Associative Memory with Ordered Retrieva
l," IBM J.Jan.1962,pp.126に示されている。この方法
では、検索動作によって選択されたワードが１つあるか
否かを示すシングルヒットフラグ（ＳＨ）と検索動作に
よって選択されたワードが複数あるか否かを示すマルチ
ヒットフラグ（ＭＨ）を出力できる連想メモリ装置を前
提としており、当初の検索で検索対象外であったデータ
内容の大小順に読み出すことができる。なお、ＳＨは選
択されたワードがあるか否かを示す信号とＭＨとから容
易に生成することができる。連想メモリ装置外部では、
ＳＨとＭＨを見ながら検索対象とするビット位置とキー
データを順次変更して繰返し検索動作を行なって複数選
択分離動作を実現する。この方法では、選択されたワー
ドがあるか否かを示す信号のみを生成出力しＭＨを生成
出力する機能を持たない連想メモリ装置の場合と比較
し、平均的には複数選択分離に必要な検索動作回数は少
なくてすむが、分離すべきデータ内容によっては、多く
の検索動作回数を必要とするという欠点がある。There are two known methods for realizing a software-like multiple selection / separation operation with a small number of search operations. The first method is RRSeeber and ABL
indquist, "Associative Memory with Ordered Retrieva
l, "IBM J.Jan.1962, pp.126. In this method, a single hit flag (SH) indicating whether or not there is one word selected by the search operation and selection by the search operation Based on the premise of an associative memory device capable of outputting a multi-hit flag (MH) indicating whether or not there are a plurality of retrieved words, it is possible to read the data contents that were not searched in the initial search in order of magnitude. SH can be easily generated from a signal indicating whether or not there is a selected word and MH.
While looking at SH and MH, the bit position and the key data to be searched are sequentially changed and the repeated search operation is performed to realize the multiple selection separation operation. In this method, compared with the case of an associative memory device that does not have a function of generating and outputting only a signal indicating whether or not there is a selected word and generating and outputting MH, on average, a search required for multiple selection separation The number of operations is small, but there is a disadvantage that a large number of search operations are required depending on the data content to be separated.

【０００５】ソフト的な複数選択分離動作の第２の方法
は、Ｍ．Ｈ．Ｌｅｗｉｎ ”Ｒｅｔｒｉｅｖａｌ ｏｆ
Ｏｒｄｅｒｅｄ Ｌｉｓｔｓ ｆｒｏｍ ａ Ｃｏｎ
ｔｅｎｔ−Ａｄｄｒｅｓｓｅｄ Ｍｅｍｏｒｙ，” Ｒ
ＣＡ Ｒｅｖｉｅｗ Ｊｕｎｅ １９６２，ｐｐ．２１
５に示されている。この方法では、選択されたワードの
同一ビット位置のデータ内容が、すべて“１”か、すべ
て“０”か、あるいは“１”と“０”の混在かを出力で
きる連想メモリ装置を前提としており、当初の検索で検
索対象外であったデータ内容の大小順に読み出すことが
できる。連想メモリ装置外部では、この出力を見ながら
検索対象とするビット位置とキーデータを順次変更して
繰返し検索動作を行なって複数選択分離動作を実現す
る。この方法では、無駄な検索動作が存在せず、どの検
索動作においても少なくとも１個以上のワードを分離で
きるため、第１の方法と比較して、つねに分離のために
必要な検索動作の回数は少なくなる。しかし、選択され
たワードの同一ビット位置のデータ内容が、すべて
“１”か、すべて“０”か、あるいは“１”と“０”の
混在かを出力するには、きわめて多くのハード量が必要
であり、現実的には実現できないという欠点がある。A second method of the soft multiple selection separation operation is described in M. H. Lewin "Retrieval of
Ordered Lists from a Con
tent-Addressed Memory, ”R
CA Review June 1962, pp. 21
5 is shown. This method is premised on an associative memory device capable of outputting whether the data contents of the same bit position of the selected word are all "1", all "0", or a mixture of "1" and "0". , It is possible to read the data contents that were not searched in the initial search in order of magnitude. Outside the associative memory device, the bit position to be searched and the key data are sequentially changed while observing this output, and the repeated search operation is performed to realize the multiple selection separation operation. In this method, since there is no useless search operation and at least one word can be separated in any search operation, the number of search operations required for separation is always smaller than that in the first method. Less. However, in order to output whether the data contents at the same bit position of the selected word are all “1”, all “0”, or a mixture of “1” and “0”, an extremely large amount of hardware is required. It has the disadvantage that it is necessary and cannot be realized in reality.

【０００６】一方、対応するワードのワードアドレスと
ともに該ワードアドレスの相補の情報が記憶され該検索
結果に応じて駆動される読出し専用型メモリであって複
数のワード線が駆動された場合には各ビットの出力値と
してワード線が駆動された複数のワードの同一ビット位
置に記憶されていた論理値の論理積あるいは論理和を出
力する読出し専用型メモリと、該読出し専用型メモリか
らのワードアドレスを装置外部へ出力する手段と、検索
動作によって選択されたワードがあるか否かおよび複数
個のワードが選択されているか否かの信号を生成し装置
外部へ出力する手段を備えた連想メモリ装置が、特願平
５−２３４１６号に示されている。これは、ＳＨあるい
はＭＨを少ないハード量で高速に生成することができる
連想メモリ装置である。On the other hand, it is a read-only type memory in which complementary information of the word address is stored together with the word address of the corresponding word and is driven according to the search result. A read-only memory that outputs a logical product or a logical sum of logical values stored in the same bit position of a plurality of words whose word lines are driven as an output value of a bit, and a word address from the read-only memory An associative memory device having means for outputting to the outside of the apparatus and means for generating a signal of whether or not there is a word selected by a search operation and whether or not a plurality of words are selected and outputting the signal to the outside of the apparatus. Japanese Patent Application No. 5-23416. This is an associative memory device that can generate SH or MH at a high speed with a small amount of hardware.

【０００７】また、キーデータと固定記憶データの一部
もしくは全部との一致を検出して内容を出力する読出し
専用型の連想ＲＯＭの回路が特許第１３９８８４８号に
示されている。Further, Japanese Patent No. 1398848 discloses a read-only type associative ROM circuit which detects the match between the key data and a part or all of the fixed storage data and outputs the contents.

【０００８】さらに、アドレスの任意ビットをマスクす
ることで、マスクされたビットの情報に無関係にアドレ
スをデコードするマスカブルアドレスデコーダをもつ連
想メモリ装置が特許第１３２００３１号に示されてい
る。Further, Japanese Patent No. 1320031 discloses an associative memory device having a maskable address decoder which decodes an address by masking an arbitrary bit of the address regardless of the information of the masked bit.

【０００９】[0009]

【発明が解決しようとする課題】以上説明したように、
従来の連想メモリにおける複数選択分離方法では、次の
ような欠点があることがわかる。 （１）上記第１の方法では、分離すべきデータ内容によ
っては、多くの検索動作回数が必要であった。 （２）上記第２の方法では、選択されたワードの同一ビ
ット位置のデータ内容が、すべて“１”か、すべて
“０”か、あるいは“１”と“０”の混在かを出力する
には、きわめて多くのハード量が必要であり、現実的に
は実現できないという欠点があった。As described above,
It can be seen that the conventional multiple selection separation method in the associative memory has the following drawbacks. (1) In the first method, a large number of search operations are required depending on the data content to be separated. (2) In the second method, it is necessary to output whether the data contents at the same bit position of the selected word are all "1", all "0", or a mixture of "1" and "0". Has a drawback that it requires a very large amount of hardware and cannot be realized in reality.

【００１０】本発明にかかる請求項１乃至８に記載の発
明は、通常の連想メモリ装置のもつ、アドレスエンコー
ダに類する読出し専用型メモリの出力とアドレスに対す
る検索機能と検索動作によって選択されたワードがある
か否かおよび複数個のワードが選択されているか否かの
信号を用いることを特徴とし、その目的は、検索動作に
よって選択された複数個のワードの中からアドレスの昇
順あるいは降順に順次１つのワードを分離指示する複数
選択分離動作を少ない検索動作回数で実行する連想メモ
リにおける複数選択分離方法および連想メモリ装置を実
現することにある。According to the first to eighth aspects of the present invention, the output of a read-only type memory similar to an address encoder, which is included in an ordinary associative memory device, a search function for an address, and a word selected by a search operation are The present invention is characterized by using a signal indicating whether or not there is a word and whether or not a plurality of words are selected. The purpose of the signal is to sequentially select addresses in ascending or descending order from a plurality of words selected by a search operation. A multiple selection separation method and an associative memory device in an associative memory that executes a multiple selection separation operation for instructing separation of one word with a small number of search operations.

【００１１】[0011]

【課題を解決するための手段】請求項１に記載の連想メ
モリにおける複数選択分離方法の発明は、アドレスに対
する検索結果と、複数のワード線が駆動された場合には
各ビットの出力値としてワード線が駆動された複数のワ
ードの同一ビット位置に記憶されていた論理値の論理積
あるいは論理和を出力する読出し専用型メモリで構成さ
れたアドレスエンコーダからの出力と、先に用いたキー
データとマスクデータとから、検索動作によって選択さ
れたワードがあるか否かおよび複数個のワードが選択さ
れているか否かの信号に応じて、新たなキーデータとマ
スクデータを生成して検索動作を繰り返すものである。According to the invention of a multiple selection separation method in an associative memory according to claim 1, a search result for an address and a word as an output value of each bit when a plurality of word lines are driven. The output from the address encoder composed of a read-only memory that outputs the logical product or logical sum of the logical values stored in the same bit position of the words where the line is driven, and the key data used previously. From the mask data, new key data and mask data are generated according to a signal indicating whether there is a word selected by the search operation and whether a plurality of words are selected, and the search operation is repeated. It is a thing.

【００１２】請求項２に記載の連想メモリ装置の発明
は、読出し専用型メモリからワードアドレスが記憶され
ているビット位置の出力とワードアドレスの相補の情報
が記憶されているビット位置の出力を装置外部へ出力す
る手段を備えたものである。According to another aspect of the present invention, there is provided an associative memory device which outputs from a read-only memory the output of a bit position where a word address is stored and the output of a bit position where complementary information of the word address is stored. It is provided with means for outputting to the outside.

【００１３】請求項３記載の連想メモリにおける複数選
択分離方法の発明は、アドレスに対する検索結果と、読
出し専用型メモリからワードアドレスが記憶されている
ビット位置の出力と、ワードアドレスの相補の情報が記
憶されているビット位置の出力と、先に用いたキーデー
タとマスクデータとから、検索動作によって選択された
ワードがあるか否かおよび複数個のワードが選択されて
いるか否かの信号に応じて、新たなキーデータとマスク
データを生成して検索動作を繰返すものである。According to the invention of a multiple selection separation method in an associative memory of claim 3, the search result for the address, the output of the bit position where the word address is stored from the read-only memory, and the complementary information of the word address are provided. Depending on the output of the stored bit position and the previously used key data and mask data, whether or not there is a word selected by the search operation and whether or not a plurality of words are selected Then, new key data and mask data are generated and the search operation is repeated.

【００１４】請求項４に記載の連想メモリ装置の発明
は、読出し専用型メモリからワードアドレスが記憶され
ているビット位置の出力と、ワードアドレスが記憶され
ているビット位置の出力とワードアドレスの相補の情報
が記憶されているビット位置の出力の論理をとった結果
を装置外部へ出力する手段を備えたものである。According to another aspect of the invention of an associative memory device, an output of a bit position in which a word address is stored and an output of a bit position in which a word address is stored and a complement of a word address are read from a read-only memory. It is provided with means for outputting the result of taking the logic of the output of the bit position where the information of (1) is stored, to the outside of the device.

【００１５】請求項５に記載の連想メモリにおける複数
選択分離方法の発明は、アドレスに対する検索結果と、
ワードアドレスが記憶されているビット位置の出力とワ
ードアドレスの相補の情報が記憶されているビット位置
の出力の論理をとった結果と、先に用いたキーデータと
マスクデータとから、検索動作によって選択されたワー
ドがあるか否かおよび複数個のワードが選択されている
か否かの信号に応じて、新たなキーデータとマスクデー
タを生成して検索動作を繰返すものである。The invention of the multiple selection separation method in the associative memory according to claim 5 is:
From the result of taking the logic of the output of the bit position where the word address is stored and the output of the bit position where the complementary information of the word address is stored, and the key data and mask data used previously, New key data and mask data are generated according to a signal indicating whether or not there is a selected word and whether or not a plurality of words are selected, and the search operation is repeated.

【００１６】請求項６に記載の連想メモリにおける複数
選択分離方法の発明は、ワードアドレスをあらかじめ記
憶させる第１のフィールドおよびワードアドレスを記憶
する読出し専用型メモリとして、記憶情報が固定であっ
て検索結果を生成することができる読出し専用型連想メ
モリを用いるものである。According to the invention of the multiple selection separation method in the associative memory of claim 6, the first field for storing the word address in advance and the read-only type memory for storing the word address have fixed storage information and retrieval. It uses a read-only associative memory that can generate results.

【００１７】請求項７に記載の連想メモリにおける複数
選択分離方法の発明は、ワードアドレスをあらかじめ記
憶させる第１のフィールドとして、記憶情報が固定であ
って検索結果を生成することができるマスカブルアドレ
スデコーダを用いるものである。According to a seventh aspect of the invention of a multiple selection separation method in an associative memory, a maskable address decoder which has fixed storage information and can generate a search result as a first field for storing a word address in advance. Is used.

【００１８】請求項８に記載の連想メモリ装置の発明
は、複数選択分離方法を実行する論理回路ブロックおよ
び制御回路ブロックを備えたものである。The associative memory device according to the present invention comprises a logic circuit block and a control circuit block for executing the multiple selection separation method.

【００１９】[0019]

【作用】請求項１に記載の発明においては、検索動作に
よって選択されたワードがあるか否かおよび複数個のワ
ードが選択されているか否かの信号のみを用いる方法と
比較し、等しいかあるいは、より少ない検索動作回数で
複数選択分離動作を実行できる。According to the invention described in claim 1, as compared with the method of using only the signal indicating whether or not there is a word selected by the search operation and whether or not a plurality of words are selected, whether or not the word is equal, , The multiple selection separation operation can be executed with a smaller number of search operations.

【００２０】請求項２に記載の発明においては、検索動
作で複数個のワードが選択された場合、選択された複数
個のワードのアドレスの各ビット毎の等価的な論理積お
よび論理和を装置外部へ出力できる。According to the second aspect of the present invention, when a plurality of words are selected in the search operation, an equivalent logical product and logical sum for each bit of the addresses of the selected plurality of words are obtained. Can be output to the outside.

【００２１】請求項３に記載の発明においては、請求項
１の発明と比較し、等しいかあるいは、より少ない検索
動作回数で複数選択分離動作を実行できる。In the invention described in claim 3, as compared with the invention of claim 1, the multiple selection separation operation can be executed with the same or less number of search operations.

【００２２】請求項４に記載の発明においては、検索動
作で複数個のワードが選択された場合、選択された複数
個のワードのアドレスの各ビットの値が“０”のみか、
“１”のみか、“０”と“１”の混在かを各ビット対応
に装置外部へ出力できる。In a fourth aspect of the present invention, when a plurality of words are selected in the search operation, the value of each bit of the addresses of the selected plurality of words is only "0",
Whether only "1" or a mixture of "0" and "1" can be output to the outside of the device corresponding to each bit.

【００２３】請求項５に記載の発明においては、請求項
３の発明と比較し、少ない装置外部での処理と等しい検
索動作回数で複数選択分離動作を実行できる。In the fifth aspect of the present invention, compared with the third aspect of the invention, the multiple selection / separation operation can be executed with the same number of search operations as the number of processes outside the apparatus.

【００２４】請求項６に記載の発明においては、固定的
なデータであるアドレスの検索機能と読出しが、少ない
ハード量の読出し専用型連想メモリで実行される。According to the sixth aspect of the present invention, the search function and the reading of the address which is the fixed data are executed by the read-only associative memory with a small amount of hardware.

【００２５】請求項７に記載の発明においては、固定的
なデータであるアドレスの検索機能が、通常の連想メモ
リ装置に広く用いられているマスカブルアドレスデコー
ダで実行される。In the seventh aspect of the invention, the search function of the address which is the fixed data is executed by the maskable address decoder which is widely used in the conventional associative memory device.

【００２６】請求項８に記載の発明においては、複数選
択分離動作が装置に備えられた論理回路ブロックと制御
回路ブロックで実現され、装置外部での処理が軽減され
る。According to the eighth aspect of the invention, the multiple selection separation operation is realized by the logic circuit block and the control circuit block provided in the device, and the processing outside the device is reduced.

【００２７】[0027]

【実施例】図１は、本発明の第１の実施例であり、請求
項１に記載の発明に対応し、複数のワード線が駆動され
た場合には各ビットの出力値としてワード線が駆動され
た複数のワードの同一ビット位置に記憶されていた論理
値の論理和を出力するアドレスエンコーダと、選択され
たワードがあるか否かおよび複数個のワードが選択され
ているか否かの信号を出力できる連想メモリ装置におけ
る複数選択分離方法の処理手順を示したものである。図
２、図３、図４は、それぞれ第１の実施例で前提とした
連想メモリ装置の構成例を示している。説明の都合上、
はじめに、第１の実施例を実施するための連想メモリ装
置の例を図２〜４により説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a first embodiment of the present invention, which corresponds to the invention described in claim 1, and when a plurality of word lines are driven, the word line is output as an output value of each bit. An address encoder that outputs a logical sum of logical values stored in the same bit positions of a plurality of driven words, and a signal indicating whether or not there is a selected word and whether or not a plurality of words are selected Is a processing procedure of the multiple selection separation method in the associative memory device capable of outputting 2, FIG. 3, and FIG. 4 each show a configuration example of the associative memory device premised in the first embodiment. For convenience of explanation,
First, an example of an associative memory device for implementing the first embodiment will be described with reference to FIGS.

【００２８】図２、図３、図４は、それぞれ第１の実施
例で前提とした連想メモリ装置の構成例（公知）であ
り、いずれも４ワード構成の場合を示している。図２に
おいて、１０１〜１０４はデータを記憶するとともに検
索動作を行って検索結果を生成できる連想メモリのワー
ドであり、１０５は複数の連想メモリのワードで構成さ
れた連想メモリワードアレイであり、キーデータやマス
クデータ等を格納するレジスタやデータの入出力のため
の回路等が含まれる。１０６は前記連想メモリワードア
レイ１０５へのデータの入出力端子であり、記憶データ
の入出力、キーデータ、マスクデータの入力等に使用さ
れる。１０８は所定のフィールド（便宜上、第１のフィ
ールドという）を示しており、対応するワードアドレス
が記憶されていることを示している。１１１〜１１４
は、それぞれ対応するワードの検索結果を供給する信号
線である。１２０は複数のワード線が駆動された場合に
は各ビットの出力値としてワード線が駆動された複数の
ワードの同一ビット位置に記憶されていた論理値の論理
和を出力するアドレスエンコーダで、読出し専用型メモ
リであり、対応するワードアドレスが記憶されているこ
とを示している。１２１は前記アドレスエンコーダ１２
０の出力端子であり、１２２は選択されたワードがある
か否かおよび複数個のワードが選択されているか否かの
信号を生成する回路ブロック、１２３は前記回路ブロッ
ク１２２で生成された信号の出力端子である。FIGS. 2, 3 and 4 are configuration examples (known) of the associative memory device premised in the first embodiment, and all show the case of 4-word configuration. In FIG. 2, 101 to 104 are associative memory words capable of storing data and performing a search operation to generate a search result, and 105 is an associative memory word array composed of a plurality of associative memory words. A register for storing data and mask data, a circuit for inputting / outputting data, and the like are included. Reference numeral 106 denotes a data input / output terminal for the associative memory word array 105, which is used for inputting / outputting storage data, inputting key data, mask data, and the like. Reference numeral 108 denotes a predetermined field (referred to as a first field for convenience), which indicates that the corresponding word address is stored. 111-114
Are signal lines for supplying search results of corresponding words. When a plurality of word lines are driven, 120 is an address encoder that outputs the logical sum of the logical values stored in the same bit positions of the plurality of words whose word lines are driven as an output value of each bit. It is a dedicated type memory and indicates that the corresponding word address is stored. 121 is the address encoder 12
An output terminal of 0, 122 is a circuit block which generates a signal indicating whether or not a selected word is present and a plurality of words is selected, and 123 is a signal block generated by the circuit block 122. It is an output terminal.

【００２９】図３において、１５０は読出し専用型の連
想ＲＯＭであり、ワードアドレスが格納されていること
を示している。連想ＲＯＭ１５０は、複数のワード線が
駆動された場合には各ビットの出力値としてワード線が
駆動された複数のワードの同一ビット位置に記憶されて
いた論理値の論理和を出力するように構成でき、格納さ
れているワードアドレスに対する検索とアドレスエンコ
ードの両機能を実現する。１５１〜１５４は、連想ＲＯ
Ｍ１５０からの検索結果を供給する信号線であり、１５
５は、連想メモリ装置のワードアレイ部であり、１５６
は前記ワードアレイ部１５５へのデータの入出力端子で
あり、本連想メモリ装置の場合、アドレスデータもこの
入出力端子１５６から入出力される。１６１〜１６４
は、連想ＲＯＭ１５０からの検索結果と連想メモリワー
ドからの検索結果の論理積をとり、各ワードに対応する
検索結果を生成する論理回路である。なお、本構成例は
連想ＲＯＭ１５０と連想メモリのワードの関係を模式的
に示したものであり、実際には一体として構成できる。
その他は図２と同じである。In FIG. 3, reference numeral 150 denotes a read-only type associative ROM, which shows that word addresses are stored. The associative ROM 150 is configured to output a logical sum of logical values stored in the same bit position of a plurality of words whose word lines are driven as an output value of each bit when a plurality of word lines are driven. It is possible to realize both the search function for the stored word address and the address encoding function. 151 to 154 are associated ROs
A signal line that supplies the search result from M150.
Reference numeral 5 is a word array unit of the associative memory device,
Is an input / output terminal of data to the word array section 155, and in the case of the present associative memory device, address data is also input / output from the input / output terminal 156. 161-164
Is a logic circuit that takes the logical product of the search result from the associative ROM 150 and the search result from the associative memory word to generate the search result corresponding to each word. It should be noted that this configuration example schematically shows the relationship between the associative ROM 150 and the words in the associative memory, and can be actually configured as one unit.
Others are the same as in FIG.

【００３０】図４において、１３０はマスカブルアドレ
スデコーダであり、ワードアドレスが格納されているこ
とを示している。１３１〜１３４はマスカブルアドレス
デコーダ１３０の出力線であり、１３５は連想メモリの
ワードアレイ部であり、１３６はワードアレイ部１３５
へのデータの入出力端子である。１４１〜１４４は、マ
スカブルアドレスデコーダ１３０の出力と連想メモリワ
ードからの検索結果の論理積をとり、各ワードに対応す
る検索結果を生成する論理回路である。その他は図２と
同様である。In FIG. 4, reference numeral 130 denotes a maskable address decoder, which indicates that word addresses are stored. 131 to 134 are output lines of the maskable address decoder 130, 135 is a word array section of the associative memory, and 136 is a word array section 135.
Input / output terminal for data to / from. Reference numerals 141 to 144 are logic circuits that take the logical product of the output of the maskable address decoder 130 and the search result from the associative memory word and generate the search result corresponding to each word. Others are the same as in FIG.

【００３１】以下、図１から図４を用いて、本発明の連
想メモリにおける複数選択分離方法を説明する。The multiple selection separation method in the associative memory of the present invention will be described below with reference to FIGS. 1 to 4.

【００３２】図１において、（１）〜（８）は各ステッ
プを示す。ステップ（１），（２）は連想メモリ装置の
動作であり、ステップ（３）〜（８）は装置外部での処
理を示している。図１において、キーデータとしてはア
ドレスに対応する部分のみを示しており、左側が上位ビ
ット、右側が下位ビットとしている。また、マスクデー
タにおいてマスクされているビットをキーデータ“ｘ”
と表している。図１において、ステップ（３）の処理
は、複数選択分離の対象となるワードを検索する通常の
データを対象とした検索動作と同時に実行可能である
が、ここでは本発明の複数選択分離方法の一部として説
明する。ステップ（４），（５），（６）の処理は、検
索動作によって選択されたワードがないか、複数か、１
個かによって切替えて実行されるが、選択されたワード
がないか、複数か、１個かは、装置から出力された、検
索動作によって選択されたワードがあるか否かおよび複
数個のワードが選択されているか否かの信号から容易に
判断できる。装置から選択されたワードがないか、複数
か、１個かを示す信号を出力することも容易に可能であ
る。In FIG. 1, (1) to (8) indicate respective steps. Steps (1) and (2) are operations of the associative memory device, and steps (3) to (8) show processes outside the device. In FIG. 1, only the portion corresponding to the address is shown as the key data, the left side is the upper bit and the right side is the lower bit. In addition, the masked bits in the mask data are set to the key data “x”.
Is represented. In FIG. 1, the process of step (3) can be executed at the same time as a search operation for ordinary data for searching a word to be a target of multiple selection separation, but here, the processing of the multiple selection separation method of the present invention is performed. Explain as part. The processes of steps (4), (5), and (6) are performed by checking whether there is a word selected by the search operation, plural words, or 1
The number of selected words depends on whether there is a selected word by the search operation, whether there are no selected words, a plurality of words, or a single word. It can be easily determined from the signal indicating whether or not it is selected. It is also possible to easily output a signal indicating whether there is no selected word, plural words, or one word from the device.

【００３３】図２から図４に示した連想メモリ装置が、
図１の処理手順を実行するに必要な機能をもつことは明
らかである。The associative memory device shown in FIG. 2 to FIG.
It is obvious that the device has the functions necessary for executing the processing procedure of FIG.

【００３４】図１の処理手順による複数選択分離動作の
具体例を図５および図６に示す。Specific examples of the multiple selection / separation operation according to the processing procedure of FIG. 1 are shown in FIGS.

【００３５】図５は、１０ビットのアドレスをもつ５個
のワードが選択された場合を示しており、（ａ）が選ば
れたワードのアドレスであり、（ｂ）は図１の処理手順
に従って順次検索動作を行なった時のキー＆マスクデー
タと検索応答、エンコーダ出力およびその検索動作で選
択されたワードのＩＤを示している。検索応答の“Ｐ”
は、複数個のワードが選択されていることを示し、検索
応答の“１”は１個のワードが選択されていることを示
し、検索応答の“０”はワードが選択されていないこと
を示している。図１および図５から、本複数選択分離方
法により、選択された複数個のワードがアドレスの昇順
に分離されていることがわかる。必要な検索動作回数は
１５回である。一方、第１の方法が提案された文献
Ｒ．Ｒ．Ｓｅｅｂｅｒａｎｄ Ａ．Ｂ．Ｌｉｎｄｑｕｉ
ｓｔ，”Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ ｗｉ
ｔｈ Ｏｒｄｅｒｅｄ Ｒｅｔｒｉｅｖａｌ，” ＩＢ
Ｍ Ｊ．Ｊａｎ．１９６２，ｐｐ．１２６ では、図５
に示した５個のアドレスと同一のデータを分離するため
には、２５回の検索動作が必要であることが示されてお
り、本発明の複数選択分離方法が少ない検索動作回数で
分離を実現していることがわかる。FIG. 5 shows a case where five words having a 10-bit address are selected, (a) is the address of the selected word, and (b) is according to the processing procedure of FIG. The key & mask data and the search response when the sequential search operation is performed, the encoder output, and the ID of the word selected by the search operation are shown. Search response “P”
Indicates that a plurality of words are selected, "1" in the search response indicates that one word is selected, and "0" in the search response indicates that no word is selected. Shows. It can be seen from FIGS. 1 and 5 that a plurality of selected words are separated in ascending order of addresses by this multiple selection separation method. The number of search operations required is 15 times. On the other hand, the literature in which the first method was proposed
R. R. Seeberand A. B. Lindqui
st, "Associative Memory wi
th Ordered Retrieval, ”IB
MJ. Jan. 1962, pp. In FIG.
It is shown that 25 times of search operations are required to separate the same data as the five addresses shown in FIG. 3, and the multiple selection separation method of the present invention realizes the separation with a small number of search operations. You can see that

【００３６】図６は、１０ビットのアドレスをもつ２個
のワードが選択された場合を示しており、（ａ）が選ば
れたワードのアドレスであり、（ｂ）は図１の処理手順
に従って順次検索動作を行なった時のキー＆マスクデー
タと検索応答、エンコーダ出力およびその検索動作で選
択されたワードのＩＤであり、（ｃ）は同一のデータに
対して前述した従来例における第１の方法を適用した場
合を示している。図１および図６から、本複数選択分離
方法により、選択された複数個のワードがアドレスの昇
順に分離されていることがわかる。本発明の複数選択分
離方法に必要な検索動作回数は３回であるのに対し、第
１の方法では、２１回の検索動作回数が必要であり、き
わめて高速化が図れていることがわかる。図１で処理手
順を示した本発明の複数選択分離方法に必要な検索動作
回数は、多くの場合、第１の方法で必要な検索動作回数
より少なくてすみ、最悪の場合でも第１の方法で必要な
検索動作回数と等しくなる。FIG. 6 shows a case where two words having a 10-bit address are selected, where (a) is the address of the selected word and (b) is the procedure of FIG. The key & mask data and the search response when the sequential search operation is performed, the encoder output, and the ID of the word selected by the search operation, (c) is the first data in the conventional example described above for the same data. The case where the method is applied is shown. It can be seen from FIGS. 1 and 6 that a plurality of selected words are separated in ascending order of addresses by the present multiple selection separation method. It can be seen that the number of search operations required for the multiple selection / separation method of the present invention is three, whereas the number of search operations required for the first method is 21, which is extremely high speed. In many cases, the number of search operations required for the multiple selection separation method of the present invention whose processing procedure is shown in FIG. 1 is smaller than the number of search operations required in the first method, and in the worst case, the first method is required. Is equal to the number of search operations required.

【００３７】以上説明したように、本発明により、付加
的なハードを必要とすることなく、高速な複数選択分離
動作が実現できることがわかる。なお、図１の処理手順
は、複数のワード線が駆動された場合には各ビットの出
力値としてワード線が駆動された複数のワードの同一ビ
ット位置に記憶されていた論理値の論理和を出力するア
ドレスエンコーダあるいは連想ＲＯＭを用い、ワードア
ドレスの昇順に１つのワードを分離指示する複数選択分
離動作を実現する複数選択分離方法を示しているが、こ
れは、複数のワード線が駆動された場合には各ビットの
出力値としてワード線が駆動された複数のワードの同一
ビット位置に記憶されていた論理値の論理積を出力する
アドレスエンコーダあるいは連想ＲＯＭを用いたり、ワ
ードアドレスの降順に分離するといった処理手順も本発
明により構成できることは明らかである。さらに、図１
において装置外部で処理するとして説明したステップ
（３）〜（８）の処理について、これらの処理を実行す
る論理回路ブロックおよび制御回路ブロックを装置内部
に付与できることも明らかである。As described above, according to the present invention, it is possible to realize a high-speed multiple selection / separation operation without requiring additional hardware. It should be noted that, in the processing procedure of FIG. 1, when a plurality of word lines are driven, the logical sum of the logical values stored in the same bit position of the plurality of words whose word lines are driven is output as the output value of each bit. The figure shows a multiple selection separation method that uses an output address encoder or associative ROM to realize a multiple selection separation operation in which one word is separated and instructed in ascending order of word addresses. This shows that a plurality of word lines are driven. In this case, as an output value of each bit, an address encoder or an associative ROM that outputs a logical product of logical values stored in the same bit position of a plurality of words in which word lines are driven is used, or word addresses are separated in descending order. It is obvious that the processing procedure such as the above can be configured by the present invention. Furthermore, FIG.
It is also apparent that the logic circuit block and the control circuit block that execute these processes can be provided inside the device for the processes of steps (3) to (8) described as being processed outside the device in.

【００３８】図７、図８は本発明の第２、第３の実施例
であって、請求項２，３，６，７，８に記載の発明に対
応するものである。図７は読出し専用型メモリからのワ
ードアドレスが記憶されているビット位置の出力とワー
ドアドレスの相補の情報が記憶されているビット位置の
出力を切り替えて同一端子から装置外部へ出力する手段
を具備した連想メモリ装置の構成例であり、４ワード構
成の場合を示している。図８は図７に示すような連想メ
モリ装置における複数選択分離方法の処理手順を示した
ものである。7 and 8 show the second and third embodiments of the present invention, which correspond to the invention described in claims 2, 3, 6, 7, and 8. FIG. 7 is provided with means for switching between the output of the bit position where the word address is stored and the output of the bit position where the complementary information of the word address is stored from the read-only memory and outputting from the same terminal to the outside of the device. It is a configuration example of the associative memory device described above, and shows a case of a 4-word configuration. FIG. 8 shows a processing procedure of the multiple selection separation method in the associative memory device as shown in FIG.

【００３９】図７において、２２０はワードアドレスと
ともに該ワードアドレスの相補の情報が記憶され、該検
索結果に応じて駆動される読出し専用型メモリであっ
て、複数のワード線が駆動された場合には、各ビットの
出力値としてワード線が駆動された複数のワードの同一
ビット位置に記憶されていた論理値の論理和を出力する
読出し専用型メモリであり、対応するワードアドレスと
相補情報が記憶されていることを示している。２２１は
読出し専用型メモリ２２０からのワードアドレスが記憶
されているビット位置の出力２２２とワードアドレスの
相補の情報が記憶されているビット位置の出力２２３を
切り替え回路２２４によって切り替えて装置外部へ出力
する端子である。その他は図２と同じである。In FIG. 7, reference numeral 220 denotes a read-only type memory which stores a word address and complementary information of the word address and is driven in accordance with the search result. When a plurality of word lines are driven. Is a read-only type memory that outputs the logical sum of the logical values stored in the same bit position of a plurality of words whose word lines are driven as the output value of each bit, and stores the corresponding word address and complementary information. It has been shown that. Reference numeral 221 denotes a bit position output 222 from the read-only memory 220 at which a word address is stored and a bit position output 223 at which complementary information of a word address is stored, which is switched by a switching circuit 224 and output to the outside of the device. It is a terminal. Others are the same as in FIG.

【００４０】図８において、（１１）〜（１８）は各ス
テップを示す。ステップ（１２）〜（１４）は連想メモ
リ装置の動作であり、ステップ（１１）〜（１８）は装
置外部での処理を示している。図８において、キーデー
タとしてはアドレスに対応する部分のみを示しており、
左側が上位ビット、右側が下位ビットとしている。ま
た、マスクデータにおいてマスクされているビットをキ
ーデータ“ｘ”と表している。図８において、ステップ
（１１）の処理は、複数選択分離の対象となるワードを
検索する通常のデータを対象とした検索動作と同時に実
行可能であるが、ここでは本発明の複数選択分離方法の
一部として説明する。ステップ（１４），（１６）の処
理は、検索動作によって選択されたワードが複数か、１
個かによって切り替えて実行されるが、選択されたワー
ドが複数か、１個かは、装置から出力された、検索動作
によって選択されたワードがあるか否かおよび複数個の
ワードが選択されているか否かの信号から容易に判断で
きる。装置から選択されたワードが複数か、１個かを示
す信号を出力することも容易に可能である。In FIG. 8, (11) to (18) indicate respective steps. Steps (12) to (14) are operations of the associative memory device, and steps (11) to (18) show processing outside the device. In FIG. 8, only the part corresponding to the address is shown as the key data,
The left side is the upper bit and the right side is the lower bit. Also, the masked bits in the mask data are represented as key data “x”. In FIG. 8, the process of step (11) can be executed at the same time as the search operation for the normal data for searching the word to be the target of the multiple selection separation, but here, the processing of the multiple selection separation method of the present invention is performed. Explain as part. In the processing of steps (14) and (16), whether the word selected by the search operation is plural or 1
The number of selected words depends on whether there is a word selected by the search operation, which is output from the device, and whether a plurality of words are selected. It can be easily determined from the signal indicating whether or not there is. It is also possible to easily output a signal indicating whether the selected word is plural or one from the device.

【００４１】以下、図７と図８を用いて説明する。図７
に示した連想メモリ装置が、図８の処理手順を実行する
に必要な機能をもつことは明らかである。図８の処理手
順による複数選択分離動作の具体例を図９に示す。Hereinafter, description will be made with reference to FIGS. 7 and 8. Figure 7
It is obvious that the associative memory device shown in FIG. 6 has the functions necessary to execute the processing procedure of FIG. FIG. 9 shows a specific example of the multiple selection separation operation according to the processing procedure of FIG.

【００４２】図９は、１０ビットのアドレスをもつ５個
のワードが選択された場合を示しており、（ａ）が選ば
れたワードのアドレスであり、図５（ａ）と同一であ
る。（ｂ）は図８の処理手順に従って順次検索動作を行
なった時のキー＆マスクデータと検索応答、読出し専用
型メモリからの１回目の出力と２回目の出力およびその
検索動作で選択されたワードのＩＤを示している。検索
応答のＰは、複数個のワードが選択されていることを示
し、検索応答の“１”は１個のワードが選択されている
ことを示している。FIG. 9 shows a case where five words having a 10-bit address are selected, where (a) is the address of the selected word and is the same as FIG. 5 (a). 8B shows key and mask data and a search response when the search operation is sequentially performed according to the processing procedure of FIG. 8, the first output and the second output from the read-only type memory, and the word selected by the search operation. Is shown. The search response P indicates that a plurality of words are selected, and the search response "1" indicates that one word is selected.

【００４３】図８および図９から、本複数選択分離方法
により、選択された複数個のワードがアドレスの昇順に
分離されていることがわかる。必要な検索動作回数は９
回であり、第１の実施例と比べてさらに高速化されてい
ることがわかる。本発明の複数選択分離方法で必要な検
索操作回数は、M.H.Lewin "Retrieval of Ordered List
s from a Content-Addressed Memory," RCA Review Jun
e 1962,pp.215 に示された第２の方法の検索動作回数と
つねに等しい。これは、読出し専用型メモリからのワー
ドアドレスが記憶されているビット位置の出力とワード
アドレスの相補の情報が記憶されているビット位置の出
力を比較することにより、第２の方法でいうところの、
選択されたワードの同一ビット位置のデータ内容が、す
べて“１”か、すべて“０”か、あるいは“１”と
“０”の混在かを検出しているためである。It can be seen from FIGS. 8 and 9 that a plurality of selected words are separated in ascending order of addresses by the present multiple selection separation method. The number of search operations required is 9
It is understood that the number of times is higher than that of the first embodiment. The number of search operations required in the multiple selection separation method of the present invention is calculated as MHLewin "Retrieval of Ordered List".
s from a Content-Addressed Memory, "RCA Review Jun
e It is always equal to the number of search operations of the second method shown in 1962, pp.215. This is done by comparing the output of the bit position where the word address is stored from the read-only memory with the output of the bit position where the complementary information of the word address is stored. ,
This is because it is detected whether the data contents of the same bit position of the selected word are all "1", all "0", or a mixture of "1" and "0".

【００４４】以上説明したように、本発明により、わず
かな付加ハードで、高速な複数選択分離動作が実現でき
ることがわかる。なお、図７の連想メモリ装置および図
８の処理手順は、複数のワード線が駆動された場合には
各ビットの出力値としてワード線が駆動された複数のワ
ードの同一ビット位置に記憶されていた論理値の論理和
を出力する読出し専用型メモリを用い、該読出し専用型
メモリの出力を２回に分けて同一端子から出力し、ワー
ドアドレスの昇順に１つのワードを分離指示する複数選
択分離動作を実現する連想メモリ装置と複数選択分離方
法を示しているが、これは、複数のワード線が駆動され
た場合には各ビットの出力値としてワード線が駆動され
た複数のワードの同一ビット位置に記憶されていた論理
値の論理積を出力する読出し専用型メモリを用いたり、
多くの出力端子を用いて該読出し専用型メモリの出力を
１度に装置外部に出力したり、ワードアドレスの降順に
分離するといった連想メモリ装置および処理手順も本発
明により構成できることは明らかである。さらに、図８
において装置外部で処理するとして説明したステップ
（１１），（１５）〜（１８）の処理について、これら
の処理を実行する論理回路ブロックおよび制御回路ブロ
ックを装置内部に付与できることも明らかである。ま
た、図７に示すような連想メモリ装置が、図３、図４の
場合と同様、連想ＲＯＭやマスカブルアドレスエンコー
ダを用いても構成できることも明らかである。As described above, according to the present invention, it is possible to realize a high-speed multiple selection / separation operation with a small amount of additional hardware. In the associative memory device of FIG. 7 and the processing procedure of FIG. 8, when a plurality of word lines are driven, the output value of each bit is stored in the same bit position of the plurality of words to which the word line is driven. A read-only memory that outputs a logical sum of the logical values is output, the output of the read-only memory is divided into two and output from the same terminal, and one word is separated in the ascending order of word addresses. It shows an associative memory device that realizes the operation and a multiple selection separation method. This shows that when multiple word lines are driven, the same bit of multiple words driven by the word lines is output as the output value of each bit. Using a read-only memory that outputs the logical product of the logical values stored in the position,
It is apparent that the present invention can also be configured with an associative memory device and processing procedure in which the output of the read-only memory is output to the outside of the device at one time by using many output terminals or is separated in descending order of the word address. Furthermore, FIG.
Regarding the processes of steps (11), (15) to (18) described as being processed outside the device in the above, it is also apparent that a logic circuit block and a control circuit block that execute these processes can be provided inside the device. It is also apparent that the associative memory device as shown in FIG. 7 can be configured by using an associative ROM or a maskable address encoder as in the case of FIGS.

【００４５】図１０は本発明の第４の実施例であって、
請求項４，５に記載の発明に対応し、読出し専用型メモ
リからのワードアドレスが記憶されているビット位置の
出力とワードアドレスの相補の情報が記憶されているビ
ット位置の出力の論理をとり、これと読出し専用型メモ
リからのワードアドレスが記憶されているビット位置の
出力とを切り替えて同一端子から装置外部へ出力する手
段を具備した連想メモリ装置の構成であり、４ワード構
成の場合を示している。図１０において、２３１は前記
読出し専用型メモリ２２０からのワードアドレスが記憶
されているビット位置の出力と、読出し専用型メモリ２
２０からのワードアドレスが記憶されているビット位置
の出力とワードアドレスの相補の情報が記憶されている
ビット位置の出力の論理をとった結果を切り替えて装置
外部へ出力する端子であり、２３４は読出し専用型メモ
リからのワードアドレスが記憶されているビット位置の
出力と、読出し専用型メモリ２２０からのワードアドレ
スが記憶されているビット位置の出力とワードアドレス
の相補の情報が記憶されているビット位置の出力の論理
をとった結果を切り替える処理を行なう論理回路ブロッ
クである。その他は図７と同様である。FIG. 10 shows a fourth embodiment of the present invention,
According to the inventions of claims 4 and 5, the logic of the output of the bit position where the word address is stored and the output of the bit position where the complementary information of the word address is stored from the read-only type memory are taken. The configuration of the associative memory device having means for switching the output from the read-only memory at the bit position where the word address is stored and outputting the same from the same terminal to the outside of the device. Shows. In FIG. 10, reference numeral 231 indicates the output of the bit position where the word address is stored from the read-only type memory 220 and the read-only type memory 2.
Reference numeral 234 denotes a terminal for switching the result of taking the logic of the output of the bit position where the word address is stored from 20 and the output of the bit position where the complementary information of the word address is stored and outputting the result to the outside of the device. Output of the bit position where the word address is stored from the read-only type memory, and output of the bit position where the word address is stored from the read-only type memory 220 and the bit where complementary information of the word address is stored. It is a logic circuit block that performs a process of switching the result of taking the logic of the position output. Others are the same as in FIG. 7.

【００４６】以下、図１０を用いて本発明による連想メ
モリ装置と複数選択分離方法を説明する。図１０の論理
回路ブロック２３４では、読出し専用型メモリ２２０か
らのワードアドレスが記憶されているビット位置の出力
とワードアドレス相補の情報が記憶されているビット位
置の出力の対応するビット毎に論理積をとり、これと、
読出し専用型メモリ２２０からのワードアドレスが記憶
されているビット位置の出力とを切り替えて出力する。
これにより、ワードアドレスが記憶されているビット位
置の出力とワードアドレスの相補の情報が記憶されてい
るビット位置の出力がともに“１”の場合のみ、“１”
を出力することとなり、先に示した第３の実施例の場合
に必要であった、読出し専用型メモリからの１回目の出
力と２回目の出力の論理処理が不要であり、２回目の出
力が“１”であるビットを対象に第３の実施例と同様な
処理を進めればよいことがわかる。The associative memory device and the multiple selection separation method according to the present invention will be described below with reference to FIG. In the logic circuit block 234 of FIG. 10, the logical product of the output of the bit position where the word address is stored and the output of the bit position where the word address complementary information is stored from the read-only memory 220 Take this and
The read-only type memory 220 switches between outputting the bit position where the word address is stored and outputting.
Therefore, only when the output of the bit position where the word address is stored and the output of the bit position where the complementary information of the word address is stored are both "1"
Therefore, the logical processing of the first output and the second output from the read-only type memory, which is necessary in the case of the third embodiment described above, is unnecessary, and the second output is output. It can be seen that the same processing as that in the third embodiment may be performed on the bit for which "1" is.

【００４７】以上説明したように、本発明により、わず
かな付加ハードで、高速な複数選択分離動作が実現でき
ることがわかる。また、図１０に示すような連想メモリ
装置が、図３、図４の場合と同様、連想ＲＯＭやマスカ
ブルアドレスエンコーダを用いても構成できることも明
らかである。As described above, according to the present invention, it is possible to realize a high-speed multiple selection / separation operation with a small amount of additional hardware. It is also apparent that the associative memory device as shown in FIG. 10 can be configured by using an associative ROM or a maskable address encoder as in the case of FIGS.

【００４８】[0048]

〔請求項１に記載の発明に関して〕[Regarding the Invention of Claim 1]

（１）従来知られていた連想メモリ装置を用いて、付加
的なハードを必要とすることなく、高速な複数選択分離
動作が実現できる。 （２）複数選択分離のための膨大なハードを搭載する必
要がないため、同一ハードウェア量でより大容量の連想
メモリ装置を構成できるとともに、低価格化も図れる。 （３）複数選択分離のための回路によって、動作速度が
規定されるということがなく、高速に動作する連想メモ
リ装置を実現できる。複数選択分離のための回路は、連
想メモリ装置が大容量になるに従い、その動作に時間が
かかるため、本発明は、連想メモリ装置が大容量になれ
ばなるほど、その効果を発揮する。 〔請求項２，３に記載の発明に関して〕 （４）わずかなハードを付加するだけで、より高速な複
数選択分離動作を実現できるとともに、上記（２）と
（３）の効果をあわせもつ。 〔請求項４，５に記載の発明に関して〕 （５）複数選択分離動作を実効する際の、装置外部での
処理が簡単になり、ひいては連想メモリ装置を含むシス
テム全体としての低価格化が図れる。 〔請求項６に記載の発明に関して〕 （６）読出し専用型の連想ＲＯＭを用いることにより必
要なハード量が低減できるため、同一ハードウェア量で
より大容量の連想メモリ装置を構成できるとともに、低
価格化も図れる。 〔請求項７に記載の発明に関して〕 （７）通常の連想メモリ装置がもつアドレスエンコーダ
にマスク機能を付与するだけでアドレスに対する検索機
能が実現でき必要なハード量が低減できるため、同一ハ
ードウェア量でより大容量の連想メモリ装置を構成でき
るとともに、低価格化も図れる。 〔請求項８に記載の発明に関して〕 （８）連想メモリ装置外部からの制御なしで複数選択分
離動作を実現できるため、外部装置が不要になるととも
に、外部装置で動作速度が規定されるということがな
く、より高速に動作する連想メモリ装置が実現できる。(1) Using a conventionally known associative memory device, a high-speed multiple selection / separation operation can be realized without requiring additional hardware. (2) Since it is not necessary to mount an enormous amount of hardware for multiple selection separation, a larger capacity associative memory device can be configured with the same hardware amount, and the cost can be reduced. (3) The associative memory device that operates at high speed can be realized without the operation speed being regulated by the circuit for multiple selection separation. The operation of the circuit for multiple selection separation increases as the capacity of the associative memory device increases. Therefore, the present invention becomes more effective as the capacity of the associative memory device increases. [Regarding the Inventions According to Claims 2 and 3] (4) A higher speed multiple selection / separation operation can be realized by adding a small amount of hardware, and the effects (2) and (3) described above are combined. [Regarding the Inventions According to Claims 4 and 5] (5) The processing outside the device when performing the multiple selection / separation operation is simplified, and the cost of the entire system including the associative memory device can be reduced. . [Regarding the Invention According to Claim 6] (6) Since the required hardware amount can be reduced by using the read-only type associative ROM, a larger capacity associative memory device can be configured with the same hardware amount and at the same time It can be priced. [Regarding the invention as set forth in claim 7] (7) Since the search function for an address can be realized and the necessary hardware amount can be reduced only by providing a mask function to the address encoder of a normal associative memory device, the same hardware amount It is possible to configure a larger capacity associative memory device and reduce the cost. [Regarding the invention described in claim 8] (8) Since the multiple selection / separation operation can be realized without control from the outside of the associative memory device, the external device becomes unnecessary and the operating speed is regulated by the external device. As a result, an associative memory device that operates faster can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例であり、連想メモリ装置
における複数選択分離方法の処理手順を示したフローチ
ャートである。FIG. 1 is a first embodiment of the present invention and is a flowchart showing a processing procedure of a multiple selection separation method in an associative memory device.

【図２】第１の実施例で前提とした連想メモリ装置の第
１の構成例を示すブロックである。FIG. 2 is a block diagram showing a first configuration example of an associative memory device presupposed in the first embodiment.

【図３】第１の実施例で前提とした連想メモリ装置の第
２の構成例を示すブロック図である。FIG. 3 is a block diagram showing a second configuration example of the associative memory device presupposed in the first embodiment.

【図４】第１の実施例で前提とした連想メモリ装置の第
３の構成例を示すブロック図である。FIG. 4 is a block diagram showing a third configuration example of the associative memory device based on the first embodiment.

【図５】第１の実施例における複数選択分離動作の第１
の具体例の説明図である。FIG. 5 is a first multi-selection separation operation according to the first embodiment.
It is explanatory drawing of the specific example of.

【図６】第１の実施例における複数選択分離動作の第２
の具体例の説明図である。FIG. 6 is a second multi-selection separation operation according to the first embodiment.
It is explanatory drawing of the specific example of.

【図７】本発明の第２の実施例であって、高速な複数選
択分離動作を実現する連想メモリ装置の構成例を示すブ
ロック図である。FIG. 7 is a block diagram showing a configuration example of an associative memory device that realizes a high-speed multiple selection / separation operation according to the second embodiment of the present invention.

【図８】本発明の第３の実施例であって、図７に示すよ
うな連想メモリ装置における複数選択分離方法の処理手
順を示したフローチャートである。FIG. 8 is a flowchart showing a processing procedure of a multiple selection separation method in the associative memory device as the third embodiment of the present invention.

【図９】第２、第３の実施例における複数選択分離動作
の具体例の説明図である。FIG. 9 is an explanatory diagram of a specific example of a multiple selection separation operation in the second and third embodiments.

【図１０】本発明の第４の実施例であって、高速な複数
選択分離動作を実現する連想メモリ装置の構成例を示す
ブロック図である。FIG. 10 is a block diagram showing a configuration example of an associative memory device that realizes a high-speed multiple selection / separation operation according to the fourth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０１ ワード １０２ ワード １０３ ワード １０４ ワード １０５ 連想メモリワードアレイ １０６ 入出力端子 １１１ 信号線 １１２ 信号線 １１３ 信号線 １１４ 信号線 １２０ アドレスエンコーダ １２１ 出力端子 １２２ 回路ブロック １２３ 出力端子 １３０ マスカブルアドレスデコーダ １３１ 出力線 １３２ 出力線 １３３ 出力線 １３４ 出力線 １３５ ワードアレイ部 １３６ 入出力端子 １４１ 論理回路 １４２ 論理回路 １４３ 論理回路 １４４ 論理回路 ２２０ 読出し専用型メモリ ２２１ 端子 ２２２ 出力 ２２３ 出力 ２３１ 端子 ２３４ 論理回路ブロック 101 word 102 word 103 word 104 word 105 associative memory word array 106 input / output terminal 111 signal line 112 signal line 113 signal line 114 signal line 120 address encoder 121 output terminal 122 circuit block 123 output terminal 130 maskable address decoder 131 output line 132 output Line 133 Output line 134 Output line 135 Word array unit 136 Input / output terminal 141 Logic circuit 142 Logic circuit 143 Logic circuit 144 Logic circuit 220 Read-only memory 221 Terminal 222 output 223 Output 231 terminal 234 Logic circuit block

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 データを記憶するとともにキーデータと
マスクデータを用いた検索動作によって該記憶されたデ
ータに対する検索結果を生成する複数個のワードと、対
応するワードのワードアドレスが記憶され該検索結果に
応じて駆動される読出し専用のメモリであって複数のワ
ード線が駆動された場合には各ビットの出力値としてワ
ード線が駆動された複数のワードの同一ビット位置に記
憶されていた論理値の論理積あるいは論理和を出力する
読出し専用型メモリと、該読出し専用型メモリからの出
力を装置外部へ出力する手段と、該検索動作によって選
択されたワードがあるか否かをおよび複数個のワードが
選択されているか否かの信号を生成し装置外部へ出力す
る手段を備えた連想メモリ装置における複数選択分離方
法であって、 選択されている複数のワードの中から順次１つのワード
を分離指示する複数選択分離動作を実現するに際し、各
ワードに記憶するデータの一部として当該ワードのワー
ドアドレスをあらかじめ所定のフィールドに記憶させて
おくとともに、検索動作によって選択されたワードがあ
るか否かおよび複数個のワードが選択されているか否か
の信号に応じて、装置外部へ出力された該読出し専用型
メモリからの出力と先に用いたキーデータとマスクデー
タとから生成した所定のフィールドに対するキーデータ
とマスクデータを用いた検索動作を繰り返し、ワードア
ドレスの降順あるいは昇順に１つのワードを分離指示す
る複数選択分離動作を実現することを特徴とする連想メ
モリにおける複数選択分離方法。1. A plurality of words for storing data and generating a search result for the stored data by a search operation using key data and mask data, and word addresses of corresponding words are stored, and the search result is stored. Is a read-only memory that is driven according to the above, and when multiple word lines are driven, the logical value stored in the same bit position of the multiple words in which the word lines were driven as the output value of each bit. Read-only type memory for outputting the logical product or logical sum of the above, a means for outputting the output from the read-only type memory to the outside of the device, and whether or not there is a word selected by the search operation, A multi-select separation method in an associative memory device comprising means for generating a signal indicating whether or not a word is selected and outputting the signal to the outside of the device. In order to realize the multiple selection separation operation of sequentially instructing separation of one word from the plurality of stored words, the word address of the word is stored in a predetermined field in advance as a part of the data stored in each word. In addition, the output from the read-only type memory output to the outside of the device and the output from the read-only memory according to the signal indicating whether or not there is a word selected by the search operation and whether or not a plurality of words are selected. To realize a multiple selection / separation operation for separating and instructing one word in descending or ascending order of word addresses by repeating a search operation using key data and mask data for a predetermined field generated from the used key data and mask data. Multiple selection separation method in associative memory. 【請求項２】 データを記憶するとともにキーデータと
マスクデータを用いた検索動作によって該記憶されたデ
ータに対する検索結果を生成する複数個のワードと、対
応するワードのワードアドレスとともに該ワードアドレ
スの相補の情報が記憶され該検索結果に応じて駆動され
る読出し専用のメモリであって複数のワード線が駆動さ
れた場合には各ビットの出力値としてワード線が駆動さ
れた複数のワードの同一ビット位置に記憶されていた論
理値の論理積あるいは論理和を出力する読出し専用型メ
モリと、該読出し専用型メモリからのワードアドレスが
記憶されているビット位置の出力を装置外部へ出力する
手段と、該検索動作によって選択されたワードがあるか
否かおよび複数個のワードが選択されているか否かの信
号を生成し装置外部へ出力する手段を備えた連想メモリ
装置において、該読出し専用型メモリからのワードアド
レスが記憶されているビット位置の出力とワードアドレ
スの相補の情報が記憶されているビット位置の出力を装
置外部へ出力する手段を付与したことを特徴とする連想
メモリ装置。2. A plurality of words that store data and generate a search result for the stored data by a search operation using key data and mask data, and a word address of the corresponding word and the complement of the word address. Is a read-only memory that stores the information of (1) and is driven according to the search result, and when a plurality of word lines are driven, the same bit of a plurality of words whose word lines are driven as an output value of each bit A read-only type memory for outputting a logical product or a logical sum of the logical values stored in the position; and means for outputting the output of the bit position storing the word address from the read-only type memory to the outside of the device, External to the device for generating a signal indicating whether or not there is a word selected by the search operation and a plurality of words are selected. In an associative memory device having means for outputting to the outside of the device, the output of the bit position where the word address is stored and the output of the bit position where complementary information of the word address is stored are output from the read-only memory. An associative memory device having means for outputting. 【請求項３】 請求項２に記載の連想メモリ装置を用
い、選択されている複数のワードの中から順次１つのワ
ードを分離指示する複数選択分離動作を実現するに際
し、各ワードに記憶するデータの一部として当該ワード
のワードアドレスをあらかじめ所定のフィールドに記憶
させておくとともに、検索動作によって選択されたワー
ドがあるか否かおよび複数個のワードが選択されている
か否かの信号に応じて、装置外部へ出力された該読出し
専用型メモリからのワードアドレスが記憶されているビ
ット位置の出力と、ワードアドレスの相補の情報が記憶
されているビット位置の出力と、先に用いたキーデータ
とマスクデータとから生成した該所定のフィールドに対
するキーデータとマスクデータを用いた検索動作を繰返
し、ワードアドレスの降順あるいは昇順に１つのワード
を分離指示する複数選択分離動作を実現することを特徴
とする連想メモリにおける複数選択分離方法。3. Data to be stored in each word when the associative memory device according to claim 2 is used to realize a multiple selection separation operation for sequentially instructing separation of one word from a plurality of selected words. The word address of the word is stored in a predetermined field in advance as a part of the, and depending on a signal indicating whether or not there is a word selected by the search operation and whether or not a plurality of words are selected. , The output of the bit position storing the word address from the read-only memory output to the outside of the device, the output of the bit position storing the complementary information of the word address, and the key data used previously The search operation using the key data and the mask data for the predetermined field generated from the A multiple selection separation method in an associative memory, characterized in that a multiple selection separation operation for separating and instructing one word in order or in ascending order is realized. 【請求項４】 ワードアドレスの相補の情報が記憶され
ているビット位置の出力に替えて、該読出し専用型メモ
リからのワードアドレスが記憶されているビット位置の
出力とワードアドレスの相補の情報が記憶されているビ
ット位置の出力の論理をとった結果を装置外部へ出力す
る手段を付与したことを特徴とする請求項２に記載の連
想メモリ装置。4. The output of the bit position where the word address is stored from the read-only memory and the complementary information of the word address are replaced by the output of the bit position where the complementary information of the word address is stored. 3. The associative memory device according to claim 2, further comprising means for outputting the result of taking the logic of the output of the stored bit position to the outside of the device. 【請求項５】 請求項４に記載連想メモリ装置を用い、
選択されている複数のワードの中から順次１つのワード
を分離指示する複数選択分離動作を実現するに際し、各
ワードに記憶するデータの一部として当該ワードのワー
ドアドレスをあらかじめ所定のフィールドに記憶させて
おくとともに、検索動作によって選択されたワードがあ
るか否かおよび複数個のワードが選択されているか否か
の信号に応じて、装置外部へ出力された、ワードアドレ
スが記憶されているビット位置の出力とワードアドレス
の相補の情報が記憶されているビット位置の出力の論理
をとった結果と、先に用いたキーデータとマスクデータ
とから生成した第１のフィールドに対するキーデータと
マスクデータを用いた検索動作を繰返し、ワードアドレ
スの降順あるいは昇順に１つのワードを分離指示する複
数選択分離動作を実現することを特徴とする連想メモリ
における複数選択分離方法。5. The associative memory device according to claim 4,
When realizing a multiple selection separation operation in which one word is sequentially separated from a plurality of selected words, the word address of the word is stored in a predetermined field in advance as a part of the data stored in each word. In addition, the bit position where the word address is stored, which is output to the outside of the device according to the signal indicating whether or not there is a word selected by the search operation and whether or not a plurality of words are selected. And the mask data for the first field generated from the key data and the mask data used previously, and the result of taking the logic of the output of the bit position where the complementary information of the word address is stored. The search operation used is repeated to perform a multiple selection separation operation for separating and instructing one word in descending or ascending order of word addresses. More selective separation method in the associative memory, characterized in that the current. 【請求項６】 当該ワードのワードアドレスをあらかじ
め記憶させる所定のフィールドおよびワードアドレスを
記憶する読出し専用型メモリとして、記憶情報が固定で
あって検索結果を生成することができる読出し専用型連
想メモリを用いることを特徴とする請求項１，３，５の
いずれかに記載の複数選択分離方法。6. A read-only associative memory having fixed storage information and capable of generating a search result as a read-only memory for storing a predetermined field for storing a word address of the word in advance and a word address. The multi-selection separation method according to any one of claims 1, 3 and 5, which is used. 【請求項７】 当該ワードのワードアドレスをあらかじ
め記憶させる所定のフィールドとして、記憶情報が固定
であって検索結果を生成することができるマスカブルア
ドレスデコーダを用いることを特徴とする請求項１，
３，５のいずれかに記載の連想メモリにおける複数選択
分離方法。7. The maskable address decoder having fixed storage information and capable of generating a search result is used as the predetermined field for storing the word address of the word in advance.
6. The multiple selection separation method in the associative memory according to any of 3 and 5. 【請求項８】 請求項１，３，５，６，７のいずれかに
記載の複数選択分離方法を実行する論理回路ブロックお
よび制御回路ブロックを備えたことを特徴とする請求項
２または４に記載の連想メモリ装置。8. A logic circuit block and a control circuit block for executing the multiple selection separation method according to claim 1, 3, 5, 6, or 7. An associative memory device as described.