JPH08221983A - Semiconductor memory - Google Patents

Abstract

PURPOSE: To obtain a DRAM capable of precharging complementary data lines in data read-out operation. CONSTITUTION: When a word line of a memory mat MAT1 is selected, one side sense amplifier SA1, column switch CSW1 arranged on left/right by holding the memory mat therebetween are connected to the complementary data lines BLli, BLBli... by a separation switch SHR1, and the sense amplifier is activated, and the data of a memory cell read out on the complementary data lines are amplified. Thereafter, the sense amplifier and the column switch in the connection state with the complementary data lines are separated out of the complementary data lines by a separation switch SHR1, and the data of the memory call are latched to the sense amplifier, and the complementary data lines are precharged by a precharge circuit PCM1 in parallel with the data latch state.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ダイナミック型のメモ
リセルを有する半導体記憶装置に関し、ＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）、シンクロナ
スＤＲＡＭ、擬似ＳＲＡＭ（スタティック・ランダム・
アクセス・メモリ）などに適用して有効な技術に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a dynamic memory cell, which is a DRAM (dynamic random access memory), a synchronous DRAM, a pseudo SRAM (static random memory).
The technology is effective when applied to access memory, etc.

【０００２】[0002]

【従来の技術】ダイナミック型メモリセルは論理値に応
じた電荷を容量素子に蓄えることによって情報記憶を行
う。データの読み出しに際して相補データ線は予じめプ
リチャージされ、選択されたメモリセルが相補データ線
の一方に接続されたとき当該相補データ線を介する電荷
再配分によって当該相補データ線に電位差が形成され
る。この電位差は微少であり、またデータ読み出しによ
って容量素子の蓄積電荷情報は破壊されることになる。
このため、夫々の相補データ線にはセンスアンプが設け
られ、これによって前記微少電位差を増幅し、且つ記憶
情報をメモリセルに書き戻すことが行われる。尚、ＤＲ
ＡＭについて記載された文献の例としては特開昭６１−
５９６８８号公報がある。2. Description of the Related Art A dynamic memory cell stores information by accumulating charges according to a logical value in a capacitive element. When reading data, the complementary data line is precharged in advance, and when the selected memory cell is connected to one of the complementary data lines, a potential difference is formed on the complementary data line by charge redistribution through the complementary data line. It This potential difference is very small, and the stored charge information of the capacitive element is destroyed by the data reading.
Therefore, each complementary data line is provided with a sense amplifier, by which the minute potential difference is amplified and the stored information is written back to the memory cell. In addition, DR
Japanese Patent Laid-Open No. 61-
There is a 59688 publication.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら従来のＤ
ＲＡＭやシンクロナスＤＲＡＭにおいて一対の相補デー
タ線には１個のセンスアンプしか設けられていない。本
発明者はこれについて検討した結果、ＤＲＡＭにおける
ページモードやニブルモードそしてシンクロナスＤＲＡ
Ｍにおけるバーストモードのようにワード線を共有する
１行分のメモリセルのデータを選択した状態で順次その
データをランダムに若しくは順番に読み出し可能にする
動作モードにおいて、その動作期間中センスアンプはメ
モリセルからの読み出しデータを増幅若しくはラッチし
続けなくてはならない。したがって、次の読み出し動作
のために行われる相補データ線のプリチャージは一連の
読み出し動作が終わってから行われなければならず、こ
れによってアクセスサイクル時間が長くなってしまうこ
とが本発明者によって明らかにされた。これは前記ペー
ジモードなどのアクセス態様に限らない。ロウアドレス
信号及びカラムアドレス信号毎に一つのデータを読み出
す通常の読み出しモードにおいても、カラム選択動作が
完了するまでワード線を選択状態にしてセンスアンプを
動作させなければならず、少なくともカラム選択動作の
完了を待って次の読み出し動作のために相補データ線を
プリチャージしなければならず、上記同様にアクセスサ
イクル時間を長くする原因となっている。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In a RAM or a synchronous DRAM, only one sense amplifier is provided for a pair of complementary data lines. The present inventor has studied this, and as a result, page mode and nibble mode in DRAM and synchronous DRA
In the operation mode in which the data of the memory cells for one row sharing a word line is selected like the burst mode in M, and the data can be sequentially read out randomly or in order, the sense amplifier stores the memory during the operation period. The read data from the cell must continue to be amplified or latched. Therefore, it is apparent by the present inventor that the complementary data line precharge for the next read operation must be performed after a series of read operations, which increases the access cycle time. I was killed. This is not limited to the access mode such as the page mode. Even in the normal read mode in which one data is read for each row address signal and column address signal, the sense amplifier must be operated with the word line selected until the column selection operation is completed. The complementary data line must be precharged for the next read operation after completion of the completion, which causes the access cycle time to be lengthened in the same manner as above.

【０００４】本発明の目的は、ダイナミック型メモリセ
ルを記憶素子とする半導体記憶装置のアクセスサイクル
時間を短縮することにある。更に詳しくは、データの読
み出し動作中に次のデータ読み出しのための相補データ
線のプリチャージを行うことができる半導体記憶装置を
提供し、さらにはデータの読み出し動作中に次のデータ
読み出しのためのワード線選択動作も可能にする半導体
記憶装置を提供することにある。An object of the present invention is to shorten the access cycle time of a semiconductor memory device having a dynamic memory cell as a memory element. More specifically, the present invention provides a semiconductor memory device capable of precharging complementary data lines for the next data read during a data read operation, and further provides a semiconductor memory device for the next data read during a data read operation. It is an object of the present invention to provide a semiconductor memory device that enables a word line selection operation.

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００６】[0006]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.

【０００７】〔１〕先ず最初に、一つのメモリマットを
構成する相補データ線の両端にセンスアンプ及びカラム
スイッチを配置する構成の最小単位に着目した半導体記
憶装置を図２を参照して説明する。この半導体記憶装置
は、選択端子がワード線（ＷＬ０，ＷＬ１）に、データ
入出力端子が相補データ線（ＢＬ１ｊ，ＢＬＢ１ｊ）に
結合されたダイナミック型のメモリセル（ＭＣ）を複数
個備えたメモリマット（ＭＡＴ１）と、前記相補データ
線に設けられたプリチャージ回路（ＰＣＭ１ｊ）と、前
記相補データ線の両側に夫々分離スイッチ（ＳＨＲ１
ｊ，ＳＨＬ２ｊ）を介在させて結合されたセンスアンプ
（ＳＡ１ｊ，ＳＡ２ｊ）及びカラムスイッチ（ＣＳＷ１
ｊ，ＣＳＷ２ｊ）と、タイミング制御回路（ＴＣＯＮ
Ｔ）とを供える。前記タイミング制御回路は、前記メモ
リマットのワード線がデータ読み出しのために選択され
るとき、当該メモリマット（ＭＡＴ１）を挟んでその左
右に配置された何れか一方のセンスアンプ及びカラムス
イッチを前記分離スイッチにて相補データ線に接続し、
相補データ線に接続されたセンスアンプを活性化して前
記相補データ線に読み出されたメモリセルのデータを増
幅した後、相補データ線と接続状態のセンスアンプ及び
カラムスイッチを前記分離スイッチにて前記相補データ
線から切り離して当該センスアンプにメモリセルのデー
タをラッチさせ、そのデータラッチ状態に並行して相補
データ線をプリチャージ回路でプリチャージさせる。[1] First, a semiconductor memory device will be described with reference to FIG. 2, focusing on the minimum unit of a configuration in which a sense amplifier and a column switch are arranged at both ends of a complementary data line forming one memory mat. . This semiconductor memory device includes a memory mat including a plurality of dynamic memory cells (MC) having select terminals coupled to word lines (WL0, WL1) and data input / output terminals coupled to complementary data lines (BL1j, BLB1j). (MAT1), a precharge circuit (PCM1j) provided on the complementary data line, and a separation switch (SHR1) on both sides of the complementary data line.
j, SHL2j) and a sense amplifier (SA1j, SA2j) and a column switch (CSW1) coupled to each other.
j, CSW2j) and the timing control circuit (TCON
T) and When the word line of the memory mat is selected for reading data, the timing control circuit separates one of the sense amplifiers and column switches arranged on the left and right of the memory mat (MAT1). Connect to the complementary data line with a switch,
After activating the sense amplifier connected to the complementary data line and amplifying the data of the memory cell read to the complementary data line, the sense amplifier and the column switch connected to the complementary data line are connected by the separation switch. Separated from the complementary data line, the sense amplifier latches the data of the memory cell, and the complementary data line is precharged by the precharge circuit in parallel with the data latch state.

【０００８】〔２〕上記手段に関連して、複数個のメモ
リマットに着目した別の観点による半導体記憶装置は、
同じく図２を参照するに、複数のワード線（ＷＬ０，Ｗ
Ｌ１）と複数の相補データ線（ＢＬ１ｉ，ＢＬＢ１ｉ、
ＢＬ１ｊ，ＢＬＢ１ｊ）が交差方向に配置され、夫々の
交差位置には、選択端子がワード線に、データ入出力端
子が相補データ線に結合されたダイナミック型のメモリ
セル（ＭＣ）を有する複数個のメモリマット（ＭＡＴ
０，ＭＡＴ１，ＭＡＴ２）が所定間隔を置いて並設され
る。各メモリマットはそれに含まれる相補データ線のプ
リチャージ回路（ＰＶＭ１ｉ，ＰＣＭ１ｊ）を有し、隣
り合うメモリマットの間には、左右のメモリマット（Ｍ
ＡＴ０，ＭＡＴ１）の相補データ線によって共有される
センスアンプ（ＳＡ１ｉ，ＳＡ１ｊ）及びカラムスイッ
チ（ＣＳＷ１ｉ，ＣＳＷ１ｊ）と、一方のメモリマット
（ＭＡＴ０）の相補データ線に前記センスアンプ及びカ
ラムスイッチを選択的に接続分離するための分離スイッ
チ（ＳＨＬ１ｉ，ＳＨＬ１ｊ）と、他方のメモリマット
（ＭＡＴ１）の相補データ線に前記センスアンプ及びカ
ラムスイッチを選択的に接続分離するための分離スイッ
チ（ＳＨＲ１ｉ，ＳＨＲ１ｊ）とを供える。並設された
両端の各メモリマットには、分離スイッチを介して当該
メモリマットの相補データ線と選択的に接続分離される
センスアンプ及びカラムスイッチを備える。更に、デー
タ読み出しのためのワード線が選択されるとき、そのワ
ード線を含むメモリマットを挟んでその左右に配置され
た一方のセンスアンプ及びカラムスイッチを前記分離ス
イッチにて当該メモリマットの相補データ線に接続し、
相補データ線に接続されたセンスアンプを活性化して当
該メモリマットの相補データ線にメモリセルから読み出
されたデータが確定した後、当該一方のセンスアンプ及
びカラムスイッチ回路を前記分離スイッチにて当該メモ
リマットの相補データ線から切り離して当該一方のセン
スアンプにメモリセルのデータをラッチさせ、そのデー
タラッチ状態に並行して相補データ線をプリチャージ回
路でプリチャージさせるタイミング制御回路を有する。[2] In relation to the above means, a semiconductor memory device according to another aspect, which focuses on a plurality of memory mats,
Also referring to FIG. 2, a plurality of word lines (WL0, W
L1) and a plurality of complementary data lines (BL1i, BLB1i,
BL1j, BLB1j) are arranged in the intersecting direction, and at each intersecting position, a plurality of dynamic type memory cells (MC) having select terminals coupled to word lines and data input / output terminals coupled to complementary data lines are provided. Memory mat (MAT
0, MAT1, MAT2) are arranged in parallel with a predetermined interval. Each memory mat has a precharge circuit (PVM1i, PCM1j) for complementary data lines included therein, and the memory mats (M
A sense amplifier (SA1i, SA1j) and a column switch (CSW1i, CSW1j) shared by complementary data lines of AT0, MAT1), and the sense amplifier and the column switch are selectively used for the complementary data line of one memory mat (MAT0). And a separation switch (SHR1i, SHR1j) for selectively connecting and disconnecting the sense amplifier and the column switch to the complementary data line of the other memory mat (MAT1). To offer. Each of the memory mats arranged at both ends in parallel is provided with a sense amplifier and a column switch which are selectively connected and separated from the complementary data line of the memory mat via a separation switch. Further, when a word line for reading data is selected, one of the sense amplifiers and column switches arranged on the left and right of the memory mat including the word line is sandwiched between the complementary data of the memory mat by the separation switch. Connect to the wire,
After the sense amplifier connected to the complementary data line is activated and the data read from the memory cell is determined on the complementary data line of the memory mat, the one sense amplifier and the column switch circuit are connected by the separation switch. A timing control circuit is provided, which is separated from the complementary data line of the memory mat and causes one of the sense amplifiers to latch the data of the memory cell, and the precharge circuit precharges the complementary data line in parallel with the data latch state.

【０００９】〔３〕一つのメモリマットを構成する相補
データ線の両端にセンスアンプ及びカラムスイッチを配
置する構成の最小単位に着目した手段に対し、センスア
ンプ及びカラムスイッチの数を減らすようにした別の観
点に係る半導体記憶装置は、図１１を参照するに、選択
端子がワード線（ＷＬ０，ＷＬ１）に、データ入出力端
子が相補データ線（ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，
ＢＬＢ１ｊ）に結合されたダイナミック型のメモリセル
（ＭＣ）を複数個備えたメモリマット（ＭＡＴ１）と、
前記メモリマットに含まれる複数の相補データ線に設け
られたプリチャージ回路（ＰＣＭｉ，ＰＣＭｊ）と、前
記複数設けられた相補データ線の両側に夫々配置された
分離スイッチ（ＳＨＲ１ｉ，ＳＨＲ１ｊ、ＳＨＬ２ｉ，
ＳＨＬ２ｊ）と、片側一対の分離スイッチ毎にそれらに
共通接続されたセンスアンプ（ＳＡ１ｊ）及びカラムス
イッチ（ＣＳＷ１ｊ）と、タイミング制御回路（ＴＣＯ
ＮＴ）とを備える。前記タイミング制御回路は、読み出
し動作においてワード線が選択されるとき、当該メモリ
マットを挟んでその左右に配置された何れか一方のセン
スアンプ及びカラムスイッチをそれに対応される一方の
分離スイッチにて一方の相補データ線に接続し、他方の
センスアンプ及びカラムスイッチをそれに対応される一
方の分離スイッチにて他方の相補データ線に接続し、前
記双方のセンスアンプを活性化して相補データ線に読み
出されたメモリセルのデータを増幅した後、前記一方の
相補データ線と接続状態の分離スイッチを分離状態にし
て前記一方のセンスアンプにメモリセルのデータをラッ
チさせ、そのデータラッチ状態に並行して、選択状態の
ワード線を非選択にすると共に双方の相補データ線をプ
リチャージ回路でプリチャージさせる。[3] The number of sense amplifiers and column switches is reduced in comparison with the means focusing on the minimum unit of the configuration in which the sense amplifiers and column switches are arranged at both ends of the complementary data lines that form one memory mat. In a semiconductor memory device according to another aspect, referring to FIG. 11, selection terminals are word lines (WL0, WL1) and data input / output terminals are complementary data lines (BL1i, BLB1i, BL1j,
A memory mat (MAT1) having a plurality of dynamic memory cells (MC) coupled to BLB1j),
Precharge circuits (PCMi, PCMj) provided on a plurality of complementary data lines included in the memory mat and separation switches (SHR1i, SHR1j, SHL2i, SHR1i, SHR1i, SHL2i, SHL2i,
SHL2j), a sense amplifier (SA1j) and a column switch (CSW1j) commonly connected to each pair of separation switches on one side, and a timing control circuit (TCO).
NT). When a word line is selected in the read operation, the timing control circuit uses one of the sense amplifiers and the column switch disposed on the left and right of the memory mat with the isolation switch corresponding to the sense amplifier and the column switch. Connected to the complementary data line, and the other sense amplifier and column switch are connected to the other complementary data line by the corresponding separation switch, and both sense amplifiers are activated and read to the complementary data line. After amplifying the data of the stored memory cell, the separation switch connected to the one complementary data line is set to the separation state to cause the one sense amplifier to latch the data of the memory cell, and in parallel to the data latch state. , Deselect the selected word line and precharge both complementary data lines with the precharge circuit

【００１０】〔４〕前記タイミング制御回路は更に、ペ
ージモード又はバーストモードのような所定の読み出し
動作モードが指定されたとき、前記センスアンプにラッ
チされた複数のデータを、前記相補データ線のプリチャ
ージ動作に並行して読み出し制御することができる。セ
ンスアンプの入力ノードのプリチャージを考慮するなら
ば、分離スイッチとセンスアンプの間に、前記読出しデ
ータの非ラッチ状態とされるセンスアンプを相補データ
線のプリチャージに並行してプリチャージする回路（Ｐ
ＣＡ１、ＰＣＡ２）を更に備えるとよい。[4] The timing control circuit further applies a plurality of data latched by the sense amplifier to the complementary data line when the predetermined read operation mode such as page mode or burst mode is designated. Read control can be performed in parallel with the charging operation. In consideration of the precharge of the input node of the sense amplifier, a circuit for precharging the sense amplifier in the non-latching state of the read data in parallel with the precharge of the complementary data line between the separation switch and the sense amplifier. (P
CA1 and PCA2) may be further provided.

【００１１】[0011]

【作用】上記した手段によれば、図２を参照するに、メ
モリマット（ＭＡＴ１）が選択されてセンスアンプ（Ｓ
Ａ１ｉ，ＳＡ１ｊ，…）が活性化されたとき、センスア
ンプ（ＳＡ１ｉ，ＳＡ１ｊ，…）をメモリマット（ＭＡ
Ｔ１）に接続する分離スイッチ（ＳＨＲ１ｉ，ＳＨＲ１
ｊ，…）は、メモリマット（ＭＡＴ１）におけるワード
線選択によってメモリセルから読出されたデータをセン
スアンプ（ＳＡ１ｉ，ＳＡ１ｊ，…）で増幅する動作が
確定される期間を過ぎると、センスアンプ（ＳＡ１ｉ，
ＳＡ１ｊ，…）とメモリマット（ＭＡＴ１）とを電気的
に分離して、その読み出しデータをセンスアンプ（ＳＡ
１ｉ，ＳＡ１ｊ，…）にラッチさせる。これにより、そ
の後、メモリマットＭＡＴ１に対するプリチャージ動作
を行っても、センスアンプ（ＳＡ１ｉ，ＳＡ１ｊ，…）
にラッチされたデータはその影響を一切受けない。した
がって、上記手段に係る半導体記憶装置にページモード
などが設定されているときには、センスアンプ（ＳＡ１
ｉ，ＳＡ１ｊ，…）にラッチしたデータをプリチャージ
に並行して順次外部に読み出す動作を行うことができ
る。そうであるから、次のメモリサイクルにおいても同
じメモリマット（ＭＡＴ１）を選択すべき場合にも、相
補データ線に接続されなかった他方の端にあるセンスア
ンプを用いることで当該次のメモリサイクルを早く開始
することが可能になって、メモリサイクルタイムを短縮
することが可能になる。換言すれば、マイクロコンピュ
ータなどによる半導体記憶装置に対する高速アクセスが
可能になる。According to the above means, referring to FIG. 2, the memory mat (MAT1) is selected and the sense amplifier (S1) is selected.
When A1i, SA1j, ... Are activated, the sense amplifiers (SA1i, SA1j ,.
Separation switch (SHR1i, SHR1) connected to T1)
, j), the sense amplifier (SA1i, SA1i, SA1j, ...) Passes a period in which the sense amplifier (SA1i, SA1j, ...) Amplifies the data read from the memory cell by word line selection in the memory mat (MAT1). ，
SA1j, ...) And the memory mat (MAT1) are electrically separated, and the read data is sense amplifier (SA).
1i, SA1j, ...). As a result, even if the precharge operation for the memory mat MAT1 is performed thereafter, the sense amplifiers (SA1i, SA1j, ...)
The data latched on is not affected at all. Therefore, when the page mode or the like is set in the semiconductor memory device according to the above means, the sense amplifier (SA1
The data latched in i, SA1j, ...) Can be sequentially read out in parallel with precharging. Therefore, even when the same memory mat (MAT1) should be selected in the next memory cycle, the sense amplifier at the other end not connected to the complementary data line is used to perform the next memory cycle. It is possible to start earlier and shorten the memory cycle time. In other words, high speed access to the semiconductor memory device by a microcomputer or the like becomes possible.

【００１２】図１１に例示される手段によれば、偶数番
目の相補データ線（ＢＬ１ｉ，ＢＬＢ１ｉ）と奇数番目
の相補データ線（ＢＬ１ｊ，ＢＬＢ１ｊ）の左右に共通
接続される一方のセンスアンプ（例えばＳＡ１ｊ）はワ
ード線にて選択されたメモリセルへのデータの再書き込
み（リフレッシュ）と外部へのデータ読み出しのための
データラッチに利用され、他方のセンスアンプ（ＳＡ２
ｊ）は当該ワード線にて選択されたメモリセルへのデー
タの再書き込みに利用される。一方のセンスアンプがデ
ータをラッチした後はそのメモリマット（ＭＡＴ１）の
相補データ線をプリチャージしても、ラッチされたデー
タはその影響を一切受けない。したがって、上記手段同
様に半導体記憶装置にページモードなどが設定されてい
るときには、センスアンプにラッチしたデータをプリチ
ャージに並行して順次外部に読み出す動作を行うことが
でき、メモリサイクルタイムを短縮することが可能にな
る。この手段はセンスアンプの数を低減できるが、その
反面、１本のワード線選択によって実質的に外部に読み
出し可能なデータの数は図２に例示される手段に対して
半減される。換言すれば、図２に例示される手段におい
て１個のメモリマットの規模を１０２４×１０２４（ワ
ード線数×相補データ線数）とすると、図１１に例示さ
れる手段におけるメモリマットの規模は見かけ上、２０
４８×５１２（ワード線数×相補データ線数）と等価と
される。According to the means illustrated in FIG. 11, one sense amplifier (eg, one of the sense amplifiers commonly connected to the left and right of the even-numbered complementary data lines (BL1i, BLB1i) and the odd-numbered complementary data lines (BL1j, BLB1j) is used. SA1j) is used for data rewriting (refresh) to the memory cell selected by the word line and data latch for reading data to the outside, and the other sense amplifier (SA2).
j) is used for rewriting data to the memory cell selected by the word line. After one sense amplifier latches the data, even if the complementary data line of the memory mat (MAT1) is precharged, the latched data is not affected at all. Therefore, similar to the above means, when the page mode or the like is set in the semiconductor memory device, the data latched in the sense amplifier can be sequentially read out in parallel with the precharge, and the memory cycle time can be shortened. It will be possible. This means can reduce the number of sense amplifiers, but on the other hand, the number of data that can be read out to the outside by selecting one word line is substantially halved as compared with the means illustrated in FIG. In other words, assuming that the scale of one memory mat in the means illustrated in FIG. 2 is 1024 × 1024 (the number of word lines × the number of complementary data lines), the scale of the memory mat in the means illustrated in FIG. 11 is apparent. Top, 20
It is equivalent to 48 × 512 (the number of word lines × the number of complementary data lines).

【００１３】[0013]

【実施例】図１には本発明の一実施例に係るＤＲＡＭの
全体的なブロック図が示され、図２にはその部分的な詳
細回路が示される。本実施例のＤＲＡＭは、特に制限さ
れないが、公知の半導体集積回路製造技術によって単結
晶シリコンのような１個の半導体基板に形成される、単
体のメモリＬＳＩである。1 is a general block diagram of a DRAM according to an embodiment of the present invention, and FIG. 2 shows a partial detailed circuit thereof. Although not particularly limited, the DRAM of this embodiment is a single memory LSI formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.

【００１４】本実施例のＤＲＡＭは、特に制限されない
が、図１に示されるように、所定の間隔を置いて４個の
メモリマットＭＡＴ０〜ＭＡＴ３を備える。夫々のメモ
リマットＭＡＴ０〜ＭＡＴ３には相補データ線とワード
線が交差方向に多数配置され、夫々の交差位置において
選択端子がワード線に、データ入出力端子が相補データ
線に結合されたダイナミック型のメモリセルが配置され
ている。夫々のメモリマットＭＡＴ０〜ＭＡＴ３の中央
部には相補データ線のプリチャージ回路ＰＣＭ０〜ＰＣ
Ｍ３が配置される。図１においてＳＡ０〜ＳＡ４はセン
スアンプ回路、ＰＣＡ０〜ＰＣＡ４はセンスアンプ回路
のためのプリチャージ回路、ＣＳＷ０〜ＣＳＷ４はカラ
ムスイッチ回路、ＳＨＲ０〜ＳＨＲ３はメモリマットの
片側において隣り合うセンスアンプ回路とカラムスイッ
チ回路の対（ＳＡ０とＣＳＷ０、ＳＡ１とＣＳＷ１、Ｓ
Ａ２とＣＳＷ２、ＳＡ３とＣＳＷ３）を図の右側位置で
相補データ線と選択的接続分離するためシェアリング回
路（分離回路）、ＳＨＬ１〜ＳＨＬ４はメモリマットの
片側において隣り合うセンスアンプ回路とカラムスイッ
チ回路の対（ＳＡ１とＣＳＷ１、ＳＡ２とＣＳＷ２、Ｓ
Ａ３とＣＳＷ３、ＳＡ４とＣＳＷ４）を図の左側位置で
相補データ線と選択的接続分離するためシェアリング回
路（分離回路）である。φＰＣＡ０〜φＰＣＡ４はプリ
チャージ回路ＰＣＡ０〜ＰＣＡ４の活性化制御信号、φ
ＰＣＭはプリチャージ回路ＰＣＭの活性化制御信号、φ
ＳＡ０〜φＳＡ４はセンスアンプＳＡ０〜ＳＡ４の活性
化制御信号、φＳＨＬ１〜φＳＨＬ４はセンスアンプに
対して左側のシェアリング回路ＳＨＬ１〜ＳＨＬ４の制
御信号、φＳＨＲ０〜φＳＨＲ３はセンスアンプに対し
て右側のシェアリング回路ＳＨＲ０〜ＳＨＲ３の制御信
号である。Although not particularly limited, the DRAM of this embodiment is provided with four memory mats MAT0 to MAT3 as shown in FIG. 1 at predetermined intervals. In each of the memory mats MAT0 to MAT3, a large number of complementary data lines and word lines are arranged in the intersecting direction, and at each intersecting position, the selection terminal is coupled to the word line and the data input / output terminal is coupled to the complementary data line. Memory cells are arranged. Precharge circuits PCM0 to PC for complementary data lines are provided in the central portions of the respective memory mats MAT0 to MAT3.
M3 is placed. In FIG. 1, SA0 to SA4 are sense amplifier circuits, PCA0 to PCA4 are precharge circuits for the sense amplifier circuits, CSW0 to CSW4 are column switch circuits, and SHR0 to SHR3 are sense switch circuits and column switches adjacent on one side of the memory mat. Circuit pair (SA0 and CSW0, SA1 and CSW1, S
A2 and CSW2, SA3 and CSW3) are sharing circuits (separation circuits) for selectively connecting and separating complementary data lines at the right side position in the figure, and SHL1 to SHL4 are sense amplifier circuits and column switch circuits that are adjacent on one side of the memory mat. Pairs (SA1 and CSW1, SA2 and CSW2, S
A3 and CSW3, SA4 and CSW4) are sharing circuits (separation circuits) for selectively connecting and disconnecting complementary data lines at the left side of the drawing. φPCA0 to φPCA4 are activation control signals for the precharge circuits PCA0 to PCA4, φ
PCM is an activation control signal for the precharge circuit PCM, φ
SA0 to φSA4 are activation control signals for the sense amplifiers SA0 to SA4, φSHL1 to φSHL4 are control signals for the sharing circuits SHL1 to SHL4 on the left side of the sense amplifiers, and φSHR0 to φSHR3 are sharing circuits on the right side of the sense amplifiers. This is a control signal for SHR0 to SHR3.

【００１５】図２にはメモリマットＭＡＴ１を中心とし
た詳細回路がｉ行及びｊ行の相補データ線を代表として
示される。ＢＬ０ｉ，ＢＬＢ０ｉ、ＢＬ０ｊ，ＢＬＢ０
ｊはメモリマットＭＡＴ０に含まれ、ＢＬ１ｉ，ＢＬＢ
１ｉ、ＢＬ１ｊ，ＢＬＢ１ｊはメモリマットＭＡＴ１に
含まれ、ＢＬ２ｉ，ＢＬＢ２ｉ、ＢＬ２ｊ，ＢＬＢ２ｊ
はメモリマットＭＡＴ２に含まれる、夫々代表的に図示
された相補データ線である。ＰＣＡ１ｉ，ＰＣＡ１ｊは
プリチャージ回路ＰＣＡ１に含まれる例示された単位プ
リチャージ回路、ＳＡ１ｉ，ＳＡ１ｊはセンスアンプ回
路ＳＡ１に含まれる例示されたセンスアンプ、ＣＳＷ１
ｉ，ＣＳＷ１ｊはカラムスイッチ回路ＣＳＷ１に含まれ
る例示されたカラムスイッチである。ＰＣＭ１ｉ，ＰＣ
Ｍ１ｊはプリチャージ回路ＰＣＭ１に含まれる例示され
た単位プリチャージ回路である。ＰＣＡ２ｉ，ＰＣＡ２
ｊはプリチャージ回路ＰＣＡ２に含まれる例示された単
位プリチャージ回路、ＳＡ２ｉ，ＳＡ２ｊはセンスアン
プ回路ＳＡ２に含まれる例示されたセンスアンプ、ＣＳ
Ｗ２ｉ，ＣＳＷ２ｊはカラムスイッチ回路ＣＳＷ２に含
まれる例示されたカラムスイッチである。ＳＨＬ１ｉ，
ＳＨＬ１ｊはシェアリング回路ＳＨＬ１に含まれる例示
されたシェアリングスイッチ（分離スイッチ）、ＳＨＲ
１ｉ，ＳＨＲ１ｊはシェアリング回路ＳＨＲ１に含まれ
る例示されたシェアリングスイッチ（分離スイッチ）で
ある。ＳＨＬ２ｉ，ＳＨＬ２ｊはシェアリング回路ＳＨ
Ｌ２に含まれる例示されたシェアリングスイッチ、ＳＨ
Ｒ２ｉ，ＳＨＲ２ｊはシェアリング回路ＳＨＲ２に含ま
れる例示されたシェアリングスイッチである。FIG. 2 shows a detailed circuit centering on the memory mat MAT1 as a representative of the complementary data lines of the i-th row and the j-th row. BL0i, BLB0i, BL0j, BLB0
j is included in the memory mat MAT0, BL1i, BLB
1i, BL1j, BLB1j are included in the memory mat MAT1, and BL2i, BLB2i, BL2j, BLB2j.
Are complementary data lines included in the memory mat MAT2 and are typically shown. PCA1i and PCA1j are unit precharge circuits illustrated in the precharge circuit PCA1. SA1i and SA1j are sense amplifiers included in the sense amplifier circuit SA1 and CSW1.
i and CSW1j are exemplified column switches included in the column switch circuit CSW1. PCM1i, PC
M1j is an exemplified unit precharge circuit included in the precharge circuit PCM1. PCA2i, PCA2
j is the exemplified unit precharge circuit included in the precharge circuit PCA2, SA2i and SA2j are the exemplified sense amplifiers included in the sense amplifier circuit SA2, and CS
W2i and CSW2j are exemplified column switches included in the column switch circuit CSW2. SHL1i,
SHL1j is an exemplified sharing switch (separation switch) and SHR included in the sharing circuit SHL1.
1i and SHR1j are exemplified sharing switches (separation switches) included in the sharing circuit SHR1. SHL2i and SHL2j are sharing circuits SH.
An exemplary sharing switch included in L2, SH
R2i and SHR2j are exemplified sharing switches included in the sharing circuit SHR2.

【００１６】プリチャージ回路ＰＣＡ１、センスアンプ
回路ＳＡ１、及びカラムスイッチ回路ＣＳＷ１はメモリ
マットＭＡＴ０とメモリマットＭＡＴ１が共有する。例
えば、メモリマットＭＡＴ０の相補データ線ＢＬ０ｉ，
ＢＬＢ０ｉ、とメモリマットＭＡＴ１の相補データ線Ｂ
Ｌ１ｉ，ＢＬＢ１ｉは単位プリチャージ回路ＰＣＡ１
ｉ、センスアンプＳＡ１ｉ、及びカラムスイッチＣＳＷ
１ｉを共有し、それら共有された回路はシェアリングス
イッチＳＨＬ１ｉを介して相補データ線ＢＬ０ｉ，ＢＬ
Ｂ０ｉと選択的に接続分離可能にされ、また、それら共
有された回路はシェアリングスイッチＳＨＲ１ｉを介し
て相補データ線ＢＬ１ｉ，ＢＬＢ１ｉと選択的に接続分
離可能にされる。特に詳述しないが単位プリチャージ回
路、センスアンプ、及びカラムスイッチのその他のペア
も同様に左右の相補データ線と個々に接続分離可能に共
有される。尚、図１に示されるように並設された一端の
メモリマットＭＡＴ０に配置されたプリチャージ回路Ｐ
ＣＡ０、センスアンプ回路ＳＡ０、及びカラムスイッチ
回路ＣＳＷ０はシェアリング回路ＳＨＲ０を介してメモ
リマットＭＡＴ０の相補データ線と選択的に接続分離可
能にされ、同様に、並設された他端のメモリマットＭＡ
Ｔ４に配置されたプリチャージ回路ＰＣＡ４、センスア
ンプ回路ＳＡ４、及びカラムスイッチ回路ＣＳＷ４はシ
ェアリング回路ＳＨＲ４を介してメモリマットＭＡＴ４
の相補データ線と選択的に接続分離可能にされる。The memory mat MAT0 and the memory mat MAT1 share the precharge circuit PCA1, the sense amplifier circuit SA1, and the column switch circuit CSW1. For example, the complementary data line BL0i of the memory mat MAT0,
BLB0i and complementary data line B of memory mat MAT1
L1i and BLB1i are unit precharge circuits PCA1
i, sense amplifier SA1i, and column switch CSW
1i are shared, and the shared circuits share complementary data lines BL0i and BL0 via a sharing switch SHL1i.
B0i can be selectively connected / disconnected, and the shared circuits can be selectively connected / disconnected with complementary data lines BL1i, BLB1i via a sharing switch SHR1i. Although not specifically described in detail, other pairs of the unit precharge circuit, the sense amplifier, and the column switch are similarly shared with the left and right complementary data lines so that they can be individually connected and separated. Incidentally, as shown in FIG. 1, the precharge circuit P arranged in the memory mat MAT0 arranged at one end in parallel.
CA0, the sense amplifier circuit SA0, and the column switch circuit CSW0 are selectively connectable and separable from the complementary data lines of the memory mat MAT0 via the sharing circuit SHR0.
The precharge circuit PCA4, the sense amplifier circuit SA4, and the column switch circuit CSW4 arranged in T4 are connected to the memory mat MAT4 via the sharing circuit SHR4.
Of the complementary data line can be selectively separated.

【００１７】図２においてＷＬ０，ＷＬ１は代表的に示
されたメモリマットＭＡＴ１内のワード線である。メモ
リセルＭＣはｎチャンネル型ＭＯＳ選択トランジスタＱ
１と蓄積容量Ｃから成る１トランジスタ型とされ、トラ
ンジスタＱ１のゲートはワード線に、トランジスタＱ１
のソース／ドレインは一方の相補データ線に結合され
る。In FIG. 2, WL0 and WL1 are word lines in a representative memory mat MAT1. The memory cell MC is an n-channel type MOS selection transistor Q.
1 and a storage capacitor C, and the gate of the transistor Q1 is a word line.
Source / drain is coupled to one complementary data line.

【００１８】単位プリチャージ回路ＰＣＡ１ｊは、図２
に例示されるように制御信号φＰＣＡ１でスイッチ制御
される夫々ｎチャンネル型の、イコライズＭＯＳトラン
ジスタＱ２、プリチャージＭＯＳトランジスタＱ３，Ｑ
４によって構成される。プリチャージＭＯＳトランジス
タＱ３，Ｑ４は制御信号φＰＣＡ１がハイレベルにされ
たときプリチャージ電位ＶＢＬ（例えば電源電圧の１／
２の電位）を対応するセンスアンプＳＡ１ｊの入力ノー
ドに供給する。イコライズＭＯＳトランジスタＱ２は制
御信号φＰＣＡ１がハイレベルにされたとき対応するセ
ンスアンプＳＡ１ｊの入力ノードの電位差を平衡化す
る。センスアンプのためのその他の単位プリチャージ回
路も上記同様に構成される。The unit precharge circuit PCA1j is shown in FIG.
, An n-channel type equalize MOS transistor Q2 and precharge MOS transistors Q3 and Q3 are switch-controlled by a control signal φPCA1.
It is composed of four. The precharge MOS transistors Q3 and Q4 have a precharge potential VBL (for example, 1 / of the power supply voltage) when the control signal φPCA1 is set to a high level.
2 potential) is supplied to the input node of the corresponding sense amplifier SA1j. Equalize MOS transistor Q2 balances the potential difference at the input node of corresponding sense amplifier SA1j when control signal φPCA1 is set to the high level. Other unit precharge circuits for the sense amplifier are also configured in the same manner as above.

【００１９】相補データ線のための単位プリチャージ回
路ＰＣＭ１ｊは、図２に例示されるように制御信号φＰ
ＣＭでスイッチ制御される夫々ｎチャンネル型の、イコ
ライズＭＯＳトランジスタＱ５、プリチャージＭＯＳト
ランジスタＱ６，Ｑ７によって構成される。プリチャー
ジＭＯＳトランジスタＱ５，Ｑ６は制御信号φＰＣＭが
ハイレベルにされたときプリチャージ電位ＶＢＬ（例え
ば電源電圧の１／２の電位）を対応する相補データ線に
供給する。イコライズＭＯＳトランジスタＱ５は制御信
号φＰＣＭがハイレベルにされたとき対応する相補デー
タ線の電位差を平衡化する。The unit precharge circuit PCM1j for the complementary data line has a control signal φP as illustrated in FIG.
It is composed of an equalizing MOS transistor Q5 and precharge MOS transistors Q6 and Q7 each of which is n-channel type and is switch-controlled by CM. Precharge MOS transistors Q5 and Q6 supply precharge potential VBL (for example, a potential of ½ of the power supply voltage) to the corresponding complementary data line when control signal φPCM is set to the high level. The equalizing MOS transistor Q5 balances the potential difference between the corresponding complementary data lines when the control signal φPCM is set to the high level.

【００２０】センスアンプＳＡｉｊは図２に例示される
ように、ＭＯＳトランジスタＱ１０，Ｑ１１から成るＣ
ＭＯＳインバータとＭＯＳトランジスタＱ１２，Ｑ１３
から成るＣＭＯＳインバータを有し、相互に一方の入力
が他方の出力に交差的に結合されたダイナミックラッチ
形態によって構成される。ＰＮ１はｎチャンネル型ＭＯ
ＳトランジスタＱ１０，Ｑ１２のための動作電源（接地
電位Ｖｓｓ）であり、ＰＰ１はｐチャンネル型ＭＯＳト
ランジスタＱ１１，Ｑ１３のための動作電源（電源電位
Ｖｄｄ）である。それら電源はセンスアンプ回路ＳＡ１
に共通とされる。動作電源ＰＮ１，ＰＰ１は制御信号φ
ＳＡ１がハイレベルにされることによってオン状態に制
御されるｎチャンネル型ＭＯＳトランジスタＱ１４とｐ
チャンネル型ＭＯＳトランジスタＱ１５を介して供給さ
れる。その他のセンスアンプも同様に構成される。As shown in FIG. 2, the sense amplifier SAij is a C composed of MOS transistors Q10 and Q11.
MOS inverter and MOS transistors Q12, Q13
And a CMOS inverter composed of one and two inputs, and one of the inputs is cross-coupled to the output of the other. PN1 is an n-channel MO
It is an operating power supply (ground potential Vss) for the S transistors Q10 and Q12, and PP1 is an operating power supply (power supply potential Vdd) for the p-channel MOS transistors Q11 and Q13. These power supplies are the sense amplifier circuit SA1
Common to. Operating power supplies PN1 and PP1 are control signals φ
An n-channel MOS transistor Q14 and p controlled to be turned on by setting SA1 to a high level
It is supplied via the channel type MOS transistor Q15. Other sense amplifiers are similarly configured.

【００２１】カラムスイッチＣＳＷ１ｊは図２に例示さ
れるようにシェアリングスイッチＳＨＬ１ｊ又はＳＨＲ
１ｊによって接続された相補データ線ＢＬ０ｊ，ＢＬＢ
０ｊ又はＢＬ１ｊ，ＢＬＢ１ｊを選択的に相補共通デー
タ線ＣＤ１，ＣＤＢ１に導通されるｎチャンネル型ＭＯ
ＳトランジスタＱ１６，Ｑ１７によって構成される。当
該トランジスタはカラム選択信号によってスイッチ制御
される。その他のカラムスイッチも同様に構成される。The column switch CSW1j is a sharing switch SHL1j or SHR as illustrated in FIG.
Complementary data lines BL0j, BLB connected by 1j
0j or BL1j, BLB1j are selectively connected to complementary common data lines CD1, CDB1 by n-channel MO
It is composed of S transistors Q16 and Q17. The transistor is switch-controlled by a column selection signal. Other column switches have the same configuration.

【００２２】更に全体的な説明を図１を参照しながら続
ける。ロウアドレスデコーダＲＡＤＥＣは、外部から供
給されて図示しないアドレスバッファにて形成された内
部ロウアドレス信号ＲＡＤＲＳをデコードし、マット選
択信号φＭＡＴ０〜φＭＡＴ３とワード線選択信号ＷＲ
Ｄ０〜ＷＲＤｎ（一つのメモリマットのワード線本数は
１＋ｎ本と仮定する）を形成する。内部ロウアドレス信
号の上位２ビットはメモリマットの選択情報とみなさ
れ、内部ロウアドレス信号ＲＡＤＲＳに応じてマット選
択信号φＭＡＴ０〜φＭＡＴ３の内の一つが選択レベル
にされる。ワードドライバＷＤＲＶ０〜ＷＤＲＶ３は対
応するマット選択信号φＭＡＴ０〜φＭＡＴ３を受け、
それが選択レベルにされることによって活性化される。
夫々のワードドライバＷＤＲＶ０〜ＷＤＲＶ３にはワー
ド線選択信号ＷＲＤ０〜ＷＲＤｎが共通に供給され、マ
ット選択信号φＭＡＴ０〜φＭＡＴ３にて活性化された
ワードドライバはそのワード線選択信号ＷＲＤ０〜ＷＲ
Ｄｎに従って１本のワード線を選択レベルに駆動する。
これによってその１本のワード線に選択端子が結合され
た複数個のメモリセルが選択される。A more general description will continue with reference to FIG. The row address decoder RADEC decodes an internal row address signal RADRS supplied from the outside and formed in an address buffer (not shown), and outputs the mat selection signals φMAT0 to φMAT3 and the word line selection signal WR.
D0 to WRDn (assuming that the number of word lines in one memory mat is 1 + n) are formed. The upper 2 bits of the internal row address signal are regarded as memory mat selection information, and one of the mat selection signals φMAT0 to φMAT3 is set to the selection level according to the internal row address signal RADRS. The word drivers WDRV0 to WDRV3 receive the corresponding mat selection signals φMAT0 to φMAT3,
It is activated by setting it to the selection level.
The word line selection signals WRD0 to WRDn are commonly supplied to the respective word drivers WDRV0 to WDRV3, and the word drivers activated by the mat selection signals φMAT0 to φMAT3 are the word line selection signals WRD0 to WR.
One word line is driven to the selected level according to Dn.
As a result, a plurality of memory cells whose selection terminals are coupled to the one word line are selected.

【００２３】カラムアドレスデコーダＣＡＤＥＣは、外
部から供給されて図示しないアドレスバッファにて形成
された内部カラムアドレス信号ＣＡＤＲＳをデコード
し、カラム選択信号ＣＬＭ０〜ＣＬＭｍ（一つのメモリ
マットの相補データ線の対の数は１＋ｍであると仮定す
る）を形成する。カラム選択信号ＣＬＭ０〜ＣＬＭｍは
各カラムスイッチ回路ＣＳＷ０〜ＣＳＷ４に共通に供給
される。夫々のカラムスイッチ回路ＣＳＷ０〜ＣＳＷ４
に含まれる複数のカラムスイッチはカラム選択信号ＣＬ
Ｍ０〜ＣＬＭｍに１対１対応されてスイッチ制御され
る。例えば図２においてｊ行のカラムスイッチＣＳＷ１
ｊ，ＣＳＷ２ｊなどはカラム選択信号ＣＬＭｊによって
スイッチ制御される。The column address decoder CADEC decodes an internal column address signal CADRS supplied from the outside and formed in an address buffer (not shown), and column select signals CLM0 to CLMm (for a pair of complementary data lines of one memory mat). The number is assumed to be 1 + m). The column selection signals CLM0 to CLMm are commonly supplied to the column switch circuits CSW0 to CSW4. Each column switch circuit CSW0 to CSW4
A plurality of column switches included in the column selection signal CL
The switches are controlled in a one-to-one correspondence with M0 to CLMm. For example, in FIG. 2, the column switch CSW1 of the jth row
j, CSW2j, etc. are switch-controlled by the column selection signal CLMj.

【００２４】ＣＤ０，ＣＤＢ０〜ＣＤ４，ＣＤＢ４はカ
ラムスイッチ回路ＣＳＷ０〜ＣＳＷ４毎に前記カラムス
イッチが共通接続される相補共通データ線である。夫々
の相補共通データ線ＣＤ０，ＣＤＢ０〜ＣＤ４，ＣＤＢ
４には、メモリセルへの書き込みデータを増幅し、ま
た、メモリセルからの読み出しデータを増幅するメイン
アンプＡＭＰ０〜ＡＭＰ４が設けられている。メインア
ンプＡＭＰ０〜ＡＭＰ４は制御信号φＡＭＰ０〜φＡＭ
Ｐ４によって選択的に活性化制御される。CD0, CDB0 to CD4 and CDB4 are complementary common data lines to which the column switches are commonly connected for each of the column switch circuits CSW0 to CSW4. Complementary common data lines CD0, CDB0-CD4, CDB
4 is provided with main amplifiers AMP0 to AMP4 for amplifying write data to the memory cell and amplifying read data from the memory cell. Main amplifiers AMP0 to AMP4 control signals φAMP0 to φAM
Activation is selectively controlled by P4.

【００２５】データ入出力バッファＤＩＯＢと前記メイ
ンアンプＡＭＰ０〜ＡＭＰ４との間には、選択スイッチ
ＳＥＬ０〜ＳＥＬ３が配置されている。選択スイッチＳ
ＥＬ０はメインアンプＡＭＰ０又はＡＭＰ１をデータ入
出力バッファＤＯＢに、選択スイッチＳＥＬ１はメイン
アンプＡＭＰ１又はＡＭＰ２をデータ入出力バッファＤ
ＯＢに、選択スイッチＳＥＬ２はメインアンプＡＭＰ２
又はＡＭＰ３をデータ入出力バッファＤＯＢに、選択ス
イッチＳＥＬ３はメインアンプＡＭＰ３又はＡＭＰ４を
データ入出力バッファＤＯＢに、夫々制御信号φＳＥＬ
０〜φＳＥＬ４によて接続制御する。夫々の選択スイッ
チＳＥＬ０〜ＳＥＬ３はそれに供給されるイネーブル信
号φＥＮ０〜φＥＮ３が活性状態にされているときだけ
上記選択が可能にされ、イネーブル信号φＥＮ０〜φＥ
Ｎ３の非活性状態においては双方何れのメインアンプも
データ入出力バッファＤＩＯＢに接続されずに中立状態
を採るようにされる。Select switches SEL0 to SEL3 are arranged between the data input / output buffer DIOB and the main amplifiers AMP0 to AMP4. Selection switch S
EL0 is the main amplifier AMP0 or AMP1 for the data input / output buffer DOB, and the selection switch SEL1 is the main amplifier AMP1 or AMP2 for the data input / output buffer D.
OB, the selection switch SEL2 is the main amplifier AMP2
Alternatively, the AMP3 is used as the data input / output buffer DOB, the selection switch SEL3 is used as the main amplifier AMP3 or AMP4 as the data input / output buffer DOB, and the control signal φSEL is supplied.
The connection is controlled by 0 to φSEL4. The selection switches SEL0 to SEL3 are enabled for selection only when the enable signals φEN0 to φEN3 supplied thereto are activated, and the enable signals φEN0 to φE are selected.
When N3 is inactive, neither of the main amplifiers is connected to the data input / output buffer DIOB and is in a neutral state.

【００２６】図１においてＴＣＯＮＴはタイミング制御
回路であり、外部制御信号として夫々ローイネーブルの
ロウ・アドレス・ストローブ信号ＲＡＳ、カラム・アド
レス・ストローブ信号ＣＡＳ、及びライトイネーブル信
号ＷＥなどが供給される。また内部のマット選択信号φ
ＭＡＴ０〜φＭＡＴ４が供給される。これによって前記
各種内部制御信号などを生成する。本実施例のＤＲＡＭ
は、特に制限されないが、ページモードを有し、それは
図示しないモード信号又は外部からタイミング制御回路
ＴＣＯＮＴに与えられるコマンドによって指定される。In FIG. 1, TCONT is a timing control circuit, to which row address strobe signal RAS of low enable, column address strobe signal CAS, and write enable signal WE are supplied as external control signals. Also, the internal mat selection signal φ
MAT0 to φMAT4 are supplied. As a result, the various internal control signals and the like are generated. DRAM of this embodiment
Has a page mode, which is not particularly limited, and is specified by a mode signal (not shown) or a command externally given to the timing control circuit TCONT.

【００２７】メモリアクセスにおいて利用可能にされる
センスアンプは、図３の（Ａ）に示されるようにＳＡ
０，ＳＡ２，ＳＡ４の何れかとされる第１の状態Ｓ１
と、センスアンプはＳＡ１，ＳＡ３の何れかとされる第
２の状態Ｓ２に区別され、それの状態Ｓ１，Ｓ２が交互
とされる。どちらの場合も利用可能でないセンスアンプ
は、その前のメモリアクセスによって選択されたワード
線上のデータをラッチしているセンスアンプを含む。ど
の状態を利用するかは例えば図３の（Ｂ）に示され回路
によって形成される制御信号ＳＡ０−２−４、ＳＡ１−
３によって指示される。この回路は前記タイミング制御
回路ＴＣＯＮＴに含まれ、例えばＤ型ラッチ回路とＤＬ
ＡＴとセット・リセット型フリップフロップＲＳＦＦに
よって構成される。Ｒ１はＤ型ラッチ回路ＤＬＡＴの出
力端子に結合されたプルダウン抵抗である。電源が投入
された初期状態においてセット・リセット型フリップフ
ロップＲＳＦＦのセット端子Ｓはハイレベル、リセット
端子Ｒはローレベルにされ、これによってセット状態に
されたセット・リセット型フリップフロップＲＳＦＦの
非反転出力端子Ｑから得られる制御信号ＳＡ１−３はハ
イレベル、反転出力端子Ｑ＊から得られる制御信号ＳＡ
０−２−４はローレベルにされる。制御信号ＳＡ１−３
はそのハイレベルによって図３の（Ａ）に示される第２
の状態Ｓ２を指示し、制御信号ＳＡ０−２−４はそのハ
イレベルによって図３の（Ａ）に示される第１の状態Ｓ
１を指示する。Ｄ型ラッチ回路ＤＬＡＴのクロック入力
端子ＣＫは、ロウ・アドレス・ストローブ信号ＲＡＳの
立ち下がり変化（チップ選択状態）よって形成されるワ
ンショットパルスＣＬＫを受けることによって制御信号
ＳＡ１−３のラッチ動作を行う。したがって、電源投入
後最初にロウ・アドレス・ストローブ信号ＲＡＳが立ち
下がり変化されてチップ選択されると第１状態Ｓ１が指
示され、その後ロウ・アドレス・ストローブ信号ＲＡＳ
の立ち下がり変化毎に第１状態Ｓ１と第２状態Ｓ２が交
互に指示される。The sense amplifier that can be used for memory access is the SA as shown in FIG.
0, SA2, SA4, the first state S1
Then, the sense amplifier is distinguished into the second state S2 which is one of SA1 and SA3, and the states S1 and S2 thereof are alternated. The sense amplifiers that are not available in either case include the sense amplifier that is latching the data on the word line selected by the previous memory access. Which state is used is, for example, the control signals SA0-2-4 and SA1- formed by the circuit shown in FIG.
Directed by 3. This circuit is included in the timing control circuit TCONT and includes, for example, a D-type latch circuit and a DL.
It is composed of an AT and a set / reset flip-flop RSFF. R1 is a pull-down resistor coupled to the output terminal of the D-type latch circuit DLAT. In the initial state when the power is turned on, the set terminal S of the set / reset flip-flop RSFF is set to the high level and the reset terminal R is set to the low level, whereby the non-inverted output of the set / reset flip-flop RSFF set to the set state. The control signal SA1-3 obtained from the terminal Q is high level, and the control signal SA obtained from the inverting output terminal Q * is
0-2-4 is set to low level. Control signal SA1-3
Is the second level shown in FIG. 3 (A) due to its high level.
Of the first state S2 shown in FIG. 3A by the high level of the control signal SA0-2-4.
Specify 1. The clock input terminal CK of the D-type latch circuit DLAT performs the latch operation of the control signals SA1-3 by receiving the one-shot pulse CLK formed by the falling transition (chip selection state) of the row address strobe signal RAS. . Therefore, when the row address strobe signal RAS first falls and is changed and the chip is selected after the power is turned on, the first state S1 is instructed, and then the row address strobe signal RAS is given.
The first state S1 and the second state S2 are alternately instructed for each falling change of the.

【００２８】図４にはメモリマットの選択状態に応じて
何れのセンスアンプ回路を活性化するかを前記状態Ｓ
１，Ｓ２を考慮して制御する回路の一例が示される。こ
の回路は前記タイミング制御回路ＴＣＯＮＴに含まれ
る。センスアンプ回路ＳＡ０〜ＳＡ４の活性化制御信号
φＳＡ０〜φＳＡ４は夫々３入力型のアンドゲートＡＮ
Ｄ１から出力される。図４においてＳＡはロウ・アドレ
ス・ストローブ信号ＲＡＳの立ち下がり変化を基準とす
るセンスアンプ活性化期間を規定する内部タイミング信
号である。そのような内部タイミング信号ＳＡのハイレ
ベル期間において、制御信号φＳＡ０は第１の状態（Ｓ
Ａ０−２−４＝”１”）においてメモリマットＭＡＴ０
が選択されたとき（φＭＡＴ０＝”１”）活性化され、
制御信号φＳＡ１は第２の状態（ＳＡ１−３＝”１”）
においてメモリマットＭＡＴ０又はＭＡＴ１が選択され
たとき（φＭＡＴ０又はφＭＡＴ１＝”１”）活性化さ
れ、制御信号φＳＡ２は第１の状態（ＳＡ０−２−４
＝”１”）においてメモリマットＭＡＴ１又はＭＡＴ２
が選択されたとき（φＭＡＴ１又はφＭＡＴ２＝”
１”）活性化され、制御信号φＳＡ３は第２の状態（Ｓ
Ａ１−３＝”１”）においてメモリマットＭＡＴ２又は
ＭＡＴ３が選択されたとき（φＭＡＴ２又はφＭＡＴ３
＝”１”）活性化され、制御信号φＳＡ４は第１の状態
（ＳＡ０−２−４＝”１”）においてメモリマットＭＡ
Ｔ３が選択されたとき（φＭＡＴ３＝”１”）とき活性
化される。In FIG. 4, which state of the sense amplifier circuit is to be activated according to the selected state of the memory mat is indicated by the state S.
An example of a circuit for controlling in consideration of 1 and S2 is shown. This circuit is included in the timing control circuit TCONT. The activation control signals .phi.SA0 to .phi.SA4 of the sense amplifier circuits SA0 to SA4 are 3-input AND gates AN, respectively.
It is output from D1. In FIG. 4, SA is an internal timing signal that defines the sense amplifier activation period based on the falling change of the row address strobe signal RAS. During such a high level period of the internal timing signal SA, the control signal φSA0 has the first state (S
A0-2-4 = "1"), the memory mat MAT0
Is activated when φMAT is selected (φMAT0 = “1”),
The control signal φSA1 is in the second state (SA1-3 = “1”)
Is activated when the memory mat MAT0 or MAT1 is selected (φMAT0 or φMAT1 = “1”), the control signal φSA2 is set to the first state (SA0-2-4).
= “1”), the memory mat MAT1 or MAT2
Is selected (φMAT1 or φMAT2 = ”
1 ") and the control signal φSA3 is activated to the second state (S
When the memory mat MAT2 or MAT3 is selected in A1-3 = “1” (φMAT2 or φMAT3
= “1”) and the control signal φSA4 is activated in the first state (SA0-2-4 = “1”).
It is activated when T3 is selected (φMAT3 = “1”).

【００２９】図５には図４の論理によって達成される選
択メモリマットに対するセンスアンプの活性化態様が第
１の状態Ｓ１と第２の状態に分けて模式的に示される。
即ち、前記第１の状態Ｓ１では、メモリマットＭＡＴ０
が選択された場合にはセンスアンプ回路ＳＡ０が活性化
され、メモリマットＭＡＴ１又はＭＡＴ２が選択された
場合にはセンスアンプ回路ＳＡ２が活性化され、メモリ
マットＭＡＴ３が選択された場合にはセンスアンプ回路
ＳＡ４が活性化される。前記第２の状態Ｓ２では、メモ
リマットＭＡＴ０又はＭＡＴ１が選択された場合にはセ
ンスアンプ回路ＳＡ１が活性化され、メモリマットＭＡ
Ｔ２又はＭＡＴ３が選択された場合にはセンスアンプ回
路ＳＡ３が活性化される。FIG. 5 schematically shows activation modes of the sense amplifier for the selected memory mat achieved by the logic of FIG. 4 in the first state S1 and the second state.
That is, in the first state S1, the memory mat MAT0
Is selected, the sense amplifier circuit SA0 is activated, the memory mat MAT1 or MAT2 is selected, the sense amplifier circuit SA2 is activated, and the memory mat MAT3 is selected, the sense amplifier circuit SA2 is activated. SA4 is activated. In the second state S2, when the memory mat MAT0 or MAT1 is selected, the sense amplifier circuit SA1 is activated and the memory mat MA
When T2 or MAT3 is selected, the sense amplifier circuit SA3 is activated.

【００３０】図６の（Ａ）には前記シェアリング回路Ｓ
ＨＲ０〜ＳＨＲ３を制御する制御信号φＳＨＲ０〜φＳ
ＨＲ３の生成論理が示され、（Ｂ）には前記シェアリン
グ回路ＳＨＬ１〜ＳＨＬ４を制御する制御信号φＳＨＬ
１〜φＳＨＬ４の生成論理が示される。それらの論理は
前記タイミング制御回路ＴＣＯＮＴに含まれる。この論
理は前記図４の論理で活性化されたセンスアンプ回路を
その隣のメモリマットに接続するように制御すればよ
く、そのとき現在第１の状態Ｓ１なのか第２の状態Ｓ２
なのかを考慮するればメモリマットの選択状態に応じて
どのシェアリング回路をオン状態にすればよいかが一義
的に決定される。FIG. 6A shows the sharing circuit S.
Control signals φSHR0 to φS for controlling HR0 to SHR3
The generation logic of HR3 is shown, and (B) shows a control signal φSHL for controlling the sharing circuits SHL1 to SHL4.
The generation logic of 1 to φSHL4 is shown. Those logics are included in the timing control circuit TCONT. This logic may be controlled so that the sense amplifier circuit activated by the logic of FIG. 4 is connected to the adjacent memory mat, and at that time, the current state is the first state S1 or the second state S2.
Considering this, which sharing circuit should be turned on is uniquely determined according to the selected state of the memory mat.

【００３１】制御信号φＳＨＲ０〜φＳＨＲ３は夫々３
入力型のアンドゲートＡＮＤ２から出力される。図６に
おいてＳＨはロウ・アドレス・ストローブ信号ＲＡＳの
立ち下がり変化を基準とするセンスアンプ活性化開始か
ら所定期間をハイレベルによって規定する内部タイミン
グ信号である。所定期間とは、本実施例に従えば、ワー
ド線選択によってメモリセルから読出されたデータをセ
ンスアンプで増幅する動作が確定されるまでの期間であ
る。即ちその期間を過ぎればセンスアンプ回路はワード
線１本分の読み出しデータを完全にラッチ可能な状態に
されている。そのような内部タイミング信号ＳＨのハイ
レベル期間において、制御信号φＳＨＲ０は第１の状態
（ＳＡ０−２−４＝”１”）においてメモリマットＭＡ
Ｔ０が選択されたとき（φＭＡＴ０＝”１”）活性化さ
れ、制御信号φＳＨＲ１は第２の状態（ＳＡ１−３＝”
１”）においてメモリマットＭＡＴ１が選択されたとき
（φＭＡＴ１＝”１”）活性化され、制御信号φＳＨＲ
２は第１の状態（ＳＡ０−２−４＝”１”）においてメ
モリマットＭＡＴ２が選択されたとき（ＭＡＴ２＝”
１”）活性化され、制御信号φＳＨＲ３は第２の状態
（ＳＡ１−３＝”１”）においてメモリマットＭＡＴ３
が選択されたとき（ＭＡＴ３＝”１”）活性化される。The control signals φSHR0 to φSHR3 are 3 respectively.
It is output from the input type AND gate AND2. In FIG. 6, SH is an internal timing signal that defines a high level for a predetermined period from the start of activation of the sense amplifier with reference to the falling change of the row address strobe signal RAS. According to the present embodiment, the predetermined period is a period until the operation of amplifying the data read from the memory cell by the word line selection is amplified by the sense amplifier. That is, after that period, the sense amplifier circuit is in a state in which the read data for one word line can be completely latched. During such a high level period of the internal timing signal SH, the control signal φSHR0 is in the first state (SA0-2-4 = "1") and the memory mat MA
When T0 is selected (φMAT0 = “1”), it is activated, and the control signal φSHR1 is in the second state (SA1-3 = “1”).
1 ”), when the memory mat MAT1 is selected (φMAT1 =“ 1 ”), the control signal φSHR is activated.
2 is when the memory mat MAT2 is selected in the first state (SA0-2-4 = "1") (MAT2 = ""
1 ") is activated and the control signal φSHR3 is in the second state (SA1-3 =" 1 "), the memory mat MAT3.
Is selected (MAT3 = “1”), it is activated.

【００３２】制御信号φＳＨＬ１〜φＳＨＬ４は夫々３
入力型のアンドゲートＡＮＤ３から出力される。前記同
様に、内部タイミング信号ＳＨのハイレベル期間におい
て、制御信号φＳＨＬ１は第２の状態（ＳＡ１−３＝”
１”）においてメモリマットＭＡＴ０が選択されたとき
（φＭＡＴ０＝”１”）活性化され、制御信号φＳＨＬ
２は第１の状態（ＳＡ０−２−４＝”１”）においてメ
モリマットＭＡＴ１が選択されたとき（φＭＡＴ１＝”
１”）活性化され、制御信号φＳＨＬ３は第２の状態
（ＳＡ１−３＝”１”）においてメモリマットＭＡＴ２
が選択されたとき（ＭＡＴ２＝”１”）活性化され、制
御信号φＳＨＬ４は第１の状態（ＳＡ０−２−４＝”
１”）においてメモリマットＭＡＴ３が選択されたとき
（ＭＡＴ３＝”１”）活性化される。The control signals φSHL1 to φSHL4 are 3 respectively.
It is output from the input type AND gate AND3. Similarly to the above, during the high level period of the internal timing signal SH, the control signal φSHL1 is in the second state (SA1-3 = ”).
1)), when the memory mat MAT0 is selected (φMAT0 = “1”), the control signal φSHL is activated.
2 is when the memory mat MAT1 is selected in the first state (SA0-2-4 = “1”) (φMAT1 = ”
1 ") and the control signal φSHL3 is activated in the second state (SA1-3 =" 1 ") to the memory mat MAT2.
Is activated (MAT2 = “1”), the control signal φSHL4 is in the first state (SA0-2-4 = ”).
1 "), when the memory mat MAT3 is selected (MAT3 =" 1 "), it is activated.

【００３３】前記センスアンプ回路の選択的な活性化制
御とシェアリング回路の選択的な接続分離制御の論理か
ら明らかなように、例えば図３の（Ａ）の第１の状態Ｓ
１においてメモリマットＭＡＴ０が選択されてセンスア
ンプ回路ＳＡ０が活性化されたとき、センスアンプ回路
ＳＡ０をメモリマットＭＡＴ０に接続するシェアリング
回路ＳＨＲ０は、メモリマットＭＡＴ０におけるワード
線選択によってメモリセルから読出されたデータをセン
スアンプ回路ＳＡ０で増幅する動作が確定される期間を
過ぎるとセンスアンプ回路ＳＡ０とメモリマットＭＡＴ
０とを電気的に分離して、その読み出しデータをセンス
アンプ回路ＳＡ０にラッチさせることができる。これに
より、その後、メモリマットＭＡＴ０に対するプリチャ
ージ動作を行っても、センスアンプ回路ＳＡ０にラッチ
されたデータはその影響を一切受けない。したがって、
本実施例のＤＲＡＭにページモードなどが設定されてい
るときには、センスアンプ回路ＳＡ０にラッチしたデー
タをプリチャージに並行して順次外部に読み出す動作を
行うことができる。そうであるから、次のメモリサイク
ルにおいて同じメモリマットＭＡＴ０を選択すべき場合
にも、メモリマットＭＡＴ０に接続されるセンスアンプ
回路ＳＡ１を用いて当該次のメモリサイクルを早く開始
することが可能になって、メモリサイクルタイムを短縮
することが可能になる。換言すれば、マイクロコンピュ
ータなどによる本実施例ＤＲＡＭに対する高速アクセス
が可能になる。この効果はその他のメモリマットが選択
される場合も同じである。As is apparent from the logics of the selective activation control of the sense amplifier circuit and the selective connection separation control of the sharing circuit, for example, the first state S in FIG. 3A.
When the memory mat MAT0 is selected in 1 and the sense amplifier circuit SA0 is activated, the sharing circuit SHR0 connecting the sense amplifier circuit SA0 to the memory mat MAT0 is read from the memory cell by word line selection in the memory mat MAT0. After the period in which the operation of amplifying the stored data by the sense amplifier circuit SA0 is determined, the sense amplifier circuit SA0 and the memory mat MAT are passed.
0 can be electrically separated, and the read data can be latched by the sense amplifier circuit SA0. As a result, even if the precharge operation for the memory mat MAT0 is performed thereafter, the data latched in the sense amplifier circuit SA0 is not affected at all. Therefore,
When the page mode or the like is set in the DRAM of this embodiment, it is possible to perform an operation of sequentially reading the data latched in the sense amplifier circuit SA0 to the outside in parallel with the precharge. Therefore, even when the same memory mat MAT0 should be selected in the next memory cycle, the sense amplifier circuit SA1 connected to the memory mat MAT0 can be used to quickly start the next memory cycle. Therefore, the memory cycle time can be shortened. In other words, high speed access to the DRAM of this embodiment by a microcomputer or the like becomes possible. This effect is the same when other memory mats are selected.

【００３４】メモリマットのプリチャージ回路ＰＣＭ０
〜ＰＣＭ３の活性化制御信号φＰＣＭについてはその生
成論理を特に図示はしないが、例えばロウ・アドレス・
ストローブ信号ＲＡＳの非活性化期間に応じて活性化さ
れる。センスアンプ回路のためのプリチャージ回路ＰＣ
Ａ０〜ＰＣＡ４の活性化制御信号φＰＣＡ０〜φＰＣＡ
４についてもその生成論理を特に図示はしないが、それ
らプリチャージ回路ＰＣＡ０〜ＰＣＡ４はセンスアンプ
回路ＳＡ０〜ＳＡ４の活性化期間中においてその動作が
禁止されればよい。したがって、センスアンプ活性化制
御信号φＳＡ０〜φＳＡ４のレベル反転信号を制御信号
φＰＣＡ０〜φＰＣＡ４として利用することができる。Precharge circuit PCM0 of memory mat
The generation logic of the activation control signal φPCM of the PCM3 is not particularly shown, but for example, the row address
The strobe signal RAS is activated according to the inactivation period. Precharge circuit PC for sense amplifier circuit
A0 to PCA4 activation control signals φPCA0 to φPCA
Although the generation logic of 4 is not particularly illustrated, the operation of these precharge circuits PCA0 to PCA4 may be prohibited during the activation period of sense amplifier circuits SA0 to SA4. Therefore, the level inversion signals of sense amplifier activation control signals φSA0 to φSA4 can be used as control signals φPCA0 to φPCA4.

【００３５】図７にはメモリマットの選択状態に応じて
何れのメインアンプＡＭＰ０〜ＡＭＰ４を活性化するか
を前記状態Ｓ１，Ｓ２を考慮して制御する回路の一例が
示される。この回路は前記タイミング制御回路ＴＣＯＮ
Ｔに含まれる。メインアンプＡＭＰ０〜ＡＭＰ４の活性
化制御信号φＡＭＰ０〜φＡＭＰ４は夫々３入力型のア
ンドゲートＡＮＤ４から出力される。図７においてＡＭ
Ｐはロウ・アドレス・ストローブ信号ＲＡＳの立ち下が
り変化を基準とするメインアンプ活性化期間をハイレベ
ルによって規定する内部タイミング信号である。当該タ
イミング信号ＡＭＰのハイレベル期間は読み出し動作と
書き込み動作などに応じて相違される。そのような内部
タイミング信号ＡＭＰのハイレベル期間において、制御
信号φＡＭＰ０は第１の状態（ＳＡ０−２−４＝”
１”）においてメモリマットＭＡＴ０が選択されたとき
（φＭＡＴ０＝”１”）活性化され、制御信号φＡＭＰ
１は第２の状態（ＳＡ１−３＝”１”）においてメモリ
マットＭＡＴ０又はＭＡＴ１が選択されたとき（φＭＡ
Ｔ０又はφＭＡＴ１＝”１”）活性化され、制御信号φ
ＡＭＰ２は第１の状態（ＳＡ０−２−４＝”１”）にお
いてメモリマットＭＡＴ１又はＭＡＴ２が選択されたと
き（φＭＡＴ１又はφＭＡＴ２＝”１”）活性化され、
制御信号φＡＭＰ３は第２の状態（ＳＡ１−３＝”
１”）においてメモリマットＭＡＴ２又はＭＡＴ３が選
択されたとき（φＭＡＴ２又はφＭＡＴ３＝”１”）活
性化され、制御信号φＡＭＰ４は第１の状態（ＳＡ０−
２−４＝”１”）においてメモリマットＭＡＴ３が選択
されたとき（φＭＡＴ３＝”１”）活性化される。FIG. 7 shows an example of a circuit for controlling which of the main amplifiers AMP0 to AMP4 is activated in accordance with the selected state of the memory mat in consideration of the states S1 and S2. This circuit is the timing control circuit TCON.
Included in T. Activation control signals .phi.AMP0 to .phi.AMP4 for the main amplifiers AMP0 to AMP4 are output from a 3-input AND gate AND4, respectively. AM in FIG.
P is an internal timing signal that defines a high level for the main amplifier activation period based on the falling change of the row address strobe signal RAS. The high level period of the timing signal AMP differs depending on the read operation and the write operation. During such a high level period of the internal timing signal AMP, the control signal φAMP0 is in the first state (SA0-2-4 = ”).
1 "), when the memory mat MAT0 is selected (φMAT0 =“ 1 ”), the control signal φAMP is activated.
1 is when the memory mat MAT0 or MAT1 is selected in the second state (SA1-3 = “1”) (φMA
T0 or φMAT1 = “1”) is activated and the control signal φ
AMP2 is activated when the memory mat MAT1 or MAT2 is selected (φMAT1 or φMAT2 = “1”) in the first state (SA0-2-4 = “1”),
The control signal φAMP3 is in the second state (SA1-3 = ”
1 "), when the memory mat MAT2 or MAT3 is selected (φMAT2 or φMAT3 =" 1 "), the control signal φAMP4 is activated in the first state (SA0-
When the memory mat MAT3 is selected in 2-4 = “1”) (φMAT3 = “1”), it is activated.

【００３６】図８にはメモリマットの選択状態に応じて
何れの選択スイッチＳＥＬ０〜ＳＥＬ３を活性化する
か、そして活性化された選択スイッチを何れのメインア
ンプに接続制御するかを前記状態Ｓ１，Ｓ２を考慮して
制御する回路の一例が示される。この回路は前記タイミ
ング制御回路ＴＣＯＮＴに含まれる。選択スイッチＳＥ
Ｌ０〜ＳＥＬ３の活性化制御信号φＥＮ０〜φＥＮ３は
夫々２入力型のアンドゲートＡＮＤ６から出力され、選
択スイッチＳＥＬ０〜ＳＥＬ３の接続状態を選択する制
御信号φＳＥＬ０〜φＳＥＬ３は夫々２入力型のアンド
ゲートＡＮＤ７０〜ＡＮＤ７３から出力される。FIG. 8 shows the state S1, which of the selection switches SEL0 to SEL3 is activated according to the selection state of the memory mat and which main amplifier is connected to the activated selection switch. An example of a circuit for controlling in consideration of S2 is shown. This circuit is included in the timing control circuit TCONT. Select switch SE
The activation control signals φEN0 to φEN3 for L0 to SEL3 are output from the 2-input AND gate AND6, and the control signals φSEL0 to φSEL3 for selecting the connection state of the selection switches SEL0 to SEL3 are 2-input AND gate AND70 to. It is output from AND73.

【００３７】活性化制御信号φＥＮ０は、制御信号φＡ
ＭＰ０，φＡＭＰ１にてメインアンプＡＭＰ０又はＡＭ
Ｐ１が活性化され且つメモリマットＭＡＴ０が選択され
る場合ハイレベル（活性化レベル）にされて選択スイッ
チＳＥＬ０を活性化し、そのとき前記第１状態Ｓ１が選
択されている場合（制御信号ＳＡ０−２−４＝”１”）
は制御信号φＳＥＬ０がハイレベルにされて選択スイッ
チＳＥＬ０はメインアンプＡＭＰ０側との接続状態を採
り、第２状態Ｓ１が選択されている場合（制御信号ＳＡ
０−２−４＝”０”）は制御信号φＳＥＬ０がローレベ
ルにされて選択スイッチＳＥＬ０はメインアンプＡＭＰ
１側との接続状態を採る。The activation control signal φEN0 is the control signal φA
Main amplifier AMP0 or AM with MP0 and φAMP1
When P1 is activated and the memory mat MAT0 is selected, it is set to a high level (activation level) to activate the selection switch SEL0, and when the first state S1 is selected at that time (control signal SA0-2 -4 = "1")
When the control signal φSEL0 is set to the high level, the selection switch SEL0 is in the connection state with the main amplifier AMP0 side, and the second state S1 is selected (control signal SA
0-2-4 = "0"), the control signal φSEL0 is set to the low level and the selection switch SEL0 is the main amplifier AMP.
The connection state with the 1 side is taken.

【００３８】活性化制御信号φＥＮ１は、制御信号φＡ
ＭＰ１，φＡＭＰ２にてメインアンプＡＭＰ１又はＡＭ
Ｐ２が活性化され且つメモリマットＭＡＴ１が選択され
る場合ハイレベル（活性化レベル）にされて選択スイッ
チＳＥＬ１を活性化し、そのとき前記第１状態Ｓ１が選
択されている場合（制御信号ＳＡ０−２−４＝”１”）
は制御信号φＳＥＬ１がハイレベルにされて選択スイッ
チＳＥＬ１はメインアンプＡＭＰ１側との接続状態を採
り、第２状態Ｓ１が選択されている場合（制御信号ＳＡ
０−２−４＝”０”）は制御信号φＳＥＬ１がローレベ
ルにされて選択スイッチＳＥＬ１はメインアンプＡＭＰ
２側との接続状態を採る。The activation control signal φEN1 is the control signal φA.
Main amplifier AMP1 or AM with MP1 and φAMP2
When P2 is activated and the memory mat MAT1 is selected, it is set to a high level (activation level) to activate the selection switch SEL1. At that time, when the first state S1 is selected (control signal SA0-2 -4 = "1")
When the control signal φSEL1 is set to the high level, the selection switch SEL1 is in the connection state with the main amplifier AMP1 side, and the second state S1 is selected (control signal SA
0-2-4 = "0"), the control signal φSEL1 is set to the low level, and the selection switch SEL1 is the main amplifier AMP.
The connection state with the 2 side is taken.

【００３９】活性化制御信号φＥＮ２は、制御信号φＡ
ＭＰ２，φＡＭＰ３にてメインアンプＡＭＰ２又はＡＭ
Ｐ３が活性化され且つメモリマットＭＡＴ２が選択され
る場合ハイレベル（活性化レベル）にされて選択スイッ
チＳＥＬ２を活性化し、そのとき前記第１状態Ｓ１が選
択されている場合（制御信号ＳＡ０−２−４＝”１”）
は制御信号φＳＥＬ２がハイレベルにされて選択スイッ
チＳＥＬ２はメインアンプＡＭＰ２側との接続状態を採
り、第２状態Ｓ１が選択されている場合（制御信号ＳＡ
０−２−４＝”０”）は制御信号φＳＥＬ２がローレベ
ルにされて選択スイッチＳＥＬ２はメインアンプＡＭＰ
３側との接続状態を採る。The activation control signal φEN2 is the control signal φA.
Main amplifier AMP2 or AM with MP2 and φAMP3
When P3 is activated and the memory mat MAT2 is selected, it is set to a high level (activation level) to activate the selection switch SEL2, and when the first state S1 is selected at that time (control signal SA0-2 -4 = "1")
When the control signal φSEL2 is set to the high level, the selection switch SEL2 is in the connection state with the main amplifier AMP2 side, and the second state S1 is selected (control signal SA
0-2-4 = "0"), the control signal φSEL2 is set to the low level, and the selection switch SEL2 is the main amplifier AMP.
The connection state with the 3 side is taken.

【００４０】同様に活性化制御信号φＥＮ３は、制御信
号φＡＭＰ３，φＡＭＰ４にてメインアンプＡＭＰ３又
はＡＭＰ４が活性化され且つメモリマットＭＡＴ３が選
択される場合ハイレベル（活性化レベル）にされて選択
スイッチＳＥＬ３を活性化し、そのとき前記第１状態Ｓ
１が選択されている場合（制御信号ＳＡ０−２−４＝”
１”）は制御信号φＳＥＬ３がハイレベルにされて選択
スイッチＳＥＬ３はメインアンプＡＭＰ３側との接続状
態を採り、第２状態Ｓ１が選択されている場合（制御信
号ＳＡ０−２−４＝”０”）は制御信号φＳＥＬ３がロ
ーレベルにされて選択スイッチＳＥＬ３はメインアンプ
ＡＭＰ４側との接続状態を採る。Similarly, the activation control signal φEN3 is set to a high level (activation level) when the main amplifier AMP3 or AMP4 is activated by the control signals φAMP3 and φAMP4 and the memory mat MAT3 is selected, and the selection switch SEL3. Is activated, and then the first state S
When 1 is selected (control signal SA0-2-4 = ""
1 "), the control signal φSEL3 is set to the high level, the selection switch SEL3 is in the connection state with the main amplifier AMP3 side, and the second state S1 is selected (control signal SA0-2-4 =" 0 "). ), The control signal φSEL3 is set to the low level, and the selection switch SEL3 takes a connection state with the main amplifier AMP4 side.

【００４１】図９には本実施例のＤＲＡＭがページモー
ドでリードアクセスされるときの一例動作タイミングが
示される。このタイミングはメモリマットＭＡＴ１にお
いてワード線選択が連続的に行われる場合に図２のｉ行
の様子に着目したものであり、図２をも参照しながらそ
の動作タイミングを説明する。時刻ｔ０においてロウ・
アドレス・ストローブ信号ＲＡＳがローレベルに活性化
されてページモードのリードアクセスが開始されるとす
る。このときＤＲＡＭは前記第２の状態Ｓ２にされるも
のする。これによってセンスアンプ回路ＳＡ１，ＳＡ３
が活性化可能にされる。そのときのロウアドレス信号Ｒ
ＡＤＲＳによってメモリマットＭＡＴ１が選択されると
共に当該マットＭＡＴ１から１本のワード線ＷＬ０が選
択される。メモリマットＭＡＴ１が選択されることに呼
応してシェアリングスイッチ回路ＳＨＲ１がオン状態に
され（φＳＨＲ１＝”１”）、且つセンスアンプ回路Ｓ
Ａ１が活性化される。センスアンプ回路ＳＡ１の活性化
に応じてプリチャージ回路ＰＣＡ１が非活性にされる
（φＰＣＡ１＝”０”）。これによって当該ワード線Ｗ
Ｌ０によって選択されたメモリセルのデータがメモリマ
ットＭＡＴ１の相補データ線に読出され、読出されたデ
ータはセンスアンプ回路ＳＡ１によって増幅される。増
幅動作が確定されるタイミングにおいてシェアリング回
路ＳＨＲ１がカットオフされ（φＳＨＲ１＝”１”）、
それによってセンスアンプ回路ＳＡ１はそれが活性化さ
れている限り当該読出しデータをラッチする。ラッチさ
れたデータはカラム・アドレス・ストローブ信号ＣＡＳ
の変化に同期して順次データ入出力バッファＤＩＯＢか
ら読出される。図９においてＤＯＵＴが読み出しデータ
であり、読み出しデータは順次Ｄ００，Ｄ０１，Ｄ０
２，Ｄ０３，Ｄ０４として図示されている。これに並行
してメモリマットＭＡＴ１のプリチャージ回路ＰＣＭ１
が活性化されて（φＰＣＭ＝”１”）当該メモリマット
ＭＡＴ１の相補データ線がプリチャージされる。メモリ
マットＭＡＴ１における相補データ線のプリチャージが
完了されるとタイミング制御回路ＴＣＯＮＴ内部の完了
フラグＣＦＬＧがセット状態にされる。完了フラグＣＦ
ＬＧは次にロウ・アドレス・ストローブ信号ＲＡＳが立
ち下げられることによってリセットされる。完了フラグ
ＣＦＬＧがセット状態にされるとタイミング制御回路Ｔ
ＣＯＮＴは活性化されたロウ・アドレス・ストローブ信
号ＲＡＳを受け付けて次のメモリ動作を開始することが
できる。図９において次のメモリ動作は時刻ｔ１から開
始される。これによって開始されるメモリ動作によって
選択されるメモリマットは直前に選択されたメモリマッ
トＭＡＴ１と同一である。このときメモリマットＭＡＴ
１の相補データ線のプリチャージは既に完了されている
のでそのまま続けて別のワード線ＷＬ１の選択動作に移
行して上記同様のデータ読出し動作を開始することがで
きる。FIG. 9 shows an example operation timing when the DRAM of this embodiment is read-accessed in the page mode. This timing focuses on the state of row i in FIG. 2 when word line selection is continuously performed in the memory mat MAT1, and its operation timing will be described with reference to FIG. Low at time t0
It is assumed that the address strobe signal RAS is activated to the low level and the page mode read access is started. At this time, the DRAM is set to the second state S2. As a result, the sense amplifier circuits SA1 and SA3
Are made activatable. Row address signal R at that time
The memory mat MAT1 is selected by ADRS, and one word line WL0 is selected from the mat MAT1. In response to the selection of the memory mat MAT1, the sharing switch circuit SHR1 is turned on (φSHR1 = "1"), and the sense amplifier circuit S
A1 is activated. The precharge circuit PCA1 is deactivated according to the activation of the sense amplifier circuit SA1 (φPCA1 = “0”). As a result, the word line W
The data of the memory cell selected by L0 is read to the complementary data line of memory mat MAT1, and the read data is amplified by sense amplifier circuit SA1. The sharing circuit SHR1 is cut off (φSHR1 = “1”) at the timing when the amplification operation is determined,
Thereby, the sense amplifier circuit SA1 latches the read data as long as it is activated. The latched data is the column address strobe signal CAS.
Are sequentially read from the data input / output buffer DIOB. In FIG. 9, DOUT is read data, and the read data is sequentially D00, D01, D0.
2, D03, D04. In parallel with this, the precharge circuit PCM1 of the memory mat MAT1
Are activated (φPCM = “1”) to precharge the complementary data line of the memory mat MAT1. When the precharge of the complementary data lines in the memory mat MAT1 is completed, the completion flag CFLG in the timing control circuit TCONT is set. Completion flag CF
LG is then reset by the fall of the row address strobe signal RAS. When the completion flag CFLG is set, the timing control circuit T
CONT can accept the activated row address strobe signal RAS and start the next memory operation. In FIG. 9, the next memory operation starts at time t1. The memory mat selected by the memory operation started by this is the same as the memory mat MAT1 selected immediately before. At this time, the memory mat MAT
Since the precharge of the complementary data line 1 is already completed, the data read operation similar to the above can be started by continuing the operation of selecting another word line WL1.

【００４２】タイミング制御回路ＴＣＯＮＴによる各種
内部制御信号の生成論理は前記図４乃至図８で説明した
具体的な論理に限定されず、例えば図１０に示されるタ
イミングを実現するようにしてもよい。図９と図１０の
大きな相違点はシェアリングスイッチの制御であり、図
９の場合にはセンスアンプによる増幅動作が必要な相補
データ線にだけセンスアンプを接続するように制御を行
っている。図１０の場合には、センスアンプによるラッ
チ動作が相補データ線のプリチャージによって影響を受
けない限度においてシェアリングスイッチが制御され
る。The logic for generating various internal control signals by the timing control circuit TCONT is not limited to the specific logic described with reference to FIGS. 4 to 8, but the timing shown in FIG. 10 may be realized. The major difference between FIG. 9 and FIG. 10 is the control of the sharing switch, and in the case of FIG. 9, the control is performed so that the sense amplifier is connected only to the complementary data line that requires the amplification operation by the sense amplifier. In the case of FIG. 10, the sharing switch is controlled to the extent that the latch operation by the sense amplifier is not affected by the precharge of the complementary data line.

【００４３】図１１には本発明の別の実施例が示され
る。この実施例は一つのセンスアンプを左右片側で夫々
２組の相補データ線に共有させる点が前記実施例と相違
され、、それに応じてシェアリングスイッチの接続分離
制御とセンスアンプの活性化制御の手順も異なる。図１
１にはメモリマットＭＡＴ１を中心とした詳細回路がｉ
行及びｊ行の相補データ線を代表として示される。図１
１において図２と同一の回路要素には同一符号を付して
ある。ＢＬ０ｉ，ＢＬＢ０ｉ、ＢＬ０ｊ，ＢＬＢ０ｊは
メモリマットＭＡＴ０に含まれ、ＢＬ１ｉ，ＢＬＢ１
ｉ、ＢＬ１ｊ，ＢＬＢ１ｊはメモリマットＭＡＴ１に含
まれ、ＢＬ２ｉ，ＢＬＢ２ｉ、ＢＬ２ｊ，ＢＬＢ２ｊは
メモリマットＭＡＴ２に含まれる、夫々代表的に図示さ
れた相補データ線である。ＰＣＡ１ｊはプリチャージ回
路ＰＣＡ１に含まれる例示された単位プリチャージ回
路、ＳＡ１ｊはセンスアンプ回路ＳＡ１に含まれる例示
されたセンスアンプ、ＣＳＷ１ｊはカラムスイッチ回路
ＣＳＷ１に含まれる例示されたカラムスイッチである。
ＰＣＭ１ｉ，ＰＣＭ１ｊはプリチャージ回路ＰＣＭ１に
含まれる例示された単位プリチャージ回路である。ＰＣ
Ａ２ｊはプリチャージ回路ＰＣＡ２に含まれる例示され
た単位プリチャージ回路、ＳＡ２ｊはセンスアンプ回路
ＳＡ２に含まれる例示されたセンスアンプ、ＣＳＷ２ｊ
はカラムスイッチ回路ＣＳＷ２に含まれる例示されたカ
ラムスイッチである。ＳＨＬ１ｉ，ＳＨＬ１ｊはシェア
リング回路ＳＨＬ１に含まれる例示されたシェアリング
スイッチ、ＳＨＲ１ｉ，ＳＨＲ１ｊはシェアリング回路
ＳＨＲ１に含まれる例示されたシェアリングスイッチで
ある。ＳＨＬ２ｉ，ＳＨＬ２ｊはシェアリング回路ＳＨ
Ｌ２に含まれる例示されたシェアリングスイッチ、ＳＨ
Ｒ２ｉ，ＳＨＲ２ｊはシェアリング回路ＳＨＲ２に含ま
れる例示されたシェアリングスイッチである。FIG. 11 shows another embodiment of the present invention. This embodiment is different from the above embodiment in that one sense amplifier is shared by two sets of complementary data lines on each of the left and right sides, and accordingly, the sharing switch connection separation control and the sense amplifier activation control are performed. The procedure is also different. FIG.
1 is a detailed circuit centering on the memory mat MAT1
Row and j complementary data lines are shown as representatives. FIG.
1, the same circuit elements as those in FIG. 2 are designated by the same reference numerals. BL0i, BLB0i, BL0j, BLB0j are included in the memory mat MAT0, and BL1i, BLB1
i, BL1j and BLB1j are included in the memory mat MAT1, and BL2i, BLB2i, BL2j and BLB2j are the representative complementary data lines included in the memory mat MAT2. PCA1j is the exemplified unit precharge circuit included in the precharge circuit PCA1, SA1j is the illustrated sense amplifier included in the sense amplifier circuit SA1, and CSW1j is the illustrated column switch included in the column switch circuit CSW1.
PCM1i and PCM1j are exemplified unit precharge circuits included in the precharge circuit PCM1. PC
A2j is an exemplified unit precharge circuit included in the precharge circuit PCA2, SA2j is an exemplified sense amplifier included in the sense amplifier circuit SA2, and CSW2j.
Is an exemplified column switch included in the column switch circuit CSW2. SHL1i and SHL1j are exemplified sharing switches included in the sharing circuit SHL1, and SHR1i and SHR1j are exemplified sharing switches included in the sharing circuit SHR1. SHL2i and SHL2j are sharing circuits SH.
An exemplary sharing switch included in L2, SH
R2i and SHR2j are exemplified sharing switches included in the sharing circuit SHR2.

【００４４】プリチャージ回路ＰＣＡ１、センスアンプ
回路ＳＡ１、及びカラムスイッチ回路ＣＳＷ１はメモリ
マットＭＡＴ０とメモリマットＭＡＴ１が共有する。本
実施例では、メモリマットＭＡＴ０の相補データ線ＢＬ
０ｉ，ＢＬＢ０ｉ及びＢＬ０ｊ，ＢＬＢ０ｊと、メモリ
マットＭＡＴ１の相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ及
びＢＬ１ｊ，ＢＬＢ１ｊは単位プリチャージ回路ＰＣＡ
１ｊ、センスアンプＳＡ１ｊ、及びカラムスイッチＣＳ
Ｗ１ｊを共有し、それら共有された回路はシェアリング
スイッチＳＨＬ１ｉを介して相補データ線ＢＬ０ｉ，Ｂ
ＬＢ０ｉと選択的に接続分離可能にされると共にシェア
リングスイッチＳＨＬ１ｊを介して相補データ線ＢＬ０
ｊ，ＢＬＢ０ｊと選択的に接続分離可能にされ、また、
それら共有された回路はシェアリングスイッチＳＨＲ１
ｉを介して相補データ線ＢＬ１ｉ，ＢＬＢ１ｉと選択的
に接続分離可能にされると共にシェアリングスイッチＳ
ＨＲ１ｊを介して相補データ線ＢＬ１ｊ，ＢＬＢ１ｊと
選択的に接続分離可能にされる。特に詳述しないが単位
プリチャージ回路、センスアンプ、及びカラムスイッチ
のその他のペアも同様に左右合計４個の相補データ線と
個々に接続分離可能に共有される。尚、図１に示される
ように並設された一端のメモリマットＭＡＴ０に配置さ
れたプリチャージ回路ＰＣＡ０、センスアンプ回路ＳＡ
０、及びカラムスイッチ回路ＣＳＷ０はシェアリング回
路ＳＨＲ０を介してメモリマットＭＡＴ０の相補データ
線と選択的に接続分離可能にされ、同様に、並設された
他端のメモリマットＭＡＴ４に配置されたプリチャージ
回路ＰＣＡ４、センスアンプ回路ＳＡ４、及びカラムス
イッチ回路ＣＳＷ４はシェアリング回路ＳＨＲ４を介し
てメモリマットＭＡＴ４の相補データ線と選択的に接続
分離可能にされる。The memory mat MAT0 and the memory mat MAT1 share the precharge circuit PCA1, the sense amplifier circuit SA1, and the column switch circuit CSW1. In this embodiment, the complementary data line BL of the memory mat MAT0
0i, BLB0i and BL0j, BLB0j, and complementary data lines BL1i, BLB1i and BL1j, BLB1j of the memory mat MAT1 are unit precharge circuits PCA.
1j, sense amplifier SA1j, and column switch CS
W1j is shared, and the shared circuits share complementary data lines BL0i, B0 through a sharing switch SHL1i.
LB0i is selectively connectable and separable, and the complementary data line BL0 is connected via the sharing switch SHL1j.
j, BLB0j can be selectively connected and separated, and
The shared circuit is the sharing switch SHR1.
It is possible to selectively connect / separate the complementary data lines BL1i and BLB1i via i and share switch S
The complementary data lines BL1j and BLB1j can be selectively connected and separated via the HR1j. Although not specifically described in detail, the other pair of the unit precharge circuit, the sense amplifier, and the column switch is similarly shared with the total of four right and left complementary data lines so that they can be individually connected and separated. Incidentally, as shown in FIG. 1, the precharge circuit PCA0 and the sense amplifier circuit SA arranged in the memory mat MAT0 at one end arranged in parallel.
0 and the column switch circuit CSW0 are selectively connectable and separable from the complementary data lines of the memory mat MAT0 via the sharing circuit SHR0, and similarly, the pre-positioned memory mat MAT4 arranged at the other end is provided. The charge circuit PCA4, the sense amplifier circuit SA4, and the column switch circuit CSW4 can be selectively connected and separated from the complementary data line of the memory mat MAT4 via the sharing circuit SHR4.

【００４５】本実施例では夫々のシェアリング回路ＳＨ
Ｌ０〜ＳＨＬ３、ＳＨＲ１〜ＳＨＲ４に含まれるシェア
リングスイッチは列方向（相補データ線との交差方向）
に偶数番目のものと奇数番目のものとで相互に異なる制
御信号にてスイッチ制御される。図１１に従えば、偶数
番目に配置されたシェアリングスイッチＳＨＬ１ｉは制
御信号φＳＨＬ１Ｅにてスイッチ制御され、奇数番目に
配置されたシェアリングスイッチＳＨＬ１ｊは制御信号
φＳＨＬ１Ｏにてスイッチ制御される。図１１のその他
のシェアリングスイッチも同様であり、制御信号φＳＨ
Ｒ１Ｅ，φＳＨＬ２Ｅ，φＳＨＲ２Ｅは偶数番目のシェ
アリングスイッチ用のスイッチ制御信号であり、制御信
号φＳＨＲ１Ｏ，φＳＨＬ２Ｏ，φＳＨＲ２Ｏは奇数番
目のシェアリングスイッチ用のスイッチ制御信号であ
る。In this embodiment, each sharing circuit SH
The sharing switches included in L0 to SHL3 and SHR1 to SHR4 are in the column direction (direction intersecting with complementary data lines).
The even-numbered ones and the odd-numbered ones are switch-controlled by mutually different control signals. According to FIG. 11, the even-numbered sharing switches SHL1i are switch-controlled by the control signal φSHL1E, and the odd-numbered sharing switches SHL1j are switch-controlled by the control signal φSHL1O. The other sharing switches in FIG. 11 are similar, and the control signal φSH
R1E, φSHL2E and φSHR2E are switch control signals for even-numbered sharing switches, and control signals φSHR1O, φSHL2O and φSHR2O are switch control signals for odd-numbered sharing switches.

【００４６】本実施例においてもその他の全体的な構成
は概略図１と同じであるが、センスアンプの共有形態の
相違によって、タイミング制御回路ＴＣＯＮＴによるセ
ンスアンプ活性化制御とシェアリングスイッチに対する
制御が上記実施例と相違される。その制御形態の相違を
説明する。例えば図１１において読み出し動作でメモリ
マットＭＡＴ１のワード線ＷＬ０が選択されたときの、
相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，ＢＬＢ
１ｊに着目する。先ず、当該メモリマットＭＡＴ１を挟
んでその左右に配置された一方のセンスアンプＳＡ１ｊ
及びカラムスイッチＣＳＷ１ｊをそれに対応される双方
の分離スイッチＳＨＲ１ｉ，ＳＨＲ１ｊにて相補データ
線ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，ＢＬＢ１ｊから切
り離し、他方のセンスアンプＳＡ２ｊ及びカラムスイッ
チＣＳＷ２ｊをそれに対応される一方の分離スイッチＳ
ＨＬ２ｊにて一方の相補データ線ＢＬ１ｊ，ＢＬＢ１ｊ
に接続し且つ他方の分離スイッチＳＨＬ２ｉにて他方の
相補データ線ＢＬ１ｉ，ＢＬＢ１ｉから分離させる。そ
して、前記他方のセンスアンプＳＡ２ｊを活性化して当
該一方の相補データ線ＢＬ１ｊ，ＢＬＢ１ｊに読み出さ
れたメモリセルのデータを増幅した後、接続状態の分離
スイッチＳＨＬ２ｊを分離状態にして当該センスアンプ
ＳＡ２ｊにメモリセルのデータをラッチさせる。このと
き、隣の相補データ線ＢＬ１ｉ，ＢＬＢ１ｉにおいても
メモリセルが選択されているので、そのデータラッチ状
態に並行して先ず、前記センスアンプＳＡ１ｊ対応され
る分離状態の分離スイッチＳＨＲ１ｉ，ＳＨＲ１ｊの内
相補データ線ＢＬ１ｉ，ＢＬＢ１ｉに対応される分離ス
イッチＳＨＲ１ｊを一時的に接続状態にすると共に前記
一方のセンスアンプＳＡ１ｊを活性化して当該相補デー
タ線ＢＬ１ｉ，ＢＬＢ１ｉに既に読出されているメモリ
セルのデータを増幅し、その後で選択状態のワード線Ｗ
Ｌ０を非選択にしてから相補データ線をプリチャージ回
路ＰＣＭ１でプリチャージさせる。In the present embodiment as well, the other overall structure is the same as that in FIG. 1, but the sense amplifier activation control and the sharing switch control by the timing control circuit TCONT are different due to the difference in the sense amplifier sharing mode. This is different from the above embodiment. The difference in the control form will be described. For example, in FIG. 11, when the word line WL0 of the memory mat MAT1 is selected by the read operation,
Complementary data lines BL1i, BLB1i, BL1j, BLB
Focus on 1j. First, one sense amplifier SA1j arranged on the left and right of the memory mat MAT1 with the memory mat MAT1 interposed therebetween.
And the column switch CSW1j is separated from the complementary data lines BL1i, BLB1i, BL1j, BLB1j by the corresponding separation switches SHR1i, SHR1j, and the other sense amplifier SA2j and the column switch CSW2j are separated by the corresponding separation switch S.
One complementary data line BL1j, BLB1j at HL2j
And is separated from the other complementary data lines BL1i and BLB1i by the other separation switch SHL2i. Then, after the other sense amplifier SA2j is activated to amplify the data of the memory cell read to the one complementary data line BL1j, BLB1j, the separation switch SHL2j in the connected state is set to the separation state, and the sense amplifier SA2j concerned. To latch the data in the memory cell. At this time, since the memory cell is also selected in the adjacent complementary data lines BL1i, BLB1i, first of all, in parallel with the data latch state, the complementary switches among the isolation switches SHR1i, SHR1j in the isolation state corresponding to the sense amplifier SA1j are first selected. The isolation switch SHR1j corresponding to the data lines BL1i, BLB1i is temporarily connected and the one sense amplifier SA1j is activated to amplify the data of the memory cell already read to the complementary data lines BL1i, BLB1i. And then the selected word line W
After L0 is deselected, the complementary data line is precharged by the precharge circuit PCM1.

【００４７】上記制御において、センスアンプに相補デ
ータ線を接続するためのシェアリングスイッチの選択に
は、例えばロウアドレス信号に含まれるマット選択のた
めのアドレスビットの次の上位１ビットを利用して、偶
数番目の相補データ線のアクセスか奇数番目の相補デー
タ線のアクセスかを判定することによってそれを制御す
ることができる。このとき相補データ線の左右の何れの
センスアンプとカラムスイッチを利用するかは、基本的
には図３の（Ａ）で説明したように現在の状態が第１の
状態Ｓ１か第２の状態Ｓ２かを判定して決定することが
できる。更に、それらの関係を考慮することによって、
未だ再書き込みされていない隣の相補データ線における
読み出しデータのメモリセルへの書き戻しのために選択
すべきシェアリングスイッチとセンスアンプは一義的に
決定することができる。本実施例のタイミング制御回路
は、特に図示はしないが、それらを考慮して内部タイミ
ング信号を生成する論理を有する。このような論理は各
メモリマットの夫々で並列的に１本のワード線を選択し
て、外部へのデータ読み出しに寄与しないメモリマット
で実質的にメモリセルのリフレッシュを行うような場合
に必要とされる。In the above control, the sharing switch for connecting the complementary data line to the sense amplifier is selected, for example, by using the upper 1 bit next to the address bit for mat selection included in the row address signal. , It can be controlled by determining whether the access is to the even-numbered complementary data line or the access to the odd-numbered complementary data line. At this time, as to which of the left and right sense amplifiers and column switches of the complementary data line is to be used, the current state is basically the first state S1 or the second state, as described in FIG. It can be determined by determining whether it is S2. Furthermore, by considering their relationship,
The sharing switch and the sense amplifier to be selected for writing back the read data to the memory cell on the adjacent complementary data line which has not been rewritten yet can be uniquely determined. Although not shown, the timing control circuit of this embodiment has a logic for generating an internal timing signal in consideration of them. Such a logic is necessary in the case where one word line is selected in parallel in each of the memory mats, and the memory cells are substantially refreshed by the memory mats that do not contribute to the data reading to the outside. To be done.

【００４８】ワード線の選択を一つのメモリマットだけ
で行う場合には、タイミング制御回路ＴＣＯＮＴによる
センスアンプ活性化制御とシェアリングスイッチに対す
る制御は図１２の動作タイミングを実現するよう以下の
ようにされる。例えば図１１において読み出し動作でメ
モリマットＭＡＴ１のワード線ＷＬ０が選択されたとき
の、相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，Ｂ
ＬＢ１ｊに着目する。先ず、当該メモリマットＭＡＴ１
を挟んでその左右に配置された一方のセンスアンプＳＡ
１ｊ及びカラムスイッチＣＳＷ１ｊをそれに対応される
一方の分離スイッチＳＨＲ１ｉにて相補データ線ＢＬ１
ｉ，ＢＬＢ１ｉに接続し、他方のセンスアンプＳＡ２ｊ
及びカラムスイッチＣＳＷ２ｊをそれに対応される一方
の分離スイッチＳＨＬ２ｊにて相補データ線ＢＬ１ｊ，
ＢＬＢ１ｊに接続する。そして、前記双方のセンスアン
プＳＡ１ｊ，ＳＡ２ｊを活性化して相補データ線ＢＬ１
ｊ，ＢＬＢ１ｊ及びＢＬ１ｉ，ＢＬＢ１ｉに読み出され
たメモリセルのデータを増幅した後、分離スイッチＳＨ
Ｌ２ｊを分離状態にして当該センスアンプＳＡ２ｊにメ
モリセルのデータをラッチさせる。このデータラッチ状
態に並行して相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ及びＢ
Ｌ１ｊ，ＢＬＢ１ｊをプリチャージ回路ＰＣＭ１でプリ
チャージさせる。図１１の構成に対応して最初に説明し
た制御態様はセンスアンプによる増幅動作が必要な相補
データ線にだけセンスアンプを接続するように制御を行
っている。図１２の制御態様の場合には、センスアンプ
によるラッチ動作が相補データ線のプリチャージによっ
て影響を受けない限度においてシェアリングスイッチが
制御される。When the word line is selected by only one memory mat, the sense amplifier activation control by the timing control circuit TCONT and the control for the sharing switch are performed as follows to realize the operation timing of FIG. It For example, in FIG. 11, when the word line WL0 of the memory mat MAT1 is selected by the read operation, complementary data lines BL1i, BLB1i, BL1j, B
Focus on LB1j. First, the memory mat MAT1
One of the sense amplifiers SA arranged on the left and right of the pin
1j and the column switch CSW1j by the corresponding separation switch SHR1i corresponding thereto, the complementary data line BL1.
i, BLB1i and the other sense amplifier SA2j
And the column switch CSW2j is connected to the complementary data line BL1j, by the corresponding separation switch SHL2j.
Connect to BLB1j. Then, the sense amplifiers SA1j and SA2j are activated to activate the complementary data line BL1.
j, BLB1j and BL1i, BLB1i after amplifying the data of the memory cells read, the separation switch SH
The sense amplifier SA2j is made to latch the data of the memory cell by setting L2j in the separated state. In parallel with this data latch state, complementary data lines BL1i, BLB1i and B
L1j and BLB1j are precharged by the precharge circuit PCM1. In the control mode described first corresponding to the configuration of FIG. 11, the control is performed so that the sense amplifier is connected only to the complementary data line that requires the amplification operation by the sense amplifier. In the case of the control mode of FIG. 12, the sharing switch is controlled to the extent that the latch operation by the sense amplifier is not affected by the precharge of the complementary data line.

【００４９】図１２の動作タイミングを実現する制御で
は、データ読み出しのために相補データ線の左右の何れ
のセンスアンプとカラムスイッチを利用するかは、基本
的には図３の（Ａ）で説明したように現在の状態が第１
の状態Ｓ１か第２の状態Ｓ２かを判定して決定すること
ができる。そのときセンスアンプに接続された１対のシ
ェアリングスイッチのうち何れを接続状態にするかは、
例えばロウアドレス信号に含まれるマット選択のための
アドレスビットの次の上位１ビットを利用して、偶数番
目の相補データ線のアクセスか奇数番目の相補データ線
のアクセスかを判定することによってそれを制御するこ
とができる。更に、それらの関係を考慮することによっ
て、その隣の相補データ線におけるメモリセル再書き込
みのためだけに選択すべきシェアリングスイッチとセン
スアンプは一義的に決定することができる。これによっ
て図１２の動作タイミングを実現するためのタイミング
制御回路を構成することができる。In the control for realizing the operation timing of FIG. 12, which sense amplifier and column switch on the left and right of the complementary data line are used for data reading is basically explained with reference to FIG. The current state is the first
It is possible to determine and determine the state S1 or the second state S2. At this time, which one of the pair of sharing switches connected to the sense amplifier is to be connected,
For example, the upper 1 bit next to the address bit for mat selection included in the row address signal is used to determine whether the access is to the even-numbered complementary data line or the odd-numbered complementary data line. Can be controlled. Further, by considering these relationships, the sharing switch and the sense amplifier to be selected only for rewriting the memory cell in the complementary data line adjacent thereto can be uniquely determined. With this, a timing control circuit for realizing the operation timing of FIG. 12 can be configured.

【００５０】図１３には上記実施例のＤＲＡＭを用いた
コンピュータシステムのブロック図が示される。ＣＰＵ
バス１にはマイクロプロセッサ（ＭＰＵ）２、コプロセ
ッサ（ＣＯ−ＰＲＯ）３、メモリコントローラ（ＭＲＹ
−ＣＯＮＴ）４、及びバスコントローラ（ＢＵＳ−ＣＯ
ＮＴ）５が結合される。バスコントローラ５はそれに結
合された周辺バス６とＣＰＵバス１とのインタフェース
制御を行う。周辺バス６には、特に制限されないが、デ
ータやＢＩＯＳなどのプログラムが格納されたＥＰＲＯ
Ｍ７、キーボード（ＫＥＹＢ）８が接続されるキーボー
ドインタフェース（ＫＥＹＢ−ＩＦ）９、シリアルイン
タフェースコントローラ（ＳＩＦ−ＣＯＮＴ）１０、フ
ロッピーディスクコントローラ（ＦＤＤ−ＣＯＮＴ）１
１、プリンタなどとインタフェースされるパラレルイン
タフェースコントローラ（ＰＩＦ−ＣＯＮＴ）１２、フ
ラッシュメモリ１３などのＩＣカードが接続されるＩＣ
カードインタフェースコントローラ（ＣＡＲＤＩＦ−Ｃ
ＯＮＴ）１４、ＣＲＴディスプレイ（ＤＩＳＰ）１５な
どが接続されるディスプレイコントローラ（ＤＩＳＰ−
ＣＯＮＴ）１６が夫々接続される。前記メモリコントロ
ーラ４はそれに結合されたメモリバス１７とＣＰＵバス
１とのインタフェース制御を行う。このメモリバス１７
にはＤＲＡＭから成る拡張メモリ（ＥＰＤ−ＭＲＹ）１
８，１９及び磁気ディスク装置などの補助記憶装置のバ
ッファメモリとされるＤＲＡＭ２０が結合される。図１
３においてＤＲＡＭ２０及び拡張メモリ１９が上記実施
例で説明したＤＲＡＭとされる。斯るシステムに上記実
施例のＤＲＡＭを採用することにより、マイクロプロセ
ッサ２はそれらメモリＥＰＤ−ＭＲＹ１９，ＤＲＡＭ２
０に対するアクセスサイクル時間を短縮して必要なデー
タを高速にアクセスすることができるから、マイクロプ
ロセッサ２が実行すべき命令フェッチやオペランドフェ
ッチの高速化を実現でき、それによって、コンピュータ
システムにおけるデータ処理速度を向上させることがで
きる。FIG. 13 is a block diagram of a computer system using the DRAM of the above embodiment. CPU
The bus 1 has a microprocessor (MPU) 2, a coprocessor (CO-PRO) 3, a memory controller (MRY).
-CONT) 4, and bus controller (BUS-CO
NT) 5 is bound. The bus controller 5 controls the interface between the peripheral bus 6 connected to the bus controller 5 and the CPU bus 1. The peripheral bus 6 is not particularly limited, but is an EPRO in which programs such as data and BIOS are stored.
M7, keyboard (KEYB) 8 connected keyboard interface (KEYB-IF) 9, serial interface controller (SIF-CONT) 10, floppy disk controller (FDD-CONT) 1
1, a parallel interface controller (PIF-CONT) 12 for interfacing with a printer, an IC to which an IC card such as a flash memory 13 is connected
Card interface controller (CARDIF-C
ONT) 14, CRT display (DISP) 15, etc. are connected to a display controller (DISP-
CONT) 16 are connected to each. The memory controller 4 controls the interface between the memory bus 17 and the CPU bus 1 coupled thereto. This memory bus 17
Is an extended memory composed of DRAM (EPD-MRY) 1
A DRAM 20 serving as a buffer memory of auxiliary storage devices such as 8, 19 and a magnetic disk device is coupled. FIG.
3, the DRAM 20 and the expansion memory 19 are the DRAM described in the above embodiment. By adopting the DRAM of the above-described embodiment in such a system, the microprocessor 2 can operate the memories EPD-MRY19 and DRAM2.
Since the access cycle time for 0 can be shortened and necessary data can be accessed at high speed, the microprocessor 2 can speed up the instruction fetch and the operand fetch to be executed, thereby increasing the data processing speed in the computer system. Can be improved.

【００５１】上記各実施例によれば以下の作用効果があ
る。〔１〕図２に示されるように、メモリマットＭＡＴ
１が選択されてセンスアンプＳＡ１ｉ，ＳＡ１ｊ，…が
活性化されたとき、センスアンプＳＡ１ｉ，ＳＡ１ｊ，
…をメモリマットＭＡＴ１に接続する分離スイッチＳＨ
Ｒ１ｉ，ＳＨＲ１ｊ，…は、メモリマットＭＡＴ１にお
けるワード線選択によってメモリセルから読出されたデ
ータをセンスアンプＳＡ１ｉ，ＳＡ１ｊ，…で増幅する
動作が確定される期間を過ぎると、センスアンプＳＡ１
ｉ，ＳＡ１ｊ，…とメモリマットＭＡＴ１とを電気的に
分離して、その読み出しデータをセンスアンプＳＡ１
ｉ，ＳＡ１ｊ，…にラッチさせる。これにより、その
後、メモリマットＭＡＴ１に対するプリチャージ動作を
行っても、センスアンプＳＡ１ｉ，ＳＡ１ｊ，…にラッ
チされたデータはその影響を一切受けない。したがっ
て、上記手段に係る半導体記憶装置にページモードなど
が設定されているときには、センスアンプＳＡ１ｉ，Ｓ
Ａ１ｊ，…にラッチしたデータをプリチャージに並行し
て順次外部に読み出す動作を行うことができる。そうで
あるから、次のメモリサイクルにおいても同じメモリマ
ットＭＡＴ１を選択すべき場合にも、センスアンプＳＡ
２ｉ，ＳＡ２ｊ，…を用いて当該次のメモリサイクルを
早く開始することが可能になって、メモリサイクルタイ
ムを短縮することが可能になる。換言すれば、図１３の
ようなコンピュータシステムにおいてマイクロプロセッ
サ２による高速アクセスが可能になる。According to each of the above embodiments, there are the following operational effects. [1] As shown in FIG. 2, the memory mat MAT
When 1 is selected and the sense amplifiers SA1i, SA1j, ... Are activated, the sense amplifiers SA1i, SA1j,
Separation switch SH for connecting the ... to the memory mat MAT1
R1i, SHR1j, ... Sense amplifier SA1 after a period in which the operation of amplifying the data read from the memory cell by the word line selection in the memory mat MAT1 by the sense amplifiers SA1i, SA1j ,.
, and the memory mat MAT1 are electrically separated, and the read data is read by the sense amplifier SA1.
i, SA1j, ... Latch. As a result, even if the precharge operation for the memory mat MAT1 is performed thereafter, the data latched by the sense amplifiers SA1i, SA1j, ... Is not affected at all. Therefore, when the page mode or the like is set in the semiconductor memory device according to the above means, the sense amplifiers SA1i, S
The data latched in A1j, ... Can be sequentially read out in parallel with the precharge. Therefore, even when the same memory mat MAT1 should be selected in the next memory cycle, the sense amplifier SA
2i, SA2j, ... Can be used to start the next memory cycle earlier, and the memory cycle time can be shortened. In other words, high speed access by the microprocessor 2 becomes possible in the computer system as shown in FIG.

【００５２】〔２〕選択されるべきセンスアンプの切換
えタイミングをずらすことによって、換言すれば、活性
化されるべきセンスアンプ切換えに際して既にデータラ
ッチ状態にあるセンスアンプの非活性化タイミングを遅
らせることによって、データの読み出し動作中に次のデ
ータ読み出しのためのワード線選択動作も可能にでき
る。[2] By shifting the switching timing of the sense amplifier to be selected, in other words, by delaying the deactivation timing of the sense amplifier already in the data latch state when switching the sense amplifier to be activated. The word line selection operation for the next data read can be enabled during the data read operation.

【００５３】〔３〕図１１に示されるように、偶数番目
の相補データ線ＢＬ１ｉ，ＢＬＢ１ｉと奇数番目の相補
データ線ＢＬ１ｊ，ＢＬＢ１ｊの左右に共通接続される
一方のセンスアンプ例えばＳＡ１ｊはワード線にて選択
されたメモリセルへのデータの再書き込み（リフレッシ
ュ）と外部へのデータ読み出しのためのデータラッチに
利用され、他方のセンスアンプＳＡ２ｊは当該ワード線
にて選択されたメモリセルへのデータの再書き込みに利
用される。一方のセンスアンプがデータをラッチした後
はそのメモリマットＭＡＴ１の相補データ線をプリチャ
ージしても、ラッチされたデータはその影響を一切受け
ない。したがって、上記手段同様に半導体記憶装置にペ
ージモードなどが設定されているときには、センスアン
プにラッチしたデータをプリチャージに並行して順次外
部に読み出す動作を行うことができ、メモリサイクルタ
イムを短縮することが可能になる。[3] As shown in FIG. 11, one sense amplifier, for example, SA1j commonly connected to the left and right of the even-numbered complementary data lines BL1i, BLB1i and the odd-numbered complementary data lines BL1j, BLB1j is connected to the word line. It is used for re-writing (refreshing) of data to the memory cell selected by the selected memory cell and data latch for reading the data to the outside, and the other sense amplifier SA2j stores the data for the memory cell selected by the word line. It is used for rewriting. After one sense amplifier latches the data, even if the complementary data line of the memory mat MAT1 is precharged, the latched data is not affected at all. Therefore, similar to the above means, when the page mode or the like is set in the semiconductor memory device, the data latched in the sense amplifier can be sequentially read out in parallel with the precharge, and the memory cycle time can be shortened. It will be possible.

【００５４】〔４〕図１１の実施例によれば図２に比べ
てセンスアンプの数を低減できる。このとき、１本のワ
ード線選択によって実質的に外部に読み出し可能なデー
タの数は図２の場合に比べて半減される。例えば、図２
の１個のメモリマットの規模を１０２４×１０２４（ワ
ード線数×相補データ線数）とすると、図１１に例示さ
れるメモリマットの規模は見かけ上、２０４８×５１２
（ワード線数×相補データ線数）と等価とされる。した
がってページモード又はバーストモードで連続的に読み
出し可能な最大データ数は図２に比べて図１１は半減さ
れる。[4] According to the embodiment of FIG. 11, the number of sense amplifiers can be reduced as compared with that of FIG. At this time, the number of data that can be read out to the outside by selecting one word line is halved compared with the case of FIG. For example, FIG.
When the scale of one memory mat is 1024 × 1024 (the number of word lines × the number of complementary data lines), the scale of the memory mat illustrated in FIG. 11 is apparently 2048 × 512.
It is equivalent to (the number of word lines × the number of complementary data lines). Therefore, the maximum number of data that can be continuously read in the page mode or burst mode is halved in FIG. 11 compared to FIG.

【００５５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばメ
モリマットの数は上記実施例に限定されずに適宜変更可
能である。また、センスアンプやシェアリングスイッチ
に対する選択制御に対する具体的な論理は上記実施例に
限定されず、その他種々の論理構成を採用することがで
きる。要は、外部に読み出すためのデータがメモリマッ
トのプリチャージに影響されないようにシェアリングス
イッチの接続分離とセンスアンプの活性化制御を行えば
よい。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Yes. For example, the number of memory mats is not limited to the number in the above embodiment and can be changed as appropriate. Further, the specific logic for the selection control for the sense amplifier and the sharing switch is not limited to the above embodiment, and various other logic configurations can be adopted. In short, it is sufficient to perform connection separation of the sharing switch and activation control of the sense amplifier so that the data to be read out is not affected by the precharge of the memory mat.

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
単体ＬＳＩとしてのＤＲＡＭに適用した場合について説
明したが本発明はそれに限定されるものではなく、シン
クロナスＤＲＡＭや擬似ＳＲＡＭなどのメモリ、そして
論理ＬＳＩのオンチップメモリなどに適用することがで
きる。本発明は、少なくともダイナミック型のメモリセ
ルを備える条件の半導体記憶装置に広く適用することが
できる。In the above description, the case where the invention made by the present inventor is mainly applied to the DRAM as the memory single LSI, which is the field of use in the background, has been described, but the present invention is not limited thereto. The present invention can be applied to memories such as synchronous DRAM and pseudo SRAM, and on-chip memory of logic LSI. The present invention can be widely applied to semiconductor memory devices under the condition that at least dynamic memory cells are provided.

【００５７】[0057]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００５８】すなわち、ダイナミック型メモリセルを記
憶素子とする半導体記憶装置のアクセスサイクル時間を
短縮することができる。更にデータの読み出し動作中に
次のデータ読み出しのための相補データ線のプリチャー
ジを行うことができる。また、次のデータ読み出し直前
まで前のデータの読み出しを行うことができるので、同
一マットの異なるワード線を連続的にページモード等で
アクセスした場合、データを切れ目なく読み出すことが
できる。また、本発明に係る半導体記憶装置を利用する
データ処理システムにおいてデータ処理速度を向上させ
ることができる。That is, the access cycle time of the semiconductor memory device using the dynamic memory cell as a memory element can be shortened. Further, the complementary data line for the next data read can be precharged during the data read operation. Further, since the previous data can be read until immediately before the next data read, the data can be read seamlessly when different word lines of the same mat are continuously accessed in the page mode or the like. Further, the data processing speed can be improved in the data processing system using the semiconductor memory device according to the present invention.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例に係るＤＲＡＭの全体的なブロ
ック図である。FIG. 1 is an overall block diagram of a DRAM according to an embodiment of the present invention.

【図２】相補データ線に対するセンスアンプなどの第１
の共有形態に係る実施例のメモリマットを中心とした詳
細回路図である。FIG. 2 shows a first sense amplifier or the like for a complementary data line.
3 is a detailed circuit diagram centering on a memory mat of an example according to the sharing mode of FIG.

【図３】メモリアクセスに際して利用可能とするセンス
アンプを交互に切り換える制御の態様を（Ａ）によって
示し、その制御のための信号生成論理を（Ｂ）によって
示す説明図である。FIG. 3 is an explanatory diagram showing, by (A), a mode of control for alternately switching sense amplifiers that can be used for memory access, and (B) showing a signal generation logic for the control.

【図４】センスアンプ回路の活性化制御信号を生成する
論理の一例を示す論理回路図である。FIG. 4 is a logic circuit diagram showing an example of logic for generating an activation control signal of a sense amplifier circuit.

【図５】図４の論理によって達成される選択メモリマッ
トに対するセンスアンプの活性化態様を示す説明図であ
る。5 is an explanatory diagram showing an activation mode of a sense amplifier for a selected memory mat achieved by the logic of FIG. 4; FIG.

【図６】センスアンプに対して右側のシェアリング回路
を制御する制御信号の一例生成論理を（Ａ）に示し、セ
ンスアンプに対して左側のシェアリング回路を制御する
制御信号の一例生成論理を（Ｂ）に示す説明図である。FIG. 6A shows an example generation logic of a control signal for controlling the sharing circuit on the right side with respect to the sense amplifier, and FIG. 6A shows an example generation logic of a control signal for controlling the sharing circuit on the left side with respect to the sense amplifier. It is explanatory drawing shown to (B).

【図７】メインアンプの活性化制御信号を生成する一例
論理回路図である。FIG. 7 is an example logic circuit diagram for generating an activation control signal for a main amplifier.

【図８】メモリマットの選択状態に応じて選択スイッチ
を活性化する制御信号と活性化された選択スイッチを何
れのメインアンプに接続制御するかを制御する制御信号
を生成する論理の一例論理回路図である。FIG. 8 is an example of a logic circuit that generates a control signal that activates a selection switch according to a selection state of a memory mat and a control signal that controls which main amplifier is connected to the activated selection switch. It is a figure.

【図９】センスアンプによる増幅動作が必要な相補デー
タ線にだけセンスアンプを接続するという制御形態を以
て本実施例のＤＲＡＭをページモードでリードアクセス
するときの一例動作タイミング図である。FIG. 9 is an operation timing chart showing an example of read access to the DRAM of the present embodiment in the page mode under the control mode in which the sense amplifier is connected only to the complementary data line which requires the amplification operation by the sense amplifier.

【図１０】センスアンプによるラッチ動作が相補データ
線のプリチャージによって影響を受けない限度において
シェアリングスイッチを制御するという制御形態を以て
本実施例のＤＲＡＭをページモードでリードアクセスす
るときの一例動作タイミング図である。FIG. 10 is an example operation timing when the DRAM of the present embodiment is read-accessed in page mode by the control mode in which the sharing switch is controlled to the extent that the latch operation by the sense amplifier is not affected by the precharge of the complementary data line. It is a figure.

【図１１】相補データ線に対するセンスアンプなどの第
２の共有形態に係る実施例のメモリマットを中心とした
詳細回路図である。FIG. 11 is a detailed circuit diagram centering on a memory mat of an example according to a second sharing mode such as a sense amplifier for complementary data lines.

【図１２】図１１の構成においてワード線の選択を一つ
のメモリマットだけで行う場合において本実施例のＤＲ
ＡＭをページモードでリードアクセスするときの一例動
作タイミング図である。FIG. 12 is a DR of the present embodiment in the case where word lines are selected by only one memory mat in the configuration of FIG.
FIG. 7 is an operation timing chart of an example of read access to an AM in page mode.

【図１３】本実施例のＤＲＡＭを用いたコンピュータシ
ステムのブロック図である。FIG. 13 is a block diagram of a computer system using the DRAM of this embodiment.

【符号の説明】[Explanation of symbols]

ＭＡＴ０〜ＭＡＴ３ メモリマット ＢＬ０ｉ，ＢＬＢ０ｉ〜ＢＬ２ｉ，ＢＬＢ２ｉ 相補デ
ータ線 ＢＬ０ｊ，ＢＬＢ０ｊ〜ＢＬ２ｊ，ＢＬＢ２ｊ 相補デ
ータ線 ＳＡ０〜ＳＡ４ センスアンプ回路 ＳＡ１ｉ〜ＳＡ２ｉ センスアンプ ＳＡ１ｊ〜ＳＡ２ｊ センスアンプ ＣＳＷ０〜ＣＳＷ４ カラムスイッチ回路 ＣＳＷ１ｉ〜ＣＳＷ２ｉ カラムスイッチ ＣＳＷ１ｊ〜ＣＳＷ２ｊ カラムスイッチ ＳＨＲ０〜ＳＨＲ３ シェアリング回路 ＳＨＲ１ｉ〜ＳＨＲ２ｉ シェアリングスイッチ ＳＨＲ１ｊ〜ＳＨＲ２ｊ シェアリングスイッチ ＳＨＬ１〜ＳＨＬ４ シェアリング回路 ＳＨＬ１ｉ〜ＳＨＲＬｉ シェアリングスイッチ ＳＨＬ１ｊ〜ＳＨＲＬｊ シェアリングスイッチ ＰＣＭ０〜ＰＣＭ３ プリチャージ回路 ＴＣＯＮＴ タイミング制御回路 ２ マイクロプロセッサ １９ 拡張メモリ ２０ ＤＲＡＭMAT0 to MAT3 Memory mats BL0i, BLB0i to BL2i, BLB2i Complementary data lines BL0j, BLB0j to BL2j, BLB2j Complementary data lines SA0 to SA4 Sense amplifier circuits SA1i to SA2i Sense amplifiers SA1j to SA2j Sense amplifiers CSW0 to CSWi Column switch circuits CSW2 CSW2 Column switch CSW1j to CSW2j Column switch SHR0 to SHR3 sharing circuit SHR1i to SHR2i sharing switch SHR1j to SHR2j sharing switch SHL1 to SHL4 sharing circuit SHL1i to SHRLi sharing switch SHL1j to MCO precharging switch SHL1j to MPC precharging switch Timing control circuit 2 microphone Processor 19 Extended Memory 20 DRAM

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 選択端子がワード線に、データ入出力端
子が相補データ線に結合されたダイナミック型のメモリ
セルを複数個備えたメモリマットと、前記相補データ線
に設けられたプリチャージ回路と、前記相補データ線の
両側に夫々分離スイッチを介在させて結合されたセンス
アンプ及びカラムスイッチと、タイミング制御回路とを
供え、 前記タイミング制御回路は、前記メモリマットのワード
線がデータ読み出しのために選択されるとき、当該メモ
リマットを挟んでその左右に配置された何れか一方のセ
ンスアンプ及びカラムスイッチを前記分離スイッチにて
相補データ線に接続し、相補データ線に接続されたセン
スアンプを活性化して前記相補データ線に読み出された
メモリセルのデータを増幅した後、相補データ線と接続
状態のセンスアンプ及びカラムスイッチを前記分離スイ
ッチにて前記相補データ線から切り離して当該センスア
ンプにメモリセルのデータをラッチさせ、そのデータラ
ッチ状態に並行して選択状態のワード線を非選択にする
と共に相補データ線をプリチャージ回路でプリチャージ
させるものであることを特徴とする半導体記憶装置。1. A memory mat having a plurality of dynamic memory cells having select terminals connected to word lines and data input / output terminals connected to complementary data lines; and a precharge circuit provided on the complementary data lines. , A sense amplifier and a column switch, which are coupled to each other on both sides of the complementary data line via intervening separation switches, and a timing control circuit, wherein the timing control circuit is provided for reading data from the word line of the memory mat. When selected, one of the sense amplifiers and column switches arranged on the left and right of the memory mat in between is connected to the complementary data line by the separation switch, and the sense amplifier connected to the complementary data line is activated. After amplifying the data of the memory cell read out to the complementary data line, the data is connected to the complementary data line. The amplifier and the column switch are separated from the complementary data line by the separation switch to cause the sense amplifier to latch the data of the memory cell, and the word line in the selected state is deselected in parallel with the data latch state and the complementary data is A semiconductor memory device characterized in that a line is precharged by a precharge circuit. 【請求項２】 選択端子がワード線に、データ入出力端
子が相補データ線に結合されたダイナミック型のメモリ
セルを複数個備えたメモリマットと、前記メモリマット
に含まれる複数の相補データ線に設けられたプリチャー
ジ回路と、前記複数設けられた相補データ線の両側に夫
々配置された分離スイッチと、片側一対の分離スイッチ
毎にそれらに共通接続されたセンスアンプ及びカラムス
イッチと、タイミング制御回路とを備え、 前記タイミング制御回路は、前記メモリマットのワード
線がデータ読み出しのために選択されるとき、当該メモ
リマットを挟んでその左右に配置された何れか一方のセ
ンスアンプ及びカラムスイッチをそれに対応される一方
の分離スイッチにて一方の相補データ線に接続し、他方
のセンスアンプ及びカラムスイッチをそれに対応される
一方の分離スイッチにて他方の相補データ線に接続し、
前記双方のセンスアンプを活性化して相補データ線に読
み出されたメモリセルのデータを増幅した後、前記一方
の相補データ線と接続状態の分離スイッチを分離状態に
して前記一方のセンスアンプにメモリセルのデータをラ
ッチさせ、そのデータラッチ状態に並行して、選択状態
のワード線を非選択にすると共に双方の相補データ線を
プリチャージ回路でプリチャージさせるものであること
を特徴とする半導体記憶装置。2. A memory mat having a plurality of memory cells of dynamic type having a select terminal connected to a word line and a data input / output terminal connected to a complementary data line, and a plurality of complementary data lines included in the memory mat. A precharge circuit provided, separation switches respectively arranged on both sides of the plurality of complementary data lines, a sense amplifier and a column switch commonly connected to each pair of separation switches on one side, and a timing control circuit When the word line of the memory mat is selected for data reading, the timing control circuit includes a sense amplifier and a column switch arranged on either side of the memory mat on either side thereof. Connect to one complementary data line with one corresponding separation switch, and connect the other sense amplifier and column switch. Ji at one separation switch which is correspondingly connected to the other of the complementary data lines,
After activating both the sense amplifiers and amplifying the data of the memory cell read to the complementary data line, the separation switch in the connection state with the one complementary data line is set to the separation state and the memory is stored in the one sense amplifier. A semiconductor memory characterized by latching cell data, deselecting a word line in a selected state in parallel with the data latched state, and precharging both complementary data lines by a precharge circuit. apparatus. 【請求項３】 複数のワード線と複数の相補データ線が
交差方向に配置され、夫々の交差位置には、選択端子が
ワード線に、データ入出力端子が相補データ線に結合さ
れたダイナミック型のメモリセルを有するメモリマット
が所定間隔を置いて複数個並設された半導体記憶装置で
あって、 各メモリマットはそれに含まれる相補データ線のプリチ
ャージ回路を有し、 隣り合うメモリマットの間には、左右のメモリマットの
相補データ線によって共有されるセンスアンプ及びカラ
ムスイッチと、一方のメモリマットの相補データ線に前
記センスアンプ及びカラムスイッチを選択的に接続分離
する分離スイッチと、他方のメモリマットの相補データ
線に前記センスアンプ及びカラムスイッチを選択的に接
続分離する分離スイッチとを供え、 並設された両端の各メモリマットには、分離スイッチを
介して当該メモリマットの相補データ線と選択的に接続
分離されるセンスアンプ及びカラムスイッチを設け、 更に、データ読み出しにおいてワード線が選択されると
き、そのワード線を含むメモリマットを挟んでその左右
に配置された一方のセンスアンプ及びカラムスイッチを
前記分離スイッチにて当該メモリマットの相補データ線
に接続し、相補データ線に接続されたセンスアンプを活
性化して当該メモリマットの相補データ線にメモリセル
から読み出されたデータが確定した後、当該一方のセン
スアンプ及びカラムスイッチ回路を前記分離スイッチに
て当該メモリマットの相補データ線から切り離して当該
一方のセンスアンプにメモリセルのデータをラッチさ
せ、そのデータラッチ状態に並行して相補データ線をプ
リチャージ回路でプリチャージさせるタイミング制御回
路を有するものであることを特徴とする半導体記憶装
置。3. A dynamic type in which a plurality of word lines and a plurality of complementary data lines are arranged in a crossing direction, and a selection terminal is coupled to the word line and a data input / output terminal is coupled to the complementary data line at each crossing position. Is a semiconductor memory device in which a plurality of memory mats each having a memory cell are arranged side by side at a predetermined interval, each memory mat having a precharge circuit for complementary data lines included in the memory mat. Include a sense amplifier and a column switch shared by complementary data lines of the left and right memory mats, a separation switch for selectively connecting and disconnecting the sense amplifier and the column switch to the complementary data line of one memory mat, and the other. The complementary data line of the memory mat is provided with a separation switch for selectively connecting and separating the sense amplifier and the column switch, and is arranged in parallel. Further, each of the memory mats at both ends is provided with a sense amplifier and a column switch which are selectively connected and separated from the complementary data line of the memory mat through a separation switch, and further, when a word line is selected in data reading, One of the sense amplifiers and the column switch disposed on the left and right of the memory mat including the word line is connected to the complementary data line of the memory mat by the separation switch, and the sense amplifier connected to the complementary data line is connected. After the data is read from the memory cell to the complementary data line of the memory mat after being activated, the one sense amplifier and column switch circuit are separated from the complementary data line of the memory mat by the separation switch. Make one sense amplifier latch the data in the memory cell and put it in the data latched state. A semiconductor memory device having a timing control circuit for performing pre-charging of complementary data lines by pre-charging circuits. 【請求項４】 前記タイミング制御回路は更に、所定の
読み出し動作モードが指定されたとき、前記センスアン
プにラッチされた複数のデータを、前記相補データ線の
プリチャージ動作に並行して読み出し制御するものであ
ることを特徴とする請求項１乃至３の何れか１項記載の
半導体記憶装置。4. The timing control circuit further controls a read operation of a plurality of data latched by the sense amplifier in parallel with a precharge operation of the complementary data line when a predetermined read operation mode is designated. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device. 【請求項５】 分離スイッチとセンスアンプの間に、前
記読出しデータの非ラッチ状態とされるセンスアンプを
相補データ線のプリチャージに並行してプリチャージす
る回路を更に備えて成るものであることを特徴とする請
求項１乃至４の何れか１項記載の半導体記憶装置。5. A circuit further comprising a circuit for precharging the sense amplifier in the non-latching state of the read data in parallel with the precharging of the complementary data line between the separation switch and the sense amplifier. 5. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device.