JPH0821637B2 - Semiconductor memory device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、断面構造的には、情報の書込みはもとより
消去も電気的になし得る半導体記憶素子、すなわち情報
の電気的な書替えが可能な半導体記憶素子であるEEPROM
ないしEAROM素子の構造に準じながらも、特に情報の電
気的な書込み、消去速度（結局は両者総合して書替え速
度）を高速化すると共に、書替え電圧についてもこれを
低電圧化することにより、要すればダイナミックRAM（D
RAM）ないしはそれに準ずる使い方も可能であって、か
つ、将来の超高集積密度化に伴う素子単体の超小型化に
も十分耐え得る半導体記憶素子に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention is capable of electrically rewriting not only information writing but also erasing, that is, electrical rewriting of information in terms of cross-sectional structure. EEPROM, a semiconductor memory device
Or, even if it conforms to the structure of the EAROM element, in particular, by speeding up the electric writing and erasing speed of information (in the end, the rewriting speed as a whole, the rewriting speed) and by reducing the rewriting voltage, it becomes necessary. Dynamic RAM (D
The present invention relates to a semiconductor memory device which can be used in a similar manner to RAM) or can be used in a similar manner, and which can sufficiently withstand the miniaturization of a single device due to future high integration density.

［従来の技術］ 周知のように、この種の情報記憶分野では、これまで
の所、記憶に用いる素子は大きく分けて読出し専用メモ
リ（ROM）タイプとランダム・アクセス・メモリ（RAM）
タイプとになっているが、将来的には両者の統一が望ま
れている。[Prior Art] As is well known, in the field of information storage of this kind, the elements used for storage have so far been roughly classified into a read-only memory (ROM) type and a random access memory (RAM).
Although it is a type, in the future it is desired to unify the two.

つまり、一般にEEPROMとかEAROMと呼ばれているよう
に、情報の書込みはもとより消去も電気的になし得る既
存の半導体記憶素子において、情報書込み速度ないし書
替え速度を十分に高速化し、かつそれらに要する電圧を
大いに低電圧化すれば、そのような素子は必要に応じ、
現在用いられているRAM素子に取って代わることができ
る。換言すれば、年単位での長期の情報記憶が可能な回
路としても、またランダム・アクセスが必要な回路とし
ても、そのような素子が開発されれば、全く同一の素子
構造で必要に応じ、それら両回路を任意に構築可能とな
り、その合理性の持つ波及効果は計り知れないものがあ
る。In other words, in the existing semiconductor memory element that can electrically erase information as well as write information as generally called EEPROM or EAROM, the information writing speed or the rewriting speed is sufficiently increased, and the voltage required for them is used. If the voltage is significantly reduced, then such devices will
It can replace currently used RAM devices. In other words, even if it is a circuit that can store information for a long period of a year, or a circuit that requires random access, if such an element is developed, it will have the same element structure if necessary. Both of these circuits can be constructed arbitrarily, and the ripple effect of their rationality is immeasurable.

一方で、既存のDRAMについて考えると、この素子では
MOSキャパシタとかpn接合キャパシタ等、適当なるキャ
パシタ手段に電荷を選択的に蓄積して情報の記憶を行な
うようになっており、キャパシタ手段への電荷の出し入
れはMOSトランジスタをスイッチとして用いて行なって
いる。On the other hand, considering the existing DRAM, this device
Information is stored by selectively accumulating electric charges in an appropriate capacitor means such as a MOS capacitor or a pn junction capacitor. The MOS transistor is used as a switch to take in and out electric charges from the capacitor means. .

したがって、MOSトランジスタのソース、ドレインに
はオフ時でもpA程度のオーダの漏洩電流が流れるため、
情報として蓄積された電荷が変化するので、どうしても
リフレッシュ動作が必要となるが、一方ではまた、将
来、サブ・ミクロン・オーダ以下の設計ルールに基づく
超高集積密度化が要求されてくると、キャパシタ手段に
おける電荷蓄積容量は極端に微小化し、その結果、情報
はそれを読出すときのスイッチ雑音に埋もれてしまい、
また記憶保持時間も短くなってしまうので、今迄のまま
の構成原理では到底、使用不能となる。Therefore, leakage current of the order of pA flows through the source and drain of the MOS transistor even when it is off.
Since the electric charge accumulated as information changes, the refresh operation is inevitably necessary, but on the other hand, in the future, when ultra-high integration density based on the design rule of sub-micron order or less is required, the capacitor will be required. The charge storage capacity in the means is extremely miniaturized, and as a result, the information is buried in the switch noise when reading it,
In addition, since the memory retention time is shortened, it cannot be used at all with the existing configuration principle.

さらに、超高集積密度を果たす上での構造的要因とし
ても、このようなDRAM素子は原理上、少なくとも一つの
キャパシタ手段と一つのスイッチ手段（トランジスタ）
の組合せという二素子構造で単位の記憶部を構成するに
限られるが、できれば一素子で単位の記憶セルを構成し
たい。Further, as a structural factor for achieving ultra-high integration density, such a DRAM device is, in principle, at least one capacitor means and one switch means (transistor).
Although it is limited to forming a unit storage unit with a two-element structure of a combination of, it is desirable to form a unit storage cell with one element if possible.

そこで、最初に述べたように、EEPROM素子の高速化、
低電圧化に関し、これまでも種々の研究がなされてきた
実情にあるが、今迄の所はまだまだ、RAM素子には到
底、立ち打ちできないレベルに留まっている。Therefore, as mentioned at the beginning, the speedup of the EEPROM element,
Although various researches have been made on the reduction of the voltage, the RAM device has not been able to stand still up to now.

さらに、このEEPROMについても、将来的なより一層の
微小化は同様に要求されているから、上記のような電気
的特性上の問題としての高速化、低電圧化以外にも、小
型化に耐える（超微細化しても十分な情報記憶能力のあ
る）構造の開発や、他の種々現実的な要請、例えば生産
性等も考慮されねばならない。Further, with regard to this EEPROM as well, further miniaturization in the future is similarly required, and therefore, in addition to speeding up and lowering voltage as the above-mentioned problems in electrical characteristics, it can endure miniaturization. It is necessary to consider the development of a structure (which has a sufficient information storage capacity even if it is miniaturized) and various other practical requirements such as productivity.

こうした中で、最近の研究ないし発表の中から本発明
に関係すると思われるものを挙げると、本発明者の一部
が関与して成された特開昭59-99754号公報中に一実施例
として開示された半導体装置や、F.CAPASSO等により開
示されたもので、“新フローティング−ゲート構造メモ
リデバイス”と呼んでいるような発表（IEEE ELECTRON
DEVICE LETTERS,VOL.9,No.8,1988年８月）がある。Among these, among recent researches and announcements, what seems to be related to the present invention is given as an example in JP-A-59-99754 in which a part of the present inventor was involved. Such as the semiconductor device disclosed as “Floating gate structure memory device” (IEEE ELECTRON).
DEVICE LETTERS, VOL.9, No.8, August 1988).

前者は、主として集積回路に要求される絶縁膜と等価
な電気的機能を半導体単結晶で達成するための工夫であ
り、その一つの実施例として、単結晶層内に埋め込まれ
たフローティング−ゲート構造を有する不揮発性メモリ
を開示している。The former is mainly a device for achieving an electrical function equivalent to an insulating film required for an integrated circuit with a semiconductor single crystal. As one example thereof, a floating-gate structure embedded in a single crystal layer is used. And a non-volatile memory having the above.

一方、後者は、電気的な書替えも一応は考慮したが成
功せず、結局は電気的な書込みのみが可能で、消去は光
照射によるいわゆるEPROM構造ではあるが、記憶メカニ
ズムに係る積層構造のエネルギ・バンド・ダイアグラム
における工夫として、特定の領域における伝導帯端に勾
配を付け、バイアス電圧の印加時にキャリア（電子）を
注入し易い構造を開示している。On the other hand, in the latter, although electrical rewriting was considered for some time, it was not successful, and eventually only electric writing was possible, and erasing was a so-called EPROM structure by light irradiation, but the energy of the laminated structure related to the storage mechanism was As a device in the band diagram, a structure is disclosed in which a conduction band edge in a specific region has a gradient and carriers (electrons) are easily injected when a bias voltage is applied.

［発明が解決しようとする課題］ 上記した特開昭59-99754号公報中に開示の半導体装置
では、フローティング・ゲートを取囲むのに絶縁膜の代
わりに半導体単結晶を使用し得たことの利点、例えば、
原理上、トラッピングがないために書替え回数を極めて
多く採ることができる等の利点はあるが、書込みや書替
えメカニズム自体はこれまでの公知既存のフローティン
グ・ゲート・デバイスと余り変わはなく、未だより一層
の高速化、低電圧化には検討の余地があった。[Problems to be Solved by the Invention] In the semiconductor device disclosed in JP-A-59-99754, a semiconductor single crystal could be used instead of an insulating film to surround a floating gate. Advantages, eg
In principle, there is an advantage that the number of rewrites can be extremely large because there is no trapping, but the write and rewrite mechanism itself is not much different from the existing floating gate devices known so far, and it is still more. There was room for consideration for higher speed and lower voltage.

一方、後者のF.CAPASSO等によるフローティング・ゲ
ート・デバイスでは、書込みの高速化に寄与する点は認
め得ても、上記のように書替えが電気的に行なえない点
で致命的な欠陥がある。On the other hand, the latter floating gate device such as F.CAPASSO has a fatal defect in that it cannot be electrically rewritten as described above, although it can be recognized that it contributes to speeding up of writing.

本発明はこのような状況の下になされたもので、将来
のEEPROMの完全なるRAM化に継がる研究過程、素子開発
過程における一つの重要な布石として、構造的にはEEPR
OM構造でありながら、まずは従来のそうしたEEPROM素子
のより一層の高速化、低電圧化を果たし、またこれによ
ってRAM化の可能性を追及し得る半導体記憶素子を提供
することを第一義として成されたものである。The present invention has been made under these circumstances, and structurally, the EEPR is one of the important steps in the research process and device development process that will lead to the complete conversion of EEPROM to RAM in the future.
Despite having an OM structure, first of all, it is the first purpose to provide a semiconductor memory element that can achieve higher speed and lower voltage than the conventional EEPROM element, and can pursue the possibility of becoming a RAM by this. It was done.

さらに、EEPROM素子の記憶保持能力を仮にある程度犠
牲にすることはあっても、上記のように高速化と低電圧
化を果たすことにより、既述したように極めて微細化し
て行くとこのままでは機能し得なくなることが明らかな
既存のDRAM素子の代わりとして、将来的にも十分に使用
可能な半導体記憶素子を提供せんとするものである。Furthermore, even if the memory retention capacity of the EEPROM element is sacrificed to some extent, it will continue to function as it is as already miniaturized as mentioned above by achieving the speeding up and the low voltage as described above. The present invention intends to provide a semiconductor memory device that can be fully used in the future as an alternative to the existing DRAM device, which is obviously not available.

［課題を解決するための手段］ 本発明は上記目的を達成するため、まずは構造的な基
本構成として、_-1 :第一の半導体領域とキャリア捕獲領域との間に挟
まれ、エネルギ・バンド・ダイアグラム上でキャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第一の広ギャップ半導体
領域；_-2 :上記キャリア捕獲領域と第一の導電領域との間に
挟まれ、エネルギ・バンド・ダイアグラム上でキャリア
捕獲領域のバンド・ギャップ以上となるバンド・ギャッ
プ部分を少なくとも一部に有する第二の広ギャップ半導
体領域； の双方を有して成る基本構成を提案する。[Means for Solving the Problems] In order to achieve the above object, the present invention first has as a structural basic configuration: ₋₁ : sandwiched between a first semiconductor region and a carrier trapping region, A first wide-gap semiconductor region having at least a part of a band gap portion that is equal to or larger than the band gap of the carrier trapping region on the diagram; _-2 : sandwiched between the carrier trapping region and the first conductive region , A second wide-gap semiconductor region having at least a part of a band gap portion which is equal to or larger than the band gap of the carrier trapping region on the energy band diagram;

ここで、便宜のため、上記構成要件_-1,_-2から成
る本発明の構造的な基本構成部分を基本構造とする
と、これに次の構成要件を加えて本発明の第一発明と
する。Here, for convenience, the structural basic constituent part of the present invention consisting of the above constituent elements _-1 and _{-2 is} defined as a basic structure, and the following constituent elements are added to this to form a first invention of the present invention.

：第二の広ギャップ領域は半導体領域であって、その
伝導帯端はキャリア捕獲領域に近付くに従ってエネルギ
・レベルが高まる勾配を持ち、価電子帯端はキャリア捕
獲領域に近付くに従ってエネルギ・レベルが低下する勾
配を持つと共に； 上記伝導帯端の上記勾配は、キャリア捕獲領域に対し
第一の導電領域を相対的に負にバイアスしたときに傾き
が緩やかになる方向に変化することで第一導電領域の側
からキャリア捕獲領域に対しバンド内伝導で電子を注入
し得る傾きであり； 上記価電子帯端の上記勾配は、キャリア捕獲領域に対
し第一の導電領域を相対的に正にバイアスしたときに傾
きが緩やかになる方向に変化することで第一導電領域の
側からキャリア捕獲領域に対しバンド内伝導で正孔を注
入し得る傾きであること。: The second wide gap region is a semiconductor region, the conduction band edge of which has a gradient of increasing energy level as it approaches the carrier trapping region, and the valence band edge of which has an energy level decreasing as it approaches the carrier trapping region. The gradient of the conduction band edge is changed so that the gradient becomes gentle when the first conductive region is relatively negatively biased with respect to the carrier trapping region. From the side of the carrier trapping region into which electrons can be injected by in-band conduction; the slope of the valence band edge is when the first conductive region is positively biased relative to the carrier trapping region. The inclination is such that the inclination becomes gentle so that holes can be injected by in-band conduction from the first conductive region side to the carrier trapping region.

ただし、上記における伝導帯端や価電子帯端に関する
“勾配”とは、本書の全文を通じ、直線状、曲線状に連
続的な変化を示すものの外、非連続的な変化、例えば階
段状に変化を示すものも含み、要は、問題としている領
域の両端部間でそれら伝導帯端や価電子帯端にエネルギ
・レベル差が認められ、大局的に見ると全体として勾配
を持つような変化を示している状態の表現である。However, the "gradient" related to the conduction band edge and the valence band edge in the above refers to a continuous change in a straight line or a curved line as well as a non-continuous change, for example, a step change throughout the entire text of this document. In other words, there is a difference in energy level between the conduction band edge and the valence band edge between the both ends of the region in question, and it is important to make a change with a gradient overall. It is an expression of the state shown.

しかるに、基本構造はそのままであるが、上記の構
成要件に代え、次の構成要件を用いると、本発明の
第二の発明となる。However, although the basic structure remains the same, the following inventions are used in place of the above-mentioned ones, and the following inventions are obtained.

：第一の広ギャップ領域は半導体領域であって、その
伝導帯端はキャリア捕獲領域に近付くに従ってエネルギ
・レベルが高まる勾配を持ち、価電子帯端はキャリア捕
獲領域に近付くに従ってエネルギ・レベルが低下する勾
配を持つと共に； 上記伝導帯端の上記勾配は、キャリア捕獲領域に対し
第一の半導体領域または第二の導電領域（この第二の導
電領域については後述の構成要件_-3参照）を相対的に
負にバイアスしたときに傾きが緩やかになる方向に変化
することで第一半導体領域または第二の導電領域の側か
らキャリア捕獲領域に対しバンド内伝導で電子を注入し
得る傾きであり； 上記価電子帯端の上記勾配は、キャリア捕獲領域に対
し第二導電領域または第一の半導体領域を相対的に正に
バイアスしたときに傾きが緩やかになる方向に変化する
ことで第二導電領域または第一半導体領域の側からキャ
リア捕獲領域に対しバンド内伝導で正孔を注入し得る傾
きであること。: The first wide gap region is a semiconductor region, the conduction band edge of which has a gradient of increasing energy level as it approaches the carrier trapping region, and the valence band edge of which has an energy level decreasing as it approaches the carrier trapping region. The slope of the conduction band edge is relative to the carrier trapping region with respect to the first semiconductor region or the second conductive region (for the second conductive region, refer to constituent element- ₃ described later). Is a gradient in which electrons can be injected by in-band conduction from the side of the first semiconductor region or the second conductive region to the carrier trapping region by changing in a direction that becomes gentle when negatively biased; The gradient of the valence band edge is such that the gradient becomes gentle when the second conductive region or the first semiconductor region is relatively positively biased with respect to the carrier trapping region. The inclination is such that holes can be injected by in-band conduction from the side of the second conductive region or the first semiconductor region to the carrier trapping region by changing.

ただし、この要件を組合せる場合、これも後に明ら
かなように、第一の半導体領域の側からその導電型とは
逆符号（逆極性）のキャリアをも注入ないし引き出し可
能にするか、あるいはまた、両極性のキャリアを直接に
注入したり引き出したりすることを可能にするため、上
記した基本構成要件_-1,_-2に加え、さらに次の構造
的構成要件_-3も必須となる。_-3 第一の広ギャップ領域と第一の半導体領域の一方
または双方に接するか、あるいは第一の半導体領域に接
しながらキャリア捕獲領域に対向する第二の導電領域。However, when this requirement is combined, as will be apparent later, it is possible to inject or withdraw carriers having the opposite sign (reverse polarity) to the conductivity type from the first semiconductor region side, or In order to enable direct injection and withdrawal of bipolar carriers, the following structural constitutional requirement- ₃ is also required in addition to the above basic constitutional requirements- ₁ and _-2 . _{-3 A} second conductive region that is in contact with one or both of the first wide gap region and the first semiconductor region, or is in contact with the carrier trapping region while being in contact with the first semiconductor region.

これに対し、上記構成要件_-1,_-2と構成要件の
組合せの場合と同様に、この第二導電領域_-3は組合せ
ることはできるが必須の構成要件としなくても良く、か
つ当該構成要件に代えて構成要件_-1,_-2と選択的
に組合せ得る他の構成要件として、本発明ではさらに次
のような構成要件群，，，，，も開示す
る。On the other hand, as in the case of the combination of the above configuration requirements _-1 , _-2 and the configuration requirements, this second conductive region _-3 can be combined but may not be an essential configuration requirement, and the configuration The present invention also discloses the following group of constituents as another constituent that can be selectively combined with constituents _-1 , _-2 instead of the constituent.

：第一の広ギャップ領域は半導体領域であって、その
伝導帯端はキャリア捕獲領域に近付くに従ってエネルギ
・レベルが高まる勾配を持ち； かつ、第二の広ギャップ領域も半導体領域であって、
その伝導帯端はキャリア捕獲領域から離れるに従ってエ
ネルギ・レベルが高まる勾配を持つと共に； 上記第一広ギャップ半導体領域の上記伝導帯端の上記
勾配は、キャリア捕獲領域に対し第一の半導体領域を相
対的に負にバイアスしたときに傾きが緩やかになる方向
に変化することで第一半導体領域の側からキャリア捕獲
領域に対しバンド内伝導で電子を注入し得る傾きであ
り； 上記第二広ギャップ半導体領域の上記勾配は、キャリ
ア捕獲領域に対し第一の導電領域を相対的に正にバイア
スしたときに傾きが緩やかになる方向に変化することで
キャリア捕獲領域から第一の導電領域に対しバンド内伝
導で電子を引き出し得る傾きであること。: The first wide gap region is a semiconductor region, and the conduction band edge thereof has a gradient of increasing energy level as it approaches the carrier trapping region; and the second wide gap region is also a semiconductor region,
The conduction band edge has a gradient with increasing energy level away from the carrier trapping region; and the gradient of the conduction band edge of the first wide gap semiconductor region is relative to the carrier trapping region relative to the first semiconductor region. Is a gradient in which electrons are injected from the side of the first semiconductor region into the carrier trapping region by in-band conduction by changing in a direction that becomes gentle when negatively biased; The gradient of the region changes in a direction in which the slope becomes gentle when the first conductive region is biased relatively positively with respect to the carrier trapping region, so that the region within the band from the carrier trapping region to the first conductive region is changed. The inclination is such that electrons can be extracted by conduction.

：第一の広ギャップ領域は半導体領域であって、その
価電子帯端はキャリア捕獲領域に近付くに従ってエネル
ギ・レベルが低下する勾配を持ち； かつ、第二の広ギャップ領域も半導体領域であって、
その価電子帯端はキャリア捕獲領域から離れるに従って
エネルギ・レベルが低下する勾配を持つと共に； 上記第一広ギャップ半導体領域の上記価電子帯端の上
記勾配は、キャリア捕獲領域に対し第一の半導体領域を
相対的に正にバイアスしたときに傾きが緩やかになる方
向に変化することで第一半導体領域の側からキャリア捕
獲領域に対しバンド内伝導で正孔を注入し得る傾きであ
り； 上記第二広ギャップ半導体領域の上記価電子帯端の上
記勾配は、キャリア捕獲領域に対し第一の導電領域を相
対的に負にバイアスしたときに傾きが緩やかになる方向
に変化することでキャリア捕獲領域から第一の導電領域
に対しバンド内伝導で正孔を引き出し得る傾きであるこ
と。: The first wide gap region is a semiconductor region, and the valence band edge thereof has a gradient in which the energy level decreases as it approaches the carrier trapping region; and the second wide gap region is also a semiconductor region. ,
The valence band edge has a slope with energy level decreasing with distance from the carrier trapping region; and the slope of the valence band edge of the first wide gap semiconductor region is the first semiconductor with respect to the carrier trapping region. When the region is relatively positively biased, the inclination is changed so that the inclination becomes gentle so that holes can be injected from the first semiconductor region side to the carrier trapping region by in-band conduction. The slope of the valence band edge of the two wide-gap semiconductor region changes in a direction in which the slope becomes gentle when the first conductive region is relatively negatively biased with respect to the carrier trap region, so that the carrier trap region From the first conductive region to a hole capable of extracting holes by in-band conduction.

：第一の広ギャップ領域は半導体領域であって、その
伝導帯端はキャリア捕獲領域に近付くに従ってエネルギ
・レベルが低下する勾配を持ち； かつ、第二の広ギャップ領域も半導体領域であって、
その伝導帯端はキャリア捕獲領域から離れるに従ってエ
ネルギ・レベルが低下する勾配を持つと共に； 上記第二広ギャップ半導体領域の上記伝導帯端の上記
勾配は、キャリア捕獲領域に対し第一の導電領域を相対
的に負にバイアスしたときに傾きが緩やかになる方向に
変化することで第一導電領域の側からキャリア捕獲領域
に対しバンド内伝導で電子を注入し得る傾きであり； 上記第一広ギャップ半導体領域の上記伝導帯端の上記
勾配は、キャリア捕獲領域に対し第一の半導体領域を相
対的に正にバイアスしたときに傾きが緩やかになる方向
に変化することでキャリア捕獲領域から第一半導体領域
に対しバンド内伝導で電子を引き出し得る傾きであるこ
と。The first wide gap region is a semiconductor region, and the conduction band edge thereof has a gradient in which the energy level decreases as it approaches the carrier trapping region; and the second wide gap region is also a semiconductor region,
The conduction band edge has a slope with energy level decreasing with distance from the carrier trapping region; and the slope of the conduction band edge of the second wide gap semiconductor region causes the first conductive region to the carrier trapping region. When the bias is relatively negative, the inclination changes so that the inclination becomes gentle so that electrons can be injected by in-band conduction from the first conductive region side to the carrier trapping region; The slope of the conduction band edge of the semiconductor region changes from the carrier trapping region to the first semiconductor by changing in a direction in which the slope becomes gentle when the first semiconductor region is biased relatively positive with respect to the carrier trapping region. The inclination is such that electrons can be extracted by in-band conduction with respect to the region.

：第一の広ギャップ領域は半導体領域であって、その
価電子帯端はキャリア捕獲領域に近付くに従ってエネル
ギ・レベルが高まる勾配を持ち； かつ、第二の広ギャップ領域も半導体領域であって、
その価電子帯端はキャリア捕獲領域から離れるに従って
エネルギ・レベルが高まる勾配を持つと共に； 上記第二広ギャップ半導体領域の上記価電子帯端の上
記勾配は、キャリア捕獲領域に対し第一の導電領域を相
対的に正にバイアスしたときに傾きが緩やかになる方向
に変化することで第一導電領域の側から該キャリア捕獲
領域に対しバンド内伝導で正孔を注入し得る傾きであ
り； 上記第一広ギャップ半導体領域の上記価電子帯端の上
記勾配は、キャリア捕獲領域に対し第一の半導体領域を
相対的に負にバイアスしたときに傾きが緩やかになる方
向に変化することでキャリア捕獲領域から第一半導体領
域に対しバンド内伝導で正孔を引き出し得る傾きである
こと。: The first wide gap region is a semiconductor region, and its valence band edge has a gradient of increasing energy level as it approaches the carrier trapping region; and the second wide gap region is also a semiconductor region,
The valence band edge has a gradient with increasing energy level away from the carrier trapping region; the gradient of the valence band edge of the second wide gap semiconductor region is the first conductive region relative to the carrier trapping region. Is a gradient in which holes can be injected by in-band conduction from the first conductive region side to the carrier trapping region by changing in a direction in which the slope becomes gentle when the positive bias is relatively positive; The slope of the valence band edge of the one wide gap semiconductor region changes in a direction in which the slope becomes gentle when the first semiconductor region is relatively negatively biased with respect to the carrier capture region. Therefore, the inclination is such that holes can be extracted from the first semiconductor region by in-band conduction.

：第一の広ギャップ領域は半導体領域であって、その
価電子帯端はキャリア捕獲領域に近付くに従ってエネル
ギ・レベルが低下する勾配を持ち； かつ、第二の広ギャップ領域も半導体領域であって、
その伝導帯端はキャリア捕獲領域から離れるに従ってエ
ネルギ・レベルが低下する勾配を持つと共に； 上記第二広ギャップ半導体領域の上記伝導帯端の上記
勾配は、キャリア捕獲領域に対し第一の導電領域を相対
的に負にバイアスしたときに傾きが緩やかになる方向に
変化することで第一導電領域の側からキャリア捕獲領域
に対しバンド内伝導で電子を注入し得る傾きであり； 上記第一広ギャップ半導体領域の上記価電子帯端の上
記勾配は、キャリア捕獲領域に対し第一の半導体領域を
相対的に正にバイアスしたときに傾きが緩やかになる方
向に変化することで第一半導体領域の側からキャリア捕
獲領域に対しバンド内伝導で正孔を注入し得る傾きであ
ること。: The first wide gap region is a semiconductor region, and the valence band edge thereof has a gradient in which the energy level decreases as it approaches the carrier trapping region; and the second wide gap region is also a semiconductor region. ,
The conduction band edge has a slope with energy level decreasing with distance from the carrier trapping region; and the slope of the conduction band edge of the second wide gap semiconductor region causes the first conductive region to the carrier trapping region. When the bias is relatively negative, the inclination changes so that the inclination becomes gentle so that electrons can be injected by in-band conduction from the first conductive region side to the carrier trapping region; The slope of the valence band edge of the semiconductor region changes in a direction in which the slope becomes gentle when the first semiconductor region is biased relatively positive with respect to the carrier trapping region, so that the side of the first semiconductor region side. Therefore, the inclination is such that holes can be injected into the carrier trapping region by in-band conduction.

：第一の広ギャップ領域は半導体領域であって、その
伝導帯端はキャリア捕獲領域に近付くに従ってエネルギ
・レベルが高まる勾配を持ち； かつ、第二の広ギャップ領域も半導体領域であって、
その価電子帯端はキャリア捕獲領域から離れるに従って
エネルギ・レベルが高まる勾配を持つと共に； 上記第二広ギャップ半導体領域の上記価電子帯端の上
記勾配は、キャリア捕獲領域に対し第一の導電領域を相
対的に正にバイアスしたときに傾きが緩やかになる方向
に変化することで第一導電領域の側からキャリア捕獲領
域に対しバンド内伝導で正孔を注入し得る傾きであり； 上記第一広ギャップ半導体領域の上記伝導帯端の上記
勾配は、キャリア捕獲領域に対し第一の導電領域を相対
的に負にバイアスしたときに傾きが緩やかになる方向に
変化することで第一導電領域の側からキャリア捕獲領域
に対しバンド内伝導で電子を注入し得る傾きであるこ
と。: The first wide gap region is a semiconductor region, and the conduction band edge thereof has a gradient of increasing energy level as it approaches the carrier trapping region; and the second wide gap region is also a semiconductor region,
The valence band edge has a gradient with increasing energy level away from the carrier trapping region; the gradient of the valence band edge of the second wide gap semiconductor region is the first conductive region relative to the carrier trapping region. Is a gradient in which holes can be injected by in-band conduction from the first conductive region side to the carrier trapping region by changing in a direction in which the gradient becomes gentle when the positive bias is relatively positive; The gradient of the conduction band edge of the wide-gap semiconductor region changes in a direction in which the inclination becomes gentle when the first conductive region is relatively negatively biased with respect to the carrier trapping region. The inclination is such that electrons can be injected from the side to the carrier trapping region by in-band conduction.

なお、以上の構成要件〜を通じて明らかなこと
は、キャリア捕獲領域に対しバンド内電導で電荷（キャ
リア）を注入するか引き出すために、伝導帯端と価電子
帯端の双方ないし少なくとも一方に関し、本発明に従い
意図的な勾配の付けられている広ギャップ領域は、いず
れも半導体領域である。しかし、簡単のため、以下の説
明では、このように伝導帯端ないし価電子帯端に関し勾
配の付けられている広ギャップ半導体領域も、単に「広
ギャップ領域」と呼称する。It should be noted that what is clear from the above structural requirements is that both or at least one of the conduction band edge and the valence band edge should be introduced in order to inject or withdraw charges (carriers) by in-band conduction into the carrier trapping region. All wide gap regions that are intentionally graded according to the invention are semiconductor regions. However, for the sake of simplicity, in the following description, the wide-gap semiconductor region having the gradient with respect to the conduction band edge or the valence band edge is also simply referred to as “wide-gap region”.

このような構成要件群により、本発明ではさらに、先
に述べた構成要件構成要件_-1,_-2と、上記構成要件
群，，，，，のどれか一つとを組合せた六
つの発明が提案されるが、先に挙げた構成要件_-1,
_-2と構成要件の組合せ発明も含み、さらにこれらの各
々に、上記構成要件を満たす上では必須であった構成
要件_-3を付加した発明も提案し、一方ではまた、それ
ぞれの発明に次のような構成要件_-4,_-5,_-6のどれ
か一つまたは二つ、あるいは全てを付加した発明も提案
する。_-4 :第一の導電領域は厚味方向または面内方向に形成
された整流性接合を含むこと。_-5 :第一の導電領域とは電位的に分離された状態で形
成され、キャリア捕獲領域の電位を制御する電位制御領
域を有すること。_-6 :第一の半導体領域と第一の広ギャップ領域とが接
している側とは対向する側において、当該第一の半導体
領域に接する第三の広ギャップ領域と、この第三の広ギ
ャップ領域に接して設けられた第三の導電領域とを有る
こと。With such a constitutional requirement group, the present invention further proposes six inventions in which the constitutional requirement constitutional requirements _-1 and _-2 described above are combined with any one of the constitutional requirement groups ,. However, the configuration requirements listed above- ₁ ,
_-2 and inventions in combination of constituent requirements are also included, and inventions in which constituent requirement- ₃ , which is indispensable for satisfying the above constituent requirements, are added to each of these are also proposed. An invention in which any one or two or all of the constituent requirements _-4 , _-5 , and _-6 is added is also proposed. _-4 : The first conductive region should include a rectifying junction formed in the thickness direction or the in-plane direction. _-5 : _Must have a potential control region that is formed in a state of being electrically separated from the first conductive region and that controls the potential of the carrier trapping region. _-6 : a third wide gap region in contact with the first semiconductor region and the third wide gap on the side opposite to the side in contact with the first semiconductor region and the first wide gap region And a third conductive region provided in contact with the region.

そしてまた、上記のようにして定義される各発明にお
いて、少なくとも上記第三広ギャップ領域や第三導電領
域に関する第三構成要件_-6と、すでに述べた第二導電
領域を定義する構成要件_-3とを共に有する発明に対し
ては、さらに次の構成要件_-7を付加した発明を提案す
る。_-7 :第二の導電領域は互いに分離された第一部分と第
二部分とを有し、第一、第二部分のいずれか一方をソー
ス、他方をドレインとし、上記の第三導電領域をゲート
とする電界効果トランジスタ構造を含むこと。Further, in each invention defined as described above, at least the third constituent requirement _-6 regarding the third wide gap area and the third conductive area, and the constituent requirement _-3 for defining the second conductive area already described. For inventions that have both and, we propose an invention with the addition of the following requirement- ₇ . _-7 : The second conductive region has a first part and a second part which are separated from each other, and one of the first and second parts is a source and the other is a drain, and the third conductive region is a gate. And field effect transistor structure.

［作用］ 構成要件_-1,_-2,から成る最も基本的な本発明に
おいては、第一の導電領域をキャリア捕獲領域に対し、
相対的に負にバイアスすることで、上記構成要件中に
て特定された関係で勾配付けられた第二広ギャップ領域
の伝導帯端がこのようなバイアス下で示すバンド・ダイ
アグラム上での平均的勾配の傾きが緩やかになる方向へ
の変化（以下、簡単のため、伝導帯端の勾配に関してだ
けではなく、後述の価電子帯端の勾配に関してもその傾
きが「緩やかになる方向の変化」を単に「勾配の変化」
と記す）を利用し、当該第一導電領域の側から第二広ギ
ャップ領域を介し、電子をキャリア捕獲領域中に注入す
ることができ、その後、当該バイアスを除去すれば、キ
ャリア捕獲領域中に電子が捕獲された第一の電気的状態
として、バイナリ論理値の一方の記憶状態を実現するこ
とができる。[Operation] In the most basic present invention consisting of the constituent features _-1 , _-2 , the first conductive region is set to the carrier trapping region,
By biasing relatively negatively, the conduction band edge of the second wide-gap region, which is graded in the relationship specified in the above requirements, will have an average on the band diagram shown under such bias. Changes in the direction of gradual decrease in the gradient (Hereinafter, for the sake of simplicity, not only with respect to the gradient of the conduction band edge, but also with respect to the gradient of the valence band edge, which will be described later, "change in the gradual direction" Simply "gradient change"
It is possible to inject electrons into the carrier trapping region from the side of the first conductive region through the second wide gap region, and then, if the bias is removed, the electrons are trapped in the carrier trapping region. One of the storage states of the binary logic value can be realized as the first electrical state in which the electrons are captured.

換言すれば、この動作は二値論理情報の一方の論理値
の書込みに相当するか、その前に正孔が捕獲された状態
であったならば、これを中和する動作となるので、二値
論理値情報の一方の論理値の消去または書替えに相当す
る。あらかじめ述べて置くと、以下では一方を書込み動
作としたならば他方は消去動作と簡単に書くことにする
が、上記の通り、情報の書込みと消去は置換的に定義可
能である。ある論理値を電子または正孔に化体してキャ
リア捕獲領域中に書込むに際し、以前に逆極性のキャリ
アがキャリア捕獲領域に捕えられていれば、それは記憶
されている二値論理値の消去ないし書替え動作となる。In other words, this operation corresponds to the writing of one logic value of the binary logic information, or if it is in the state where holes were trapped before that, it becomes an operation to neutralize it. This corresponds to erasing or rewriting one logical value of the value logical value information. To put it in advance, in the following, if one is a write operation, the other is simply written as an erase operation, but as described above, information write and erase can be defined interchangeably. When a certain logical value is converted into an electron or a hole and written in the carrier trapping region, if a carrier having an opposite polarity is previously trapped in the carrier trapping region, it is erased from the stored binary logical value. Or it becomes a rewriting operation.

もっとも、キャリア捕獲領域に注入されるキャリアの
数ないし量は連続的な変化を示すようにし得るので、本
発明の半導体記憶素子は、本来的には上記のような二値
論理動作に限定されることはなく、多値論理動作ないし
はアナログ量の記憶動作にも適用することができ、この
ことはまた、後述する本発明実施例の説明に基づく構成
原理から読取ることができるが、ここでは簡単のため、
以下、二値論理動作に例を採って説明を続ける。However, since the number or amount of carriers injected into the carrier trapping region can be continuously changed, the semiconductor memory device of the present invention is essentially limited to the binary logic operation as described above. However, the present invention can also be applied to a multi-valued logical operation or a storage operation of an analog quantity, which can also be read from the construction principle based on the description of the embodiments of the present invention to be described later. For,
The description will be continued below by taking an example of the binary logic operation.

そこで次に、上記の構成において相対的に第一の導電
領域をキャリア捕獲領域に対し、正にバイアスすると、
これに伴う第二広ギャップ領域の価電子帯端の平均的な
勾配の変化により、第一の導電領域から第二広ギャップ
領域を介し、今度は正孔がキャリア捕獲領域中に注入さ
れ、その後、当該正のバイアスを除去すると、二値論理
情報の他方の論理値の書込み、記憶状態が実現する。Therefore, next, in the above configuration, when the first conductive region is relatively biased positively with respect to the carrier trapping region,
Due to the change in the average slope of the valence band edge of the second wide gap region accompanying this, holes are injected into the carrier trapping region from the first conductive region through the second wide gap region, and then, When the positive bias is removed, the writing and storing state of the other logic value of the binary logic information is realized.

一方、既述した構成要件_-1,_-2,_-3,から成る
本発明の作用につき鑑みると、この発明に従う半導体記
憶素子では、第一の半導体領域が例えばｎ型の半導体で
あるならば、キャリア捕獲領域に対し、当該第一半導体
領域を相対的に負にバイアスすることで、上記構成要件
中にて特定された関係で勾配付けられた第一広ギャッ
プ領域の伝導帯端がこのようなバイアス下で示すバンド
・ダイアグラム上での平均的な勾配の変化を利用し、第
一半導体領域の側から当該第一広ギャップ領域を介し、
電子をキャリア捕獲領域中に注入することができ、その
後、当該バイアスを除去すれば、キャリア捕獲領域中に
電子が捕獲された第一のバイナリ論理値の記憶状態を実
現することができる。On the other hand, in view of the operation of the present invention composed of the above-described constituent features _-1 , _-2 , _-3 , in the semiconductor memory element according to the present invention, if the first semiconductor region is, for example, an n-type semiconductor, By biasing the first semiconductor region relatively negatively with respect to the carrier trapping region, the conduction band edge of the first wide gap region that is graded in the relationship specified in the above configuration requirement is Utilizing the average gradient change on the band diagram shown under bias, from the first semiconductor region side through the first wide gap region,
Electrons can be injected into the carrier trapping region and then the bias can be removed to achieve a first binary logic storage state in which the electrons are trapped in the carrier trapping region.

しかし、第一の半導体領域とは逆の導電型のキャリア
を注入する場合には、例えば上記において第一半導体領
域にキャリア捕獲領域に対しての相対的な負バイアスを
印加していたのに代え、単に相対的に正のバイアスを印
加しただけでは、効率的に正孔を注入することはできな
い。先の第一発明における場合の第一導電領域とは異な
り、当該ｎ型半導体は、電子も正孔も、共に同程度の効
率で供給可能という訳ではないからである。However, in the case of injecting carriers having a conductivity type opposite to that of the first semiconductor region, for example, instead of applying a negative bias relative to the carrier trapping region to the first semiconductor region in the above. However, holes cannot be efficiently injected only by applying a relatively positive bias. This is because unlike the first conductive region in the case of the first invention, the n-type semiconductor cannot supply electrons and holes at the same efficiency.

しかし、この第二発明の場合には、既述のように、構
成要件_-3が必須とされており、第一半導体領域には第
二導電領域が接した構成を有することができるので、第
一半導体領域の導電型（ｎ型でもｐ型でも可）とは逆符
号のキャリアを注入するときには、第一半導体領域に適
当なるバイアスを与える等して反転層を形成し、この反
転層に第二導電領域からキャリアを注入することで、間
接的にキャリア捕獲領域にそれまでとは逆符号のキャリ
アを注入することができる。However, in the case of the second invention, as described above, the constituent requirement- ₃ is essential, and the first semiconductor region can have a structure in which the second conductive region is in contact, When injecting a carrier having a sign opposite to the conductivity type (n-type or p-type) of one semiconductor region, an inversion layer is formed by applying an appropriate bias to the first semiconductor region, and the By injecting carriers from the two conductive regions, carriers having a sign opposite to that used before can be indirectly injected into the carrier trapping region.

また、この第二の導電領域は、本発明によると第一の
広ギャップ領域を介して直接にキャリア捕獲領域に対向
した構成（少なくとも対向している部分があれば良く、
全部であると一部であるとを問わない）も含んでいるの
で、当該第二の導電領域に与えるバイアスの極性及びそ
の適当なる大きさに応じ、この第二導電領域から直接に
選択された極性のキャリア注入を行なうこともできる。Further, according to the present invention, the second conductive region is configured to directly face the carrier trapping region via the first wide gap region (at least there are facing portions,
It is selected directly from this second conductive region depending on the polarity of the bias applied to the second conductive region and its appropriate size, since it includes all or part of it. Polar carrier injection can also be performed.

この場合は丁度、先の第一発明で第一導電領域が果た
していた役割を、この第二発明では第二導電領域が果た
すものと考えれば理解し易い。したがって当然、電子、
正孔の両キャリア共、この第二導電領域からのみ、直接
に注入するようにすることもでき、したがってこの場合
には、第一半導体領域は原則として第二導電領域やキャ
リア捕獲領域その他の領域を物理的に支持する基板とし
ての意味がある。In this case, it is easy to understand if the role that the first conductive region played in the first invention is played by the second conductive region in the second invention. Therefore, of course, electronic,
It is also possible to inject both carriers of holes directly only from this second conductive region, and in this case, therefore, in this case, the first semiconductor region is basically the second conductive region, the carrier trapping region and other regions. Has a meaning as a substrate for physically supporting the.

ただし、後述するように、第三の広ギャップ領域や第
三の導電領域を付加したり、また、第二導電領域を第一
部分と第二部分とに分け、一方あてをソース、ドレイン
に振り分けて用いるような場合には、第一半導体領域も
電気的な機能領域（例えば電界効果トランジスタのチャ
ネル形成用の領域）として利用される。However, as will be described later, a third wide gap region or a third conductive region is added, or the second conductive region is divided into a first portion and a second portion, and one is divided into a source and a drain. When used, the first semiconductor region is also used as an electrical functional region (for example, a region for forming a channel of a field effect transistor).

次に、既述した構成要件_-1,_-2に対し、構成要件
またはを組合せた発明、つまりは第一、第二の広ギ
ャップ領域の伝導帯端または価電子帯端に関して当該構
成要件または中でそれぞれ特徴付けられた発明にお
いては、キャリア捕獲領域に対して相対的に負または正
のバイアスを第一半導体領域に与えることで当該第一半
導体領域からキャリア捕獲領域に電子または正孔を注入
することができ、その後、バイアスを除去すれば第一の
論理値の記憶状態を実現でき、次いで第一導電領域に対
して相対的に正または負のバイアスを印加すると、上記
のようにしてあらかじめキャリア捕獲領域に捕獲されて
いた電子または正孔を第一導電領域側に取り出すことが
できるので、その後、バイアスを除去すれば、他の論理
値の書込み記憶状態、ないし記憶されていた論理値の消
去または書替え状態を実現することができる。Next, an invention in which the above-mentioned constituent elements _-1 and _-2 are combined with the constituent elements or, that is, with respect to the conduction band edge or the valence band edge of the first and second wide gap regions, In each of the inventions characterized by 1., electrons or holes are injected from the first semiconductor region to the carrier trapping region by applying a negative or positive bias to the carrier trapping region relative to the first semiconductor region. Then, by removing the bias, the storage state of the first logical value can be realized, and then by applying a positive or negative bias relatively to the first conductive region, the carrier is preliminarily set as described above. Since the electrons or holes trapped in the trapping region can be taken out to the first conductive region side, if the bias is removed thereafter, the written and stored state of another logic value, or the stored state. The erased or rewritten state of the logical value that has been stored can be realized.

全く同様に、既述した構成要件_-1,_-2に対し、構
成要件またはを組合せた発明、つまりは第一、第二
の広ギャップ領域の伝導帯端または価電子帯端に関して
当該構成要件または中でそれぞれ特徴付けられた発
明においては、キャリア捕獲領域に対して相対的に負ま
たは正のバイアスを第一導電領域に与えることで当該第
一導電領域からキャリア捕獲領域に電子または正孔を注
入することができ、その後、バイアスを除去すれば第一
の論理値の記憶状態を実現でき、次いで第一半導体領域
に対して相対的に正または負のバイアスを印加すると、
上記のようにしてあらかじめキャリア捕獲領域に捕獲さ
れていた電子または正孔を第一半導体領域側に取り出す
ことができるので、その後、バイアスを除去すれば、他
の論理値の書込み記憶状態、ないし記憶されていた論理
値の消去または書替え状態を実現することができる。In exactly the same manner, the invention which is a combination of the constituent requirements or _-2 with the already described constituent requirements _-1 , _-2 , that is, the first or second conduction band edge or the valence band edge of the wide gap region is the constituent requirement or In the inventions respectively characterized in above, electrons or holes are injected from the first conductive region to the carrier trapping region by applying a negative or positive bias relative to the carrier trapping region to the first conductive region. Then, by removing the bias, the storage state of the first logical value can be realized, and then by applying a positive or negative bias relative to the first semiconductor region,
As described above, the electrons or holes that have been trapped in the carrier trapping region in advance can be extracted to the first semiconductor region side. It is possible to realize the erased or rewritten state of the logical value that has been used.

既述した構成要件_-1,_-2に対し、構成要件を組
合せた発明、つまり第一、第二の広ギャップ領域の伝導
帯端または価電子帯端に関して当該構成要件中で特徴
付けられた発明においては、キャリア捕獲領域に対して
相対的に負のバイアスを第一導電領域に与えることで当
該第一導電領域からキャリア捕獲領域に電子を注入する
ことができ、その後、バイアスを除去すれば第一の論理
値の記憶状態を実現でき、次いで第一半導体領域に対し
て相対的に正のバイアスを印加すると、当該第一半導体
領域の側から正孔を注入することでキャリア捕獲領域に
捕獲されていた電子を中和するか、キャリア捕獲領域を
正の状態に帯電させることにより、記憶情報の消去ない
し書替えが可能となる。Inventions in which constituent requirements are combined with the above-mentioned constituent requirements _-1 , _-2 , that is, inventions characterized in the constituent requirements regarding the conduction band edge or valence band edge of the first and second wide gap regions. In the case of (1), electrons can be injected from the first conductive region into the carrier trapping region by applying a negative bias relative to the carrier trapping region to the first conductive region. When a storage state of one logical value can be realized and then a positive bias relative to the first semiconductor region is applied, holes are injected from the side of the first semiconductor region and are trapped in the carrier trapping region. The stored information can be erased or rewritten by neutralizing the existing electrons or by charging the carrier trapping region to a positive state.

これとは逆に、既述した構成要件_-1,_-2に対し、
構成要件を組合せた発明においては、キャリア捕獲領
域に対して相対的に正のバイアスを第一導電領域に与え
ることで当該第一導電領域からキャリア捕獲領域に正孔
を注入することができ、その後、バイアスを除去すれば
第一の論理値の記憶状態を実現でき、次いで第一半導体
領域に対して相対的に負のバイアスを印加すると、当該
第一半導体領域の側から電子を注入することでキャリア
捕獲領域に捕獲されていた正孔を中和するか、キャリア
捕獲領域を負の状態に帯電させることにより、記憶情報
の消去ないし書替えが可能となる。On the contrary, in contrast to the above-mentioned constituent requirements _-1 , _-2 ,
In the invention combining the structural requirements, holes can be injected from the first conductive region into the carrier trapping region by applying a positive bias relative to the carrier trapping region to the first conductive region. , By removing the bias, the storage state of the first logical value can be realized, and then by applying a relatively negative bias to the first semiconductor region, electrons are injected from the side of the first semiconductor region. It is possible to erase or rewrite the stored information by neutralizing the holes trapped in the carrier trapping region or by charging the carrier trapping region to a negative state.

そして、これらの発明に対し、さらに既述した第二導
電領域の構成を特定する構成要件_-3を付加した発明で
は、第一半導体領域の導電型に応じてキャリア捕獲領域
への注入に、またはキャリア捕獲領域からの取出しに支
障のある極性のキャリアを取扱う場合には、先に述べた
と全く同様のメカニズムにより、第二導電領域を便利に
使うことができる。Then, in addition to these inventions, in the invention in which the constituent requirement- ₃ for specifying the configuration of the second conductive region described above is further added, in the injection into the carrier trapping region according to the conductivity type of the first semiconductor region, or The second conductive region can be conveniently used by the same mechanism as described above in the case of handling a carrier having a polarity that hinders the removal from the carrier trapping region.

さらに、例えば第一導電領域または第一半導体領域、
ないしは第二導電領域へのバイアスの印加状況によって
は、第一または第二の広ギャップ領域を介してキャリア
捕獲領域に注入されたキャリアがそのまま、当該バイア
スの印加下で第二または第一の広ギャップ領域を介して
流出してしまう確率が高い場合には、既述の構成要件
_-5にしたがって定義された電位制御領域を設けること
で、そうした不都合を回避できる。Further, for example, the first conductive region or the first semiconductor region,
Alternatively, depending on the bias application condition to the second conductive region, the carriers injected into the carrier trapping region through the first or second wide gap region remain as they are and the second or first wide region is applied under the bias application. If there is a high probability of leaking through the gap area, the above-mentioned configuration requirements
By providing a potential control region defined according to _-5 , such inconvenience can be avoided.

例えば、第一導電領域から第二広ギャップ領域を介し
てキャリア捕獲領域にキャリアを注入する構成を挙げる
と、第二広ギャップ領域が、本発明に従い半導体材料で
あれば、一般的に言ってもかなりな高速動作が見込まれ
て望ましいが、第一広ギャップ領域もまた、半導体領域
で構成されていると、キャリア捕獲領域に注入されたキ
ャリアが当該注入のためのバイアス印加下でここに留ま
ることなく、反対側にある第一広ギャップ領域を介して
第一半導体領域または第二導電領域にそのまま抜けてし
まうようなこともある。こうした場合に上記のような電
位制御領域があると、注入バイアスとは逆極性のバイア
スを印加するとか、あるいは注入前と同電位に留めて置
くことで、注入動作時にキャリア捕獲領域の電位を少な
くとも余り変化させないようにすることができ、流出キ
ャリアの発生を良く食い止めることができる。For example, the structure of injecting carriers from the first conductive region into the carrier trapping region through the second wide gap region is generally described as long as the second wide gap region is a semiconductor material according to the present invention. Although it is expected that a considerably high speed operation is expected, if the first wide gap region is also composed of the semiconductor region, the carriers injected into the carrier trapping region remain here under the bias applied for the injection. In some cases, the first semiconductor region or the second conductive region may be directly passed through the first wide gap region on the opposite side. In such a case, if there is a potential control region as described above, by applying a bias having a polarity opposite to that of the injection bias, or by keeping it at the same potential as before the injection, at least the potential of the carrier trapping region during the injection operation is made. It can be prevented from changing so much, and the generation of outflow carriers can be well stopped.

キャリア捕獲領域から捕獲キャリアの引き出しを行な
うときも同様で、例えば第二導電領域にキャリアを引き
出すときのバイアス関係により、第一導電領域の方から
第二広ギャップ領域を介し誤ってキャリアが注入される
おそれを抑制することもでき、こうしたことから総体的
に言っても、このように、キャリア捕獲領域の電位を制
御し得る電位制御領域の存在は、上記した各発明にとっ
て最適な書込みまたは書替え時のバンド・ダイアグラム
の電位関係を実現する上で極めて有効に作用する。The same applies when extracting the trapped carriers from the carrier trapping region.For example, due to the bias relationship when the carriers are pulled out to the second conductive region, the carriers are erroneously injected from the first conductive region through the second wide gap region. Therefore, as a whole, the existence of the potential control region capable of controlling the potential of the carrier trapping region makes it possible to suppress the possibility that It is extremely effective in realizing the potential relationship of the band diagram of.

さらに、これまで述べてきた全ての本発明に対し、既
述の構成要件_-6を付加し、第一の半導体領域と第一の
広ギャップ領域とが接している側とは対向する側におい
て当該第一の半導体領域に接する第三の広ギャップ領域
と、この第三の広ギャップ領域に接して設けられた第三
の導電領域とを設けると、情報読出し時にキャリア捕獲
領域に捕獲されている電荷量が僅かに変動するような場
合に、これを抑える作用が得られる。このような第三導
電領域があると、第一半導体領域中のキャリア（電子ま
たは正孔）の密度を制御できるからである。Furthermore, with respect to all the present invention described so far, the above-mentioned constituent requirement- ₆ is added, and the first semiconductor region and the first wide gap region are in contact with the side in contact with each other. By providing a third wide gap region in contact with the first semiconductor region and a third conductive region provided in contact with the third wide gap region, the charges trapped in the carrier trapping region at the time of reading information. When the amount fluctuates slightly, the effect of suppressing this can be obtained. This is because such a third conductive region can control the density of carriers (electrons or holes) in the first semiconductor region.

また、構成的にはこの構成要件_-6と、上記の第二導
電領域に関する構成要件_-3とを有する構成において
は、既述の構成要件_-7、つまりは第二の導電領域が第
一部分と第二部分とに分離されていて、これら第一、第
二部分のいずれか一方をソース、他方をドレインとし、
上記の第三導電領域をゲートとする電界効果トランジス
タ構造を含む構成とすると、しきい値可変素子として情
報の選択的記憶、読出しを扱える半導体記憶素子を構築
できる。Further, structurally, in the configuration having the configuration requirement- ₆ and the configuration requirement- ₃ regarding the second conductive region, the configuration requirement- _{7 described} above, that is, the second conductive region is the first part. It is separated into a second part, and one of these first and second parts is a source and the other is a drain,
With the structure including the field effect transistor structure having the third conductive region as a gate, it is possible to construct a semiconductor memory element that can handle selective storage and reading of information as a threshold variable element.

すなわち、このトランジスタ構造のドレイン電流対ゲ
ート電圧特性のしきい値電圧は、キャリア捕獲領域中の
捕獲電荷の極性及び捕獲量に応じて変化するので、逆
に、そのしきい値電圧値から現在の本素子の記憶内容を
読取ることができる。That is, since the threshold voltage of the drain current-gate voltage characteristic of this transistor structure changes according to the polarity and the amount of trapped charges in the carrier trapping region, conversely, from the threshold voltage value to the current value. The stored contents of this element can be read.

なお、本発明の半導体記憶素子においては、上記のよ
うに書込みないし消去時間を短くする構成が容易に得ら
れるが、そのようにすると第一ないし第二広ギャップ領
域を通じ、キャリアの漏洩を生ずることもある。その場
合には、記憶内容が完全に消えてしまう前に記憶内容の
読出しを行ない、当該内容を増幅して再度書込む、いわ
ゆるリフレッシュ動作を行なえば良く、このようにした
場合には、一素子のDRAMを構成したことにもなる。もち
ろん、リフレッシュ動作を行なう場合には、本発明に従
って相当高速な半導体記憶素子を構成しても、それに十
分な記憶内容保持時間が得られることは確認済みであ
る。In the semiconductor memory device of the present invention, the structure for shortening the writing or erasing time can be easily obtained as described above, but if it does so, carrier leakage may occur through the first or second wide gap region. There is also. In that case, the so-called refresh operation may be performed in which the stored content is read out before the stored content is completely erased, the stored content is amplified and rewritten, and in this case, one element is used. It also means that the DRAM is configured. Of course, when performing a refresh operation, it has been confirmed that even if a considerably high speed semiconductor memory element is constructed according to the present invention, a sufficient storage content holding time can be obtained.

［実施例］ 第１図には、本発明の半導体記憶素子の基本的な実施
例における断面構造の要部が模式的に示されている。[Embodiment] FIG. 1 schematically shows an essential part of a sectional structure in a basic embodiment of a semiconductor memory element of the present invention.

第一の半導体領域Ａの上には順次、第一の広ギャップ
領域Ｂ、キャリア捕獲領域Ｃ、第二の広ギャップ領域
Ｄ、第一の導電領域Ｅが積層形成され、第一の半導体領
域Ａに接しては、この場合、一部が平面的に見てキャリ
ア捕獲領域Ｃの下に重なるように対向した第二導電領域
Ｆも示されている。A first wide gap region B, a carrier trapping region C, a second wide gap region D, and a first conductive region E are sequentially stacked on the first semiconductor region A, and the first semiconductor region A is formed. In the present case, the second conductive region F is also shown, which is opposed to the carrier trap region C so as to partially overlap with the carrier trap region C in plan view.

ここで第一、第二の広ギャップ領域B,Dに関し、当該
“広ギャップ”という語は、後述する各実施例からも明
らかなように、相対的に見てキャリア捕獲領域Ｃの持つ
エネルギ・バンド・ギャップ以上のバンド・ギャップ部
分を少なくとも一部に持っているという意味であり、第
一広ギャップ領域Ｂと第二広ギャップ領域Ｄとの関係に
おいては、エネルギ・バンド・ダイアグラム上における
それらのバンド・プロファイル同志は、これも後述の各
実施例中に明らかなように、同様な場合も異なる場合も
ある。Here, regarding the first and second wide gap regions B and D, the term "wide gap" means that the energy of the carrier trapping region C relative to each other, as will be apparent from each of the embodiments described later. This means that at least a part of the band gap portion is equal to or larger than the band gap, and in the relationship between the first wide gap region B and the second wide gap region D, those gaps on the energy band diagram are The band profiles may be similar or different, as will be apparent from each of the embodiments described later.

また、本半導体記憶素子においては、動作上で注目す
べき電荷の流れは、第１図示の断面構造中では第一半導
体領域Ａ（または第二導電領域Ｆ）と第一導電領域Ｅと
を結ぶ方向にあり、したがってこれと直交する方向とな
る面内方向に沿ってキャリア捕獲領域Ｃの両側または周
囲を囲む領域Ｘは、第一広ギャップ領域Ｂと同一の材
質、つまりは第一広ギャップ領域Ｂの中にキャリア捕獲
領域Ｃを形成した格好になっていても良いし、第二広ギ
ャップ領域Ｄと同様の材質であって、第二広ギャップ領
域Ｄの中にキャリア捕獲領域Ｃが形成された格好になっ
ていても良い外、当該キャリア捕獲領域Ｃの持つエネル
ギ・バンド・ギャップよりも広いバンド・ギャップを持
っている限り、つまりはキャリア捕獲領域Ｃからの電荷
の面内方向への流出を防げ得る限り、第一、第二広ギャ
ップ領域B,Dとは異なる組成ないし材質の層領域であっ
ても良い。Further, in the present semiconductor memory element, the flow of charges that should be noted during operation connects the first semiconductor region A (or the second conductive region F) and the first conductive region E in the sectional structure shown in the first diagram. The region X surrounding the carrier trapping region C on both sides or around the carrier trapping region C along the in-plane direction, which is the direction orthogonal to this direction, is therefore made of the same material as the first wide gap region B, that is, the first wide gap region B. The carrier trapping region C may be formed in B, or the same material as that of the second wide gap region D and the carrier trapping region C is formed in the second wide gap region D. The carrier trapping region C has a wider band gap than the energy band gap of the carrier trapping region C, that is, the charges flow out from the carrier trapping region C in the in-plane direction. To As long as the obtained lower, first, second wide gap region B, it may be a layer regions of different compositions or materials and D.

また、第二の導電領域Ｆは、第１図示の構造的な基本
構成に対して組合せるべきエネルギ・バンド・ダイアグ
ラム上での各々の特徴的な構成の如何によって必須のも
のとなったり、逆に原理的には不要になったりする。Further, the second conductive region F becomes indispensable or reverse depending on how each characteristic structure on the energy band diagram is to be combined with the structural basic structure shown in FIG. In principle, it becomes unnecessary.

ただし、原理的に不要であっても、これを設けるとさ
らに良い場合もあり、その場合には、第１図中に仮想線
で示すように、第一半導体領域Ａの面内方向周囲に沿っ
てぐるりと設けたり、あるいは面内方向で対向して第一
部分F_-1と第二部分F_-2とに分けて設けることもある。第
一部分F_-1と第二部分F_-2とは、これも後述のように、ど
ちらかを選択的に利用する場合もあるし、あるいは本発
明の半導体記憶素子内部に電界効果トランジスタ構造を
含ませるため、一方がそのソース、他方がドレインとし
て利用されることもある。However, even if it is not necessary in principle, it may be better to provide this. In that case, as shown by the phantom line in FIG. 1, along the in-plane direction periphery of the first semiconductor region A, It may be provided all around, or may be provided separately in a first portion F _-1 and a second portion F _-2 facing each other in the in-plane direction. The first part F _-1 and the second part F _-2 may be selectively used as described below, or may include a field effect transistor structure inside the semiconductor memory element of the present invention. Therefore, one may be used as the source and the other as the drain.

しかるに、この第１図示の物理的ないし幾何的な構造
に対して、以下、第2,3,4図に即して述べるような、全
体的なエネルギ・バンド・ダイアグラム構造のどれかを
組合せることにより、それぞれに特徴的な本発明の実施
例素子を構成することができる。However, the physical or geometrical structure shown in FIG. 1 is combined with any of the overall energy band diagram structures described below with reference to FIGS. As a result, the elements of the embodiments of the present invention that are characteristic of each can be configured.

まず、第2A図示のエネルギ・バンド・ダイアグラムを
見ると、既述のようにキャリア捕獲領域Ｃの上下（第２
図中では横に寝かせて示してあるので左右になっている
が）にある第一、第二広ギャップ領域B,Dは、共に当該
キャリア捕獲領域Ｃよりも広いバンド・ギャップ部分を
有するが、特に第二広ギャップ領域Ｄは、その伝導帯端
CBと価電子帯端VBが共に勾配を持っていて、キャリア捕
獲領域Ｃに近い側のエネルギ・バンド・ギャップの方が
第一導電領域Ｅに近い側のそれよりも大きくなってい
る。First, looking at the energy band diagram shown in FIG. 2A, as described above, the upper and lower portions of the carrier trapping region C (second
The first and second wide gap regions B and D in () are left and right because they are laid sideways in the figure, but both have a band gap portion wider than the carrier trapping region C. In particular, the second wide gap region D has its conduction band edge
Both CB and the valence band edge VB have a gradient, and the energy band gap on the side closer to the carrier trapping region C is larger than that on the side closer to the first conductive region E.

ただし、当該第二広ギャップ領域Ｄの伝導帯端CB、価
電子帯端VBのバンド・プロファイルにおける勾配形状
は、図示実線で示されているように、線形に近い連続的
な変化形状であっても良いし、同じ連続的変化であって
も曲線を描くような変化であって良い外、図示仮想線C
B′,VB′で示されているように、階段状の変化等、非連
続な変化であっても良い。However, the gradient shape in the band profile of the conduction band edge CB and the valence band edge VB of the second wide gap region D is a nearly linear continuous change shape as shown by the solid line in the figure. Also, the same continuous change may be a curve-like change.
As indicated by B ′ and VB ′, it may be a discontinuous change such as a stepwise change.

また、第一導電領域Ｅの伝導帯端や価電子帯端に対し
ては、第二広ギャップ領域Ｂの伝導帯端も価電子帯端
も、それぞれ共に滑らかに継がる形状になっているが、
ここには後述の動作上、問題とならない段差があっても
良いし、逆にキャリア捕獲領域Ｃの伝導帯端、価電子帯
端との接続部分については、図中では急峻な段差形状と
なっているが、やや斜めの形状となっていても良い。Further, with respect to the conduction band edge and the valence band edge of the first conductive region E, both the conduction band edge and the valence band edge of the second wide gap region B are smoothly joined. ,
There may be a step which does not cause a problem in the operation described later, and conversely, the connection portion of the carrier trap region C with the conduction band edge and the valence band edge has a steep step shape in the figure. However, it may have a slightly oblique shape.

これら仮想線で示された伝導帯端、価電子帯端CB′,V
B′や上記の記述は、後述する他の実施例においても全
く同様に考えて良い。第一の広ギャップ領域Ｂの伝導帯
端や価電子帯端に対して上記のような勾配を設ける実施
例においてもしかりである。Conduction band edge, valence band edge CB ′, V shown by these phantom lines
B'and the above description may be considered in the same manner in other embodiments described later. This is also the case in the embodiment in which the above-described gradient is provided with respect to the conduction band edge and the valence band edge of the first wide gap region B.

いずれにしろ、第１図示のような断面構造で第2A図示
のようなエネルギ・バンド・ダイアグラムを持つ本発明
の第一の実施例素子では、第一導電領域Ｅを負にバイア
スすることで第二広ギャップ領域Ｄのバンド・プロファ
イルの曲がり、特にその伝導帯端の平均的な勾配の変化
を利用し、第一導電領域Ｅから電子をキャリア捕獲領域
Ｃ中に注入することができ、その後、バイアスを除去す
れば第2A図示のバンド・プロファイルに戻るので、両側
が広ギャップな領域B,Dで挟まれたキャリア捕獲領域Ｃ
の部分に相当する井戸中に注入電子を留めることがで
き、当該キャリア捕獲領域Ｃ中における第一の電気的な
状態として、二値論理値の一方を書込んでから記憶した
状態を具現することができる。In any case, in the device of the first embodiment of the present invention having the sectional structure as shown in FIG. 1 and the energy band diagram as shown in FIG. 2A, the first conductive region E is The bending of the band profile of the two wide gap regions D, in particular the change in the average slope of its conduction band edge, can be used to inject electrons from the first conductive region E into the carrier trapping region C, after which When the bias is removed, the band profile shown in FIG.
Injected electrons can be retained in the well corresponding to the portion of (1), and one of the binary logic values is written and stored as the first electrical state in the carrier trapping region C. You can

これに対し、第一導電領域Ｅを正の方向にバイアスす
ると、今度は当該第一導電領域Ｅから第二の広ギャップ
領域Ｄを介し、正孔をキャリア捕獲領域Ｃ中に注入する
ことができ、したがって、上記のように以前に電子が蓄
積された状態であったならば、これを電位的に中和する
ことでキャリア捕獲領域Ｃにおける電気的な状態を第二
状態に変化させることができ、その後、第一導電領域Ｅ
に相対的に印加していた正のバイアスを除去すれば、第
2A図示のバンド・プロファイル形状に戻ることで当該第
二の電気的状態を保持できる。On the other hand, if the first conductive region E is biased in the positive direction, then holes can be injected from the first conductive region E through the second wide gap region D into the carrier trapping region C. Therefore, if the electrons were previously accumulated as described above, the electrical state in the carrier trapping region C can be changed to the second state by neutralizing the electrons potentially. , Then the first conductive region E
If the positive bias applied relatively to the
By returning to the band profile shape shown in 2A, the second electrical state can be maintained.

これは結局、記憶論理値の電気的な消去動作となり、
既述した定義からして書替え動作ともなる。もちろん、
これも定義済みの通り、先に正孔を書込むものと考えれ
ば、電子の注入動作が情報論理の消去ないし書替え動作
に相当する。After all, this is an electric erase operation of the stored logic value,
This is also a rewriting operation based on the definition described above. of course,
As is also defined, if it is considered that holes are written first, the electron injection operation corresponds to the erase or rewrite operation of information logic.

さらに、キャリア捕獲領域の捕獲するキャリアの数な
いし量は連続的に変化するものにもし得るので、本発明
の素子は多値論理情報の記憶やアナログ量情報の記憶に
用いることもできる。これらの点についてもまた、以下
の全ての実施例において同じことが言えるので、最早、
繰返すことはしない。Furthermore, since the number or amount of carriers captured by the carrier capturing region may be continuously changed, the device of the present invention can be used for storing multivalued logic information and analog amount information. As for these points, the same can be said for all the following examples, so that
Do not repeat.

ところで、この本発明第一の実施例に見られるよう
に、第一導電領域Ｅからキャリア捕獲領域Ｃに対し、必
要に応じて電子も正孔も選択的に注入する場合には、当
然、当該第一導電領域Ｅが電子も正孔も供給可能なもの
でなければならない。By the way, as seen in the first embodiment of the present invention, when electrons and holes are selectively injected from the first conductive region E to the carrier trapping region C as occasion demands, of course, The first conductive region E must be able to supply both electrons and holes.

しかし、これは困難なことではなく、当該第一導電領
域Ｅの材質ないし組成として金属を選ぶとか、少なくと
も本素子の動作温度では両キャリアが共に多数存在する
ような狭ギャップ半導体を選べば良い。However, this is not difficult, and a metal may be selected as the material or composition of the first conductive region E, or a narrow gap semiconductor in which a large number of both carriers are present at least at the operating temperature of the present device may be selected.

これに対し、エネルギ・バンド・ギャップが1eV前後
から2eV程度はある半導体を第一導電領域Ｅとして利用
する場合には、その厚み方向または面内方向にpn接合や
後述の実施例に認められるpin接合等を少なくとも一つ
含む構造や、動作状態で空乏層を形成するべく十分に薄
い半導体層とその上に形成された金属層との組合せ構造
等、この種の分野における通常の認識に従い、一般的に
「整流性接合」と呼ぶことのできる接合を含む構造を形
成すれば、同様に両極性キャリアの供給可能な構造を実
現することができる。On the other hand, when a semiconductor having an energy band gap of about 1 eV to about 2 eV is used as the first conductive region E, the pn junction is formed in the thickness direction or the in-plane direction or the pin observed in the examples described later. In accordance with the usual recognition in this kind of field, in general, a structure including at least one junction and the like, a combined structure of a semiconductor layer thin enough to form a depletion layer in an operating state and a metal layer formed thereon, etc. By forming a structure that includes a junction that can be generally referred to as a "rectifying junction", a structure capable of supplying bipolar carriers can be similarly realized.

また、明らかなように、この本発明第一の実施例素子
では、上記のような基本動作を満足する限りにおいて
は、第１図示構造中、第二導電領域Ｆは不要である。た
だ、後述する他の実施例の中のいくつかと共通するが、
これを有意に利用することもできるし、単純に言って
も、例えば第一半導体領域Ａを一般的な接地電位に付け
ての使用に代え、意図的に電位を与えるような場合に
は、当該外部電源回路その他の回路に電気的に接続を採
る領域としてこの第二導電領域Ｆ（F_-1,F_-2を含む）を
利用でき、あるいはまた、当該第一半導体領域Ａないし
はキャリア捕獲領域Ｃの電位を必要に応じ、第一導電領
域Ｅの側とは反対側から制御することにより、キャリア
注入時の動作を最適化するに使うこともできる。この点
についても、以下述べる実施例中、この第二導電領域Ｆ
を必須の構成要件とはしない実施例において同様に考え
ることができる。Further, as is apparent, in the device of the first embodiment of the present invention, the second conductive region F is unnecessary in the first illustrated structure as long as the basic operation as described above is satisfied. However, in common with some of the other embodiments described later,
This can be utilized significantly, or, simply speaking, for example, when the first semiconductor region A is used instead of being attached to a general ground potential and the potential is intentionally applied, The second conductive region F (including F _-1 , F _-2 ) can be used as a region for electrically connecting to an external power supply circuit or other circuits, or alternatively, the first semiconductor region A or carrier trapping region C. It is also possible to use it to optimize the operation at the time of carrier injection by controlling the electric potential of (1) from the side opposite to the side of the first conductive region E, if necessary. With respect to this point as well, in the embodiments described below, this second conductive region F
Can be similarly considered in an embodiment in which is not an essential constituent element.

第2B図は、静的な断面構造は第１図示の通りのものを
用いるにしても、当該基本構造に対し、第2A図示のエネ
ルギ・バンド・プロファイルに代えて組合せることので
きる他の形状のエネルギ・バンド・プロファイルを示し
ている。FIG. 2B shows that, even if the static sectional structure is the same as that shown in FIG. 1, another shape that can be combined with the basic structure instead of the energy band profile shown in FIG. 2A is used. Shows the energy band profile of

すなわち、間に挟んだキャリア捕獲領域Ｃのエネルギ
・バンド・ギャップに対し、共に広いエネルギ・バンド
・ギャップを有する第一、第二の広ギャップ領域B,Dの
中、第一半導体領域Ａに近い第一広ギャップ領域Ｂの伝
導帯端、価電子帯端に対して勾配が付けられたものとな
っている。仮想線の伝導帯端、価電子帯端CB′,VB′を
始め、勾配形状自体についての説明は先の説明を援用す
る。That is, of the first and second wide gap regions B and D both having a wide energy band gap with respect to the energy band gap of the carrier trapping region C sandwiched therebetween, it is close to the first semiconductor region A. The first wide gap region B is inclined with respect to the conduction band edge and the valence band edge. The description of the gradient shape itself including the conduction band edge and valence band edge CB ′, VB ′ of the virtual line is applied to the above description.

このようなエネルギ・バンド・プロファイルを持つ実
施例素子では、第一半導体領域Ａが例えばｎ型半導体で
ある場合には、負のバイアスを印加することで第一広ギ
ャップ領域Ｂのバンドの曲がり、特にその伝導帯端CBの
平均的な勾配の変化を利用し、電子をキャリア捕獲領域
Ｃ中に注入することができ、また、ｐ型半導体の場合に
は、正のバイアスを印加することで第一広ギャップ領域
Ｂのバンドの曲がり、特にその価電子帯端VBの平均的な
勾配の変化を利用し、正孔をキャリア捕獲領域Ｃ中に注
入することができる。In the embodiment element having such an energy band profile, when the first semiconductor region A is, for example, an n-type semiconductor, a negative bias is applied to bend the band of the first wide gap region B, In particular, it is possible to inject electrons into the carrier trapping region C by utilizing the change in the average gradient of the conduction band edge CB, and in the case of a p-type semiconductor, by applying a positive bias, Holes can be injected into the carrier trapping region C by utilizing the bending of the band in the wide gap region B, and particularly the change in the average slope of the valence band edge VB.

しかし、第一半導体領域Ａの導電型とは逆の極性のキ
ャリアは、一般には同極性のキャリアを注入するときの
効率に比し、同程度の効率でキャリア捕獲領域に注入す
ることはできない。そこで、この第2B図示のエネルギ・
バンド・プロファイルを持つ本発明実施例素子では、第
１図示構造中に示されている第二の導電領域Ｆは必須の
ものとなる。However, carriers having a polarity opposite to the conductivity type of the first semiconductor region A cannot generally be injected into the carrier trapping region at the same efficiency as that of carriers having the same polarity. Therefore, the energy shown in 2B
In the device of the present invention having a band profile, the second conductive region F shown in the first structure shown is essential.

この第二導電領域Ｆがあれば、例えば、第一半導体領
域Ａの導電型とは逆極性のキャリアをキャリア捕獲領域
Ｃに注入する場合には、第一半導体領域Ａまたは第一導
電領域Ｅに適当なるバイアスを与えて反転層を形成した
上で、この反転層に第二導電領域Ｆから当該逆極性キャ
リアを注入することができ、所期通り、当該逆極性キャ
リアをキャリア捕獲領域Ｃ中に注入することができる。
もちろん、電子、正孔のいずれに関しても、上記の注入
動作（情報書込みないし消去動作、あるいは書替え動
作）を終了した後、当該注入に要した各バイアスを除去
すれば、第2B図示のエネルギ・バンド・プロファイルに
戻り、情報記憶状態となる。With the second conductive region F, for example, when carriers having a polarity opposite to the conductivity type of the first semiconductor region A are injected into the carrier trapping region C, the first semiconductor region A or the first conductive region E is After forming an inversion layer by applying an appropriate bias, the opposite polarity carrier can be injected into the inversion layer from the second conductive region F, and the opposite polarity carrier can be injected into the carrier trapping region C as expected. Can be injected.
Of course, with respect to both electrons and holes, if the biases required for the injection are removed after the injection operation (information writing or erasing operation or rewriting operation) described above is completed, the energy band shown in FIG.・ Return to profile and enter information storage status.

さらに、この第2B図示のエネルギ・バンド・プロファ
イルを第二導電領域Ｆとの関係で満たされたものとする
ならば、電子も正孔も、共にこの第二導電領域Ｆから注
入する構成を得ることができる。Further, if the energy band profile shown in FIG. 2B is satisfied in the relationship with the second conductive region F, both electrons and holes are injected from the second conductive region F. be able to.

この場合には、先に述べた第一導電領域Ｅから電子、
正孔を共に、ただし選択的に注入する場合と同様、第二
導電領域Ｆが当該第一導電領域Ｅのなしていた働きを持
つものとなるから、第二導電領域Ｆは、少なくとも動作
温度で両極性のキャリアが多数存在し得るような狭ギャ
ップ半導体で構成するとか、金属で構成し、あるいはま
た、縮退する程に不純物を添加した半導体で構成するこ
とにより、当該半導体内のバンド間トンネル効果でその
半導体に含まれる不純物に起因する導電型とは逆導電型
のキャリアも注入可能なように図る。In this case, electrons from the first conductive region E described above,
Similar to the case of selectively injecting holes, however, the second conductive region F functions as the first conductive region E does, so that the second conductive region F is at least at the operating temperature. The band gap tunneling effect in the semiconductor can be improved by using a narrow-gap semiconductor in which a large number of ambipolar carriers can exist, a metal, or a semiconductor doped with impurities to the extent that it degenerates. Therefore, it is possible to inject carriers having a conductivity type opposite to that of the conductivity type due to impurities contained in the semiconductor.

もちろん、このように第二導電領域Ｆから直接にキャ
リアを注入する動作を満足するには、第二導電領域Ｆの
少なくとも一部は第一半導体領域Ａに接しながらも厚み
方向にキャリア捕獲領域Ｃの下に対向していなければな
らない。Of course, in order to satisfy the operation of directly injecting carriers from the second conductive region F as described above, at least a part of the second conductive region F is in contact with the first semiconductor region A, but the carrier trapping region C is formed in the thickness direction. Must face below.

第3A図示のエネルギ・バンド・プロファイルは、第１
図示の断面構造と共に採用し得る本発明の他の実施例に
おけるそれを示し、第一半導体領域Ａまたは第二導電領
域Ｆの伝導帯端のエネルギ・レベルに対し、当該第一半
導体領域Ａまたは第二導電領域Ｆから離れる程に徐々に
勾配を持ってそのエネルギ・レベルが高くなって行く伝
導帯端CBを持つ第一広ギャップ領域Ｂと、キャリア捕獲
領域Ｃの伝導帯端のエネルギ・レベルに対し、当該キャ
リア捕獲領域Ｃから離れる程に徐々に勾配を持ってその
エネルギ・レベルが高くなって行く伝導帯端CBを持つ第
二広ギャップ領域Ｄが示されている。The energy band profile shown in 3A is the first
FIG. 7 shows that in another embodiment of the present invention which can be adopted together with the sectional structure shown in the figure, with respect to the energy level of the conduction band edge of the first semiconductor region A or the second conductive region F, the first semiconductor region A or The energy level at the conduction band edge of the carrier trapping region C and the first wide gap region B having the conduction band edge CB where the energy level gradually increases with increasing distance from the second conductive region F. On the other hand, a second wide gap region D having a conduction band edge CB whose energy level gradually increases with increasing distance from the carrier capture region C is shown.

しかし、これら第一、第二広ギャップ領域B,Dの価電
子帯端VBに関しては、特に必要な限定はなく、第一半導
体領域Ａまたは第二導電領域Ｆのそれらや、キャリア捕
獲領域Ｃのそれとフラットな関係であって良い外、同図
中に仮想線VB′,VB″で示すように、連続または非連続
な勾配を持っていても良い。これは後に述べる第4A図示
のエネルギ・バンド・プロファイルに関しても同じであ
る。However, the valence band edge VB of the first and second wide gap regions B and D is not particularly limited, and those of the first semiconductor region A or the second conductive region F and the carrier trapping region C are not limited. In addition to the flat relationship, it may have a continuous or discontinuous slope as shown by virtual lines VB ′, VB ″ in the figure. This is an energy band shown in FIG. 4A described later.・ The same applies to profiles.

しかるに、第3A図示のエネルギ・バンド・プロファイ
ルを持つ本発明実施例素子では、第一半導体領域Ａまた
は第二導電領域Ｆを負方向にバイアスすると第一広ギャ
ップ領域Ｂの伝導帯端CBの平均的な勾配の変化により、
電子をキャリア捕獲領域Ｃ中に注入することができ、そ
の後、バイアスの印加をやめればキャリア捕獲領域Ｃ中
に一方の論理値書込み状態に相当する電子の蓄積状態を
実現することができる。However, in the element of the present invention having the energy band profile shown in FIG. 3A, when the first semiconductor region A or the second conductive region F is biased in the negative direction, the average of the conduction band edge CB of the first wide gap region B is averaged. Changes in the gradient
Electrons can be injected into the carrier trapping region C, and if the application of the bias is stopped thereafter, an electron storage state corresponding to one logic value write state can be realized in the carrier trapping region C.

次に、第一導電領域Ｅを正の方向にバイアスすると、
上記のようにして注入され、保持されていた捕獲領域Ｃ
中の電子は、当該バイアスの印加による第二広ギャップ
領域Ｄの伝導帯端CBの平均的な勾配の変化により、第一
導電領域Ｅの側に引き出すことができ、これをして情報
の消去ないし第二の論理値の書込み状態とすることがで
きる。Next, when the first conductive region E is biased in the positive direction,
The trapping region C which was injected and retained as described above
The electrons inside can be extracted to the side of the first conductive region E by the change of the average gradient of the conduction band edge CB of the second wide gap region D due to the application of the bias, and this erases the information. To the second logical value write state.

第3B図示のエネルギ・バンド・プロファイルは、第１
図示の断面構造と共に採用し得る本発明のさらに他の実
施例におけるそれを示し、第一半導体領域Ａまたは第二
導電領域Ｆの価電子帯端のエネルギ・レベルに対し、当
該第一半導体領域Ａまたは第二導電領域Ｆから離れる程
に徐々に勾配を持ってそのエネルギ・レベルが低くなっ
て行く価電子帯端VBを持つ第一広ギャップ領域Ｂと、キ
ャリア捕獲領域Ｃの価電子帯のエネルギ・レベルに対
し、当該キャリア捕獲領域Ｃから離れる程に徐々に勾配
を持ってそのエネルギ・レベルが低くなって行く価電子
帯端VBを持つ第二広ギャップ領域Ｄが示されている。The energy band profile shown in FIG. 3B is the first
FIG. 7 shows that in yet another embodiment of the present invention that can be employed with the illustrated cross-sectional structure, with respect to the energy level of the valence band edge of the first semiconductor region A or the second conductive region F, the first semiconductor region A Alternatively, the energy of the valence band of the carrier widening region C and the first wide gap region B having the valence band edge VB with the energy level gradually decreasing with increasing distance from the second conductive region F. A second wide gap region D having a valence band edge VB in which the energy level gradually decreases with increasing distance from the carrier trapping region C with respect to the level is shown.

しかし、これら第一、第二広ギャップ領域B,Dの伝導
帯端CBに関しては、特に必要な限定はなく、第一半導体
領域Ａまたは第二導電領域Ｆのそれらや、キャリア捕獲
領域Ｃのそれとフラットな関係であって良い外、同図中
に仮想線CB′,CB″で示すように、連続または非連続な
勾配を持っていても良い。これは後に述べる第4B図示の
エネルギ・バンド・プロファイルに関しても同じであ
る。However, the conduction band edges CB of the first and second wide gap regions B and D are not particularly limited, and those of the first semiconductor region A or the second conductive region F and those of the carrier trapping region C are not necessary. In addition to the flat relationship, it may have a continuous or discontinuous slope as shown by phantom lines CB 'and CB "in the figure. The same applies to profiles.

このような第3B図示のエネルギ・バンド・プロファイ
ルを持つ本発明実施例素子では、第一半導体領域Ａまた
は第二導電領域Ｆを正方向にバイアスすると第一広ギャ
ップ領域Ｂの価電子帯端VBの平均的な勾配の変化によ
り、正孔をキャリア捕獲領域Ｃ中に注入することがで
き、その後、バイアスの印加をやめればキャリア捕獲領
域Ｃ中に一方の論理値書込み状態に相当する正孔の蓄積
状態を実現することができる。In the element of the present invention having the energy band profile shown in FIG. 3B, when the first semiconductor region A or the second conductive region F is biased in the positive direction, the valence band edge VB of the first wide gap region B is VB. Holes can be injected into the carrier trapping region C by the change of the average slope of the hole. Then, if the application of the bias is stopped, the holes corresponding to one logic value write state in the carrier trapping region C can be injected. A storage state can be realized.

次に、第二導電領域Ｅを負の方向にバイアスすると、
上記のようにして注入され、保持されている捕獲領域Ｃ
中の正孔は、当該バイアスの印加による第二広ギャップ
領域Ｄの価電子帯端VBの平均的な勾配の変化により、第
二導電領域Ｅの側に引き出すことができ、これをして情
報の消去ないし第二の論理値の書込み状態とすることが
できる。Next, when the second conductive region E is biased in the negative direction,
The trapping region C injected and retained as described above
The holes inside can be extracted to the side of the second conductive region E by the change of the average slope of the valence band edge VB of the second wide gap region D due to the application of the bias. Can be erased or the second logical value can be written.

第4A,B図は、それぞれ、本発明において開示するさら
に他のエネルギ・バンド・プロファイルを示している。4A and 4B respectively show yet another energy band profile disclosed in the present invention.

第4A図の場合には、第一半導体領域Ａまたは第二導電
領域Ｆの伝導帯端のエネルギ・レベルに対し、当該第一
半導体領域Ａまたは第二導電領域Ｆに近付く程、徐々に
勾配を持ってそのエネルギ・レベルが高くなって行く伝
導帯端CBを持つ第一広ギャップ領域Ｂと、キャリア捕獲
領域Ｃの伝導帯端のエネルギ・レベルに対し、当該キャ
リア捕獲領域Ｃに近付く程、徐々に勾配を持ってそのエ
ネルギ・レベルが高くなって行く伝導帯端CBを持つ第二
広ギャップ領域Ｄが示されており、逆に第4B図示の場合
には価電子帯端VBに関して勾配付けが施され、第一半導
体領域Ａまたは第二導電領域Ｆの価電子帯端のエネルギ
・レベルに対し、当該第一半導体領域Ａまたは第二導電
領域Ｆに近付く程、徐々に勾配を持ってそのエネルギ・
レベルが低くなって行く価電子帯端VBを持つ第一広ギャ
ップ領域Ｂと、キャリア捕獲領域Ｃの価電子帯のエネル
ギ・レベルに対し、当該キャリア捕獲領域に近付く程に
徐々に勾配を持ってそのエネルギ・レベルが低くなって
行く価電子帯端VBを持つ第二広ギャップ領域Ｄが示され
ている。In the case of FIG. 4A, the energy level at the conduction band edge of the first semiconductor region A or the second conductive region F gradually increases as it approaches the first semiconductor region A or the second conductive region F. With respect to the energy levels of the first wide gap region B having the conduction band edge CB where the energy level increases and the energy level of the conduction band edge of the carrier trapping region C, the closer to the carrier trapping region C, the closer to the carrier trap region C. A second wide gap region D is shown which has a conduction band edge CB whose energy level rises with a gradient to the opposite side. The energy level at the valence band edge of the first semiconductor region A or the second conductive region F, the energy level gradually increases as it approaches the first semiconductor region A or the second conductive region F.・
The energy level of the valence band of the first wide gap region B having the valence band edge VB which becomes lower and the valence band of the carrier trap region C gradually increases as it approaches the carrier trap region. A second wide gap region D is shown with its valence band edge VB decreasing in energy level.

したがって、第4A図示の場合には第一導電領域Ｅに対
して負のバイアスを印加することで電子を、また第4B図
示の場合には第一導電領域Ｅに対して正のバイアスを印
加することで正孔を、それぞれ第二広ギャップ領域Ｄを
介し、キャリア捕獲領域Ｃに注入することができ、ま
た、第一半導体領域Ａまたは第二導電領域Ｆに対し、第
4A図示の場合には正のバイアスを、第4B図示の場合には
負のバイアスを印加することで、第一広ギャップ領域Ｂ
を介し、キャリア捕獲領域Ｃ中に捕獲されていたキャリ
アを当該第一半導体領域Ａまたは第二導電領域Ｆに引き
出すことができる。Therefore, in the case shown in FIG. 4A, electrons are applied by applying a negative bias to the first conductive region E, and in the case shown in FIG. 4B, positive bias is applied to the first conductive region E. Thus, holes can be injected into the carrier trapping region C through the second wide gap region D, respectively, and the first semiconductor region A or the second conductive region F can be injected into the second region.
By applying a positive bias in the case of FIG. 4A and a negative bias in the case of 4B, the first wide gap region B can be obtained.
Carriers trapped in the carrier trapping region C can be drawn out to the first semiconductor region A or the second conductive region F via.

第5A,B図は、本発明の実施例素子として適用可能な、
また別のエネルギ・バンド・プロファイルを示してい
る。5A, B is applicable as an element of the embodiment of the present invention,
It also shows another energy band profile.

第5A図の場合には、第一広ギャップ領域Ｂの価電子帯
端VBと第二広ギャップ領域Ｄの伝導帯端CBが注目すべき
ものであって、第一広ギャップ領域Ｂの価電子帯端VBは
キャリア捕獲領域Ｃに近付く程、エネルギ・レベルが低
下する勾配を持ち、第二広ギャップ領域Ｄの伝導帯端CB
は、キャリア捕獲領域Ｃに近付く程、エネルギ・レベル
が高まる勾配を持っている。In the case of FIG. 5A, the valence band edge VB of the first wide gap region B and the conduction band edge CB of the second wide gap region D should be noted, and the valence band edge of the first wide gap region B should be noted. The edge VB has a gradient that the energy level decreases as it approaches the carrier trapping region C, and the conduction band edge CB of the second wide gap region D
Has a gradient in which the energy level increases toward the carrier capture region C.

この各勾配は、これまでに述べてきたように、連続的
なものではなく、図中、仮想線VB′,CB′で示されてい
るように、階段状等、非連続的な変化を示すものであっ
ても良いし、また、注目していない第一広ギャップ領域
Ｂの伝導帯端と第二広ギャップ領域Ｄの価電子帯端とに
はその形状に特に限定はなく、図示のような勾配を持っ
ていても良いし、それぞれ仮想線CB″,VB″で示されて
いるように、ほぼフラットになっていても良い。As described above, each of these gradients is not continuous, but shows a non-continuous change such as a staircase, as shown by imaginary lines VB ′ and CB ′ in the figure. The shape of the conduction band edge of the first wide gap region B and the valence band edge of the second wide gap region D, which are not noted, are not particularly limited, and as shown in the figure. It may have a different slope, or may be substantially flat as shown by virtual lines CB ″ and VB ″, respectively.

一方、第5B図示の場合には、第一広ギャップ領域Ｂの
伝導帯端CBと第二広ギャップ領域Ｄの価電子帯端VBが正
負キャリアの選択的な注入動作に関与し、第一広ギャッ
プ領域Ｂの伝導帯端CBはキャリア捕獲領域Ｃに近付く
程、エネルギ・レベルが高まる勾配を持ち、第二広ギャ
ップ領域Ｄの価電子帯端VBはキャリア捕獲領域Ｃに近付
く程、エネルギ・レベルが低下する勾配を持っている。
その外、この第5B図において図示されている仮想線V
B′,CB′,CB″,VB″については、先の第5A図におけると
同様に考えて良い。On the other hand, in the case of FIG. 5B, the conduction band edge CB of the first wide gap region B and the valence band edge VB of the second wide gap region D participate in the selective injection operation of positive and negative carriers, The conduction band edge CB of the gap region B has a gradient that the energy level increases as it approaches the carrier trapping region C, and the valence band edge VB of the second wide gap region D approaches the carrier trapping region C as the energy level increases. Has a declining slope.
Besides, the imaginary line V shown in FIG. 5B
B ′, CB ′, CB ″, and VB ″ can be considered in the same manner as in FIG. 5A.

本発明の半導体記憶素子がこのようなバンド・ダイア
グラムを持っていると、最早これまでの説明から推して
明らかなように、第5A図示の場合には第一導電領域Ｅに
対して負のバイアスを印加することで第二広ギャップ領
域Ｄを介し電子を、第一半導体領域Ａまたは第二導電領
域Ｆに対して正のバイアスを印加することで第一広ギャ
ップ領域Ｂを介し正孔を、それぞれ選択的にキャリア捕
獲領域Ｃに注入することができ、第5B図示の場合には第
一導電領域Ｅに対して正のバイアスを印加することで第
二広ギャップ領域Ｄを介し正孔を、第一半導体領域Ａま
たは第二導電領域Ｆに対して負のバイアスを印加するこ
とで第一広ギャップ領域Ｂを介し電子を、それぞれキャ
リア捕獲領域Ｃに注入することができる。If the semiconductor memory device of the present invention has such a band diagram, as is apparent from the above description, in the case of FIG. 5A, a negative bias is applied to the first conductive region E. By applying a positive bias to the first semiconductor region A or the second conductive region F through the second wide gap region D, and holes through the first wide gap region B by applying a positive bias to the first semiconductor region A or the second conductive region F. Each of them can be selectively injected into the carrier trapping region C, and in the case of the fifth drawing B, by applying a positive bias to the first conductive region E, holes can be injected through the second wide gap region D, By applying a negative bias to the first semiconductor region A or the second conductive region F, electrons can be injected into the carrier trapping region C via the first wide gap region B, respectively.

ところで、以上の第3,4,5図示の実施例素子のよう
に、第一、第二の広ギャップ領域B,Dを交互に異なる論
理値の書込のために使用する場合、それも特に第4A,B図
示実施例で第一導電領域Ｅからのキャリアの注入を見込
むような場合に顕著なように、当該キャリアの注入速度
こそ、高速で望ましいものの、キャリア捕獲領域Ｃを始
め、第一広ギャップ領域Ｂの方にもそのままでは伝導帯
端CBまたは価電子帯端VBに平均的な勾配の変化を生ずる
ため、第一導電領域Ｅに所定の極性、大きさのバイアス
を与えてここからキャリア捕獲領域Ｃにキャリアを注入
するとき、注入したばかりのキャリアが第一広ギャップ
領域Ｂを介して第一半導体領域Ａまたは第二導電領域Ｆ
に流出してしまう場合もある。By the way, when the first and second wide gap regions B and D are alternately used for writing different logical values as in the above-described third, fourth, and fifth embodiment elements, that is also particularly As is apparent from the case where the injection of carriers from the first conductive region E is expected in the fourth embodiment shown in FIGS. 4A and 4B, although the injection speed of the carriers is desired to be high, the carrier capturing region C In the wide gap region B as well, the average gradient change occurs at the conduction band edge CB or the valence band edge VB, so that a bias of a predetermined polarity and magnitude is applied to the first conductive region E from here. When carriers are injected into the carrier trapping region C, the carriers just injected may be introduced through the first wide gap region B into the first semiconductor region A or the second conductive region F.
In some cases, it will be leaked to.

そこで、このような不都合を防ぐには、例えば第６図
に示されているような構成を併せて採用するのが有利で
ある。Therefore, in order to prevent such an inconvenience, it is advantageous to adopt a configuration as shown in FIG. 6 together.

すなわち、キャリア捕獲領域Ｃの電位を制御可能な電
位制御領域Ｇを設けるのである。That is, the potential control region G capable of controlling the potential of the carrier trapping region C is provided.

図示の場合には、この電位制御領域Ｇは、第二広ギャ
ップ領域Ｄの上にあって厚味方向にキャリア捕獲領域Ｃ
に対向し、かつ面内方向には電位的な分離領域Ｈを介
し、第一導電領域Ｅに対向する構成となっている。In the illustrated case, the potential control region G is on the second wide gap region D and is in the thickness direction in the carrier trapping region C.
And is opposed to the first conductive region E via the potential separation region H in the in-plane direction.

このような電位制御領域Ｇが設けてあれば、第一導電
領域Ｅに対し、所定の極性、所定の大きさのバイアスを
印加して、既述したメカニズムに従い、ここから選択し
た極性のキャリアを第二広ギャップ領域Ｄを介してキャ
リア捕獲領域Ｃに注入するに際し、当該電位制御領域Ｇ
に当該バイアスとは逆極性の電位を印加するか、または
注入動作開始以前と変わらない電位を印加することがで
き、そのようにすることにより、キャリア捕獲領域Ｃの
大域的部分の電位を少なくとも以前に対して余り変動し
ないものとすることができるので、キャリア注入動作時
に第一半導体領域Ａまたは第二導電領域Ｆの方に漏洩し
てしまう電荷の量はこれを著しく低減することができ
る。If such a potential control region G is provided, a bias of a predetermined polarity and a predetermined magnitude is applied to the first conductive region E, and carriers of a polarity selected from here are applied according to the mechanism already described. When injecting into the carrier trapping region C via the second wide gap region D, the potential control region G
To the bias, or a potential that is the same as that before the start of the injection operation can be applied to the bias, and by doing so, the potential of the global portion of the carrier trap region C is at least before. However, the amount of charges leaking to the first semiconductor region A or the second conductive region F during the carrier injection operation can be significantly reduced.

なお、図示の場合のように、電位制御領域Ｇと第一導
電領域Ｅとを電位的な分離領域Ｈを介して本素子の積層
構造における同一の積層レベルに設ける場合には、図示
されている通り、キャリア捕獲領域Ｃの電位を制御する
電位制御領域Ｇの方の面積を大きく、キャリア捕獲領域
Ｃに対してキャリアを注入するための第一導電領域Ｅの
面積を小さくするのが普通になる。電位制御領域Ｇは、
大域的な面積部分でキャリア捕獲領域Ｃに対向していな
ければその電位を有効に制御できないし、一方でキャリ
ア注入のための領域である第一導電領域Ｅは、例え僅か
でもキャリア捕獲領域Ｃに対向しているような部分があ
りさえすれば、それでこの領域Ｅに要求されている機能
を満たすことができ、面積的に微小であっても通常は何
等差し使えないからである。In the case where the potential control region G and the first conductive region E are provided at the same stacking level in the stacking structure of the present element via the potential separation region H as in the case of the drawing, it is illustrated. As described above, it is common to increase the area of the potential control region G that controls the potential of the carrier trapping region C and reduce the area of the first conductive region E for injecting carriers into the carrier trapping region C. . The potential control region G is
The potential cannot be effectively controlled unless it opposes the carrier trapping region C in the global area portion, while the first conductive region E, which is a region for carrier injection, is in the carrier trapping region C even if only a little. This is because as long as there are parts that face each other, it is possible to satisfy the function required for this region E, and normally even if the area is minute, nothing can be used.

しかし、これら電位制御領域Ｇと第一導電領域Ｅと
は、本素子の積層構造における同一の積層レベルに共存
していなければならない理由はなく、厚味方向に沿い、
両者間に広ギャップな領域層（図示せず）を挟むことで
電位的に分離されていても良いし、そもそも、電位制御
領域Ｇとキャリア捕獲領域Ｃとの対向関係は、第二広ギ
ャップ領域Ｄを挟んでではなく、これとは別な広ギャッ
プ領域を介していても良い。However, there is no reason that the potential control region G and the first conductive region E must coexist on the same stacking level in the stacking structure of the present element, and they are along the thickness direction.
They may be electrically separated by sandwiching a wide gap region layer (not shown) between them, and in the first place, the facing relationship between the potential control region G and the carrier trapping region C is the second wide gap region. Instead of sandwiching D, a wide gap region other than this may be interposed.

また、図示されているように、電位制御領域Ｇと第一
導電領域Ｅとを面内方向に分離領域Ｈで分離する場合に
は、当該分離領域Ｈを絶縁膜で構成する場合の外、両領
域G,E間にキャリア注入動作時に選択的に印加される各
電位関係において逆バイアスとなるような横方向（面内
方向）のpn接合とかヘテロ接合を含む構造等も考えられ
る。Further, as shown in the drawing, when the potential control region G and the first conductive region E are separated in the in-plane direction by the separation region H, in addition to the case where the separation region H is made of an insulating film, both A structure including a lateral (in-plane direction) pn junction or a heterojunction that causes a reverse bias in each potential relationship selectively applied during the carrier injection operation between the regions G and E is also conceivable.

さらに、キャリアの引き出しに関しては、先に第一半
導体領域Ａにではなく、第二導電領域Ｆに対して引き出
す実施例につき述べたが、これはまた、特に第3,4図示
実施例のようなバンド・プロファイルを持つ場合に、キ
ャリア捕獲領域Ｃに対して第１図示のように僅かに重な
る関係で対向している当該第二導電領域Ｆにキャリアを
引き出すようにすると（つまり、第3,4図示のバンド・
プロファイルを第二導電領域Ｆを通る部分でのそれとす
ると）、同様にキャリア捕獲領域Ｃを挟んで反対側にあ
る第一導電領域Ｅからの不測のキャリア注入を抑制する
ことができる。Further, regarding the extraction of the carriers, the embodiment in which the carriers are extracted not in the first semiconductor region A but in the second conductive region F has been described above, but this is also particularly the case in the third and fourth illustrated embodiments. When the carrier has a band profile, the carriers are extracted to the second conductive region F facing the carrier trapping region C in a slightly overlapping relationship as shown in the first diagram (that is, the third and fourth regions). Band shown
(If the profile is that of a portion passing through the second conductive region F), it is possible to suppress unexpected carrier injection from the first conductive region E on the opposite side with the carrier trapping region C interposed therebetween.

もちろん、電位制御領域Ｇはより積極的に使うことも
でき、キャリア捕獲領域Ｃと第一導電領域Ｅとの間の電
位差を制御し得るのみならず、例えば第2A,B図示実施例
のように、第一導電領域Ｅをのみ使って、または第一半
導体領域Ａか第二導電領域Ｆのみを使って両極性キャリ
アの一方あてを選択的に注入する実施例においても、当
該注入時のバンド・プロファイルに最適な形状を持たせ
るために有効に使うことができる。Of course, the potential control region G can be used more positively, and not only the potential difference between the carrier trapping region C and the first conductive region E can be controlled, but also, for example, as in the second A and B illustrated embodiments. In the embodiment in which one of the bipolar carriers is selectively injected using only the first conductive region E or only the first semiconductor region A or the second conductive region F, the band It can be effectively used to give the profile the optimum shape.

以上のように、本発明の各実施例のどれにおいても、
まずは本発明の一つの基本的効果として、構造的には既
存のEEPROM構造に準じながらも、動作的にはDRAM的な動
作が可能な程に情報の書込み、書替えが容易な半導体記
憶素子が得られ、特に第一、第二広ギャップ領域B,Dに
半導体を選ぶとその高速化は一層助長され、また、書替
え回数の限界値も多く採ることができる。As described above, in each of the embodiments of the present invention,
First of all, as one of the basic effects of the present invention, a semiconductor memory device that is easy to write and rewrite information to the extent that DRAM-like operation is possible is obtained while conforming structurally to the existing EEPROM structure. In particular, when a semiconductor is selected for the first and second wide gap regions B and D, the speedup thereof is further promoted, and the limit value of the number of rewrites can be increased.

なお、キャリア捕獲領域Ｃは、既述の電位制御領域Ｇ
を設けたときや、第二導電領域Ｆとの間でキャリアの授
受を行なうときには半導体や金属その他、適当な導電性
を有している必要があるが、それ以外の場合には、面内
方向に導電性を持っている必要は特にない。The carrier capture region C is the potential control region G described above.
When a carrier is provided, or when carriers are transferred to and from the second conductive region F, it is necessary to have a suitable conductivity such as a semiconductor, a metal, or the like. There is no particular need to have electrical conductivity.

また、本発明の半導体記憶素子は、上記の原理動作か
らして明らかなように、何よりも小型化ないし超小型化
に強い。これまでに提供されているDRAM素子のように、
キャパシタ成分に情報電荷を蓄積する訳ではないからで
ある。Further, as is apparent from the above-described principle operation, the semiconductor memory device of the present invention is strong in miniaturization or ultraminiaturization above all. Like the DRAM devices provided so far,
This is because information charges are not stored in the capacitor component.

しかし、本発明の半導体記憶素子は、このように書替
えが容易であるがために、例えば第一の導電領域Ｅにバ
イアスを加えて記憶内容の読出しを行なうときに、当該
記憶内容を担っているキャリア捕獲領域Ｃ中の電荷に僅
かではあっても変動を招くおそれがある。これは、本素
子が原理構造的には有している不揮発性という性能を低
減することにもなる。However, since the semiconductor memory device of the present invention is easily rewritten in this way, when the memory content is read by applying a bias to the first conductive region E, the semiconductor memory element bears the memory content. The charge in the carrier trap region C may fluctuate even if only slightly. This also reduces the non-volatile performance which the present device has in principle in structure.

そこで、このような問題が生ずる場合には、これまで
述べたきた実施例に対し、さらに第７図示のような構成
を加えるのが有効である。Therefore, when such a problem arises, it is effective to add the configuration shown in FIG. 7 to the above-described embodiments.

第７図では、第一の広ギャップ領域Ｂが設けられてい
る側とは反対側で第一の半導体領域Ａに接し、当該第一
半導体領域Ａのエネルギ・バンド・ギャップよりも大き
なバンド・ギャップを有する第三の広ギャップ領域（絶
縁物製でも半導体材料製でも可）Ｉが設けられ、さらに
この第三広ギャップ領域Ｉの上に、キャリア捕獲領域Ｃ
に対向する第一半導体領域Ａの部分に対して電界制御効
果のある位置に第三の導電領域Ｊが備えられている。In FIG. 7, a band gap larger than the energy band gap of the first semiconductor region A is in contact with the first semiconductor region A on the side opposite to the side where the first wide gap region B is provided. Is provided with a third wide gap region (which may be made of an insulator or a semiconductor material) I, and on top of this third wide gap region I, a carrier trap region C
The third conductive region J is provided at a position having an electric field control effect with respect to the portion of the first semiconductor region A facing the.

このようになっていれば、第三導電領域Ｊに印加する
電位の如何に応じて第一半導体領域Ａ中のキャリア密度
を制御できるので、これによりキャリア捕獲領域Ｃ中に
記憶されている記憶内容を読出すことができる。With such a configuration, the carrier density in the first semiconductor region A can be controlled according to the potential applied to the third conductive region J, so that the storage content stored in the carrier trapping region C can be controlled. Can be read.

もちろん、第７図中には図示されていないが、第６図
示の実施例との組合せ構成が可能であり、第二導電領域
Ｆや、第二導電領域Ｆとしても第一部分F_-1と第二部分F
_-2とを有するような断面構造を併せて適用可能である。Of course, although not shown in FIG. 7, a combination configuration with the embodiment shown in FIG. 6 is possible, and the second conductive region F and the second conductive region F also have the first portion F ₋₁ and the first portion F ₋₁ . Two-part F
A cross-sectional structure having _-2 and _-2 can be applied together.

逆に、第二導電領域Ｆに関し、互いに電気的に分離さ
れた第一部分F_-1と第二部分F_-2とを設ける場合には第８
図示のような断面構造を得ることができ、したがって当
該第一部分F_-1と第二部分F_-2のいずれか一方をソース、
他方をドレインとし、既述した第三導電領域Ｊをゲート
とする電界効果トランジスタ構造Ｋを内部に含む半導体
記憶素子を得ることができる。On the contrary, in the case of providing the first portion F _-1 and the second portion F _-2 electrically separated from each other with respect to the second conductive region F, the eighth portion
It is possible to obtain a cross-sectional structure as shown in the drawing, and therefore, one of the first portion F _-1 and the second portion F _-2 is the source,
It is possible to obtain a semiconductor memory element which internally includes the field effect transistor structure K in which the other is the drain and the above-described third conductive region J is the gate.

このようになっていると、明らかなように、電界効果
トランジスタＫのドレイン電流対ゲート電圧特性上のし
きい値電圧は、当然のことながら、キャリア捕獲領域Ｃ
中に捕獲されているキャリアの極性と量に依存するもの
となる。したがって、しきい値可変の電界効果トランジ
スタＫを持つことで、キャリア捕獲領域Ｃ中の捕獲キャ
リアの量に望ましくない変化を与えることなく、当該キ
ャリア捕獲領域Ｃ中の記憶内容を外部に読出すことが可
能となる。With such a configuration, as is apparent, the threshold voltage on the drain current-gate voltage characteristic of the field effect transistor K is naturally the carrier trapping region C.
It depends on the polarity and quantity of the carriers trapped inside. Therefore, by having the field effect transistor K with a variable threshold value, the stored content in the carrier trapping region C can be read out without giving an undesirable change in the amount of trapped carriers in the carrier trapping region C. Is possible.

実際上、このような構成において第一半導体領域Ａ、
第一、第三の広ギャップ領域B,Iの厚さを100Åオーダま
で縮小すると、第二導電領域Ｆ中の第一部分F_-1、第二
部分F_-2間の距離は同様に100Åオーダにまで縮小しても
所期のトランジスタ動作を期待することができ、結局、
平面寸法で100Åレベルの超微細半導体記憶素子を実現
することが可能になる。In practice, in such a configuration, the first semiconductor region A,
If the thickness of the first and third wide gap regions B and I is reduced to the order of 100Å, the distance between the first part F _-1 and the second part F _-2 in the second conductive region F is also on the order of 100Å. Even if it is reduced to, you can expect the desired transistor operation, and in the end,
It becomes possible to realize an ultra-fine semiconductor memory device with a plane dimension of 100Å level.

なお、上記してきた本発明の各実施例に関し、それら
を構築するに必要な材料上の組合せについては、原則と
して任意であり、種々考えられるものの、例えばGaAs、
AlGaAs等のいわゆるIII-V族化合物半導体系材料の組合
せとか、水素化アモルファス・シリコン（a-Si:H）や水
素化アモルファス・シリコン・カーバイド（a-SiC:H）
等の水素化テトラヘドラル系アモルファス半導体と結晶
シリコンとの組合せ等が作り易くて再現性や信頼性も高
い。Regarding the respective embodiments of the present invention described above, the combination of materials necessary for constructing them is, in principle, arbitrary, and various conceivable ones, for example, GaAs,
Combination of so-called III-V group compound semiconductor materials such as AlGaAs, hydrogenated amorphous silicon (a-Si: H) and hydrogenated amorphous silicon carbide (a-SiC: H)
It is easy to make a combination of hydrogenated tetrahedral amorphous semiconductor and crystalline silicon, and the reproducibility and reliability are high.

III-V族化合物半導体系材料の組合せを用いる場合に
は、第一半導体領域Ａとキャリア捕獲領域ＣにGaAsを用
い、第一、第二広ギャップ領域B,Dの一方または双方
（少なくとも伝導帯端または価電子帯端に勾配付けを要
する方）にAlGaAsを用いるものが考えられる。この場
合、AlGaAsを一般表記にしたAlxGa_1-xAsにおける組成比
ｘを、作成する領域層の厚味方向に沿って変化させれ
ば、そのエネルギ・バンド・ギャップが変化するし、ま
た、電子、正孔に対するバリア（エネルギ・バンド・ダ
イアグラム上における伝導帯端、価電子帯端の位置）も
変化するので、先に第２図から第５図に即して述べたエ
ネルギ・バンド・プロファイルは、もちろん、上記の事
実をしてそのどれをも実現可能である。When using a combination of III-V group compound semiconductor materials, GaAs is used for the first semiconductor region A and the carrier trapping region C, and one or both of the first and second wide gap regions B and D (at least the conduction band). It is possible to use AlGaAs for the edges or those requiring grading at the valence band edge). In this case, if the composition ratio x in AlxGa _1- xAs in which AlGaAs is generalized is changed along the thickness direction of the region layer to be created, the energy band gap thereof changes, and the electron, Since the barriers against holes (the positions of the conduction band edge and the valence band edge on the energy band diagram) also change, the energy band profile described above with reference to FIGS. Of course, it is possible to do any of the above with the above facts.

なお、GaAs層やAlGaAs層は気相エピタキシーや液相エ
ピタキシー、分子線エピタキシーや有機金属気相成長法
等により作成可能なことは周知である。It is well known that the GaAs layer and the AlGaAs layer can be formed by vapor phase epitaxy, liquid phase epitaxy, molecular beam epitaxy, metalorganic vapor phase epitaxy, or the like.

水素化テトラヘドラル系アモルファス半導体と結晶シ
リコンとの組合せでは、第一の半導体領域Ａに結晶シリ
コンを用い、第一、第二の広ギャップ領域B,Dの中、少
なくとも伝導帯端または価電子帯端に関して勾配付けを
要する方には水素化アモルファス・シリコン・カーバイ
ド（a-SiC:H）または水素化アモルファス・シリコン・
ナイトライド（a-SiN:H）を、そしてキャリア捕獲領域
Ｃには水素化アモルファス・シリコン（a-Si:H）または
水素化アモルファス・シリコン・ゲルマニウム（a-SiG
e:H）を用いることが考えられる。水素化アモルファス
・シリコン・カーバイド（a-SiC:H）や水素化アモルフ
ァス・シリコン・ナイトライド（a-SiN:H）は、それぞ
れの膜中における炭素や窒素の組成比を当該膜厚方向に
変えることでエネルギ・バンド・ギャップ及び電子、正
孔に対するバリア（伝導帯端、価電子帯端の位置）が変
化するので、この事実を利用し、第２図から第５図に示
されたどれであっても、本発明で開示されたエネルギ・
バンド・プロファイルを得ることができる。In the combination of a hydrogenated tetrahedral amorphous semiconductor and crystalline silicon, crystalline silicon is used for the first semiconductor region A, and at least the conduction band edge or the valence band edge is selected from the first and second wide gap regions B and D. For those who need grading for hydrogenated amorphous silicon carbide (a-SiC: H) or hydrogenated amorphous silicon
Nitride (a-SiN: H) and hydrogen in the carrier trapping region C are hydrogenated amorphous silicon (a-Si: H) or hydrogenated amorphous silicon germanium (a-SiG).
e: H) may be used. Hydrogenated amorphous silicon carbide (a-SiC: H) and hydrogenated amorphous silicon nitride (a-SiN: H) change the composition ratio of carbon and nitrogen in each film in the film thickness direction. As a result, the energy band gap and the barriers (positions of conduction band edge and valence band edge) for electrons and holes are changed. Therefore, by utilizing this fact, whichever one shown in FIG. 2 to FIG. Even if the energy disclosed in the present invention
A band profile can be obtained.

これらの水素化テトラヘドラル系アモルファス半導体
による各領域層は、グロー放電分解法や光CVD、熱CVDで
作成可能である。Each region layer made of these hydrogenated tetrahedral amorphous semiconductors can be formed by glow discharge decomposition method, photo CVD, or thermal CVD.

第９図以降では、このように具体的な材料例の開示を
も併せて、本発明により構成される半導体記憶素子の作
成例等につき説明し、本発明の理解のさらなる一助とす
る。From FIG. 9 onward, together with the disclosure of specific material examples as described above, an example of producing a semiconductor memory device constructed according to the present invention will be described to further facilitate understanding of the present invention.

第9A〜Ｆ図はGaAs系の材料を用いて本発明の一実施例
素子を作成する場合を示している。FIGS. 9A to 9F show a case where an element according to an embodiment of the present invention is manufactured by using a GaAs material.

まず、第9A図に示すように、絶縁性GaAs基板１の表面
をクリーニングし、エピタキシャル成長装置内でエッチ
ングまたは表面処理した後、約1000Åの厚味に第一の半
導体層10Aを低不純物濃度GaAs層として形成する。この
第一の半導体層10Aは、後の工程を経た結果、その一部
がこれまで述べてきた第一の半導体領域Ａとなる。First, as shown in FIG. 9A, after cleaning the surface of the insulating GaAs substrate 1 and performing etching or surface treatment in an epitaxial growth apparatus, the first semiconductor layer 10A is formed into a low impurity concentration GaAs layer with a thickness of about 1000Å. To form as. A part of the first semiconductor layer 10A becomes the first semiconductor region A described above as a result of the subsequent steps.

続いて、後にその一部が第一の広ギャップ領域Ｂとな
るべき第一の広ギャップ領域層20Aを約300Å厚のAlxGa
_1-xAs層として成長させる。このとき、組成比ｘは、GaA
s基板の界面で０から急激に0.4まで変化させ、その後は
徐々に当該Ｘを漸減させるようにする。このようにする
と、第一半導体領域または第二導電領域Ｆと第一広ギャ
ップ領域Ｂとに関し、第4A図に示したようなエネルギ・
バンド・プロファイル関係が得られる。特に、この実施
例素子では、後述のように、キャリア捕獲領域がGaAsで
構成されるから、ｘ＝0.4の部分においてキャリア捕獲
領域から見た当該第一広ギャップ領域Ｂ内に形成される
伝導帯端側のバリアの高さは、約0.3eVとなる。Then, the first wide gap region layer 20A, which is to become the first wide gap region B later, is formed with AlxGa having a thickness of about 300 Å.
Grow as a _1- xAs layer. At this time, the composition ratio x is GaA
s At the interface of the substrate, the value is rapidly changed from 0 to 0.4, and then the X is gradually decreased. By doing so, the energy of the first semiconductor region or the second conductive region F and the first wide gap region B as shown in FIG.
A band profile relationship is obtained. Particularly, in the device of this embodiment, since the carrier trapping region is composed of GaAs as described later, the conduction band formed in the first wide gap region B seen from the carrier trapping region at the portion of x = 0.4. The height of the barrier on the edge side is about 0.3 eV.

第一の広ギャップ領域層20Aの上には、将来、導電性
のキャリア捕獲領域Ｃとなるべき層を形成するため、シ
リコンを10¹⁵〜10¹⁶個/cm³添加したGaAs層30Aを約300Å
の厚味に亙り、成長させる。On the first wide gap region layer 20A, in order to form a layer to become a conductive carrier trapping region C in the future, a GaAs layer 30A doped with 10 ¹⁵ -10 ¹⁶ silicon / cm ^{3 of} silicon is added to about 300 Å.
Grow and grow.

次に、第9B図に示すように、フォト・レジスト3,3Gに
より、フィールド部分及び規定の形状にエッチングされ
たGaAs層30Aを覆い、第８図までの既述の実施例中で第
二導電領域Ｆを分割した格好の第一部分F_-1に相当する
領域11と、第二部分F_-2に相当する領域12を形成するた
め、矢印で模式的に示しているように、イオン注入を行
なう。注入原子は、それら両領域11,12間にあって第一
の半導体領域Ａに相当する領域部分10をｎ型に制御する
もの、例えばシリコン原子等を選ぶ。Then, as shown in FIG. 9B, the field portion and the GaAs layer 30A etched into a prescribed shape are covered with photoresists 3 and 3G, and the second conductive layer in the above-described embodiments up to FIG. 8 is used. In order to form a region 11 corresponding to the first part F _-1 and a region 12 corresponding to the second part F _-2 , which is obtained by dividing the region F, ion implantation is performed as schematically shown by the arrow. . The implanted atoms are selected between those regions 11 and 12 and control the region portion 10 corresponding to the first semiconductor region A to have n-type, for example, silicon atoms.

この後、フォト・レジスト3,3Gを除去してから洗浄
し、要すればAs雰囲気中で熱処理を行なって、イオン注
入により発生した結晶欠陥をアニールする。After that, the photoresists 3 and 3G are removed and washed, and if necessary, heat treatment is performed in an As atmosphere to anneal the crystal defects generated by the ion implantation.

さらにこの後、第9C図に示されているように、必要に
応じ、導電領域11,12の各外側に、仮想線で示されてい
るような素子間分離領域13,14を形成する。これは、フ
ォト・レジスト3,3Gを除去した後、当該領域13,14とす
べき部分にArイオン等を打ち込むことにより、GaAs領域
層10Aを高抵抗化する等の手法によって形成することが
できる。Further thereafter, as shown in FIG. 9C, element isolation regions 13 and 14 as indicated by imaginary lines are formed on the outer sides of the conductive regions 11 and 12 as needed. This can be formed by removing the photoresists 3 and 3G and then implanting Ar ions or the like into the regions 13 and 14 to increase the resistance of the GaAs region layer 10A. .

この素子間分離領域13,14を形成した場合にはそれに
用いたフォト・レジストを除去し、基板表面を洗浄して
から、次に、将来第二の広ギャップ領域Ｄを構成する第
二の広ギャップ領域層40AをAlyGa_1-yAs層としてエピタ
キシャル成長させる。この際、エピタキシャル成長させ
るのと同一のチャンバ内で基板表面を僅かにエッチング
して置くことが望ましいので、そのために、先の第9B図
示の工程において第一の広ギャップ領域層30Aの上に符
号30Rで示されているように、GaAs層を50Å前後、残置
させて置くと良い。When the element isolation regions 13 and 14 are formed, the photoresist used therefor is removed, the surface of the substrate is washed, and then the second wide gap region D which will form the second wide gap region D in the future is formed. The gap region layer 40A is epitaxially grown as an AlyGa _1- yAs layer. At this time, it is desirable to slightly etch the substrate surface in the same chamber in which the epitaxial growth is performed, and therefore, in the step shown in FIG. 9B described above, the reference numeral 30R is formed on the first wide gap region layer 30A. It is recommended to leave the GaAs layer around 50 Å, as shown in.

このようにしての第二広ギャップ領域層40Aのエピタ
キシャル成長時にも、当初、AlyGa_1-yAs層の組成比ｙを
０から急激に0.4まで変化させ、その後、厚味方向に亙
り漸減させて行くとで、第4A図示の実施例においての第
二広ギャップ領域Ｄに関するバンド・プロファイルを得
るようにする。ただし、第一の広ギャップ領域層20Aに
関する組成比ｘないしはその変化の態様と、第二広ギャ
ップ領域層40Aに関する組成比ｙないしその変化の態様
は、同じであっても異なっていても良い。Even during the epitaxial growth of the second wide gap region layer 40A in this manner, when the composition ratio y of the AlyGa _1- yAs layer is initially changed from 0 to 0.4 abruptly, and then gradually decreased in the thickness direction. Then, the band profile for the second wide gap region D in the embodiment shown in FIG. 4A is obtained. However, the composition ratio x of the first wide gap region layer 20A or its change mode and the composition ratio y of the second wide gap region layer 40A or its change mode may be the same or different.

この第二広ギャップ領域層40Aの上には引き続き、将
来、第一の導電領域Ｅとキャリア捕獲領域の電位制御領
域Ｇとを構成するために、GaAsに対してドナとなる原
子、例えばシリコン原子を10¹⁷〜10¹⁹個/cm³程度添加し
ながら導電層50Aをエピタキシャル成長させる。On this second wide gap region layer 40A, subsequently, in order to form the first conductive region E and the potential control region G of the carrier trapping region in the future, an atom which becomes a donor to GaAs, for example, a silicon atom. Is epitaxially grown while adding about 10 ¹⁷ to 10 ¹⁹ pieces / cm ³ .

次に、第9D図に示されているように、既存のリソグラ
フィ技術により、GaAs導電層50Aを選択エッチングし、
第一導電領域Ｅに相当する導電領域50と、後に説明する
第9F図に示されているように、この第一導電領域Ｅと同
一面内（同一積層レベル内）で並置関係となる電位制御
領域Ｇに相当する導電領域52（第9D図中には示さず）と
を形成し、さらに第二導電領域Ｆの第一部分F_-1と第二
部分F_-2とに各々相当する各導電領域11,12の上の第一広
ギャップ領域層20Aと第二広ギャップ領域層40Aとにも既
存のリソグラフィ技術を援用し、当該各導電領域11,12
に関するコンタクト・ホールを開ける。このとき、キャ
リア捕獲領域Ｃとして既に形成されている層領域30は、
第一広ギャップ領域Ｂに相当する層領域20と第二広ギャ
ップ領域Ｄに相当する層領域40とで厚味方向に挟まれて
いる外、この実施例の場合、その周囲は第二広ギャップ
領域40により囲まれている。ただし、先にも述べたよう
に、キャリア捕獲領域Ｃ（30）の周囲部分は第一広ギャ
ップ領域20にて囲まれていても良いし、第一、第二広ギ
ャップ領域20,40とは異なる材質の広ギャップ領域で囲
まれていても良い。Next, as shown in FIG. 9D, the GaAs conductive layer 50A is selectively etched by the existing lithography technique,
As shown in FIG. 9F, which will be described later, a conductive region 50 corresponding to the first conductive region E and a potential control that has a juxtaposed relationship with the first conductive region E in the same plane (in the same stacking level). A conductive region 52 (not shown in FIG. 9D) corresponding to the region G is formed, and each conductive region corresponding to the first portion F _-1 and the second portion F _{-2 of} the second conductive region F, respectively. The existing lithographic technique is applied to the first wide gap region layer 20A and the second wide gap region layer 40A above the eleventh and the eleventh conductive regions 11 and 12, respectively.
A contact hole for At this time, the layer region 30 already formed as the carrier trapping region C is
Besides being sandwiched in the thickness direction by the layer region 20 corresponding to the first wide gap region B and the layer region 40 corresponding to the second wide gap region D, in the case of this embodiment, the periphery thereof is the second wide gap region. Surrounded by area 40. However, as described above, the peripheral portion of the carrier trapping region C (30) may be surrounded by the first wide gap region 20, and the first and second wide gap regions 20 and 40 are different from each other. It may be surrounded by wide gap regions made of different materials.

この工程の後、第9E図に示されているように、基板１
上の素子表面を窒化シリコン膜等の絶縁膜で覆い、それ
ぞれ第二導電領域Ｆの第一、第二部分F_-1,F_-2を構成す
る導電領域11,12の表面と、第一導電領域Ｅを構成する
導電領域50及び電位制御領域Ｇを構成する導電領域52
（第9F図）の表面を露呈するようにコンタクト・ホール
を開け、それらの各々に金属薄膜等により引き出し電極
71,72,75,76（電極76は第9F図）を設ける。After this step, as shown in FIG. 9E, the substrate 1
The upper element surface is covered with an insulating film such as a silicon nitride film, and the surfaces of the conductive regions 11 and 12 forming the first and second portions F _-1 and F _-2 of the second conductive region F and the first conductive region Conductive region 50 forming region E and conductive region 52 forming potential control region G
Open contact holes to expose the surface of (Fig. 9F), and draw out a metal thin film on each of them.
71, 72, 75, 76 (electrode 76, Fig. 9F) are provided.

このようにして作成された本発明の一実施例素子の平
面図は第9F図に示されているが、逆に、これまでの説明
に用いた第9A〜Ｅ図の各断面図は、第9F図中、仮想線で
示した断面線α−αに沿ってのものと考えて良い。A plan view of the element of one embodiment of the present invention thus produced is shown in FIG. 9F, but conversely, the sectional views of FIGS. 9A to E used in the above description are It can be considered to be along the section line α-α indicated by a virtual line in FIG. 9F.

この第9F図に示されているように、本実施例素子で
は、キャリア捕獲領域Ｃ（30）にキャリアを注入するか
引き出すために用いられる第一導電領域Ａ（50）の占有
平面積に対し、キャリア捕獲領域Ｃ（30）の電位を制御
する電位制御領域Ｇ（52）の占有平面積の方が随分と大
きくなるように形成されている。このようにすると望ま
しい理由についてはすでに述べた通りであるので、再度
の説明は省略する。As shown in FIG. 9F, in the device of the present embodiment, the plane area occupied by the first conductive region A (50) used for injecting or extracting carriers into the carrier trapping region C (30) is The occupied plane area of the potential control region G (52) for controlling the potential of the carrier trapping region C (30) is formed to be much larger. The reason why it is preferable to do this is as already described, and therefore the description thereof is omitted.

この第9E,F図に示された本発明半導体記憶素子は、第
4A図示のエネルギ・バンド・ダイアグラムを満足し、第
６図示の断面構造に相当する構造を持つが、また、電位
制御領域52をゲート、導電領域11をソース、導電領域12
をドレインとすることにより、記憶作用を有する電界効
果トランジスタとして用いることもでき、その場合に
は、第一半導体領域Ａに相当する層領域10は当該電界効
果トランジスタのチャネル形成用の領域となる。ただ
し、上記のように第一、第二の広ギャップ領域B,Dに相
当する領域20,40が共にAlGaAs系材料で作られている場
合には、ここに絶縁膜を用いた場合に比し、記憶内容の
保持能力は劣るので、一般にリフレッシュ動作が必要と
なる。The semiconductor memory device of the present invention shown in FIGS.
4A has an energy band diagram and has a structure corresponding to the sectional structure shown in FIG. 6, but the potential control region 52 is the gate, the conductive region 11 is the source, and the conductive region 12 is
Can also be used as a field effect transistor having a memory effect by making the drain as a drain. In that case, the layer region 10 corresponding to the first semiconductor region A becomes a region for forming a channel of the field effect transistor. However, when both the regions 20 and 40 corresponding to the first and second wide gap regions B and D are made of AlGaAs-based material as described above, compared to the case where an insulating film is used here. Since the ability to retain stored contents is poor, a refresh operation is generally required.

第9E,F図示実施例の素子に対し、さらに読出し専用の
ゲートを設けた実施例が第10A図に示されている。FIG. 10A shows an embodiment in which a read-only gate is further provided to the elements of the embodiments shown in FIGS. 9E and F.

この素子の場合には、第9E,F図示の構造において第一
半導体領域Ａに相当する領域10と第二導電領域Ｆの第
一、第二部分F_-1,F_-2に相当する領域11,12の下に、さら
に第三の広ギャップ領域Ｉに相当する層領域130、第三
の導電領域Ｊに相当する下部ゲート110を設けたもの
で、断面構造的には第６図示実施例の構造と第７図示実
施例の構造とを組合せたものとなっており、下部ゲート
110を読出し専用ゲートとして利用するものである。In the case of this element, a region 10 corresponding to the first semiconductor region A and a region 11 corresponding to the first and second portions F ₋₁ and F ₋₂ of the second conductive region F in the structure shown in 9E and F are shown. , 12, a layer region 130 corresponding to the third wide gap region I and a lower gate 110 corresponding to the third conductive region J are further provided, and the sectional structure is similar to that of the sixth illustrated embodiment. The structure and the structure of the seventh embodiment are combined to form the lower gate.
110 is used as a read-only gate.

したがって、この構造の作成例の前半部分は第10B,C
図により説明することができ、第９図示実施例素子でも
用いたと同様の絶縁性GaAs基板１の上に、まずはGaの組
成比を１から０まで漸減させながらAlGaAsバッファ層を
薄く形成した後、5000Å程度の厚味のAlAs層領域を第一
の分離層領域100としてヘテロエピタキシャル成長さ
せ、その上にAl_0.4Ga_0.6As層120を500Å程度の厚味に亙
りヘテロエピタキシャル成長させて、この層領域120に
対し、将来第三導電領域Ｊに相当する下部ゲート110を
構成すべき領域部分にリソグラフィによって開口を開け
る。Therefore, the first half of the creation example of this structure is
This can be explained by the figure, and on the insulating GaAs substrate 1 similar to that used in the element of the ninth illustrated embodiment, first, the AlGaAs buffer layer is thinly formed while gradually decreasing the Ga composition ratio from 1 to 0, Heteroepitaxially grows an AlAs layer region with a thickness of about 5000Å as the first separation layer region 100, and Al _0.4 Ga _0.6 As layer 120 is heteroepitaxially grown on it with a thickness of about 500Å to form this layer region 120. On the other hand, an opening is formed by lithography in a region portion corresponding to the third conductive region J where the lower gate 110 is to be formed in the future.

次いで、ここまでの構造の表面クリーニングをし、エ
ピタキシャル装置内でのイン・シチュー・エッチ・バッ
ク（in situ etch back）により、僅か表面をエッチン
グした後、n⁺型のGaAs層110Aを500Å程度、ヘテロエピ
タキシャル成長させ、その上にフォト・レジスト等の有
機膜111Aをスピン塗布し、塗布した当該有機膜111Aの平
坦部分のみ、気相エッチすると、周囲がn⁺型のGaAs層11
0Aで囲まれた凹部にのみ、当該有機膜成分111が残置す
る。Then, the surface of the structure up to this point is cleaned, and after slightly etching the surface by in situ etch back in the epitaxial device, the n ⁺ type GaAs layer 110A is about 500 Å, Heteroepitaxial growth is performed, an organic film 111A such as a photoresist is spin-coated thereon, and only the flat portion of the applied organic film 111A is vapor-phase etched to form an n ⁺ -type GaAs layer 11 around the periphery.
The organic film component 111 remains only in the concave portion surrounded by 0A.

この残置した有機膜111をマスクとし、n⁺GaAs層110A
を選択エッチングすると、第10C図に示されるように、A
l_0.4Ga_0.6As層120とほぼ表面が平坦になる関係で、第７
図中の第三導電領域Ｊに相当する下部ゲート110が構成
される。Using the remaining organic film 111 as a mask, the n ⁺ GaAs layer 110A
As shown in FIG. 10C, selective etching of A
l _0.4 Ga _0.6 As layer 120 and the surface is almost flat.
A lower gate 110 corresponding to the third conductive region J in the figure is formed.

その後、ここまでの構造に対し、表面クリーニングを
施し、エピタキシャル装置内でのイン・シチュー・エッ
チ・バックにより、僅か表面をエッチングした後、Al
_0.7Ga_0.3As層130を500Å程度の厚味に亙りヘテロエピタ
キシャル成長させ、その上にAl_0.4Ga_0.6As層140を1000
Å程度の厚味に亙りヘテロエピタキシャル成長させる。After that, the structure up to this point was subjected to surface cleaning, and the surface was slightly etched by in-situ etch back in the epitaxial device.
Heteroepitaxially grows _0.7 Ga _0.3 As layer 130 to a thickness of about 500Å, and Al _0.4 Ga _0.6 As layer 140 is grown on it by 1000
Å Heteroepitaxial growth over a thick thickness.

このAl_0.4Ga_0.6As層領域140に対してリソグラフィを
適用し、将来、第一半導体領域Ａに相当する層領域10
と、第二導電領域Ｆの第一、第二部分F_-1,F_-2に相当す
る導電領域11,12とを構成すべき面積領域に相当する部
分に開口を開けた後、第10B図に示したと同様の手順に
より、当該層領域140と表面がほぼ平坦になる関係で低
不純物濃度層領域10Aを形成する。Lithography is applied to the Al _0.4 Ga _0.6 As layer region 140, and the layer region 10 corresponding to the first semiconductor region A will be used in the future.
And FIG. 10B after opening openings in the areas corresponding to the area areas where the conductive areas 11 and 12 corresponding to the first and second portions F ₋₁ and F ₋₂ of the second conductive area F are to be formed. The low impurity concentration layer region 10A is formed by a procedure similar to that shown in (1) so that the surface of the layer region 140 becomes substantially flat.

この後は、すでに第9A〜Ｅ図に示したと同様の工程を
適用すると、第10A図示の通り、本発明のまた一つの実
施例素子の構造を得ることができる。この構造は、すで
に述べたように、断面構造的には第６図示の構造と第７
図示の構造とを組合せた構造を持ち、エネルギ・バンド
・ダイアグラム的には第4A図示の構造を持っていると共
に、第三の導電領域Ｊに相当する導電領域110を下部ゲ
ートとして読出し専用ゲートに用いたものである。当
然、既に述べた第三導電領域Ｊの持っている機能はこの
第10図示の素子においても同様に期待することができ
る。After that, by applying the same steps as those shown in FIGS. 9A to 9E, the structure of the device of another embodiment of the present invention can be obtained as shown in FIG. 10A. As described above, this structure has a sectional structure similar to that of the structure shown in FIG.
It has a structure in combination with the structure shown in the figure, and has the structure shown in FIG. 4A in terms of energy band diagram, and the conductive region 110 corresponding to the third conductive region J is used as a lower gate for a read-only gate. Used. Of course, the function of the third conductive region J already described can be expected in the element shown in FIG.

明らかなように、第9E,F図または第10A図示の本発明
実施例素子は、それぞれ既述した各層領域の形成時の材
質や導電型、組成比その他のパラメータとか、あるいは
また製作手順等を任意に選択することで、第１〜５図に
即して述べたエネルギ・バンド・ダイアグラム関係のど
れをも実現することが可能であるが、構造的に見て、第
9E図、第10A図の各々に示されているように、導電領域1
2をドレインとして用いる場合、当該ドレイン領域12と
キャリア捕獲領域30との間に平面投影的に互いに重なり
合う部分があると、当該ドレイン領域12にバイアスを印
加したとき、キャリア捕獲領域30に捕獲されているキャ
リアが不測にも引き出されたり、逆にドレイン領域12か
ら誤ってキャリアの注入が起こる可能性も無いとは言え
ない。As is apparent, the element of the present invention shown in FIG. 9E, F or 10A is the material, conductivity type, composition ratio and other parameters at the time of forming each layer region described above, or the manufacturing procedure, etc. It is possible to realize any of the energy band diagram relationships described with reference to FIGS. 1 to 5 by making arbitrary selections.
As shown in each of FIGS. 9E and 10A, the conductive area 1
When 2 is used as the drain, if there is a portion between the drain region 12 and the carrier trapping region 30 that overlaps each other in a planar projection, when a bias is applied to the drain region 12, the carrier trapping region 30 is trapped. It cannot be said that there is a possibility that the existing carriers may be unexpectedly extracted, or conversely, carriers may be accidentally injected from the drain region 12.

このようなおそれのある場合には、第9E図、第10A図
にそれぞれ仮想線30Eで示されているように、キャリア
捕獲領域30に対し、平面投影的に見てドレイン領域12が
重ならないようにするとか、全体として面内方向に互い
にずれたオフ・セット関係を持つように構成すれば良
い。In such a case, as shown in phantom lines 30E in FIGS. 9E and 10A, the drain region 12 does not overlap the carrier trapping region 30 in plan view. Alternatively, it may be configured so as to have an off-set relationship that is offset in the in-plane direction as a whole.

第11図は、本発明の半導体記憶素子のさらに他の具体
的作成例を示しており、基板１としてはシリコン単結晶
を用いた場合である。FIG. 11 shows still another specific example of producing the semiconductor memory element of the present invention, in which a silicon single crystal is used as the substrate 1.

まず第11A図に示されているように、既存のLOCOS（部
分酸化技術）工程を用いて部分的に厚い酸化膜３を成長
させ、この酸化膜３のない部分において基板１上に順
に、将来、第三の導電領域Ｊに相当する領域となる導電
層領域110、第三の広ギャップ領域Ｉに相当する領域と
なる酸化シリコンまたは窒化シリコン等の絶縁膜130を
積層する。導電層領域110は、基板１と整流性を有する
高不純物濃度のシリコンまたはシリサイドから構成する
ことができ、本素子を電界効果トランジスタとして用い
る場合には、この第三導電領域Ｊに相当する層領域110
は将来、当該電界効果トランジスタ構造の下部ゲート電
極として利用することができる。First, as shown in FIG. 11A, a thick oxide film 3 is partially grown by using an existing LOCOS (partial oxidation technique) process, and a portion without the oxide film 3 is sequentially formed on the substrate 1 in the future. A conductive layer region 110, which is a region corresponding to the third conductive region J, and an insulating film 130 such as silicon oxide or silicon nitride, which is a region corresponding to the third wide gap region I, are laminated. The conductive layer region 110 can be made of high impurity concentration silicon or silicide having rectifying properties with the substrate 1. When this element is used as a field effect transistor, the layer region corresponding to the third conductive region J is formed. 110
Can be used as a lower gate electrode of the field effect transistor structure in the future.

さらに、絶縁膜130からラテラル・エピタキシャル成
長の可能な距離範囲内にも上記の厚い酸化膜３のない開
口部分Ｗを設け、清浄化工程とアモルファス・シリコン
堆積チャンバ内でのイン・シチュー・エッチ・バックを
行なった後、アモルファス・シリコン層を形成し、続い
て、例えば窒素雰囲気中、700℃、二時間半の加熱処理
を行なうことでラテラル固相エピタキシャル成長を促
し、開口部Ｗの周囲に単結晶シリコン薄膜10A,10Bを形
成する。これに対し、開口部Ｗから遠い領域には多結晶
状態に留まる層10Cが形成される。なお、ラテラル固相
エピタキシャル成長に代え、ラテラル気相エピタキシャ
ル成長を用いることも可能である。ただし、この場合に
は単結晶シリコン膜は開口部Ｗより左右に堆積されなが
ら成長するので、基板表面の全面に亙ってシリコン薄膜
が堆積することはない。Further, the opening W without the thick oxide film 3 is provided within the distance range where the lateral epitaxial growth can be performed from the insulating film 130 to perform the cleaning process and the in-situ etch back in the amorphous silicon deposition chamber. Then, an amorphous silicon layer is formed, followed by heat treatment, for example, in a nitrogen atmosphere at 700 ° C. for two and a half hours to promote lateral solid phase epitaxial growth, and the single crystal silicon around the opening W. Thin films 10A and 10B are formed. On the other hand, in the region far from the opening W, the layer 10C that remains in the polycrystalline state is formed. Note that it is also possible to use lateral vapor phase epitaxial growth instead of lateral solid phase epitaxial growth. However, in this case, since the single crystal silicon film grows while being deposited on the left and right sides of the opening W, the silicon thin film is not deposited on the entire surface of the substrate.

固相ないし気相のラテラル固相エピタキシャル成長を
終えた時点でシリコン窒化膜15を堆積し、これを酸化マ
スクにして既述したLOCOS工程を適用し、第一半導体領
域Ａに相当する部分10、第二導電領域Ｆの第一、第二部
分F_-1,F_-2に相当する部分11,12を除いて酸化処理する。
第一、第二導電部分11,12は、既知のイオン注入とか選
択拡散技術を採用し、ｎチャネル素子を作成する場合に
は燐や砒素等を、ｐチャネル素子を作成する場合には硼
素等を、それぞれ第一半導体領域構成用の層領域10Aの
所定領域部分に注入することで形成することができる。A silicon nitride film 15 is deposited at the time when the solid phase or vapor phase lateral solid phase epitaxial growth is finished, and the LOCOS process described above is applied by using this as an oxidation mask, and the portion 10 corresponding to the first semiconductor region A, Oxidation treatment is performed except for the portions 11 and 12 corresponding to the first and second portions F ₋₁ and F ₋₂ of the two conductive region F.
The first and second conductive portions 11 and 12 adopt a well-known ion implantation or selective diffusion technique. Phosphorus, arsenic or the like is used for forming an n-channel element, and boron or the like is used for forming a p-channel element. Can be formed by injecting into respective predetermined regions of the layer region 10A for forming the first semiconductor region.

この後、第11B図に示されているように、上記のシリ
コン窒化膜15を除去し、a-SiC:Hの堆積チャンバ内で水
素プラズマ処理を行ない、さらに同一チャンバ内でSi
H₄,CH₄,H₂の混合ガスを用いたプラズマCVDにより、a-Si
O_0.8Ｃ_0.2:H膜20Aを500Å程度、成長させる。この膜20A
は将来、第一広ギャップ領域Ｂに相当する領域20を形成
するものである。Thereafter, as shown in FIG. 11B, the silicon nitride film 15 is removed, a hydrogen plasma treatment is performed in the deposition chamber of a-SiC: H, and Si is further treated in the same chamber.
A-Si by plasma CVD using a mixed gas of H ₄ , CH ₄ and H _2.
The O _0.8 C _0.2 : H film 20A is grown to about 500Å. This membrane 20A
Will form a region 20 corresponding to the first wide gap region B in the future.

この構造の上に、SiH₄のプラズマCVDによってa-Si:H
膜30Aを300Å程度の厚味に亙り堆積させ、その後は第10
B図示の工程と同様の工程を適用し、選択的に有機膜マ
スク31を形成して選択エッチングを施し、キャリア捕獲
領域Ｃに相当する領域30を形成する。On top of this structure, a-Si: H is formed by plasma CVD of SiH _4.
The film 30A is deposited to a thickness of about 300Å, then the 10th film is deposited.
By applying the same process as the process shown in B, the organic film mask 31 is selectively formed and selective etching is performed to form the region 30 corresponding to the carrier trapping region C.

次いで有機膜マスク31を除去し、a-Si:H膜30Aとa-Si
_0.8Ｃ_0.2:H膜20Aの表面上に意図しなくとも工程を経る
中に形成される表面酸化膜を稀HF溶液中に浸漬すること
で除去してから、a-SiC:Hの堆積チャンバ内で水素プラ
ズマ処理を行ない、続いて同一チャンバ内でSiH₄,CH₄,H
₂の混合ガスを用いたプラズマCVDにより、a-SiC:H膜40A
を500Å程度、成長させる。Then, the organic film mask 31 is removed, and the a-Si: H film 30A and a-Si
_0.8 C _0.2 : H film The surface oxide film formed on the surface of the film 20A unintentionally during the process is removed by immersing it in a dilute HF solution, and then in the a-SiC: H deposition chamber. Hydrogen plasma treatment in the same chamber, and then SiH ₄ , CH ₄ , H in the same chamber.
_A -SiC: H film 40A by plasma CVD using ₂ gas mixture
Grow about 500Å.

この膜40Aは将来、第二広ギャップ領域Ｄに相当する
領域40を形成するものであるが、上記プラズマCVDの際
に、堆積開始時から終了迄の間にCH₄とSiH₄の量の比を
代え、堆積温度、水素量、湿度により最適な範囲は変化
するものの、例えば当該比（CH₄/SiH₄）を４から０まで
漸次変えて行く。その結果は、第2A図示のようなエネル
ギ・バンド・ダイアグラムを得るものとなる。This film 40A will form a region 40 corresponding to the second wide gap region D in the future. In the above plasma CVD, the ratio of the amounts of CH ₄ and SiH ₄ from the start to the end of the deposition. Instead, although the optimum range changes depending on the deposition temperature, the amount of hydrogen, and the humidity, the ratio (CH ₄ / SiH ₄ ) is gradually changed from 4 to 0, for example. The result is an energy band diagram as shown in Figure 2A.

この膜40Aの上に連続してa-SiC:H膜50Aを堆積すると
第11C図示の構造ができるので、さらにこれに既述した
ような適当なるリソグラフィ工程と金属薄膜形成工程を
適用し、それぞれ引き出し電極71,72,75を形成すると第
11D図に示すように、この実施例の素子の完成となる。By continuously depositing the a-SiC: H film 50A on this film 40A, the structure shown in FIG. 11C can be obtained, and therefore, by applying the appropriate lithography process and metal thin film forming process as described above, When the extraction electrodes 71, 72, 75 are formed,
As shown in FIG. 11D, the device of this example is completed.

この第11図示実施例の素子では、キャリア捕獲領域30
のa-Si:Hと第二広ギャップ領域40との間に形成される障
壁の高さは、正孔に対して上記の成長条件でほぼ0.2〜
0.3eV、電子に対してはほぼ0.1eVとなり、正孔に対して
の障壁高さの方が高く形成されるので、キャリア捕獲領
域30に対し、正孔を注入するモードでの情報記憶の方が
長期間の記憶保持が可能となる。なお、アモルファス・
シリコンに代え、キャリア捕獲領域30をアモルファス・
シリコン・ゲルマニウムによって構成すると、上記の障
壁の高さはいずれも高くなり、正孔、電子のいずれの注
入モードでも、記憶保持時間は格段に長くなる。In the device of the eleventh illustrated embodiment, the carrier trapping region 30
The height of the barrier formed between the a-Si: H and the second wide gap region 40 is about 0.2 to under holes at the above growth conditions.
Since 0.3 eV and almost 0.1 eV for electrons are formed, and the barrier height for holes is formed higher, it is better for information storage in the mode of injecting holes into the carrier trapping region 30. It becomes possible to retain memory for a long time. Amorphous
Instead of silicon, the carrier capture region 30
When it is made of silicon-germanium, the heights of the barriers are high, and the memory retention time is remarkably long in both injection modes of holes and electrons.

キャリア注入に関しさらに言うと、キャリア捕獲領域
30に正孔を注入するには第一導電領域50をp⁺型にするだ
けで良いが、消去のためにキャリア捕獲領域30への電子
の注入も効率良く行なえるようにするには、例えば当該
第一導電領域50をｎ−p⁺−金属電極70の積層構成とする
か、あるいはまたｎ−ｉ−p⁺−金属電極70の積層構成に
すること等が考えられる。More about carrier injection, carrier capture region
To inject holes into 30, it is sufficient to make the first conductive region 50 a p ⁺ type, but in order to efficiently inject electrons into the carrier trapping region 30 for erasing, for example, It is conceivable that the first conductive region 50 has a laminated structure of the n-p ⁺ -metal electrode 70 or a laminated structure of the n-i-p ⁺ -metal electrode 70.

第11E図はこの構成部分を取り上げて図示しており、
ｉ層は上記のように設けても設けなくても良いので、図
面中、符号ｉに括弧を付して示してある。なお、ｎ−p⁺
接合やｎ−ｉ−p⁺接合等は広義のpn接合と一括的に観念
して良く、逆に第５図までの実施例において第一導電領
域Ｅに関して述べたpn接合という語は、このような整流
性の接合関係を全て含むものである。FIG. 11E illustrates and illustrates this component,
Since the i layer may or may not be provided as described above, the symbol i is shown in parentheses in the drawings. Note that n−p ⁺
The junction, the nip ⁺ junction and the like may be collectively considered as the pn junction in a broad sense, and conversely, the term pn junction described in the first conductive region E in the embodiments up to FIG. This includes all rectifying bonding relationships.

また、この第11E図示の半導体記憶素子をｎチャネル
電界効果トランジスタとしても用い、導電領域12をドレ
イン領域として利用する場合には、当該ドレイン領域12
を正にバイアスしたとき、僅かではあるが当該ドレイン
領域12からキャリア捕獲領域30に対して電子の注入が起
こり、情報が毀損されるおそれもある。When the semiconductor memory device shown in the 11E is also used as an n-channel field effect transistor and the conductive region 12 is used as the drain region, the drain region 12
When is positively biased, electrons may be injected from the drain region 12 to the carrier trapping region 30 to a slight extent, and information may be damaged.

そこで、これを回避するには、これも先に述べたと同
様に、第11E図中に仮想線30Eで示す通り、キャリア捕獲
領域30に対して平面投影的にドレイン領域12が重ならな
いようにするか、ないしは面内方向に互いにずらしてオ
フ・セット構造とすれば良い。また、電子の蓄積を長期
間行なうためには、第一、第二の広ギャップ領域20,40
に共にa-SiN:Hを用いるのも良い。Therefore, in order to avoid this, similarly to the above, as shown by the phantom line 30E in FIG. 11E, the drain region 12 does not overlap the carrier trapping region 30 in a plane projection. Or, they may be offset from each other in the in-plane direction to form an off-set structure. In addition, in order to accumulate electrons for a long time, the first and second wide gap regions 20, 40
It is also good to use a-SiN: H for both.

第11D図と同様な記憶構造部分を有する半導体記憶素
子は、第一の半導体領域10をアモルファス・シリコンで
構成する場合にも構築可能である。第12図はそのような
場合の実施例を示しており、基板１の上にはまず、第三
広ギャップ領域を形成する層領域130内に埋め込まれた
格好に下部電極ないし第三導電領域100が形成されてお
り、これにはCr,Ni,Ta等の薄膜を用いることができる。A semiconductor memory element having a memory structure similar to that shown in FIG. 11D can be constructed even when the first semiconductor region 10 is made of amorphous silicon. FIG. 12 shows an embodiment in such a case. First, on the substrate 1, first, the lower electrode or the third conductive region 100 is preferably embedded in the layer region 130 forming the third wide gap region. Is formed, and a thin film of Cr, Ni, Ta or the like can be used for this.

第三広ギャップ領域130の上に形成される第一半導体
領域10は、アモルファス・シリコンとかアモルファス・
シリコン・ゲルマニウム等で構成することができる。The first semiconductor region 10 formed on the third wide gap region 130 is made of amorphous silicon or amorphous.
It can be made of silicon, germanium, or the like.

また、当該第一半導体領域10を構成する層領域10Aの
上に形成される層領域11d,12dとしては、ｎチャネル素
子を作成する場合には燐等の不純物を、ｐチャネル素子
を作成する場合には硼素等の不純物を添加したアモルフ
ァス・シリコンとかアモルファス・シリコン・ゲルマニ
ウム等で構成することができる。導電電極71,72は、そ
れぞれ本半導体記憶素子に含まれる電界効果トランジス
タ構造のソース、ドレインの引き出し電極としても機能
するが、特に積層関係にある三つの層（10A-11d-71）が
ソースとなる第二導電領域の第一部分を構成し、これら
とは面内方向に対向する三つの層（10A-12d-72）が第二
部分を構成する。さらにその上の積層構造に関しては既
述した第11図示素子のそれと同様である。Further, as the layer regions 11d and 12d formed on the layer region 10A forming the first semiconductor region 10, impurities such as phosphorus are used in the case of forming an n-channel element, and phosphorus is used in the case of forming a p-channel element. Can be made of amorphous silicon doped with impurities such as boron or amorphous silicon germanium. The conductive electrodes 71 and 72 also function as the extraction electrodes of the source and drain of the field effect transistor structure included in the semiconductor memory element, respectively, but the three layers (10A-11d-71) in the stacked relationship serve as the source. Of the second conductive region, and three layers (10A-12d-72) opposed to these in the in-plane direction form the second portion. Further, the laminated structure thereabove is the same as that of the eleventh illustrated element described above.

ところで、これまで述べたきたいずれの実施例におい
ても、本発明に従う一つの態様として、第一、第二の広
ギャップ領域Ｂ（20）,D（40）を半導体材料で構成する
と、従来の不揮発性メモリ素子に比し、書込み、消去速
度を極めて速めることが可能になるが、その代わりに、
室温環境下での数年以上にも及ぶ記憶保持能力は犠牲に
なる。By the way, in any of the above-described embodiments, when one of the first and second wide gap regions B (20) and D (40) is made of a semiconductor material, the conventional non-volatile material can be used. Write / erase speed can be extremely increased as compared with a non-volatile memory element, but instead,
The ability to retain memory for several years in a room temperature environment is sacrificed.

もちろんこのこと自体は、本発明の目的からして何等
問題ではなく、既存のDRAM素子に既に小型化の限界が見
え始めていることを考えると、本発明素子の有用性は当
然、明らかではあるが、上記のように第一、第二の広ギ
ャップ領域Ｂ（20）,D（40）を半導体材料で構成した本
発明実施例素子では現に、これを実際に稼動させるため
に周辺回路にいわゆる記憶内容の再生機能（リフレッシ
ュ機能）を与える必要があることもまた事実である。す
なわち、素子の材料や寸法、バイアス等の種々のパラメ
ータにより決められる一定期間ごとに１ビットづつ、な
いしは１ワードづつ、その記憶内容を読出し、それと同
一の情報を再び書込む必要がある。Of course, this is not a problem for the purpose of the present invention, and considering that the limit of miniaturization has already begun to be seen in the existing DRAM device, the usefulness of the device of the present invention is obviously clear. In the element of the embodiment of the present invention in which the first and second wide gap regions B (20) and D (40) are made of the semiconductor material as described above, the so-called memory is actually stored in the peripheral circuit in order to actually operate them. It is also true that it is necessary to provide a content playback function (refresh function). That is, it is necessary to read the stored contents bit by bit or word by word at fixed intervals determined by various parameters such as the material and size of the element and bias, and write the same information again.

そこで、この要請を簡単に満たすような回路例を考え
ると、それは例えば第13A,B図示のようなアレイ構成と
なる。Therefore, considering a circuit example that can easily satisfy this requirement, it has an array configuration as shown in, for example, 13A and 13B.

この第13図に用いている本発明半導体記憶素子は第９
図示実施例のものを想定しているが、第13A図示の回路
はいわゆるワード一括消去に適したもの、第13B図示の
ものはビット消去に適したものである。ここでは便宜の
ため、キャリア捕獲領域30に電子を注入するモードを消
去モードとして置く。The semiconductor memory device of the present invention used in FIG.
The circuit shown in FIG. 13A is suitable for so-called batch erasing, and the circuit shown in 13B is suitable for bit erasing. Here, for convenience, the mode of injecting electrons into the carrier trapping region 30 is set as the erase mode.

第13A図示の回路での消去動作は、各素子の電位制御
領域に接続した電極76を連ねるワード線Wiを所定の値以
上の高レベルにし、第一導電領域Ｅに相当する領域に接
続した電極75を連ねる消去線WiEを所定の値以下の低レ
ベルにすることで、当該消去線WiEに継がる素子を一括
消去できる。以下、高レベル、低レベルとは、それぞれ
に関しての所定の値を越えているもの、下回っているも
のの表記とし、単に高レベル、低レベルと呼ぶものとす
るが、上記においてワード線Wi₊₁が低レベルならば、こ
れに継がっている素子は消去されない。The erasing operation in the circuit shown in FIG. 13A is performed by setting the word line Wi connecting the electrodes 76 connected to the potential control region of each element to a high level higher than a predetermined value and connecting the electrodes connected to the region corresponding to the first conductive region E. By setting the erase line WiE connecting 75 to a low level equal to or lower than a predetermined value, the elements connected to the erase line WiE can be collectively erased. Hereinafter, the high level and the low level are referred to as those that exceed or fall below a predetermined value for each, and are simply referred to as the high level and the low level, but in the above, the word line Wi ₊₁ is At the low level, the elements that follow it are not erased.

ビット線Biとワード線Wiとが交差する番地の素子に情
報の書込みを行ないたい場合には、ビット線Biの各々に
対応するビット線Bi′を高レベルにし、ワード線Wiを低
レベルにして、他の番地の素子のビット線Bk′（ｋ≠
ｉ）は低レベルに、またワード線Wj′（Ｊ≠ｉ）を高レ
ベルにする。さらに、当該他の番地の素子に関するビッ
ト線Bk（ｋ≠ｉ）は低レベルとするので、それらにおい
ての領域11への電子の引き出しは生じない。To write information to the element at the address where the bit line Bi and the word line Wi intersect, set the bit line Bi ′ corresponding to each bit line Bi to the high level and the word line Wi to the low level. , Bit lines Bk ′ (k ≠
i) is set to the low level, and the word line Wj '(J ≠ i) is set to the high level. Further, since the bit line Bk (k ≠ i) relating to the element at the other address is set to the low level, no electron is drawn to the region 11 in them.

これに対し、第13B図示のアレイ構成の場合には、消
去は同一のワード線に関してもビットごとに行なうこと
ができる。つまり、BiE線が低レベルであってワード線W
iが高レベルである場合、それらの交点にある番地の素
子のみにおいてキャリア捕獲領域30への電子の注入によ
る消去が生じ、他のBiE線を高レベル、ワード線Wiを低
レベルとして置けば、それら他の番地の素子では消去動
作が生じない。書込みついては第13A図に即して説明し
たと同様である。On the other hand, in the case of the array configuration shown in FIG. 13B, erasing can be performed bit by bit even on the same word line. That is, the BiE line is at the low level and the word line W
When i is at a high level, erasing by injection of electrons into the carrier trapping region 30 occurs only in the element at the address at the intersection, and if other BiE lines are set at a high level and the word line Wi is set at a low level, The erase operation does not occur in the elements at those other addresses. Writing is similar to that described with reference to FIG. 13A.

以上、本発明の各実施例につき詳記したが、なお、第
一半導体領域、第一、第二、第三広ギャップ領域等、各
層領域は実際に100Å程度での形成も十分に考慮できる
ので、従来のDRAM素子構造では到底不能であった超微細
化も、本発明では現実的なものにすることができる。Although the respective embodiments of the present invention have been described in detail above, the first semiconductor region, the first, the second, the third wide gap region, etc., since each layer region can actually be sufficiently formed to be about 100 Å, it is possible to sufficiently consider the formation. The ultra-miniaturization, which was impossible in the conventional DRAM device structure, can be realized in the present invention.

［効果］ 本発明によれば、すでに小型化の限界が見えてきた従
来のDRAM素子に代え、そのように超微細化の要求にも良
く応えることができ、高速で電気的な情報の書込みない
し消去、あるいは書替えが可能な半導体記憶素子を提供
することができる。この結果、本素子を始め、本素子を
含む周辺回路の構成の簡易化、低電圧化を果たすことが
できる。[Effects] According to the present invention, instead of the conventional DRAM element, which has already reached the limit of miniaturization, it is possible to well meet such a demand for ultra-miniaturization, and to write electrical information at high speed. An erasable or rewritable semiconductor memory element can be provided. As a result, it is possible to simplify the configuration of the peripheral circuit including the present element and lower the voltage, including the present element.

また、本発明の半導体記憶素子は、本質的には不揮発
性メモリの構造要素をも含むから、各層領域に用いる材
質、組成その他種々のパラメータの研究により、本発明
の趣旨を脱却しない範囲でも、より一層の記憶内容保持
期間の延長が期待でき、当然、EEPROMとしての使用可能
性をも提供する。したがってまた、本発明は、将来的に
DRAMもEEPROMも、少なくとも素子構造として区別のない
時代の到来が望まれているこの種の産業界に対し、基本
的な原理思想と原理構造を与える上でも大いに役立つも
のである。Further, the semiconductor memory element of the present invention essentially includes a structural element of a non-volatile memory, and therefore, the range of not departing from the gist of the present invention by studying the material used for each layer region, composition and various other parameters, The storage content retention period can be expected to be further extended, and naturally, the possibility of use as an EEPROM is also provided. Therefore, the present invention also has
Both DRAM and EEPROM are very useful in giving a basic principle idea and a principle structure to this kind of industry, which is expected to arrive at an era when there is no distinction in the element structure.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の半導体記憶素子における物的ないし幾
何的構造部分の基本的構成例の概略構成図， 第２図は本発明の半導体記憶素子に採用可能な要部エネ
ルギ・バンド・ダイアグラムの第一、第二例の説明図， 第３図は本発明の半導体記憶素子に採用可能な他の要部
エネルギ・バンド・ダイアグラムを示す第三、第四の例
の説明図， 第４図は本発明の半導体記憶素子に採用可能なさらに他
の要部エネルギ・バンド・ダイアグラムの第五、第六例
の説明図， 第５図は本発明の半導体記憶素子に採用可能なまた別の
要部エネルギ・バンド・ダイアグラムの第七、第八例の
説明図， 第６図は第１図示実施例に改変を加えた本発明実施例の
断面構造に関する説明図， 第７図は本発明半導体記憶素子の他の実施例における断
面構造例の説明図， 第８図は本発明半導体記憶素子のさらに他の実施例の断
面構造に関する説明図， 第９図は本発明半導体記憶素子の具体的な一作成例の説
明図， 第10図は本発明半導体記憶素子の他の作成例を伴う説明
図， 第11図は本発明半導体記憶素子のさらに他の作成例の説
明図， 第12図は第11図示の本発明半導体記憶素子の作成例に改
変を及ぼして得た実施例素子の概略構成図， 第13図は本発明半導体記憶素子をアレイ状に組んだ回路
例の説明図， である。 図中、１は素子全体の物理的支持基板となる基板、A,10
は第一半導体領域、B,20は第一の広ギャップ領域、C,30
はキャリア捕獲領域、D,40は第二の広ギャップ領域、E,
50は第一導電領域、Ｆは第二導電領域、F_-1,11は第二導
電領域の第一部分、F_-2,12は第二導電領域の第二部分、
G,52は電位制御領域、I,130は第三の広ギャップ領域、
J,110は第三の導電領域、Ｋはしきい値可変電界効果ト
ランジスタ構造部分、CBは伝導帯端、VBは価電子帯端、
である。FIG. 1 is a schematic configuration diagram of a basic configuration example of a physical or geometrical structure portion in a semiconductor memory element of the present invention, and FIG. 2 is an essential energy band diagram that can be adopted in the semiconductor memory element of the present invention. Explanatory diagrams of the first and second examples, FIG. 3 is an explanatory diagram of third and fourth examples showing energy band diagrams of other essential parts which can be adopted in the semiconductor memory device of the present invention, and FIG. Explanatory diagrams of fifth and sixth examples of yet another essential energy band diagram applicable to the semiconductor memory device of the present invention, and FIG. 5 are other essential parts applicable to the semiconductor memory device of the present invention. Explanatory views of seventh and eighth examples of energy band diagram, FIG. 6 is an explanatory view of a sectional structure of an embodiment of the present invention which is a modification of the first illustrated embodiment, and FIG. 7 is a semiconductor memory device of the present invention. Explanatory drawing of the cross-sectional structure example in the other Example of this, FIG. 8 is an explanatory view of a sectional structure of still another embodiment of the semiconductor memory device of the present invention, FIG. 9 is an explanatory view of a concrete example of making the semiconductor memory device of the present invention, and FIG. 10 is a semiconductor memory device of the present invention. 11 is an explanatory view of another example of making the semiconductor memory element of the present invention, and FIG. 12 shows a modification of the example of making the semiconductor memory element of the present invention shown in FIG. FIG. 13 is a schematic configuration diagram of the obtained embodiment element, and FIG. 13 is an explanatory diagram of an example of a circuit in which the semiconductor memory elements of the present invention are assembled in an array. In the figure, 1 is a substrate that serves as a physical support substrate for the entire device, A and 10
Is the first semiconductor region, B, 20 is the first wide gap region, C, 30
Is the carrier trapping region, D, 40 is the second wide gap region, E,
50 is the first conductive region, F is the second conductive region, F _-1 , 11 is the first part of the second conductive region, F _-2 , 12 is the second part of the second conductive region,
G, 52 is the potential control region, I, 130 is the third wide gap region,
J and 110 are third conductive regions, K is a variable threshold field effect transistor structure portion, CB is a conduction band edge, VB is a valence band edge,
Is.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI technical display location H01L 29/792

Claims (47)

【特許請求の範囲】[Claims] 【請求項１】第一の半導体領域とキャリア捕獲領域との
間に挟まれ、エネルギ・バンド・ダイアグラム上で該キ
ャリア捕獲領域のバンド・ギャップ以上となるバンド・
ギャップ部分を少なくとも一部に有する第一の広ギャッ
プ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第二の広ギャップ領域は半導体領域であって、該第
二広ギャップ半導体領域の伝導帯端は上記キャリア捕獲
領域に近付くに従ってエネルギ・レベルが高まる勾配を
持ち、価電子帯端は該キャリア捕獲領域に近付くに従っ
てエネルギ・レベルが低下する勾配を持つと共に； 該第二広ギャップ半導体領域の上記伝導帯端の上記勾配
は、上記キャリア捕獲領域に対し上記第一の導電領域を
相対的に負にバイアスしたときに傾きが緩やかになる方
向に変化することで該第一導電領域の側から該キャリア
捕獲領域に対しバンド内伝導で電子を注入し得る傾きで
あり； 該第二広ギャップ半導体領域の上記価電子帯端の上記勾
配は、上記キャリア捕獲領域に対し上記第一の導電領域
を相対的に正にバイアスしたときに傾きが緩やかになる
方向に変化することで該第一導電領域の側から該キャリ
ア捕獲領域に対しバンド内伝導で正孔を注入し得る傾き
であること； を特徴とする半導体記憶素子。1. A band sandwiched between a first semiconductor region and a carrier trapping region and having a band gap equal to or larger than a band gap of the carrier trapping region on an energy band diagram.
A first wide gap region having a gap portion in at least a part; and a band gap of the carrier trap region on the energy band diagram, which is sandwiched between the carrier trap region and the first conductive region. And a second wide gap region having a band gap portion in at least a part thereof; the second wide gap region is a semiconductor region, and the conduction band edge of the second wide gap semiconductor region is the carrier. The energy level has a gradient that increases as it approaches the trapping region, and the valence band edge has a gradient that the energy level decreases as it approaches the carrier trapping region; and that of the conduction band edge of the second wide-gap semiconductor region. The gradient is a direction in which the gradient becomes gentle when the first conductive region is relatively negatively biased with respect to the carrier trapping region. The inclination is such that electrons can be injected by in-band conduction from the side of the first conductive region to the carrier trapping region by changing; the slope of the valence band edge of the second wide gap semiconductor region is When the first conductive region is biased relatively positive with respect to the carrier trapping region, the inclination is changed so that the band can be conducted from the side of the first conductive region to the carrier trapping region. A semiconductor memory device having a slope capable of injecting holes. 【請求項２】上記第一の導電領域は、厚味方向または面
内方向に形成された整流性接合を含む請求項１に記載の
半導体記憶素子。2. The semiconductor memory device according to claim 1, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項３】上記第一の導電領域とは電位的に分離され
た状態で形成され、上記キャリア捕獲領域の電位を制御
する電位制御領域を有する請求項１または２に記載の半
導体記憶素子。3. The semiconductor memory device according to claim 1, further comprising a potential control region formed to be electrically separated from the first conductive region and controlling a potential of the carrier trapping region. 【請求項４】上記第一の広ギャップ領域と上記第一の半
導体領域の一方または双方に接するか、あるいは該第一
の半導体領域に接しながら上記キャリア捕獲領域に対向
する第二の導電領域を有する請求項1,2または３に記載
の半導体記憶素子。4. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region or which is in contact with the first semiconductor region and faces the carrier trapping region. 4. The semiconductor memory element according to claim 1, 2 or 3. 【請求項５】上記第一の半導体領域と上記第一の広ギャ
ップ領域とが接している側とは対向する側において該第
一の半導体領域に接する第三の広ギャップ領域と、該第
一半導体領域とは対向する側で該第三の広ギャップ領域
に接して設けられた第三の導電領域とを有する請求項1,
2,3または４に記載の半導体記憶素子。5. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other; A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region,
2. The semiconductor memory device described in 2, 3, or 4. 【請求項６】第二の導電領域は互いに分離された第一部
分と第二部分とを有し、該第一、第二部分のいずれか一
方をソース、他方をドレインとし、上記第三導電領域を
ゲートとする電界効果トランジスタ構造を含む請求項５
に記載の半導体記憶素子。6. The third conductive region, wherein the second conductive region has a first portion and a second portion which are separated from each other, and one of the first and second portions is a source and the other is a drain. 6. A field effect transistor structure having a gate as a gate.
The semiconductor memory device according to 1. 【請求項７】第一の半導体領域とキャリア捕獲領域との
間に挟まれ、エネルギ・バンド・ダイアグラム上で該キ
ャリア捕獲領域のバンド・ギャップ以上となるバンド・
ギャップ部分を少なくとも一部に有する第一の広ギャッ
プ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域
と； 上記第一の広ギャップ領域と上記第一の半導体領域の一
方または双方に接するか、あるいは該第一の半導体領域
に接しながら上記キャリア捕獲領域に対向する第二の導
電領域とを有し； 上記第一の広ギャップ領域は半導体領域であり、該第一
広ギャップ半導体領域の伝導帯端は上記キャリア捕獲領
域に近付くに従ってエネルギ・レベルが高まる勾配を持
ち、価電子帯端は該キャリア捕獲領域に近付くに従って
エネルギ・レベルが低下する勾配を持つと共に； 該第一広ギャップ半導体領域の上記伝導帯端の上記勾配
は、上記キャリア捕獲領域に対し上記第一の半導体領域
または上記第二の導電領域を相対的に負にバイアスした
ときに傾きが緩やかになる方向に変化することで該第一
半導体領域または該第二の導電領域の側から該キャリア
捕獲領域に対しバンド内伝導で電子を注入し得る傾きで
あり； 該第一広ギャップ半導体領域の上記価電子帯端の上記勾
配は、上記キャリア捕獲領域に対し上記第二の導電領域
または上記第一の半導体領域を相対的に正にバイアスし
たときに傾きが緩やかになる方向に変化することで該第
二の導電領域または該第一半導体領域の側から該キャリ
ア捕獲領域に対しバンド内伝導で正孔を注入し得る傾き
であること； を特徴とする半導体記憶素子。7. A band sandwiched between the first semiconductor region and the carrier trapping region and having a band gap equal to or larger than the band gap of the carrier trapping region on the energy band diagram.
A first wide gap region having a gap portion in at least a part; and a band gap of the carrier trap region on the energy band diagram, which is sandwiched between the carrier trap region and the first conductive region. A second wide gap region having a band gap portion in at least a part thereof, which is in contact with one or both of the first wide gap region and the first semiconductor region, or in contact with the first semiconductor region. While having a second conductive region facing the carrier trapping region; the first wide gap region is a semiconductor region, and the conduction band edge of the first wide gap semiconductor region approaches the carrier trapping region. If the energy level has a gradient that increases and the valence band edge has a gradient that the energy level decreases as it approaches the carrier trapping region. The slope of the conduction band edge of the first wide-gap semiconductor region has a slope when the first semiconductor region or the second conductive region is negatively biased relative to the carrier trapping region. The inclination is such that electrons can be injected by in-band conduction from the side of the first semiconductor region or the second conductive region into the carrier trapping region by changing in a direction that becomes gentle; the first wide-gap semiconductor region The gradient of the valence band edge of is changed so that the inclination becomes gentle when the second conductive region or the first semiconductor region is relatively positively biased with respect to the carrier trapping region. And a slope capable of injecting holes by intra-band conduction from the side of the second conductive region or the first semiconductor region to the carrier trapping region. 【請求項８】上記第一の導電領域は、厚味方向または面
内方向に形成された整流性接合を含む請求項７に記載の
半導体記憶素子。8. The semiconductor memory device according to claim 7, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項９】上記第一の導電領域とは電位的に分離され
た状態で形成され、上記キャリア捕獲領域の電位を制御
する電位制御領域を有する請求項７または８に記載の半
導体記憶素子。9. The semiconductor memory device according to claim 7, further comprising a potential control region which is formed in a state of being electrically separated from the first conductive region and which controls a potential of the carrier trapping region. 【請求項１０】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において該
第一の半導体領域に接する第三の広ギャップ領域と、該
第一半導体領域とは対向する側で該第三の広ギャップ領
域に接して設けられた第三の導電領域とを有する請求項
7,8または９に記載の半導体記憶素子。10. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other, and A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region.
7. The semiconductor memory element described in 7, 8 or 9. 【請求項１１】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
10に記載の半導体記憶素子。11. A second conductive region having a first portion and a second portion separated from each other, one of the first and second portions being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
10. The semiconductor memory element according to 10. 【請求項１２】第一の半導体領域とキャリア捕獲領域と
の間に挟まれ、エネルギ・バンド・ダイアグラム上で該
キャリア捕獲領域のバンド・ギャップ以上となるバンド
・ギャップ部分を少なくとも一部に有する第一の広ギャ
ップ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第一の広ギャップ領域は半導体領域であり、該第一
広ギャップ半導体領域の伝導帯端は上記キャリア捕獲領
域に近付くに従ってエネルギ・レベルが高まる勾配を持
ち； かつ、上記第二の広ギャップ領域も半導体領域であり、
該第二広ギャップ半導体領域の伝導帯端は上記キャリア
捕獲領域から離れるに従ってエネルギ・レベルが高まる
勾配を持つと共に； 上記第一広ギャップ半導体領域の上記伝導帯端の上記勾
配は、上記キャリア捕獲領域に対し該第一の半導体領域
を相対的に負にバイアスしたときに傾きが緩やかになる
方向に変化することで該第一半導体領域の側から該キャ
リア捕獲領域に対しバンド内伝導で電子を注入し得る傾
きであり； 上記第二広ギャップ半導体領域の上記勾配は、上記キャ
リア捕獲領域に対し上記第一の導電領域を相対的に正に
バイアスしたときに傾きが緩やかになる方向に変化する
ことで該キャリア捕獲領域から該第一の導電領域に対し
バンド内伝導で電子を引き出し得る傾きであること； を特徴とする半導体記憶素子。12. A first semiconductor region and a carrier trapping region sandwiched between the first semiconductor region and the carrier trapping region, and at least a part of which has a band gap portion which is equal to or larger than a band gap of the carrier trapping region on an energy band diagram. One wide gap region; at least part of a band gap portion sandwiched between the carrier trapping region and the first conductive region and having a band gap of the carrier trapping region or more on the energy band diagram A first wide gap region is a semiconductor region, and a conduction band edge of the first wide gap semiconductor region increases in energy level as it approaches the carrier trapping region. And the second wide gap region is also a semiconductor region,
The conduction band edge of the second wide gap semiconductor region has a gradient of increasing energy level with increasing distance from the carrier trapping region; and the gradient of the conduction band edge of the first wide gap semiconductor region is the carrier trapping region. On the other hand, when the first semiconductor region is relatively negatively biased, the inclination is changed to be gentle, so that electrons are injected from the first semiconductor region side to the carrier trapping region by in-band conduction. The slope of the second wide-gap semiconductor region changes in a direction in which the slope becomes gentle when the first conductive region is relatively positively biased with respect to the carrier trapping region. And a slope at which electrons can be extracted from the carrier trapping region to the first conductive region by in-band conduction. 【請求項１３】上記第一の導電領域は、厚味方向または
面内方向に形成された整流性接合を含む請求項12に記載
の半導体記憶素子。13. The semiconductor memory device according to claim 12, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項１４】上記第一の導電領域とは電位的に分離さ
れた状態で形成され、上記キャリア捕獲領域の電位を制
御する電位制御領域を有する請求項12または13に記載の
半導体記憶素子。14. The semiconductor memory element according to claim 12, further comprising a potential control region formed to be electrically separated from the first conductive region and controlling a potential of the carrier trapping region. 【請求項１５】上記第一の広ギャップ領域と上記第一の
半導体領域の一方または双方に接するか、あるいは該第
一の半導体領域に接しながら上記キャリア捕獲領域に対
向する第二の導電領域を有する請求項12,13または14に
記載の半導体記憶素子。15. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region, or which is in contact with the first semiconductor region and faces the carrier trapping region. 15. The semiconductor memory element according to claim 12, 13 or 14. 【請求項１６】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において該
第一の半導体領域に接する第三の広ギャップ領域と、該
第一半導体領域とは対向する側で該第三の広ギャップ領
域に接して設けられた第三の導電領域とを有する請求項
12,13,14または15に記載の半導体記憶素子。16. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other; A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region.
12. The semiconductor memory device described in 12, 13, 14 or 15. 【請求項１７】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
16に記載の半導体記憶素子。17. A second conductive region having a first portion and a second portion separated from each other, one of the first and second portions being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
16. The semiconductor memory device described in 16. 【請求項１８】第一の半導体領域とキャリア捕獲領域と
の間に挟まれ、エネルギ・バンド・ダイアグラム上で該
キャリア捕獲領域のバンド・ギャップ以上となるバンド
・ギャップ部分を少なくとも一部に有する第一の広ギャ
ップ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第一の広ギャップ領域は半導体領域であって、該第
一広ギャップ半導体領域の価電子帯端は上記キャリア捕
獲領域に近付くに従ってエネルギ・レベルが低下する勾
配を持ち； かつ、上記第二の広ギャップ領域も半導体領域であっ
て、該第二広ギャップ半導体領域の価電子帯端は上記キ
ャリア捕獲領域から離れるに従ってエネルギ・レベルが
低下する勾配を持つと共に； 上記第一広ギャップ半導体領域の上記価電子帯端の上記
勾配は、上記キャリア捕獲領域に対し該第一の半導体領
域を相対的に正にバイアスしたときに傾きが緩やかにな
る方向に変化することで該第一半導体領域の側から該キ
ャリア捕獲領域に対しバンド内伝導で正孔を注入し得る
傾きであり； 上記第二広ギャップ半導体領域の上記価電子帯端の上記
勾配は、上記キャリア捕獲領域に対し上記第一の導電領
域を相対的に負にバイアスしたときに傾きが緩やかにな
る方向に変化することで該キャリア捕獲領域から該第一
の導電領域に対しバンド内伝導で正孔を引き出し得る傾
きであること； を特徴とする半導体記憶素子。18. A band gap portion which is sandwiched between a first semiconductor region and a carrier trapping region and has a band gap portion which is equal to or larger than a band gap of the carrier trapping region on an energy band diagram in at least a part thereof. One wide gap region; at least part of a band gap portion sandwiched between the carrier trapping region and the first conductive region and having a band gap of the carrier trapping region or more on the energy band diagram A first wide gap region is a semiconductor region, and a valence band edge of the first wide gap semiconductor region is closer to the carrier trapping region in energy level. The second wide gap region is also a semiconductor region, and the valence electrons of the second wide gap semiconductor region are The edge has a slope with decreasing energy level away from the carrier trapping region; and the slope of the valence band edge of the first wide gap semiconductor region is relative to the carrier trapping region to the first semiconductor region. Is a gradient that allows holes to be injected by in-band conduction from the first semiconductor region side to the carrier trapping region by changing in a direction in which the slope becomes gentle when is relatively positively biased; The slope of the valence band edge of the second wide gap semiconductor region changes in a direction in which the slope becomes gentle when the first conductive region is relatively negatively biased with respect to the carrier trapping region. A semiconductor memory device having a slope capable of extracting holes from the carrier trapping region to the first conductive region by in-band conduction. 【請求項１９】上記第一の導電領域は、厚味方向または
面内方向に形成された整流性接合を含む請求項18に記載
の半導体記憶素子。19. The semiconductor memory device according to claim 18, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項２０】上記第一の導電領域とは電位的に分離さ
れた状態で形成され、上記キャリア捕獲領域の電位を制
御する電位制御領域を有する請求項18または19に記載の
半導体記憶素子。20. The semiconductor memory device according to claim 18, further comprising a potential control region formed to be electrically separated from the first conductive region and controlling a potential of the carrier trapping region. 【請求項２１】上記第一の広ギャップ領域と上記第一の
半導体領域の一方または双方に接するか、あるいは該第
一の半導体領域に接しながら上記キャリア捕獲領域に対
向する第二の導電領域を有する請求項18,19または20に
記載の半導体記憶素子。21. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region or which is in contact with the first semiconductor region and faces the carrier trapping region. 21. The semiconductor memory element according to claim 18, 19, or 20. 【請求項２２】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において該
第一の半導体領域に接する第三の広ギャップ領域と、該
第一半導体領域とは対向する側で該第三の広ギャップ領
域に接して設けられた第三の導電領域とを有する請求項
18,19,20または21に記載の半導体記憶素子。22. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other; A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region.
18. The semiconductor memory device described in 18, 19, 20 or 21. 【請求項２３】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
22に記載の半導体記憶素子。23. The second conductive region has a first portion and a second portion which are separated from each other, one of the first and second portions being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
22. The semiconductor memory element according to 22. 【請求項２４】第一の半導体領域とキャリア捕獲領域と
の間に挟まれ、エネルギ・バンド・ダイアグラム上で該
キャリア捕獲領域のバンド・ギャップ以上となるバンド
・ギャップ部分を少なくとも一部に有する第一の広ギャ
ップ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第一の広ギャップ領域は半導体領域であって、該第
一広ギャップ半導体領域の伝導帯端は上記キャリア捕獲
領域に近付くに従ってエネルギ・レベルが低下する勾配
を持ち； かつ、上記第二の広ギャップ領域も半導体領域であっ
て、該第二広ギャップ半導体領域の伝導帯端は上記キャ
リア捕獲領域から離れるに従ってエネルギ・レベルが低
下する勾配を持つと共に； 上記第二広ギャップ半導体領域の上記伝導帯端の上記勾
配は、上記キャリア捕獲領域に対し上記第一の導電領域
を相対的に負にバイアスしたときに傾きが緩やかになる
方向に変化することで該第一導電領域の側から該キャリ
ア捕獲領域に対しバンド内伝導で電子を注入し得る傾き
であり； 上記第一広ギャップ半導体領域の上記伝導帯端の上記勾
配は、上記キャリア捕獲領域に対し該第一の半導体領域
を相対的に正にバイアスしたときに傾きが緩やかになる
方向に変化することで該キャリア捕獲領域から該第一半
導体領域に対しバンド内伝導で電子を引き出し得る傾き
であること； を特徴とする半導体記憶素子。24. A band gap portion which is sandwiched between a first semiconductor region and a carrier trap region and has a band gap portion which is equal to or larger than a band gap of the carrier trap region on an energy band diagram in at least a part thereof. One wide gap region; at least part of a band gap portion sandwiched between the carrier trapping region and the first conductive region and having a band gap of the carrier trapping region or more on the energy band diagram A first wide gap region is a semiconductor region, and a conduction band edge of the first wide gap semiconductor region has an energy level nearer to the carrier trapping region. The second wide gap region is also a semiconductor region, and the conduction band edge of the second wide gap semiconductor region is And a gradient of the conduction band edge of the second wide gap semiconductor region relative to the carrier trapping region relative to the first conductive region. The inclination is such that when negatively biased, the inclination changes so as to be gentle so that electrons can be injected from the first conductive region side to the carrier trapping region by in-band conduction. The slope of the conduction band edge of the semiconductor region changes from the carrier trapping region by changing in a direction in which the slope becomes gentle when the first semiconductor region is relatively positively biased with respect to the carrier trapping region. A semiconductor memory device having an inclination such that electrons can be extracted by in-band conduction with respect to the first semiconductor region. 【請求項２５】上記第一の導電領域は、厚味方向または
面内方向に形成された整流性接合を含む請求項24に記載
の半導体記憶素子。25. The semiconductor memory device according to claim 24, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項２６】上記第一の導電領域とは電位的に分離さ
れた状態で形成され、上記キャリア捕獲領域の電位を制
御する電位制御領域を有する請求項24または25に記載の
半導体記憶素子。26. The semiconductor memory device according to claim 24, further comprising a potential control region which is formed in a state of being electrically separated from the first conductive region and which controls a potential of the carrier trapping region. 【請求項２７】上記第一の広ギャップ領域と上記第一の
半導体領域の一方または双方に接するか、あるいは該第
一の半導体領域に接しながら上記キャリア捕獲領域に対
向する第二の導電領域を有する請求項24,25または26に
記載の半導体記憶素子。27. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region, or which is in contact with the first semiconductor region and faces the carrier trapping region. 27. The semiconductor memory element according to claim 24, 25, or 26. 【請求項２８】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において該
第一の半導体領域に接する第三の広ギャップ領域と、該
第一半導体領域とは対向する側で該第三の広ギャップ領
域に接して設けられた第三の導電領域とを有する請求項
24,25,26または27に記載の半導体記憶素子。28. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other; A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region.
24. The semiconductor memory device described in 24, 25, 26 or 27. 【請求項２９】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
28に記載の半導体記憶素子。29. The second conductive region has a first part and a second part which are separated from each other, one of the first and second parts being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
28. The semiconductor storage element according to 28. 【請求項３０】第一の半導体領域とキャリア捕獲領域と
の間に挟まれ、エネルギ・バンド・ダイアグラム上で該
キャリア捕獲領域のバンド・ギャップ以上となるバンド
・ギャップ部分を少なくとも一部に有する第一の広ギャ
ップ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第一の広ギャップ領域は半導体領域であって、該第
一広ギャップ半導体領域の価電子帯端は上記キャリア捕
獲領域に近付くに従ってエネルギ・レベルが高まる勾配
を持ち； かつ、上記第二の広ギャップ領域も半導体領域であっ
て、該第二広ギャップ半導体領域の価電子帯端は上記キ
ャリア捕獲領域から離れるに従ってエネルギ・レベルが
高まる勾配を持つと共に； 上記第二広ギャップ半導体領域の上記価電子帯端の上記
勾配は、上記キャリア捕獲領域に対し上記第一の導電領
域を相対的に正にバイアスしたときに傾きが緩やかにな
る方向に変化することで該第一導電領域の側から該キャ
リア捕獲領域に対しバンド内伝導で正孔を注入し得る傾
きであり； 上記第一広ギャップ半導体領域の上記価電子帯端の上記
勾配は、上記キャリア捕獲領域に対し該第一の半導体領
域を相対的に負にバイアスしたときに傾きが緩やかにな
る方向に変化することで該キャリア捕獲領域から該第一
半導体領域に対しバンド内伝導で正孔を引き出し得る傾
きであること； を特徴とする半導体記憶素子。30. A band gap portion which is sandwiched between a first semiconductor region and a carrier trapping region and has a band gap portion which is equal to or larger than a band gap of the carrier trapping region on an energy band diagram in at least a part thereof. One wide gap region; at least part of a band gap portion sandwiched between the carrier trapping region and the first conductive region and having a band gap of the carrier trapping region or more on the energy band diagram A first wide gap region is a semiconductor region, and a valence band edge of the first wide gap semiconductor region is closer to the carrier trapping region in energy level. And the second wide gap region is also a semiconductor region, and the valence band of the second wide gap semiconductor region is Has a gradient of increasing energy level away from the carrier trapping region; and the gradient of the valence band edge of the second wide gap semiconductor region is relative to the carrier trapping region relative to the first conductive region. Positively biased so that the inclination becomes gentle so that holes can be injected from the first conductive region side to the carrier trapping region by in-band conduction. The slope of the valence band edge of the wide-gap semiconductor region changes in a direction in which the slope becomes gentle when the first semiconductor region is relatively negatively biased with respect to the carrier trapping region. The inclination is such that holes can be extracted from the trapping region to the first semiconductor region by in-band conduction. 【請求項３１】上記第一の導電領域は、厚味方向または
面内方向に形成された整流性接合を含む請求項30に記載
の半導体記憶素子。31. The semiconductor memory device according to claim 30, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項３２】上記第一の導電領域とは電位的に分離さ
れた状態で形成され、上記キャリア捕獲領域の電位を制
御する電位制御領域を有する請求項30または31に記載の
半導体記憶素子。32. The semiconductor memory device according to claim 30, further comprising a potential control region formed to be electrically separated from the first conductive region and controlling a potential of the carrier trapping region. 【請求項３３】上記第一の広ギャップ領域と上記第一の
半導体領域の一方または双方に接するか、あるいは該第
一の半導体領域に接しながら上記キャリア捕獲領域に対
向する第二の導電領域を有する請求項30,31または32に
記載の半導体記憶素子。33. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region, or which is in contact with the first semiconductor region and faces the carrier trapping region. 33. The semiconductor memory device according to claim 30, 31, or 32. 【請求項３４】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において上
記第一の半導体領域に接する第三の広ギャップ領域と、
該第一半導体領域とは対向する側で該第三の広ギャップ
領域に接して設けられた第三の導電領域とを有する請求
項30,31,32または33に記載の半導体記憶素子。34. A third wide gap region, which is in contact with the first semiconductor region, on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other,
34. The semiconductor memory element according to claim 30, 31, 32, or 33, further comprising a third conductive region provided in contact with the third wide gap region on the side facing the first semiconductor region. 【請求項３５】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
34に記載の半導体記憶素子。35. The second conductive region has a first portion and a second portion which are separated from each other, one of the first and second portions being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
34. The semiconductor memory device according to 34. 【請求項３６】第一の半導体領域とキャリア捕獲領域と
の間に挟まれ、エネルギ・バンド・ダイアグラム上で該
キャリア捕獲領域のバンド・ギャップ以上となるバンド
・ギャップ部分を少なくとも一部に有する第一の広ギャ
ップ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第一の広ギャップ領域は半導体領域であって、該第
一広ギャップ半導体領域の価電子帯端は上記キャリア捕
獲領域に近付くに従ってエネルギ・レベルが低下する勾
配を持ち； かつ、上記第二の広ギャップ領域も半導体領域であっ
て、該第二広ギャップ半導体領域の伝導帯端は上記キャ
リア捕獲領域から離れるに従ってエネルギ・レベルが低
下する勾配を持つと共に； 上記第二広ギャップ半導体領域の上記伝導帯端の上記勾
配は、上記キャリア捕獲領域に対し上記第一の導電領域
を相対的に負にバイアスしたときに傾きが緩やかになる
方向に変化することで該第一導電領域の側から該キャリ
ア捕獲領域に対しバンド内伝導で電子を注入し得る傾き
であり； 上記第一広ギャップ半導体領域の上記価電子帯端の上記
勾配は、上記キャリア捕獲領域に対し該第一の半導体領
域を相対的に正にバイアスしたときに傾きが緩やかにな
る方向に変化することで該第一半導体領域の側から該キ
ャリア捕獲領域に対しバンド内伝導で正孔を注入し得る
傾きであること； を特徴とする半導体記憶素子。36. A band gap portion which is sandwiched between a first semiconductor region and a carrier trapping region and has a band gap portion which is equal to or larger than a band gap of the carrier trapping region on an energy band diagram in at least a part thereof. One wide gap region; at least part of a band gap portion sandwiched between the carrier trapping region and the first conductive region and having a band gap of the carrier trapping region or more on the energy band diagram A first wide gap region is a semiconductor region, and a valence band edge of the first wide gap semiconductor region is closer to the carrier trapping region in energy level. And the second wide gap region is also a semiconductor region, and the conduction band of the second wide gap semiconductor region is Has a gradient in which the energy level decreases with distance from the carrier trapping region; and the gradient of the conduction band edge of the second wide gap semiconductor region is relative to the carrier trapping region relative to the first conductive region. Is a gradient that allows electrons to be injected by in-band conduction from the first conductive region side to the carrier trapping region by changing in a direction in which the slope becomes gentle when negatively biased; The slope of the valence band edge of the gap semiconductor region changes so that the slope becomes gentle when the first semiconductor region is biased relatively positively with respect to the carrier trapping region. A semiconductor memory device having a slope capable of injecting holes by in-band conduction from the semiconductor region side to the carrier trapping region. 【請求項３７】上記第一の導電領域は、厚味方向または
面内方向に形成された整流性接合を含む請求項36に記載
の半導体記憶素子。37. The semiconductor memory device according to claim 36, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項３８】上記第一の導電領域とは電位的に分離さ
れた状態で形成され、上記キャリア捕獲領域の電位を制
御する電位制御領域を有する請求項36または37に記載の
半導体記憶素子。38. The semiconductor memory device according to claim 36, further comprising a potential control region which is formed in a state of being electrically separated from the first conductive region and which controls a potential of the carrier trapping region. 【請求項３９】上記第一の広ギャップ領域と上記第一の
半導体領域の一方または双方に接するか、あるいは該第
一の半導体領域に接しながら上記キャリア捕獲領域に対
向する第二の導電領域を有する請求項36,37または38に
記載の半導体記憶素子。39. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region or which is in contact with the first semiconductor region and faces the carrier trapping region. 39. The semiconductor memory device according to claim 36, 37 or 38. 【請求項４０】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において該
第一の半導体領域に接する第三の広ギャップ領域と、該
第一半導体領域とは対向する側で該第三の広ギャップ領
域に接して設けられた第三の導電領域とを有する請求項
36,37,38または39に記載の半導体記憶素子。40. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other; A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region.
36. The semiconductor memory device described in 36, 37, 38 or 39. 【請求項４１】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
40に記載の半導体記憶素子。41. The second conductive region has a first portion and a second portion which are separated from each other, one of the first and second portions being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
40. The semiconductor memory device described in 40. 【請求項４２】第一の半導体領域とキャリア捕獲領域と
の間に挟まれ、エネルギ・バンド・ダイアグラム上で該
キャリア捕獲領域のバンド・ギャップ以上となるバンド
・ギャップ部分を少なくとも一部に有する第一の広ギャ
ップ領域と； 上記キャリア捕獲領域と第一の導電領域との間に挟ま
れ、エネルギ・バンド・ダイアグラム上で該キャリア捕
獲領域のバンド・ギャップ以上となるバンド・ギャップ
部分を少なくとも一部に有する第二の広ギャップ領域と
を有し； 上記第一の広ギャップ領域は半導体領域であって、該第
一広ギャップ半導体領域の伝導帯端は上記キャリア捕獲
領域に近付くに従ってエネルギ・レベルが高まる勾配を
持ち； かつ、上記第二の広ギャップ領域も半導体領域であっ
て、該第二広ギャップ半導体領域の価電子帯端は上記キ
ャリア捕獲領域から離れるに従ってエネルギ・レベルが
高まる勾配を持つと共に； 上記第二広ギャップ半導体領域の上記価電子帯端の上記
勾配は、上記キャリア捕獲領域に対し上記第一の導電領
域を相対的に正にバイアスしたときに傾きが緩やかにな
る方向に変化することで該第一導電領域の側から該キャ
リア捕獲領域に対しバンド内伝導で正孔を注入し得る傾
きであり； 上記第一広ギャップ半導体領域の上記伝導帯端の上記勾
配は、上記キャリア捕獲領域に対し上記第一の導電領域
を相対的に負にバイアスしたときに傾きが緩やかになる
方向に変化することで該第一導電領域の側から該キャリ
ア捕獲領域に対しバンド内伝導で電子を注入し得る傾き
であること； を特徴とする半導体記憶素子。42. A band gap portion which is sandwiched between a first semiconductor region and a carrier trapping region and has a band gap portion which is equal to or larger than a band gap of the carrier trapping region on an energy band diagram in at least a part thereof. One wide gap region; at least part of a band gap portion sandwiched between the carrier trapping region and the first conductive region and having a band gap of the carrier trapping region or more on the energy band diagram A first wide gap region is a semiconductor region, and a conduction band edge of the first wide gap semiconductor region has an energy level nearer to the carrier trapping region. And the second wide gap region is also a semiconductor region, and the valence band edge of the second wide gap semiconductor region is high. The energy level has a gradient that increases with distance from the carrier trapping region; and the gradient of the valence band edge of the second wide gap semiconductor region is relative to the carrier trapping region relative to the first conductive region. The inclination is such that when positively biased, the inclination changes so that the inclination becomes gentle so that holes can be injected from the first conductive region side to the carrier trapping region by in-band conduction. The slope of the conduction band edge of the gap semiconductor region changes in a direction in which the slope becomes gentle when the first conductive region is relatively negatively biased with respect to the carrier trapping region, thereby changing the first conductive region. A semiconductor memory device having a slope capable of injecting electrons by in-band conduction from the region side to the carrier trapping region. 【請求項４３】上記第一の導電領域は、厚味方向または
面内方向に形成された整流性接合を含む請求項42に記載
の半導体記憶素子。43. The semiconductor memory device according to claim 42, wherein the first conductive region includes a rectifying junction formed in a thickness direction or an in-plane direction. 【請求項４４】上記第一の導電領域とは電位的に分離さ
れた状態で形成され、上記キャリア捕獲領域の電位を制
御する電位制御領域を有する請求項42または43に記載の
半導体記憶素子。44. The semiconductor memory device according to claim 42, further comprising a potential control region formed to be electrically separated from the first conductive region and controlling the potential of the carrier trapping region. 【請求項４５】上記第一の広ギャップ領域と上記第一の
半導体領域の一方または双方に接するか、あるいは該第
一の半導体領域に接しながら上記キャリア捕獲領域に対
向する第二の導電領域を有する請求項42,43または44に
記載の半導体記憶素子。45. A second conductive region which is in contact with one or both of the first wide gap region and the first semiconductor region, or which is in contact with the first semiconductor region and faces the carrier trapping region. 45. The semiconductor memory device according to claim 42, 43, or 44. 【請求項４６】上記第一の半導体領域と上記第一の広ギ
ャップ領域とが接している側とは対向する側において該
第一の半導体領域に接する第三の広ギャップ領域と、該
第一半導体領域とは対向する側で該第三の広ギャップ領
域に接して設けられた第三の導電領域とを有する請求項
42,43,44または45に記載の半導体記憶素子。46. A third wide gap region which is in contact with the first semiconductor region on a side opposite to a side where the first semiconductor region and the first wide gap region are in contact with each other; A third conductive region provided in contact with the third wide gap region on the side facing the semiconductor region.
42. The semiconductor memory device described in 43, 44 or 45. 【請求項４７】第二の導電領域は互いに分離された第一
部分と第二部分とを有し、該第一、第二部分のいずれか
一方をソース、他方をドレインとし、上記第三導電領域
をゲートとする電界効果トランジスタ構造を含む請求項
46に記載の半導体記憶素子。47. The second conductive region has a first portion and a second portion which are separated from each other, one of the first and second portions being a source and the other being a drain, and the third conductive region. A field effect transistor structure having a gate as a gate.
46. The semiconductor storage element according to 46.