JPH08213627A - Active-matrix display device - Google Patents
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- JPH08213627A JPH08213627A JP3621095A JP3621095A JPH08213627A JP H08213627 A JPH08213627 A JP H08213627A JP 3621095 A JP3621095 A JP 3621095A JP 3621095 A JP3621095 A JP 3621095A JP H08213627 A JPH08213627 A JP H08213627A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アクティブマトリクス
表示装置の表示画面の画質向上をはかる回路および素子
に関する。本発明の対象とするアクティブマトリクス表
示装置とは、液晶を用いるもの以外にも、プラズマ発光
を用いるもの（プラズマ・ディスプレー＝ＰＤＰ）やエ
レクトロ・ルミネッセンス（＝ＥＬ）を用いるものも含
む。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit and an element for improving the image quality of a display screen of an active matrix display device. The active matrix display device to which the present invention is applied includes, in addition to a device using liquid crystal, a device using plasma emission (plasma display = PDP) and a device using electroluminescence (= EL).
【０００２】[0002]
【従来の技術】アクティブマトリクス表示装置とは、マ
トリクス状に配置された画素の各々にスイッチング素子
を設けたものであり、大容量の表示をおこなえ、表示特
性（コントラスト）等も良いという特徴を有する。図１
（Ａ）には、スイッチング素子として１つの薄膜トラン
ジスタを用いたアクティブマトリクス表示装置の概略図
を示す。図中の破線で囲まれた領域（１０４）が表示領
域であり、その中に薄膜トランジスタ（１０１）がマト
リクス状に配置されている。前記薄膜トランジスタ（１
０１）のソース電極に接続している配線が画像（デー
タ）信号線（１０６）であり、前記薄膜トランジスタ
（１０１）のゲート電極に接続している配線がゲート
（選択）信号線（１０５）である。2. Description of the Related Art An active matrix display device is a device in which a switching element is provided in each of pixels arranged in a matrix, and has a characteristic that it can display a large capacity and has good display characteristics (contrast) and the like. . FIG.
FIG. 1A is a schematic view of an active matrix display device using one thin film transistor as a switching element. A region (104) surrounded by a broken line in the drawing is a display region, and thin film transistors (101) are arranged in a matrix in the display region. The thin film transistor (1
01) the wiring connected to the source electrode is the image (data) signal line (106), and the wiring connected to the gate electrode of the thin film transistor (101) is the gate (selection) signal line (105). .
【０００３】ここで、スイッチング素子について着目す
ると、前記薄膜トランジスタ（１０１）はデータのスイ
ッチングをおこない、このときに画像信号線（１０６）
に供給された電圧が液晶等の画素セル（１０３）に供給
される。補助容量（１０２）は、画素セルの容量を補強
するためのコンデンサで画像データの保持用として用い
られる。薄膜トランジスタのソースを固定し、ゲートに
逆バイアス（すなわち、Ｎチャネル型では負、Ｐチャネ
ル型では正の電圧）を印加すると、トランジスタのチャ
ネルが形成されないので、ソース／ドレイン間には電流
が流れないはずなのだが、実際には逆バイアスの電圧が
大きくなるにしたがって、大きな電流が流れるようにな
る。これをＯＦＦ電流という。Focusing on the switching element, the thin film transistor (101) performs data switching, and at this time, the image signal line (106).
Is supplied to the pixel cell (103) such as a liquid crystal. The auxiliary capacitance (102) is a capacitor for reinforcing the capacitance of the pixel cell and is used for holding image data. When the source of the thin film transistor is fixed and a reverse bias (that is, a negative voltage in the N-channel type and a positive voltage in the P-channel type) is applied to the gate, the channel of the transistor is not formed, so that no current flows between the source / drain. It should be, but in reality, as the reverse bias voltage increases, a larger current flows. This is called OFF current.
【０００４】Ｎチャネル形薄膜トランジスタの場合、ゲ
ートを負にバイアスした時のＯＦＦ電流は、半導体薄膜
の表面に誘起されるＰ型層と、ソース領域及びドレイン
領域のＮ型層との間に形成されるＰＮ接合を流れる電流
により規定される。そして、半導体薄膜中には多くのト
ラップが存在するため、このＰＮ接合は不完全であり接
合リーク電流が流れやすい。ゲート電極を負にバイアス
するほどＯＦＦ電流が増加するのは半導体薄膜の表面に
形成されるＰ型層のキャリア濃度が増加してＰＮ接合の
エネルギー障壁の幅が狭くなるため、電界の集中が起こ
り、接合リーク電流が増加することによるものである。In the case of an N-channel thin film transistor, the OFF current when the gate is negatively biased is formed between the P-type layer induced on the surface of the semiconductor thin film and the N-type layers of the source region and the drain region. Is defined by the current flowing through the PN junction. Since many traps exist in the semiconductor thin film, this PN junction is incomplete and a junction leak current easily flows. The OFF current increases as the gate electrode is biased more negatively because the carrier concentration of the P-type layer formed on the surface of the semiconductor thin film increases and the width of the energy barrier of the PN junction narrows, so that electric field concentration occurs. This is because the junction leak current increases.
【０００５】このようにして生じるＯＦＦ電流は、ソー
ス／ドレイン電圧に大きく依存する。例えば、薄膜トラ
ンジスタのソース／ドレイン間に印加される電圧が大き
くなるにしたがって、ＯＦＦ電流が飛躍的に増大するこ
とが知られている。すなわち、ソース／ドレイン間に５
Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とで
は、後者のＯＦＦ電流は前者の２倍ではなく、１０倍に
も１００倍にもなる場合がある。また、このような非線
型性はゲート電圧にも依存する。一般にゲート電極の逆
バイアスの値が大きい場合（Ｎチャネル型では、大きな
マイナス電圧）には、両者の差が著しい。ＯＦＦ電流
は、薄膜トランジスタのチャネルに低濃度不純物領域
（ＬＤＤ）もしくはオフセット領域を形成することによ
ってある程度低減できる。The OFF current thus generated depends largely on the source / drain voltage. For example, it is known that the OFF current dramatically increases as the voltage applied between the source / drain of the thin film transistor increases. That is, 5 between the source and drain
In the case where the voltage of V is applied and the case where the voltage of 10 V is applied, the OFF current of the latter may be 10 times or 100 times as large as that of the former. Further, such non-linearity also depends on the gate voltage. Generally, when the reverse bias value of the gate electrode is large (a large negative voltage in the N-channel type), the difference between the two is remarkable. The OFF current can be reduced to some extent by forming a low concentration impurity region (LDD) or an offset region in the channel of the thin film transistor.
【０００６】ＯＦＦ電流は画素セルの電圧が当初のもの
から変動することを意味している。この変動は画素セル
およびそれと並列に接続された容量素子の容量が大きい
ほど小さくなる。補助四量（１０２）はそのような目的
のために設けられる。また、ＯＦＦ電流自体を少なくす
ることも考えられる。例えば、特公平５−４４１９５と
特公平５−４４１９６に記述されているように、薄膜ト
ランジスタを直列に接続する方法（マルチゲート法）が
提案されている。これは、個々の薄膜トランジスタのソ
ース／ドレインに印加される電圧を減少させることによ
って、個々の薄膜トランジスタのＯＦＦ電流を低減せし
めることを意図している。The OFF current means that the voltage of the pixel cell fluctuates from the original one. This fluctuation becomes smaller as the capacitance of the pixel cell and the capacitance element connected in parallel with it becomes larger. Auxiliary tetramer (102) is provided for such purpose. It is also possible to reduce the OFF current itself. For example, as described in JP-B-5-44195 and JP-B-5-44196, a method of connecting thin film transistors in series (multi-gate method) has been proposed. This is intended to reduce the OFF current of each thin film transistor by reducing the voltage applied to the source / drain of each thin film transistor.
【０００７】例えば、図１（Ｂ）のように２個の薄膜ト
ランジスタを直列に接続した場合、薄膜トランジスタ
（１１１）および（１１２）のソース／ドレインに印加
される電圧は半分になる。ソース／ドレインに印加され
る電圧が半分になれば、前述の議論からＯＦＦ電流は１
／１０にも１／１００にもなる。この場合にも補助容量
（１１３）を設けることにより、さらに画素セルの電圧
の変動を小さくできる。For example, when two thin film transistors are connected in series as shown in FIG. 1 (B), the voltage applied to the source / drain of the thin film transistors (111) and (112) is halved. If the voltage applied to the source / drain is halved, the OFF current is 1 from the above discussion.
It can be / 10 or 1/100. Also in this case, by providing the auxiliary capacitor (113), the fluctuation of the voltage of the pixel cell can be further reduced.
【０００８】また、Ｏｋｕｍｕｒａ他の開示するように
（International Workshop OnActive-Matrix Liquid-Cr
ystal Displays Nov. 30-Dec. 1, 1994, Digest ofTech
nical Papers, pp24-27)、直列接続された２つの薄膜ト
ランジスタの間に容量素子を設けてもＯＦＦ電流を低減
することができ、画素セルの電圧変動を小さくすること
ができる。（図１（Ｃ））Also, as disclosed by Okumura et al. (International Workshop OnActive-Matrix Liquid-Cr
ystal Displays Nov. 30-Dec. 1, 1994, Digest ofTech
Nical Papers, pp24-27), even if a capacitive element is provided between two thin film transistors connected in series, the OFF current can be reduced and the voltage fluctuation of the pixel cell can be reduced. (Fig. 1 (C))
【０００９】この場合の具体的な動作について述べる
と、ゲート信号線（１２６）に選択信号が送られたとき
に、薄膜トランジスタ（１２１）、（１２２）がどちら
もＯＮとなり、画像信号線（１２６）の信号に応じて、
容量（１２３）画素セル（１２４）が充電される。十分
に充電がなされた（平衡）段階では、薄膜トランジスタ
（１２２）のソース／ドレイン間の電圧はほぼ等しい状
態となる。To describe the specific operation in this case, when the selection signal is sent to the gate signal line (126), both the thin film transistors (121) and (122) are turned on, and the image signal line (126). Depending on the signal of
The capacitor (123) pixel cell (124) is charged. At the fully charged (balanced) stage, the source-drain voltage of the thin film transistor (122) becomes substantially equal.
【００１０】この状態で選択信号が切られると、薄膜ト
ランジスタ（１２１）、（１２２）はいずれもＯＦＦと
なる。その後、画像信号線（１２６）には他の画素の信
号が印加されており、薄膜トランジスタ（１２１）は有
限のＯＦＦ電流があるので、容量（１２３）に充電され
た電荷が放出され、電圧が低下することとなる。しか
し、この速度は、図１（Ａ）で示した通常のアクティブ
マトリクス回路の容量（１０２）の電圧降下と同じ程度
の速度で進行する。When the selection signal is turned off in this state, the thin film transistors (121) and (122) are both turned off. After that, since signals of other pixels are applied to the image signal line (126) and the thin film transistor (121) has a finite OFF current, the charge charged in the capacitor (123) is discharged, and the voltage is lowered. Will be done. However, this speed progresses at the same speed as the voltage drop of the capacitor (102) of the normal active matrix circuit shown in FIG.
【００１１】一方、薄膜トランジスタ（１２２）に関し
ては、当初、ソース／ドレイン間の電圧がほぼ０であっ
たために、ＯＦＦ電流は極めて僅かであったが、その
後、容量（１２３）の電圧が降下するため、徐々にソー
ス／ドレイン間の電圧が増加し、したがって、ＯＦＦ電
流も増加することとなる。しかしながら、このＯＦＦ電
流の増加による画素セル（１２４）の電圧降下は、図１
（Ａ）に示す通常のアクティブマトリクス回路における
ものよりも十分に緩やかである。On the other hand, regarding the thin film transistor (122), since the voltage between the source and drain was almost 0 at the beginning, the OFF current was extremely small, but after that, the voltage of the capacitor (123) dropped. , The source / drain voltage gradually increases, and therefore the OFF current also increases. However, the voltage drop of the pixel cell (124) due to the increase of the OFF current is as shown in FIG.
It is sufficiently gentler than that in the normal active matrix circuit shown in FIG.
【００１２】図１（Ａ）および（Ｂ）の場合には補助容
量は大きければ大きいほど電位変動を小さくできたが、
図１（Ｃ）においては、電位変動を最も小さくするに
は、補助容量（１２３）の大きさを画素セル（１２４）
の容量との比率において最適なものを決定しなければな
らない。図１（Ｄ）のように、さらに、画素セルに並列
に容量（１３４）を付加すればより効果的である。（図
１（Ｄ））In FIGS. 1A and 1B, the larger the auxiliary capacitance is, the smaller the potential fluctuation can be.
In FIG. 1C, in order to minimize the potential fluctuation, the size of the auxiliary capacitance (123) is set to the pixel cell (124).
The optimum one must be determined in the ratio with the capacity of. It is more effective to add a capacitor (134) in parallel to the pixel cell as shown in FIG. 1 (D). (Fig. 1 (D))
【００１３】[0013]
【発明が解決しようとする課題】図１の各々に示したよ
うに、補助容量を用いることにより、画素セルの電圧の
変動を低減することができる。しかしながら、従来は、
このような容量素子を作製するために画素セルのうち、
表示に使用できる面積の比率（開口率）が低下したり、
プロセスが複雑化することがあった。本発明はこのよう
な問題点に鑑みてなされたものであり、実質真性の半導
体表面に誘起させたチャネルをもちいて静電容量（ＭＯ
Ｓ容量ともいう）を形成するものである。As shown in each of FIGS. 1A and 1B, the use of the auxiliary capacitor can reduce the fluctuation of the voltage of the pixel cell. However, conventionally,
To make such a capacitive element,
The ratio of the area that can be used for display (aperture ratio) decreases,
The process was sometimes complicated. The present invention has been made in view of such a problem, and uses a channel induced on a substantially intrinsic semiconductor surface to obtain a capacitance (MO).
(Also referred to as S capacity).
【００１４】[0014]
【課題を解決するための手段】本発明では、図１の補助
容量（１０２）、（１１３）、（１２３）、（１３
３）、（１３４）を薄膜トランジスタを用いて構成する
ことにより、上記の課題を解決する。すなわち、一般的
に容量素子は、図２に示すように、薄膜トランジスタを
用いた回路によって置き換えることができる。すなわ
ち、図２（Ａ）に示すように、薄膜トランジスタのソー
ス／ドレインを短絡し、ゲートを適切な正の電位（薄膜
トランジスタがＮチャネル型の場合）に保持すれば、点
ａ、ｂの電位の変動をそれほど受けずに安定して容量素
子を形成できる。また、図２（Ａ）に示すように、薄膜
トランジスタのソース／ドレインを短絡しなくても、同
様な容量素子を形成できる。According to the present invention, the auxiliary capacitors (102), (113), (123) and (13) of FIG.
The above problems can be solved by forming 3) and (134) using thin film transistors. That is, in general, the capacitive element can be replaced by a circuit using a thin film transistor, as shown in FIG. That is, as shown in FIG. 2A, if the source / drain of the thin film transistor is short-circuited and the gate is held at an appropriate positive potential (when the thin film transistor is an N-channel type), the potentials at the points a and b change. The capacitive element can be formed stably without receiving much. Further, as shown in FIG. 2A, a similar capacitor can be formed without short-circuiting the source / drain of the thin film transistor.
【００１５】このような容量素子は、特にＭＩＳ（金属
−絶縁体−半導体）容量と呼ばれる。なお、図２（Ｂ）
で示す回路においては、チャネルが誘起されている状態
であっても、チャネルの抵抗成分は無視できないので、
厳密には、点ａ−ｂ間には抵抗が挿入された回路として
表される。Such a capacitive element is particularly called a MIS (metal-insulator-semiconductor) capacitor. Note that FIG. 2B
In the circuit shown in, even if the channel is induced, the resistance component of the channel cannot be ignored, so
Strictly speaking, it is represented as a circuit in which a resistor is inserted between points a and b.
【００１６】例えば、図１（Ａ）の補助容量（１０２）
を図２（Ａ）もしくは（Ｂ）の薄膜トランジスタのＭＩ
Ｓ容量置き換えたとする。画像信号が−１０Ｖ〜＋１０
Ｖで変動する場合には、薄膜トランジスタのゲートは＋
１５Ｖ以上、好ましくは＋２０Ｖ以上の電位に常に保た
れることが望ましい。例えば、薄膜トランジスタのゲー
トの電位が＋１１Ｖであれば、ゲート／ソース間の電位
差はしきい値電圧の近辺の＋１〜＋１１Ｖの間で変動
し、薄膜トランジスタにおいて得られる容量も大きく変
動する。これに対して、薄膜トランジスタのゲートの電
位が＋２０Ｖであれば、ゲート／ソース間の電位差は＋
１０〜＋３０Ｖの間で変動するものの、しきい値電圧か
らは十分に離れているので、薄膜トランジスタにおいて
得られる容量の変動はほとんどない。For example, the auxiliary capacitor (102) of FIG. 1 (A)
Is the MI of the thin film transistor of FIG.
It is assumed that the S capacity is replaced. Image signal is -10V to +10
When it changes with V, the gate of the thin film transistor is +
It is desirable that the potential is always kept at 15 V or higher, preferably +20 V or higher. For example, if the potential of the gate of the thin film transistor is + 11V, the potential difference between the gate and the source fluctuates between +1 and + 11V near the threshold voltage, and the capacitance obtained in the thin film transistor also fluctuates greatly. On the other hand, if the gate potential of the thin film transistor is + 20V, the potential difference between the gate and the source is +
Although it fluctuates in the range of 10 to +30 V, it is sufficiently far from the threshold voltage, so that the capacitance obtained in the thin film transistor hardly fluctuates.
【００１７】この場合の、補助容量の薄膜トランジスタ
のゲートには常に上記の電位が印加されている必要はな
い。すなわち、表示装置において補助容量が機能する期
間のみ上記の電位が保持されていればよいことは自明で
あろう。また、当該行が選択されている間は、画素セル
との電荷の移動があるので、薄膜トランジスタはＯＮ状
態となるべく、上記の電位が与えられなければならな
い。一方、補助容量とすべき薄膜トランジスタのゲート
に逆バイアスを与えれば、薄膜トランジスタはＯＦＦ状
態のトランジスタとなり、等価的には、２つのトランジ
スタが直列された回路と同等となる。したがって、補助
容量とすべき薄膜トランジスタもゲートの電位を適切に
制御することにより、より多彩な機能を利用できる。In this case, the above potential does not always have to be applied to the gate of the thin film transistor of the auxiliary capacitance. That is, it is obvious that the above-mentioned potential may be held only during the period when the storage capacitor functions in the display device. Further, while the row is selected, charges move to and from the pixel cell, so that the above-mentioned potential must be applied so that the thin film transistor is turned on. On the other hand, if a reverse bias is applied to the gate of the thin film transistor which is to be the storage capacitor, the thin film transistor becomes an OFF-state transistor, which is equivalently equivalent to a circuit in which two transistors are connected in series. Therefore, even a thin film transistor to be used as an auxiliary capacitor can utilize more various functions by appropriately controlling the gate potential.
【００１８】図２（Ａ）、（Ｂ）においては、薄膜トラ
ンジスタとしてＮチャネル型のものを例示したが、Ｐチ
ャネル型のものでもよい。その場合には、ゲートに印加
される電位は負となる。容量用の薄膜トランジスタの形
成は、他の薄膜トランジスタの形成と同様におこなえる
ため、集積化の点で有効である。また、薄膜トランジス
タを容量素子とした場合には、ゲート酸化膜が誘電体と
なり、膜厚、膜質の点で好ましいものであった。In FIGS. 2A and 2B, an N-channel type thin film transistor is illustrated, but a P-channel type thin film transistor may be used. In that case, the potential applied to the gate becomes negative. The formation of the thin film transistor for the capacitor can be performed in the same manner as the formation of other thin film transistors, which is effective in terms of integration. When the thin film transistor is used as a capacitive element, the gate oxide film serves as a dielectric, which is preferable in terms of film thickness and film quality.
【００１９】同様なことは以前にもなされていたが、容
量素子作製のために、新たな工程が必要であった。従来
の一般的な方法は図１３に示すようなもので、基板（１
５１）および下地膜（１５２）上に形成された実質的に
真性な半導体被膜（１５３）の容量素子を形成する部分
にＮ型もしくはＰ型の領域（１５４）を形成する必要が
あった。（図１３（Ａ）） そして、ゲート絶縁膜（１５５）、ゲート電極（１５
６）、（１５７）と容量電極（１５８）を形成した後、
ゲート電極・容量電極をマスクとして領域（１５４）と
同じ導電型の不純物のドーピングをおこない、不純物領
域（１５９）、（１６０）、（１６１）を形成する。
（図１３（Ａ））Although the same thing has been done before, a new process was required for manufacturing the capacitive element. A conventional general method is as shown in FIG.
51) and the substantially intrinsic semiconductor film (153) formed on the base film (152), it is necessary to form an N-type or P-type region (154) in the portion where the capacitive element is formed. (FIG. 13A) Then, the gate insulating film (155) and the gate electrode (15
After forming 6) and (157) and the capacitive electrode (158),
Doping with impurities of the same conductivity type as the region (154) is performed using the gate electrode / capacitance electrode as a mask to form impurity regions (159), (160), and (161).
(Fig. 13 (A))
【００２０】ここで、容量電極（１５８）は容量素子を
形成するためのもので、その下の半導体領域は不純物が
ドーピングされて導電性が良好であるため、容量電極
（１５８）に特に電圧が印加されなくとも容量素子とし
て機能する。しかしながら、不純物領域（１５４）のド
ーピングのために余計な工程が必要であった。これに対
し、本発明では、容量素子を薄膜トランジスタを用いて
構成するため、このように工程が増えることはない。な
お、図２の薄膜トランジスタのチャネルにＬＤＤ領域ま
たはオフセット領域を入れると、それらの領域はドレイ
ン抵抗・ソース抵抗となるため、ドレイン接合の電界強
度を緩和させ、さらにＯＦＦ電流を減少させることがで
きる。Here, the capacitor electrode (158) is for forming a capacitor element, and since the semiconductor region thereunder is doped with impurities and has good conductivity, a voltage is particularly applied to the capacitor electrode (158). It functions as a capacitive element even if it is not applied. However, an extra process is required for doping the impurity regions (154). On the other hand, in the present invention, since the capacitive element is configured using the thin film transistor, the number of steps is not increased in this way. Note that when an LDD region or an offset region is provided in the channel of the thin film transistor in FIG. 2, these regions serve as a drain resistance and a source resistance, so that the electric field strength of the drain junction can be relaxed and the OFF current can be further reduced.
【００２１】図１に示した補助容量を図２（Ａ）、
（Ｂ）で示した回路で置き換えただけのもの以外にも、
図３に示すような各回路も、本発明に含まれる。図３
（Ａ）は図１（Ａ）の補助容量（１０２）を薄膜トラン
ジスタ（３０２）と通常の容量素子（３０３）によって
構成したもので、薄膜トランジスタ（３０２）のゲート
電極と通常の容量素子（３０３）の電極は、容量線に接
続され、、薄膜トランジスタ（３０２）は適切な容量を
示すように容量線は適切な電位に保持される。なお、薄
膜トランジスタ（３０１）は図１（Ａ）の薄膜トランジ
スタ（１０１）に相当する。（図３（Ａ））The auxiliary capacitor shown in FIG. 1 is replaced with the auxiliary capacitor shown in FIG.
In addition to the circuit replaced by the circuit shown in (B),
The circuits shown in FIG. 3 are also included in the present invention. FIG.
1A shows the auxiliary capacitance (102) shown in FIG. 1A, which is composed of a thin film transistor (302) and an ordinary capacitance element (303). The gate electrode of the thin film transistor (302) and the ordinary capacitance element (303) are shown in FIG. The electrodes are connected to a capacitance line and the capacitance line is held at an appropriate potential so that the thin film transistor (302) exhibits an appropriate capacitance. Note that the thin film transistor (301) corresponds to the thin film transistor (101) in FIG. (Fig. 3 (A))
【００２２】このように、薄膜トランジスタと通常の容
量素子を並列に接続し、かつ、薄膜トランジスタのゲー
ト電極と通常の容量素子の電極を容量線に接続するとい
う回路で、図１の各補助容量を置き換えてもよい。図３
（Ｂ）は図１（Ｄ）の補助容量（１３３）を薄膜トラン
ジスタを用いて構成したものであり、また、図３（Ｃ）
は図１（Ｄ）の補助容量（１３４）を薄膜トランジスタ
を用いて構成したものである。いずれも、通常の容量素
子（３１４）、（３２４）の電極は、薄膜トランジスタ
（３１２）、（３２２）のゲート電極と同じ容量線と接
続すると配線の配置の上で効果的である。As described above, each auxiliary capacitance in FIG. 1 is replaced by a circuit in which the thin film transistor and the ordinary capacitance element are connected in parallel, and the gate electrode of the thin film transistor and the electrode of the ordinary capacitance element are connected to the capacitance line. May be. FIG.
FIG. 3B shows the auxiliary capacitor 133 of FIG. 1D formed by using a thin film transistor, and FIG.
Is a structure in which the auxiliary capacitor (134) in FIG. 1D is formed using a thin film transistor. In either case, when the electrodes of the ordinary capacitive elements (314) and (324) are connected to the same capacitive line as the gate electrodes of the thin film transistors (312) and (322), it is effective in wiring arrangement.
【００２３】図３（Ｄ）は図１（Ｄ）の補助容量（１３
３）、（１３４）の双方を薄膜トランジスタを用いて構
成したものであり、薄膜トランジスタ（３３２）、（３
３４）のゲート電極は容量線に接続される。図３におい
ては、いずれも図２（Ｂ）の構造の素子を用いた例を示
したが、図２（Ａ）に示される素子を用いても全く同様
な効果が得られることはいうまでもない。FIG. 3D shows the auxiliary capacitor (13) of FIG.
Both of (3) and (134) are configured by using thin film transistors, and thin film transistors (332) and (3
The gate electrode of 34) is connected to the capacitance line. Although FIG. 3 shows an example using the element having the structure of FIG. 2B, it goes without saying that the same effect can be obtained by using the element shown in FIG. 2A. Absent.
【００２４】[0024]
〔実施例１〕本実施例は薄膜トランジスタを中心とした
アクティブマトリクス回路のスイッチング素子等の作製
工程に関するものである。本実施例では、ゲート電極を
陽極酸化することにより、オフセットゲートを構成し、
ＯＦＦ電流を低減することを特色とする。なお、ゲート
電極を陽極酸化する技術は特開平５−２６７６６７に開
示されている。[Embodiment 1] This embodiment relates to a manufacturing process of a switching element or the like of an active matrix circuit centering on a thin film transistor. In this embodiment, an offset gate is formed by anodizing the gate electrode,
The feature is to reduce the OFF current. A technique for anodizing the gate electrode is disclosed in Japanese Patent Laid-Open No. 5-267667.
【００２５】図６の（Ａ）〜（Ｄ）に本実施例の工程を
示す。まず、基板（４０１）（コーニング７０５９、１
００ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜
（４０２）を１０００〜５０００Å、例えば、３０００
Åに成膜した。この酸化珪素膜の成膜には、ＴＥＯＳを
プラズマＣＶＤ法によって分解・堆積して成膜した。こ
の工程はスパッタ法によっておこなってもよい。6A to 6D show the steps of this embodiment. First, the substrate (401) (Corning 7059, 1
(00 mm × 100 mm), a silicon oxide film (402) is formed as a base film on the surface of 1000 to 5000 Å, for example, 3000.
Film was formed on Å. The silicon oxide film was formed by decomposing and depositing TEOS by the plasma CVD method. This step may be performed by a sputtering method.
【００２６】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスシリコン膜を３００〜１５００
Å、例えば、５００Å堆積し、これを５５０〜６００℃
の雰囲気に８〜２４時間放置して、結晶化せしめた。そ
の際には、ニッケルを微量添加して結晶化を促進せしめ
てもよい。ニッケル・コバルト等を添加することによっ
て結晶化を促進せしめ、結晶化温度・結晶化時間を低下
・短縮する技術は特開平６−２４４１０４に示されてい
る。After that, an amorphous silicon film is formed in a thickness of 300 to 1500 by plasma CVD method or LPCVD method.
Å, for example, 500 Å is deposited and this is 550-600 ℃
It was left to stand for 8 to 24 hours to crystallize. At that time, a small amount of nickel may be added to promote crystallization. Japanese Patent Laid-Open No. 6-244104 discloses a technique for promoting crystallization by adding nickel, cobalt or the like to reduce / shorten the crystallization temperature / crystallization time.
【００２７】この工程は、レーザー照射等の光アニール
によっておこなってもよい。また、熱アニールと光アニ
ールを組み合わせてもよい。そして、このように結晶化
させたシリコン膜をエッチングして、島状領域（４０
３）を形成した。さらに、この上にゲート絶縁膜（４０
４）を形成した。ここでは、プラズマＣＶＤ法によって
厚さ７００〜１５００Å、例えば、１２００Åの酸化珪
素膜を形成した。この工程はスパッタ法によっておこな
ってもよい。This step may be performed by optical annealing such as laser irradiation. Also, thermal annealing and optical annealing may be combined. Then, the crystallized silicon film is etched to form island regions (40
3) was formed. Further, a gate insulating film (40
4) was formed. Here, a silicon oxide film having a thickness of 700 to 1500 Å, for example, 1200 Å was formed by the plasma CVD method. This step may be performed by a sputtering method.
【００２８】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
法によって形成して、これをエッチングしてゲート電極
（４０５）、（４０６）、（４０７）を形成した。（図
６（Ａ））After that, an aluminum (containing 1 wt% Si or 0.1-0.3 wt% Sc) film having a thickness of 1000 Å to 3 μm, for example 5000 Å, is formed by the sputtering method, and this is etched. Gate electrodes (405), (406) and (407) were formed. (Fig. 6 (A))
【００２９】そして、ゲート電極に電解溶液中で電流を
通じて陽極酸化し、厚さ５００〜２５００Å、例えば、
２０００Åの陽極酸化物を形成した。用いた電解溶液
は、Ｌ−酒石酸をエチレングリコールに５％の濃度に希
釈し、アンモニアを用いてｐＨを７．０±０．２に調整
したものである。その溶液中に基板を浸し、定電流源の
＋側を基板上のゲイト電極に接続し、−側には白金の電
極を接続して２０ｍＡの定電流状態で電圧を印加し、１
５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖ
の定電圧状態で、電流が０．１ｍＡ以下になるまで酸化
を継続した。この結果、厚さ２０００Åの酸化アルミニ
ウム被膜（４０８）、（４０９）、（４１０）が得られ
た。Then, the gate electrode is anodized by passing an electric current in an electrolytic solution to a thickness of 500 to 2500Å, for example,
2000 liters of anodic oxide was formed. The electrolytic solution used was prepared by diluting L-tartaric acid in ethylene glycol to a concentration of 5% and adjusting the pH to 7.0 ± 0.2 using ammonia. The substrate was immersed in the solution, the + side of the constant current source was connected to the gate electrode on the substrate, the platinum electrode was connected to the − side, and voltage was applied at a constant current of 20 mA.
Oxidation was continued until 50V was reached. Furthermore, 150V
Oxidation was continued in the constant voltage state until the current became 0.1 mA or less. As a result, aluminum oxide coatings (408), (409) and (410) having a thickness of 2000Å were obtained.
【００３０】その後、イオンドーピング法によって、島
状領域（４０３）に、ゲート電極部（すなわち、ゲート
電極とその周囲の陽極酸化物被膜）をマスクとして自己
整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領
域を形成した。ここで、ドーピングガスとしてはフォス
フィン（ＰＨ3 ）を用いた。この場合のドーズ量は１×
１０14〜５×１０15原子／ｃｍ2 、加速電圧は６０〜９
０ｋＶ、例えば、ドーズ量を１×１０15原子／ｃｍ2 、
加速電圧は８０ｋＶとした。この結果、Ｎ型不純物領域
（４１１）〜（４１４）が形成された。（図６（Ｂ））After that, an impurity (here, phosphorus) is self-alignedly injected into the island-shaped region (403) by ion doping using the gate electrode portion (that is, the anodic oxide film around the gate electrode) as a mask. Then, an N-type impurity region was formed. Here, phosphine (PH 3 ) was used as the doping gas. The dose amount in this case is 1 ×
10 14 to 5 × 10 15 atoms / cm 2 , acceleration voltage is 60 to 9
0 kV, for example, the dose amount is 1 × 10 15 atoms / cm 2 ,
The acceleration voltage was 80 kV. As a result, N-type impurity regions (411) to (414) were formed. (Fig. 6 (B))
【００３１】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域（４１１）〜（４１４）の活性
化をおこなった。レーザーのエネルギー密度は２００〜
４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／
ｃｍ2 が適当であった。この工程は熱アニールによって
おこなってもよい。特に触媒元素（ニッケル等）を含有
しておれば、通常の場合に比較して低温の熱アニールで
活性化できる（特開平６−２６７９８９）。Further, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was irradiated to activate the doped impurity regions (411) to (414). Laser energy density is 200 ~
400 mJ / cm 2 , preferably 250-300 mJ /
cm 2 was suitable. This step may be performed by thermal annealing. In particular, if the catalyst element (nickel or the like) is contained, it can be activated by low-temperature thermal annealing as compared with the usual case (JP-A-6-267989).
【００３２】このようにしてＮ型不純物領域が形成され
たのであるが、本実施例では、陽極酸化物の厚さ分だけ
不純物領域がゲート電極から遠い、いわゆるオフセット
ゲートとなっていることがわかる。次に、層間絶縁膜と
して、プラズマＣＶＤ法によって酸化珪素膜（４１５）
を厚さ５０００Åに成膜した。このとき、原料ガスにＴ
ＥＯＳと酸素を用いた。そして、層間絶縁膜（４１
５）、ゲート絶縁膜（４０４）のエッチングをおこな
い、Ｎ型不純物領域（４１１）にコンタクトホールを形
成した。その後、アルミニウム膜をスパッタ法によって
形成し、エッチングしてソース電極・配線（４１６）を
形成した。これは画像信号線の延長である。（図６
（Ｃ））Although the N-type impurity region was formed in this manner, it can be seen that in this embodiment, the impurity region is away from the gate electrode by the thickness of the anodic oxide, forming a so-called offset gate. . Next, as an interlayer insulating film, a silicon oxide film (415) is formed by a plasma CVD method.
Was deposited to a thickness of 5000Å. At this time, the source gas is T
EOS and oxygen were used. Then, the interlayer insulating film (41
5), the gate insulating film (404) was etched to form a contact hole in the N-type impurity region (411). After that, an aluminum film was formed by a sputtering method and etched to form a source electrode / wiring (416). This is an extension of the image signal line. (FIG. 6
(C))
【００３３】その後、パッシベーション膜（４１７）を
形成した。ここでは、ＮＨ3 ／ＳｉＨ4 ／Ｈ2 混合ガス
を用いたプラズマＣＶＤ法によって窒化珪素膜を２００
０〜８０００Å、例えば、４０００Åの膜厚に成膜し
て、パッシベーション膜とした。そして、パッシベーシ
ョン膜（４１７）、層間絶縁膜（４１５）、ゲート絶縁
膜（４０４）のエッチングをおこない、陽極酸化物被膜
（４０９）上に開孔部を、また、Ｎ型不純物領域（４１
４）に画素電極のコンタクトホールを形成した。そし
て、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法
によって成膜し、これをエッチングして画素電極（４１
８）を形成した。After that, a passivation film (417) was formed. Here, a silicon nitride film is formed by a plasma CVD method using a mixed gas of NH 3 / SiH 4 / H 2
A film having a film thickness of 0 to 8000 Å, for example, 4000 Å was formed as a passivation film. Then, the passivation film (417), the interlayer insulating film (415) and the gate insulating film (404) are etched to form an opening on the anodic oxide film (409) and an N-type impurity region (41).
A contact hole for the pixel electrode was formed in 4). Then, an indium tin oxide (ITO) film is formed by a sputtering method, and this is etched to form the pixel electrode (41
8) was formed.
【００３４】画素電極（４１８）は陽極酸化物被膜（４
０９）を挟んで、ゲート電極（４０６）と対向し、容量
（４１９）を形成した。また、Ｎ型不純物領域（４１
２）と（４１３）を同電位に保てば、ゲート電極（４０
６）とその下のシリコン半導体との間にゲート絶縁膜
（４０４）を誘電体としたＭＩＳ容量が形成される。
（図６（Ｄ））The pixel electrode (418) has an anodic oxide coating (4
09), the capacitor (419) was formed so as to face the gate electrode (406). In addition, the N-type impurity region (41
If 2) and (413) are kept at the same potential, the gate electrode (40
A MIS capacitor using the gate insulating film (404) as a dielectric is formed between 6) and the silicon semiconductor thereunder.
(Figure 6 (D))
【００３５】以上のような工程により、Ｎチャネル型薄
膜トランジスタ（４２１）、（４２２）と容量（４１
９）、（４２０）を有するアクティブマトリクス回路素
子が形成された。ゲート電極（４０５）、（４０７）は
ゲート信号線に、また、ゲート電極（４０６）が容量線
に接続され、それぞれに信号が与えられる。すなわち、
ゲート電極（４０６）を適切な電位とすることにより、
ゲート電極の下の実質真性の半導体領域にチャネルを誘
起せしめることができ、容量が形成される。Through the above steps, N-channel type thin film transistors (421) and (422) and a capacitor (41) are formed.
9), an active matrix circuit element having (420) was formed. The gate electrodes (405) and (407) are connected to a gate signal line, and the gate electrode (406) is connected to a capacitance line, and a signal is applied to each. That is,
By setting the gate electrode (406) to an appropriate potential,
A channel can be induced in the substantially intrinsic semiconductor region below the gate electrode, forming a capacitance.
【００３６】なお、本実施例では、画素電極はＭＩＳ容
量のゲート（容量線）と容量を形成するので、図３
（Ｂ）に示される回路と同じである。また、本実施例で
は、ゲートが３本も存在するが、コンタクトは２か所で
済み、かつ、容量は多層配線を利用して構成されている
ので専有面積は小さい。In this embodiment, the pixel electrode forms a capacitance with the gate (capacitance line) of the MIS capacitance, so that FIG.
It is the same as the circuit shown in FIG. Further, in this embodiment, although there are three gates, only two contacts are required and the capacitance is configured by using the multi-layer wiring, so that the occupied area is small.
【００３７】なお、ＭＩＳ容量と直列に抵抗を挿入する
と、ＯＦＦ電流低減の上で効果が大きい。そのために
は、不純物ドーピングを高濃度（本実施例図６（Ｂ）の
工程）と低濃度の２段階おこない、図４に示すように、
特に、ゲート電極（４０６）の近傍にのみ低濃度不純物
領域（４８０）を形成せしめるとよい。低濃度不純物領
域は他の不純物領域（４１１）〜（４１４）に比較し
て、シート抵抗が高いため、図２（Ｂ）に相当する素子
を用いた場合（上面図を図４（Ａ）に示す）では、図４
（Ｂ）に示すような回路が得られる。（図４（Ａ）、
（Ｂ）） 図２（Ａ）に相当する素子を用いた場合（上面図を図４
（Ｃ）に示す）でも、同様に、図４（Ｄ）に示すような
回路が得られる。（図４（Ｃ）、（Ｄ）） いずれの場合にも抵抗（４８０）はＯＦＦ電流を低減す
る効果を有する。If a resistor is inserted in series with the MIS capacitor, the effect of reducing the OFF current is great. For that purpose, impurity doping is performed in two steps of high concentration (step of FIG. 6B of this embodiment) and low concentration, and as shown in FIG.
In particular, the low-concentration impurity region (480) may be formed only near the gate electrode (406). Since the low-concentration impurity region has a higher sheet resistance than the other impurity regions (411) to (414), when an element corresponding to FIG. 2B is used (a top view is shown in FIG. In Fig. 4)
A circuit as shown in (B) is obtained. (Fig. 4 (A),
(B) When the element corresponding to FIG. 2A is used (the top view is shown in FIG.
Similarly, a circuit as shown in FIG. 4D can be obtained. (FIGS. 4C and 4D) In any case, the resistor (480) has an effect of reducing the OFF current.
【００３８】ＭＩＳ容量として標準的な薄膜トランジス
タを使用する場合には、チャネル幅は一般に小さいもの
であるから、ゲート（４０６）の幅を十分に大きくしな
ければ、十分な容量を確保することが難しい。そのよう
な場合には、図５（Ａ）〜（Ｃ）のように島状領域を変
形して、概略コの字型（もしくはＵ字型、もしくは馬蹄
型）とし、これにゲート信号線と容量線を重ねればよ
い。すなわち、半導体被膜はゲート信号線（すなわち、
ゲート電極（４０５）と（４０７））と２か所の重なる
部分と、容量線（すなわち、ゲート電極（４０６））と
１か所の重なる部分を有する。そして、ゲート信号線は
容量線と平行に形成される。この場合は、ゲート（４０
５）と（４０７）を同一直線上に形成できるため、レイ
アウトの面で有利である。When a standard thin film transistor is used as the MIS capacitor, the channel width is generally small, so that it is difficult to secure a sufficient capacity unless the width of the gate (406) is made sufficiently large. . In such a case, the island region is transformed into a substantially U shape (or U shape or horseshoe shape) as shown in FIGS. 5A to 5C, and a gate signal line and Capacitor lines should be overlapped. That is, the semiconductor film is a gate signal line (that is,
The gate electrodes (405) and (407) have two overlapping portions and the capacitance line (that is, the gate electrode (406)) has one overlapping portion. The gate signal line is formed in parallel with the capacitance line. In this case, the gate (40
5) and (407) can be formed on the same straight line, which is advantageous in terms of layout.
【００３９】図５（Ａ）においては、ゲート電極（４０
６）が半導体領域を分断するため図２（Ｂ）と同様な回
路となる。図５（Ａ）の構造の特徴を述べれば、半導体
領域には、画像信号線とコンタクトを有する領域（４１
１）と、画素電極とコンタクトを有する領域（４１４）
と、容量線とゲート信号線とによって分離された２つの
Ｎ型（もしくはＰ型）導電型を示す領域（４１２）、
（４１３）とが形成される。なお、図５（Ｂ）に示すよ
うに容量線と半導体被膜とが完全に重ならず、一部半導
体被膜のはみだした領域（４８１）が形成されても何ら
問題はない。必要なことは領域（４１２）と（４１３）
がゲート信号線、すなわち、ゲート電極（４０５）と
（４０７）と容量線、すなわち、ゲート電極（４０６）
によって完全に分離されていることである。In FIG. 5A, the gate electrode (40
Since 6) divides the semiconductor region, a circuit similar to that shown in FIG. To describe the feature of the structure of FIG. 5A, in the semiconductor region, a region (41
1) and a region having contact with the pixel electrode (414)
And a region (412) showing two N-type (or P-type) conductivity types separated by a capacitance line and a gate signal line,
(413) are formed. It should be noted that there is no problem even if the capacitance line and the semiconductor film do not completely overlap with each other as shown in FIG. 5B and a region (481) that partially protrudes from the semiconductor film is formed. All you need is the areas (412) and (413)
Is the gate signal line, that is, the gate electrodes (405) and (407) and the capacitance line, that is, the gate electrode (406)
It is completely separated by.
【００４０】一方、図５（Ｃ）においては、ゲート電極
（４０６）によって半導体領域（４１２）と（４１３）
を分断されないので、図２（Ａ）と同様な回路となる。
以上のように主として半導体被膜（活性層）の形状を工
夫することにより、回路の集積度を向上させることがで
きる。同様に、半導体被膜を概略Ｎ字型もしくはＳ字型
として、これに行選択信号線やゲート信号線を重ねれ
ば、より多くの薄膜トランジスタやＭＩＳ容量を形成で
きる。On the other hand, in FIG. 5C, the semiconductor regions (412) and (413) are formed by the gate electrode (406).
Is not divided, the circuit is similar to that of FIG.
As described above, mainly by devising the shape of the semiconductor film (active layer), the degree of integration of the circuit can be improved. Similarly, if the semiconductor film is formed into a substantially N-shape or S-shape and the row selection signal line and the gate signal line are overlapped with this, more thin film transistors and MIS capacitors can be formed.
【００４１】〔実施例２〕図６（Ｅ）に本実施例の断面
を示す。本実施例では、Ｎチャネル型薄膜トランジスタ
（４５２）、（４５３）とその間にゲート（４５４）を
形成し、その下のシリコン半導体との間にゲート絶縁膜
を誘電体としてＭＩＳ容量（４５０）が形成される。ま
た、薄膜トランジスタ（４５３）と画素電極（４５７）
のコンタクトの間にもゲート（４５５）を形成し、同様
にＭＩＳ容量（４５１）が形成される。一方、金属配線
（４５６）は画像信号線の延長である。[Embodiment 2] FIG. 6E shows a cross section of this embodiment. In this embodiment, a gate (454) is formed between the N-channel type thin film transistors (452) and (453), and a MIS capacitor (450) is formed between the gate semiconductor film and a silicon semiconductor below the gate (454). To be done. In addition, the thin film transistor (453) and the pixel electrode (457)
A gate (455) is also formed between the contacts of (1) and (2), and a MIS capacitor (451) is similarly formed. On the other hand, the metal wiring (456) is an extension of the image signal line.
【００４２】本実施例では、ゲート（４５４）、（４５
５）は容量線に接続され、その他のゲートはゲート信号
線に接続される。薄膜トランジスタ（４５２）、（４５
３）の間に第１のＭＩＳ容量（４５０）が形成され、画
素電極（４５７）と薄膜トランジスタ（４５３）の間に
第２のＭＩＳ容量（４５１）が形成されているので、図
３（Ｄ）に相当する。本実施例ではゲートが４本も存在
するが、コンタクトは２つで済むので専有面積は比較的
小さい。In this embodiment, the gates (454), (45
5) is connected to the capacitance line, and the other gates are connected to the gate signal line. Thin film transistors (452), (45
Since the first MIS capacitance (450) is formed between the pixel electrode (457) and the thin film transistor (453), the second MIS capacitance (451) is formed between the pixel electrode (457) and the thin film transistor (453). Equivalent to. In this embodiment, there are four gates, but since the number of contacts is two, the occupied area is relatively small.
【００４３】〔実施例３〕図６（Ｆ）に本実施例の断面
を示す。本実施例では、Ｎチャネル型薄膜トランジスタ
（４７２）、（４７３）とその間から金属配線（４７
４）を引き出し、これを薄膜トランジスタ（４７３）と
画素電極（４７６）との間に設けたゲート（４７７）の
上面に延長し、陽極酸化物を誘電体として容量（４７
０）を構成している。一方、ゲート（４７７）において
はその下のシリコン半導体との間にゲート絶縁膜を誘電
体としてＭ１Ｓ容量（４７１）が形成される。[Embodiment 3] FIG. 6F shows a cross section of this embodiment. In this embodiment, the N-channel thin film transistors (472) and (473) and the metal wiring (47) is interposed between them.
4) is drawn out and extended to the upper surface of the gate (477) provided between the thin film transistor (473) and the pixel electrode (476), and the capacitor (47) is formed by using anodic oxide as a dielectric.
0). On the other hand, in the gate (477), the M1S capacitor (471) is formed between the gate (477) and the silicon semiconductor thereunder by using the gate insulating film as a dielectric.
【００４４】また、金属配線（４７５）は画像信号線の
延長である。ゲート（４７０）は容量線に接続され、そ
の他のゲートはゲート信号線に接続される。本実施例で
はＭＩＳ容量のゲート（４７１）と薄膜トランジスタ
（４７２）、（４７３）から延在した配線（４７４）の
間に容量が形成され、ＭＩＳ容量は画素電極（４７６）
と並列に存在するので、図３（Ｃ）に相当する。The metal wiring (475) is an extension of the image signal line. The gate (470) is connected to the capacitance line, and the other gates are connected to the gate signal line. In this embodiment, a capacitance is formed between the gate (471) of the MIS capacitance and the wiring (474) extending from the thin film transistors (472) and (473), and the MIS capacitance is the pixel electrode (476).
Since it exists in parallel with, it corresponds to FIG.
【００４５】〔実施例４〕図７に本実施例の工程を示
す。まず、基板（５０１）上に、下地酸化珪素膜（５０
２）（厚さ２０００Å）を堆積し、結晶性シリコン膜に
よって島状領域（５０３）を形成した。さらに、この上
にゲート絶縁膜（５０４）を形成した。その後、厚さ、
５０００Åのアルミニウム膜をスパッタ法によって形成
した。後の多孔質陽極酸化物被膜形成工程におけるフォ
トレジストとの密着性の改善のために、アルミニウム膜
表面に厚さ１００〜４００Åの薄い陽極酸化膜を形成し
てもよい。[Embodiment 4] FIG. 7 shows a process of this embodiment. First, a base silicon oxide film (50) is formed on a substrate (501).
2) (thickness 2000 Å) was deposited, and island regions (503) were formed by the crystalline silicon film. Further, a gate insulating film (504) was formed on this. Then the thickness,
A 5000Å aluminum film was formed by the sputtering method. A thin anodic oxide film having a thickness of 100 to 400 Å may be formed on the surface of the aluminum film in order to improve the adhesion with the photoresist in the subsequent porous anodic oxide film forming step.
【００４６】その後、スピンコーティング法によって厚
さ１μｍ程度のフォトレジストを形成した。そして、公
知のフォトリソグラフィー法によって、ゲート電極（５
０５）、（５０６）、（５０７）をエッチングにより形
成した。ゲート電極上には、フォトレジストのマスク
（５０８）、（５０９）、（５１０）を残存させた。
（図７（Ａ））Then, a photoresist having a thickness of about 1 μm was formed by spin coating. Then, a gate electrode (5
05), (506) and (507) were formed by etching. Photoresist masks (508), (509) and (510) were left on the gate electrode.
(Figure 7 (A))
【００４７】次に、基板を１０％シュウ酸水溶液に浸
し、定電流源の＋側を基板上のゲイト電極（５０５）、
（５０７）に接続し、−側には白金の電極を接続して陽
極酸化をおこなった。この技術は特開平６−３３８６１
２に開示されている。このとき、５〜５０Ｖ、例えば、
８Ｖの定電圧で、１０〜５００分、例えば、２００分陽
極酸化をおこなうことによって、厚さ５０００Åの多孔
質の陽極酸化物（５１１）、（５１２）をゲート電極
（５０５）、（５０７）の側面に形成した。得られた陽
極酸化物は多孔質であった。ゲート電極の上面には、マ
スク材（５０８）、（５１０）が存在するために陽極酸
化はほとんど進行しなかった。また、ゲート電極（５０
６）には電流を通じなかったので、陽極酸化物は形成さ
れなかった。（図７（Ｂ））Next, the substrate is immersed in a 10% oxalic acid aqueous solution, and the + side of the constant current source is connected to the gate electrode (505) on the substrate.
It was connected to (507) and a platinum electrode was connected to the negative side to carry out anodization. This technique is disclosed in JP-A-6-33861.
2 is disclosed. At this time, 5 to 50 V, for example,
By performing anodization at a constant voltage of 8 V for 10 to 500 minutes, for example, 200 minutes, porous anodic oxides (511) and (512) having a thickness of 5000 Å are formed on the gate electrodes (505) and (507). Formed on the side. The obtained anodic oxide was porous. Since the mask materials (508) and (510) were present on the upper surface of the gate electrode, anodic oxidation hardly proceeded. In addition, the gate electrode (50
No current was passed through 6), so no anodic oxide was formed. (Fig. 7 (B))
【００４８】その後、マスク材を除去してゲイト電極上
面を露出させた。そして、実施例１と同様にＬ−酒石酸
をエチレングリコールに５％の濃度に希釈し、アンモニ
アを用いてｐＨを７．０±０．２に調整した電解溶液中
でゲート電極（５０５）、（５０６）、（５０７）に電
流を通じて陽極酸化し、厚さ５００〜２５００Å、例え
ば、２０００Åの陽極酸化物を形成した。この結果、厚
さ２０００Åの緻密な酸化アルミニウム被膜（５１
３）、（５１４）、（５１５）が得られた。After that, the mask material was removed to expose the upper surface of the gate electrode. Then, in the same manner as in Example 1, L-tartaric acid was diluted with ethylene glycol to a concentration of 5%, and the gate electrode (505), (in the electrolytic solution whose pH was adjusted to 7.0 ± 0.2 using ammonia). 506) and (507) were anodized by applying an electric current to form an anodic oxide having a thickness of 500 to 2500Å, for example, 2000Å. As a result, a dense aluminum oxide film with a thickness of 2000Å (51
3), (514) and (515) were obtained.
【００４９】その後、イオンドーピング法によって、島
状シリコン領域（５０３）に、ゲイト電極部をマスクと
して自己整合的に不純物（ここでは硼素）を注入し、Ｐ
型不純物領域を形成した。ここで、ドーピングガスとし
てはジボラン（Ｂ2 Ｈ6 ）を用いた。この場合のドーズ
量は１×１０14〜５×１０15原子／ｃｍ2 、加速電圧は
４０〜９０ｋＶ、例えば、ドーズ量を１×１０15ｃ
ｍ-2、加速電圧は６５ｋＶとした。この結果、Ｐ型不純
物領域（５１６）〜（５１９）が形成された。（図７
（Ｃ））After that, impurities (boron in this case) are implanted into the island-shaped silicon region (503) in a self-aligning manner by using the gate electrode portion as a mask by an ion doping method, and P
A type impurity region was formed. Here, diborane (B 2 H 6 ) was used as the doping gas. In this case, the dose amount is 1 × 10 14 to 5 × 10 15 atoms / cm 2 , the acceleration voltage is 40 to 90 kV, for example, the dose amount is 1 × 10 15 c.
m −2 , and the acceleration voltage was 65 kV. As a result, P-type impurity regions (516) to (519) were formed. (Fig. 7
(C))
【００５０】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域（５１６）〜（５１９）の活性
化をおこなった。次に、層間絶縁膜として、プラズマＣ
ＶＤ法によって酸化珪素膜（５２０）を厚さ３０００Å
に成膜した。さらに、層間絶縁膜（５２０）、ゲイト絶
縁膜（５０４）のエッチングをおこない、Ｐ型不純物領
域（５１６）にコンタクトホールを形成した。その後、
アルミニウム膜をスパッタ法によって形成し、エッチン
グして画像信号線（５２１）を形成した。（図７
（Ｄ））Further, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was irradiated to activate the doped impurity regions (516) to (519). Next, plasma C is used as an interlayer insulating film.
A silicon oxide film (520) having a thickness of 3000 Å is formed by the VD method.
It was formed into a film. Further, the interlayer insulating film (520) and the gate insulating film (504) were etched to form a contact hole in the P-type impurity region (516). afterwards,
An aluminum film was formed by a sputtering method and etched to form an image signal line (521). (Fig. 7
(D))
【００５１】その後、パッシベーション膜（５２２）を
形成し、パッシベーション膜（５２２）、層間絶縁膜
（５２０）、ゲイト絶縁膜（５０４）のエッチングをお
こない、陽極酸化物被膜（５１４）上に開孔部を、ま
た、Ｐ型不純物領域（５１９）に画素電極のコンタクト
ホールを形成した。そして、ＩＴＯを成膜、エッチング
して画素電極（５２３）を形成した。画素電極（５２
３）は陽極酸化物被膜（５１４）を誘電体としてゲート
電極（５０６）と対向し、容量を形成している。また、
Ｐ型不純物領域（５１７）と（５１８）を同電位に保て
ば、ゲート電極（５０６）とその下のシリコン半導体と
の間にゲート絶縁膜（５０４）を誘電体としたＭＩＳ容
量が形成される。（図７（Ｅ））After that, a passivation film (522) is formed, the passivation film (522), the interlayer insulating film (520) and the gate insulating film (504) are etched to form an opening on the anodic oxide film (514). And a contact hole for the pixel electrode was formed in the P-type impurity region (519). Then, ITO was deposited and etched to form a pixel electrode (523). Pixel electrode (52
3) uses the anodic oxide coating (514) as a dielectric and faces the gate electrode (506) to form a capacitor. Also,
If the P-type impurity regions (517) and (518) are kept at the same potential, a MIS capacitor using the gate insulating film (504) as a dielectric is formed between the gate electrode (506) and the silicon semiconductor thereunder. It (Fig. 7 (E))
【００５２】以上のような工程により、Ｐチャネル型薄
膜トランジスタ（５２６）、（５２７）と容量（５２
４）、ＭＯＳ容量（５２５）を有するアクティブマトリ
クス回路素子が形成された。ゲート（５０５）、（５０
７）はゲート信号線に、ゲート（５０６）は容量線に接
続される。本実施例では、画素電極はＭＩＳ容量のゲー
トと容量を形成するので、図３（Ｂ）に示される回路と
同じである。Through the above steps, the P-channel type thin film transistors (526) and (527) and the capacitor (52) are formed.
4), an active matrix circuit element having a MOS capacitor (525) was formed. Gate (505), (50
7) is connected to the gate signal line, and the gate (506) is connected to the capacitance line. In this embodiment, since the pixel electrode forms a capacitor with the gate of the MIS capacitor, it is the same as the circuit shown in FIG. 3B.
【００５３】〔実施例５〕図８に本実施例の工程を示
す。まず、基板（６０１）上に、下地酸化珪素膜（６０
２）（厚さ２０００Å）を堆積し、結晶性シリコン膜に
よって島状領域（６０３）を形成した。さらに、この上
にゲート絶縁膜（６０４）を形成した。その後、実施例
４と同様な技術を用いて、バリヤ型陽極酸化物で被覆さ
れたアルミニウムを主成分とするゲート電極（６０５）
〜（６０７）を形成した。本実施例では中央のゲート電
極のみが側面に多孔質の陽極酸化物（６０８）を有する
構成とした。（図８（Ａ））[Embodiment 5] FIG. 8 shows a process of this embodiment. First, a base silicon oxide film (60) is formed on a substrate (601).
2) (thickness 2000 Å) was deposited, and island regions (603) were formed by the crystalline silicon film. Further, a gate insulating film (604) was formed on this. Then, using the same technique as in Example 4, a gate electrode (605) mainly composed of aluminum and covered with a barrier type anodic oxide is used.
~ (607) were formed. In this embodiment, only the central gate electrode has a porous anodic oxide (608) on the side surface. (Figure 8 (A))
【００５４】次に、ドライエッチング法によって、ゲー
ト絶縁膜（６０４）をエッチングした。この結果、ゲー
ト電極（６０５）〜（６０７）およびその陽極酸化物の
下の部分にのみ、ゲート絶縁膜（６０９）〜（６１１）
が残存した。（図８（Ｂ）） その後、多孔質陽極酸化物（６０８）を選択的に除去し
た。この工程に関しては、特開平６−３３８６１２に開
示されている。（図８（Ｃ））Next, the gate insulating film (604) was etched by the dry etching method. As a result, the gate insulating films (609) to (611) are formed only under the gate electrodes (605) to (607) and the anodic oxide thereof.
Remained. (FIG. 8 (B)) After that, the porous anodic oxide (608) was selectively removed. This step is disclosed in JP-A-6-338612. (Fig. 8 (C))
【００５５】その後、イオンドーピング法によって、島
状シリコン領域（６０３）に、ゲイト電極部およびゲー
ト絶縁膜（６１０）をマスクとして自己整合的に不純物
（ここでは燐）を注入し、Ｎ型不純物領域を形成した。
本実施例では、ドーピングを実質的に２段階おこなっ
た。すなわち、高加速電圧・低ドーズと低加速電圧・高
ドーズである。前者の例としては、例えば、加速電圧８
０ｋＶ、ドーズ量１×１０13原子／ｃｍ2 、後者の例と
しては加速電圧２０ｋＶ、ドーズ量を５×１０14原子／
ｃｍ2とした。After that, an impurity (here, phosphorus) is self-alignedly injected into the island-shaped silicon region (603) by ion doping using the gate electrode portion and the gate insulating film (610) as a mask to form an N-type impurity region. Was formed.
In this example, doping was performed substantially in two steps. That is, a high acceleration voltage / low dose and a low acceleration voltage / high dose. As an example of the former, for example, the acceleration voltage 8
0 kV, dose amount 1 × 10 13 atoms / cm 2 , as an example of the latter, accelerating voltage 20 kV, dose amount 5 × 10 14 atoms / cm 2
It was set to cm 2 .
【００５６】前者のドーピングでは、イオンに高い加速
エネルギーを付与することができるのでゲート絶縁膜
（６１０）を通してドーピングをおこなうことができる
が、そのときに形成される不純物領域の不純物濃度は低
い。一方、後者のドーピングでは高濃度の不純物領域を
形成できるが、ゲート絶縁膜（６１０）を通してドーピ
ングをおこなうことができない。その結果、高濃度Ｎ型
領域（６１２）〜（６１５）と低濃度Ｎ型領域（６１
６）、（６１７）を作りわけることができた。（図８
（Ｄ））In the former doping, since high acceleration energy can be applied to the ions, the doping can be performed through the gate insulating film (610), but the impurity concentration of the impurity region formed at that time is low. On the other hand, in the latter doping, a high concentration impurity region can be formed, but doping cannot be performed through the gate insulating film (610). As a result, the high concentration N type regions (612) to (615) and the low concentration N type region (61
6) and (617) could be created separately. (Fig. 8
(D))
【００５７】以上のようにして形成した不純物領域（６
１２）〜（６１７）の活性化をおこなった後、層間絶縁
膜として、プラズマＣＶＤ法によって酸化珪素膜（６１
８）を厚さ３０００Åに成膜した。さらに、層間絶縁膜
（６１８）のエッチングをおこない、高濃度Ｎ型領域
（６１２）にコンタクトホールを形成した。その後、ア
ルミニウム膜をスパッタ法によって形成し、エッチング
して画像信号線（６１９）を形成した。The impurity region (6
12) to (617) are activated, and then a silicon oxide film (61) is formed by a plasma CVD method as an interlayer insulating film.
8) was deposited to a thickness of 3000Å. Further, the interlayer insulating film (618) was etched to form a contact hole in the high concentration N-type region (612). After that, an aluminum film was formed by a sputtering method and etched to form an image signal line (619).
【００５８】さらに、パッシベーション膜（６２０）を
形成し、パッシベーション膜（６２０）、層間絶縁膜
（６１８）をエッチングして、高濃度Ｎ型領域（６１
５）に画素電極のコンタクトホールを形成した。そし
て、ＩＴＯを成膜、エッチングして画素電極（６２１）
を形成した。（図８（Ｅ）） 以上のような工程により、図８（Ｆ）に示すような回路
を得ることができた。ここで、ゲート電極（６０６）を
適切な電位に保つことにより、これを容量として用いる
ことができる。また、低濃度Ｎ型領域（６１６）、（６
１７）は、薄膜トランジスタ間に直列に挿入された抵抗
として機能し、ＯＦＦ電流を低減するうえで効果があ
る。（図８（Ｅ））Further, a passivation film (620) is formed, and the passivation film (620) and the interlayer insulating film (618) are etched to form a high concentration N type region (61).
A contact hole for the pixel electrode was formed in 5). Then, an ITO film is formed and etched to form a pixel electrode (621).
Was formed. (FIG. 8E) Through the steps described above, a circuit as shown in FIG. 8F could be obtained. Here, by keeping the gate electrode (606) at an appropriate potential, it can be used as a capacitor. Further, the low concentration N-type regions (616), (6
17) functions as a resistor inserted in series between the thin film transistors, and is effective in reducing the OFF current. (Fig. 8 (E))
【００５９】〔実施例６〕図９には、本発明を用いて回
路を形成する様子を示した。具体的なプロセスについて
は、公知技術（もしくは実施例１、４、５に示される技
術）を用いればよいので、ここでは詳述しない。まず、
概略Ｕ字型（もしくはコの字型あるいは馬蹄型）の半導
体領域（活性層）（７０１）〜（７０４）を形成した。
ここで、活性層（７０１）を基準とした場合、活性層
（７０２）は当列次行、活性層（７０３）は次列当行、
活性層（７０４）は次列次行を意味する。（図９
（Ａ））[Embodiment 6] FIG. 9 shows how a circuit is formed by using the present invention. A publicly known technique (or the technique shown in Examples 1, 4, and 5) may be used for a specific process, and thus will not be described in detail here. First,
An approximately U-shaped (or U-shaped or horseshoe-shaped) semiconductor region (active layer) (701) to (704) was formed.
Here, based on the active layer (701), the active layer (702) is in the next row, the active layer (703) is in the next row,
The active layer (704) means the next column and the next row. (Fig. 9
(A))
【００６０】その後、ゲート絶縁膜（図示せず）を形成
し、さらに、同一被膜により、ゲート信号線（７０
５）、（７０６）および、容量線（７０７）、（７０
８）を形成した。ここで、ゲート信号線および容量線と
活性層の位置関係については図８と同様とした。（図９
（Ｂ）） そして、活性層にドーピングをおこなった後、各活性層
の左端にコンタクトホール（例えば、（７１１）に示さ
れる）を形成し、さらに、画像信号線（７０９）、（７
１０）を形成した。（図９（Ｃ））After that, a gate insulating film (not shown) is formed, and the gate signal line (70) is formed by the same film.
5) and (706) and capacitance lines (707) and (70
8) was formed. Here, the positional relationship between the gate signal line and the capacitance line and the active layer was the same as in FIG. (Fig. 9
(B)) Then, after doping the active layer, a contact hole (for example, shown in (711)) is formed at the left end of each active layer, and the image signal lines (709), (7) are formed.
10) was formed. (Fig. 9 (C))
【００６１】その後、ゲート信号線と画像択信号線によ
って囲まれた領域に画素電極（７１２）、（７１３）を
形成した。このようにして、容量線（７０７）と活性層
（７０１）において薄膜トランジスタ（７１４）が形成
されたのであるが、このとき、容量線（７０７）は当該
行の画素電極（７１３）とは重ならず、１行上の画素電
極（７１２）と重なるように配置した。すなわち、画素
電極（７１３）にしてみれば、１行下の容量線（７０
８）が画素電極（７１３）と重なって、容量（７１５）
を形成した。容量線（７０７）、（７０８）には、他の
実施例を同様に、薄膜トランジスタ（７１４）他がＭＩ
Ｓ容量として機能するに十分な一定電圧が供給される。
（図９（Ｄ））After that, pixel electrodes (712) and (713) were formed in a region surrounded by the gate signal line and the image selection signal line. In this way, the thin film transistor (714) was formed in the capacitor line (707) and the active layer (701). At this time, if the capacitor line (707) overlaps with the pixel electrode (713) of the row. Instead, it was arranged so as to overlap with the pixel electrode (712) on one row. That is, when the pixel electrode (713) is used, the capacitance line (70
8) overlaps with the pixel electrode (713), and the capacitance (715)
Was formed. Similarly to the other embodiments, the thin film transistors (714) and other MI are connected to the capacitance lines (707) and (708).
A constant voltage sufficient to function as the S capacity is supplied.
(Fig. 9 (D))
【００６２】このように、ゲート信号線を当該行の１行
上（もしくは下）の画素電極と重ねる配置を取ることに
よって、図９（Ｅ）に示すような回路が構成されたが、
容量（７１５）は図３（Ｂ）の容量（３１４）に相当す
るものであり、実質的に開口率を低下させずに、容量を
付加することができ、回路の集積度を向上させる上で有
効であった。In this way, by arranging the gate signal line so as to overlap the pixel electrode one row above (or below) the row, the circuit as shown in FIG. 9E is constructed.
The capacitor (715) corresponds to the capacitor (314) in FIG. 3B, and a capacitor can be added without substantially lowering the aperture ratio, so that the integration degree of the circuit can be improved. It was effective.
【００６３】参考のために、図９（Ｆ）には、同じ間隔
で行選択信号線、画像信号線で囲まれた領域に形成され
た従来の単位画素（図１（Ａ）参照）を示したが、補助
容量（１０２）によって光の遮られる領域は本実施例
（図９（Ｄ））と同じであり、本実施例では、半導体領
域（７０１）が、ほとんどゲート信号線（７０５）、
（７０７）で覆われた構造となっているため、開口率を
減少させることはない。逆に従来のもの（図９（Ｆ））
では、行選択信号線から分かれたゲート電極によって、
開口率の低下が認められる。For reference, FIG. 9F shows a conventional unit pixel (see FIG. 1A) formed in a region surrounded by row selection signal lines and image signal lines at the same intervals. However, the region where light is blocked by the auxiliary capacitance (102) is the same as that of this embodiment (FIG. 9D), and in this embodiment, the semiconductor region (701) is almost gate signal line (705),
Since the structure is covered with (707), the aperture ratio is not reduced. On the contrary, the conventional one (Fig. 9 (F))
Then, by the gate electrode separated from the row selection signal line,
A decrease in aperture ratio is observed.
【００６４】〔実施例７〕図１０には、本発明を用いて
回路を形成する様子を示した。本実施例は、本発明のス
イッチング素子に加えて、容量線および画像信号線の遮
光性を積極的に用いることにより、ＴＦＴを外光から保
護する遮光膜、および、画素間の色の分離を明確におこ
なうためのブラックマトリクスとして構成させることを
主眼に置いて、設計された回路である。[Embodiment 7] FIG. 10 shows how a circuit is formed using the present invention. In this embodiment, in addition to the switching element of the present invention, by positively using the light shielding properties of the capacitance lines and the image signal lines, a light shielding film for protecting the TFT from outside light and color separation between pixels can be achieved. This circuit was designed with a focus on configuring it as a black matrix for clear execution.
【００６５】まず、長方形の活性層（８０１）を形成
後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号線
（８０２）と容量線（８０３）を形成した。ここで、容
量線は図に示すように、画素電極の形成される部分の周
囲を取り囲むように配置した。（図１０（Ａ）） そして、活性層にドーピングをおこなった後、活性層の
左端にコンタクトホールを形成し、さらに、画像信号線
（８０４）を形成した。（図１０（Ｂ））First, after forming a rectangular active layer (801), a gate insulating film (not shown) was deposited to form a gate signal line (802) and a capacitance line (803). Here, the capacitance line was arranged so as to surround the periphery of the portion where the pixel electrode was formed, as shown in the figure. (FIG. 10A) Then, after doping the active layer, a contact hole was formed at the left end of the active layer, and further an image signal line (804) was formed. (Figure 10 (B))
【００６６】図から明らかなように、この段階で、透明
な部分は画素電極が形成される中央部と、ゲート信号線
と容量線の隙間である。その他の部分はゲート信号線や
容量線、画像信号線によって遮光される構造となる。な
お、画像信号線を延長して、薄膜トランジスタ（ゲート
信号線、容量線と活性層の交差する部分）の上にも配置
するようにすれば、外光が薄膜トランジスタに進入する
ことを防止し、薄膜トランジスタの特性を安定化する上
で効果的であった。As is apparent from the figure, at this stage, the transparent portion is the central portion where the pixel electrode is formed and the gap between the gate signal line and the capacitance line. The other portion has a structure shielded from light by the gate signal line, the capacitance line, and the image signal line. By extending the image signal line and arranging it also on the thin film transistor (where the gate signal line, the capacitance line and the active layer intersect), external light can be prevented from entering the thin film transistor. It was effective in stabilizing the characteristics of.
【００６７】その後、上記の中央部に画素電極（８０
５）を形成した。このとき、画素電極以外の部分で透明
な領域は、画素電極（８０５）と画像信号線（８０４）
の隙間の部分（８０６）とゲート信号線（８０２）、容
量線（８０３）、画像信号線（８０４）の隙間の部分
（８０７）のみである。前者は画像信号線と画素電極が
重なることを避けねばならないため、また、後者は隣接
する画像信号線を分離する必要があるため、それぞれ必
然的に生じたものであるが、その面積は十分に小さい。
これは、本実施例が、容量線を境界として上下の画素電
極を分ける構造となっているためである。After that, the pixel electrode (80
5) was formed. At this time, a transparent region other than the pixel electrode is provided in the pixel electrode (805) and the image signal line (804).
Of the gate signal line (802), the capacitance line (803), and the image signal line (804). The former must be avoided because the image signal line and the pixel electrode do not overlap with each other, and the latter is necessary because the adjacent image signal lines must be separated. small.
This is because the present embodiment has a structure in which the upper and lower pixel electrodes are separated with the capacitance line as a boundary.
【００６８】図１２（Ａ）には、本実施例の画素のう
ち、画素電極や各配線と重ならない部分を分かりやすく
示したものである。すなわち、画素で黒を表示したとき
に漏れる光の分布である。このように、全体に占める面
積は微小であり、特に問題とはならないが、好ましいこ
とに、画像信号線にそって直線上に存在するため、この
部分のみに別途ブラックマトリクスを設けて遮光しても
よい。FIG. 12A shows, in an easy-to-understand manner, the portion of the pixel of this embodiment that does not overlap the pixel electrode or each wiring. That is, it is the distribution of light that leaks when displaying black in a pixel. As described above, the area occupied by the whole is very small and is not a particular problem, but it is preferable that since it exists on a straight line along the image signal line, a black matrix is separately provided only for this portion to shield light. Good.
【００６９】このように、特にブラックマトリクスを形
成することなく、既存の配線を用いてブラックマトリク
スと同等な構造を得ることができた。本実施例の回路で
は、容量線によるＭＩＳ容量以外に、 当該行およびと画素電極の重なりによる容量（８０
８） 次行の容量線と画素電極の重なりによる容量（８０
９） 次行のゲート信号線と画素電極の重なりによる容量
（８１０） の２つの容量が存在する。As described above, it was possible to obtain the structure equivalent to the black matrix by using the existing wiring without forming the black matrix. In the circuit of this embodiment, in addition to the MIS capacitance due to the capacitance line, the capacitance due to the overlap between the row and the pixel electrode (80
8) Capacitance (80
9) There are two capacitances (810) due to the overlap of the gate signal line and the pixel electrode in the next row.
【００７０】本実施例の回路配置は図３（Ａ）を基本と
したものであるが、図３（Ａ）の補助容量（３０３）に
相当する容量素子（８０８）に加えて、新たに画素セル
と並列に接続された容量素子（８０９）、（８１０）を
加えたものであり、その分、電荷保持の上で効果的であ
る。しかも、これらの容量は多層配線を用いて構成され
ているため、開口率を低下させる要因とはならない。
（図１０（Ｃ））The circuit arrangement of this embodiment is based on FIG. 3A, but in addition to the capacitive element (808) corresponding to the auxiliary capacitance (303) of FIG. 3A, a pixel is newly added. The capacitor elements (809) and (810) connected in parallel with the cell are added, and it is effective in retaining charges by that amount. Moreover, since these capacitors are configured by using the multi-layer wiring, they do not cause a reduction in the aperture ratio.
(Figure 10 (C))
【００７１】〔実施例８〕 図１１には、本発明を用い
て回路を形成する様子を示した。本実施例の回路配置の
基本的な思想は実施例６（図９）と同じである。ただ
し、本実施例では、容量線および画像信号線の遮光性を
積極的に用いることにより、ＴＦＴを外光から保護する
遮光膜、および、画素間の色の分離を明確におこなうた
めのブラックマトリクスとして構成させた。[Embodiment 8] FIG. 11 shows how a circuit is formed using the present invention. The basic idea of the circuit arrangement of this embodiment is the same as that of the sixth embodiment (FIG. 9). However, in this embodiment, by positively using the light-shielding properties of the capacitance lines and the image signal lines, a light-shielding film that protects the TFT from outside light, and a black matrix for clearly separating the colors between pixels. Configured as.
【００７２】プロセスの順序については実施例６と同様
である。まず、概略コの字型の活性層（９０１）の形成
後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号線
（９０２）と容量線（９０３）を形成した。ここで、容
量線は図に示すように、画素電極の形成される部分の周
囲を取り囲むように配置した。（図１１（Ａ）） そして、活性層にドーピングをおこなった後、活性層の
左端にコンタクトホールを形成し、さらに、画像信号線
（９０４）を形成した。画像信号線も図に示すように、
画素電極の周囲（特に薄膜トランジスタ周辺）を覆うよ
うに配置した。（図１１（Ｂ））The process sequence is the same as in the sixth embodiment. First, after forming an approximately U-shaped active layer (901), a gate insulating film (not shown) was deposited to form a gate signal line (902) and a capacitance line (903). Here, the capacitance line was arranged so as to surround the periphery of the portion where the pixel electrode was formed, as shown in the figure. (FIG. 11A) After doping the active layer, a contact hole was formed at the left end of the active layer, and further an image signal line (904) was formed. The image signal line is also as shown in the figure.
It was arranged so as to cover the periphery of the pixel electrode (particularly the periphery of the thin film transistor). (Fig. 11 (B))
【００７３】図から明らかなように、この段階で、透明
な部分は画素電極が形成される中央部と、ゲート信号線
と容量線の隙間を画像信号線で埋められなかった点状の
２か所（各画素の右上端にある）だけである。その他の
部分はゲート信号線や容量線、画像信号線によって遮光
される構造となる。特に、本実施例では薄膜トランジス
タの上にも画像信号線を配置したが、これは外光が薄膜
トランジスタの特にチャネルに進入することを防止し、
薄膜トランジスタの特性を安定化する上で効果的であっ
た。As is apparent from the figure, at this stage, the transparent portion is a dot-shaped two portion where the gap between the gate signal line and the capacitance line cannot be filled with the image signal line and the central portion where the pixel electrode is formed. Only (at the upper right corner of each pixel). The other portion has a structure shielded from light by the gate signal line, the capacitance line, and the image signal line. In particular, in this embodiment, the image signal line is arranged also on the thin film transistor, which prevents external light from entering the channel of the thin film transistor,
It was effective in stabilizing the characteristics of the thin film transistor.
【００７４】その後、上記の中央部に画素電極（９０
５）を形成した。このとき、画素電極以外の部分で透明
な領域は、画素電極（９０５）と画像信号線（９０４）
の隙間の部分（９０７）とゲート信号線（９０２）、容
量線（９０３）、画像信号線（９０４）の隙間の部分
（９０６）のみである。前者は画像信号線と画素電極が
重なることを避けねばならないため、また、後者は隣接
する画像信号線を分離する必要があるため、それぞれ必
然的に生じたものであるが、その面積は十分に小さい。Then, the pixel electrode (90
5) was formed. At this time, a transparent region other than the pixel electrode is provided in the pixel electrode (905) and the image signal line (904).
Of the gate signal line (902), the capacitance line (903), and the image signal line (904). The former must be avoided because the image signal line and the pixel electrode do not overlap with each other, and the latter is necessary because the adjacent image signal lines must be separated. small.
【００７５】図１２（Ｂ）には、本実施例の画素のう
ち、画素電極や各配線と重ならない部分を分かりやすく
示したものである。すなわち、画素で黒を表示したとき
に漏れる光の分布である。このように、全体に占める面
積は微小であり、特に問題とはならない。このように、
特にブラックマトリクスを形成することなく、既存の配
線を用いてブラックマトリクスと同等な構造を得ること
ができた。（図１１（Ｃ））FIG. 12B shows, in an easy-to-understand manner, the portion of the pixel of this embodiment that does not overlap the pixel electrode or each wiring. That is, it is the distribution of light that leaks when displaying black in a pixel. In this way, the area occupied by the whole is very small, and there is no particular problem. in this way,
In particular, it was possible to obtain a structure equivalent to the black matrix by using the existing wiring without forming the black matrix. (Figure 11 (C))
【００７６】[0076]
【発明の効果】以上、本発明に示したように、薄膜トラ
ンジスタをＭＩＳ容量として使用することにより、画素
セルの電圧降下を抑制することができた。本発明は、よ
り高度な画像表示が要求される用途において効果的であ
る。すなわち、２５６階調以上の極めて微妙な濃淡を表
現する場合には画素セルの電圧変動は１フレームの間に
１％以下に抑えられることが必要である。As described above, as shown in the present invention, by using the thin film transistor as the MIS capacitor, the voltage drop of the pixel cell can be suppressed. The present invention is effective in applications in which higher image display is required. That is, in the case of expressing extremely delicate shades of 256 gradations or more, it is necessary to suppress the voltage fluctuation of the pixel cell to 1% or less during one frame.
【００７７】また、本発明は特に行数の多いマトリクス
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、１行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはＯＦＦ電流が多いことが問題となっている。このた
め、ＯＦＦ電流を低減できる本発明はこの分野でも大き
な貢献が可能である。もちろん、アモルファスシリコン
半導体を用いた薄膜トランジスタにおいても効果を有す
ることは言うまでもない。The present invention is also suitable for an active matrix display device using a thin film transistor of a crystalline silicon semiconductor, which is particularly suitable for displaying a matrix having a large number of rows. Generally, in a matrix having a large number of rows, the selection time per row is short, and therefore an amorphous silicon semiconductor thin film transistor is not suitable for use. However, there is a problem that a thin film transistor using a crystalline silicon semiconductor has a large OFF current. Therefore, the present invention capable of reducing the OFF current can make a great contribution also in this field. Needless to say, the thin film transistor using an amorphous silicon semiconductor is also effective.
【００７８】実施例においては、薄膜トランジスタ、Ｍ
ＩＳ容量の構造としてはトップゲート型のものを中心に
説明したが、ボトムゲート型その他の構造のものであっ
ても本発明の効果が不変であることは言うまでもない。
また、同じスイッチング素子にトップゲート型とボトム
ゲート型を組み合わせてもよい。このように本発明は工
業上、有益な発明である。In the embodiment, a thin film transistor, M
As the structure of the IS capacitor, the top gate type has been mainly described, but it goes without saying that the effects of the present invention are unchanged even if the bottom gate type and other structures are used.
Further, a top gate type and a bottom gate type may be combined in the same switching element. Thus, the present invention is an industrially useful invention.
【図１】 アクティブマトリクス回路のスイッチング素
子の例を示す。FIG. 1 shows an example of a switching element of an active matrix circuit.
【図２】 ＭＩＳ容量の例を示す。FIG. 2 shows an example of MIS capacity.
【図３】 本発明によるスイッチング回路の例を示す。FIG. 3 shows an example of a switching circuit according to the invention.
【図４】 実施例１におけるスイッチング素子の上面図
と回路図を示す。FIG. 4 shows a top view and a circuit diagram of a switching element according to the first embodiment.
【図５】 実施例１におけるスイッチング素子の上面図
を示す。FIG. 5 is a top view of the switching element according to the first embodiment.
【図６】 実施例１〜３におけるスイッチング素子の製
造工程を示す。FIG. 6 shows a manufacturing process of a switching element in Examples 1 to 3.
【図７】 実施例４におけるスイッチング素子の製造工
程を示す。FIG. 7 shows a manufacturing process of a switching element according to a fourth embodiment.
【図８】 実施例５におけるスイッチング素子の製造工
程等を示す。FIG. 8 shows a manufacturing process and the like of a switching element in the fifth embodiment.
【図９】 実施例６における画素電極等の配置例を示
す。FIG. 9 shows an arrangement example of pixel electrodes and the like in a sixth embodiment.
【図１０】実施例７における画素電極等の配置例を示
す。FIG. 10 shows an arrangement example of pixel electrodes and the like in a seventh embodiment.
【図１１】実施例８における画素電極等の配置例を示
す。FIG. 11 shows an arrangement example of pixel electrodes and the like in an eighth embodiment.
【図１２】実施例７、８における画素の漏光を示す。FIG. 12 shows light leakage of pixels in Examples 7 and 8.
【図１３】従来の補助容量の作製工程例を示す。FIG. 13 shows an example of manufacturing process of a conventional storage capacitor.
１０１ ・・・・薄膜トランジスタ １０２ ・・・・補助容量 １０３ ・・・・画素セル １０５ ・・・・ゲート信号線 １０６ ・・・・画像信号線 １１１、１１２・・・・薄膜トランジスタ １１３ ・・・・補助容量 １１４ ・・・・画素セル １１５ ・・・・ゲート信号線 １１６ ・・・・画像信号線 １２１、１２２・・・・薄膜トランジスタ １２３ ・・・・補助容量 １２４ ・・・・画素セル １２５ ・・・・ゲート信号線 １２６ ・・・・画像信号線 １３１、１３２・・・・薄膜トランジスタ １３３、１３４・・・・補助容量 １３５ ・・・・画素セル １３６ ・・・・ゲート信号線 １３７ ・・・・画像信号線 ３０１ ・・・・薄膜トランジスタ ３０２ ・・・・ＭＩＳ容量 ３０３ ・・・・通常の容量素子 ３０４ ・・・・画素セル ３１１、３１３・・・・薄膜トランジスタ ３１２ ・・・・ＭＩＳ容量 ３１４ ・・・・通常の容量素子 ３１５ ・・・・画素セル ３２１、３２３・・・・薄膜トランジスタ ３２４ ・・・・ＭＩＳ容量 ３２２ ・・・・通常の容量素子 ３２５ ・・・・画素セル ３３１、３３３・・・・薄膜トランジスタ ３３２、３３４・・・・ＭＩＳ容量 ３３５ ・・・・画素セル 101 ... Thin film transistor 102 ... Auxiliary capacitance 103 ... Pixel cell 105 ... Gate signal line 106 ... Image signal line 111, 112 ... Thin film transistor 113 ... Capacitance 114 ··· Pixel cell 115 ··· Gate signal line 116 ··· Image signal line 121, 122 ··· Thin film transistor 123 ··· Auxiliary capacitor 124 ··· Pixel cell 125 ··· · Gate signal line 126 ··· Image signal line 131, 132 ··· Thin film transistor 133, 134 ··· Auxiliary capacitance 135 ··· Pixel cell 136 ··· Gate signal line 137 ··· Image Signal line 301 ··· thin film transistor 302 ··· MIS capacitance 303 ··· Ordinary capacitive element 304 ··· Pixel cell 31 313 ... Thin film transistor 312 ... MIS capacitance 314 .. Ordinary capacitance element 315 .. Ordinary capacitance element 325 ... Pixel cell 331, 333 ... Thin film transistor 332, 334 ... MIS capacitance 335 ... Pixel cell
Claims (14)
ート信号線、画像信号線と、各画素電極に対して少なく
とも１個の薄膜トランジスタを有するアクティブマトリ
クス表示装置において、 前記画素電極と並列に常時もしくはほとんどの時間ＯＮ
状態になっている薄膜トランジスタを有することを特徴
とするアクティブマトリクス表示装置。1. An active matrix display device having pixel electrodes, gate signal lines, image signal lines arranged in a matrix, and at least one thin film transistor for each pixel electrode. Most of the time ON
An active matrix display device having a thin film transistor in a state.
ート信号線、画像信号線と、各画素電極に対して少なく
とも１個の薄膜トランジスタと少なくとも１個の補助容
量を有するアクティブマトリクス表示装置において、 前記補助容量は常時もしくはほとんどの時間ＯＮ状態に
なっている薄膜トランジスタにより構成されていること
を特徴とするアクティブマトリクス表示装置。2. An active matrix display device having pixel electrodes, gate signal lines, image signal lines arranged in a matrix, at least one thin film transistor and at least one auxiliary capacitor for each pixel electrode, An active matrix display device characterized in that the storage capacitor is constituted by a thin film transistor which is always or almost always on.
ート信号線、画像信号線と、各画素電極に対して少なく
とも２個の薄膜トランジスタと少なくとも１個の補助容
量を有し、 前記薄膜トランジスタは直列に接続され、前記補助容量
のうち少なくとも１つは、その一方の電極を前記薄膜ト
ランジスタの間に有する構造のアクティブマトリクス表
示装置において、 前記補助容量は常時もしくはほとんどの時間ＯＮ状態に
なっている薄膜トランジスタにより構成されていること
を特徴とするアクティブマトリクス表示装置。3. A pixel electrode, a gate signal line, an image signal line arranged in a matrix, at least two thin film transistors and at least one auxiliary capacitor for each pixel electrode, and the thin film transistors are connected in series. In an active matrix display device having a structure in which at least one of the auxiliary capacitances is connected and one electrode thereof is provided between the thin film transistors, the auxiliary capacitance is constituted by a thin film transistor which is always or almost always on. An active matrix display device characterized by being provided.
ート信号線、画像信号線、容量線と、各画素電極に対し
て少なくとも２個の直列に接続された薄膜トランジスタ
を有するアクティブマトリクス表示装置において、 前記薄膜トランジスタのうち、画像信号線に接続されて
いるもののゲート電極はゲート信号線に接続され、その
他の薄膜トランジスタの少なくとも１つはそのゲート電
極が容量線に接続されていることことを特徴とするアク
ティブマトリクス表示装置。4. An active matrix display device having pixel electrodes arranged in a matrix, gate signal lines, image signal lines, capacitance lines, and at least two thin film transistors connected in series to each pixel electrode, Among the thin film transistors, the gate electrode of the one connected to the image signal line is connected to the gate signal line, and at least one of the other thin film transistors is connected to the capacitance line at the gate electrode thereof. Matrix display device.
ート信号線、画像信号線、容量線と、各画素電極に対し
て少なくとも３個の直列に接続された薄膜トランジスタ
を有するアクティブマトリクス表示装置において、 前記薄膜トランジスタのうち、画像信号線に接続されて
いるものを第１の薄膜トランジスタ、次を第２の薄膜ト
ランジスタ、以下、第３、第４の薄膜トランジスタとす
るとき、 前記第１および第３の薄膜トランジスタのゲート電極は
ゲート信号線に接続され、前記第２の薄膜トランジスタ
のゲート電極は容量線に接続されていることことを特徴
とするアクティブマトリクス表示装置。5. An active matrix display device having pixel electrodes arranged in a matrix, gate signal lines, image signal lines, capacitance lines, and at least three thin film transistors connected in series to each pixel electrode, When one of the thin film transistors connected to the image signal line is the first thin film transistor, the next one is the second thin film transistor, and the third and fourth thin film transistors are hereafter, the gates of the first and third thin film transistors. An active matrix display device, wherein an electrode is connected to a gate signal line and a gate electrode of the second thin film transistor is connected to a capacitance line.
ート信号線、画像信号線と、各画素電極に対して少なく
とも３個の直列に接続された薄膜トランジスタを有する
アクティブマトリクス表示装置において、 前記薄膜トランジスタの少なくとも２つのゲート電極は
ゲート信号線に接続され、他の薄膜トランジスタのゲー
ト電極には、ゲート信号線に印加される信号とは異なる
信号が印加されることを特徴とするアクティブマトリク
ス表示装置。6. An active matrix display device having pixel electrodes, gate signal lines, image signal lines arranged in a matrix, and at least three thin film transistors connected in series to each pixel electrode, wherein An active matrix display device, wherein at least two gate electrodes are connected to a gate signal line, and a signal different from the signal applied to the gate signal line is applied to the gate electrodes of the other thin film transistors.
つの薄膜トランジスタのチャネルの両端に低濃度不純物
領域（ＬＤＤ）を設けたことを特徴とするアクティブマ
トリクス表示装置。7. The method according to claim 1, wherein at least 1.
An active matrix display device, characterized in that a low concentration impurity region (LDD) is provided at both ends of a channel of one thin film transistor.
つ薄膜トランジスタのチャネルの両端にオフセット領域
を設けたことを特徴とするアクティブマトリクス表示装
置。8. The method according to claim 1, wherein at least 1.
An active matrix display device, wherein offset regions are provided at both ends of a channel of a thin film transistor.
量の少なくとも１つは半導体被膜上にゲート絶縁膜とゲ
ート電極を重ねた構造を有することを特徴とするアクテ
ィブマトリクス表示装置。9. The active matrix display device according to claim 2, wherein at least one of the auxiliary capacitors has a structure in which a gate insulating film and a gate electrode are stacked on a semiconductor film.
ジスタと画素電極の間、もしくは複数の薄膜トランジス
タ間に抵抗素子を設けたことを特徴とするアクティブマ
トリクス表示装置。10. The active matrix display device according to claim 1, wherein a resistance element is provided between the thin film transistor and the pixel electrode or between a plurality of thin film transistors.
て、 マトリクス状に配置された画素電極とゲート信号線、画
像信号線を有し、 該画素電極ごとに設けられた１つの島状の半導体被膜上
に、陽極酸化物被膜で被覆されたゲート電極を２つ以上
有し、 前記半導体領域には、Ｎ型もしくはＰ型の領域が設けら
れ、 前記半導体領域に設けられたＮ型もしくはＰ型の領域の
うち、両端の領域の一方は画素電極に、他方は画像信号
線に接続されており、 前記ゲート電極のうち、少なくとも１つはゲート信号線
に接続され、他には当該画素のゲート信号線とは無関係
な信号が印加されていることを特徴とするアクティブマ
トリクス表示装置。11. An active matrix display device, comprising pixel electrodes, gate signal lines, and image signal lines arranged in a matrix, wherein an anode is formed on one island-shaped semiconductor film provided for each pixel electrode. Having two or more gate electrodes covered with an oxide film, an N-type or P-type region is provided in the semiconductor region, and among the N-type or P-type region provided in the semiconductor region, One of the regions at both ends is connected to the pixel electrode and the other is connected to the image signal line. At least one of the gate electrodes is connected to the gate signal line, and the other regions are unrelated to the gate signal line of the pixel. Active matrix display device characterized in that various signals are applied.
て、 マトリクス状に配置された画素電極とゲート信号線、画
像信号線を有し、 該画素電極ごとに設けられた１つの島状の半導体被膜上
に、陽極酸化物被膜で被覆された２つ以上のゲート電極
を有し、 前記半導体領域には、Ｎ型もしくはＰ型の領域が設けら
れ、 前記ゲート電極のうち、当該画素のゲート信号線に接続
されていない任意の１つのゲート電極において、該ゲー
ト電極の上層の配線もしくは画素電極と該ゲート電極、
および該ゲート電極の陽極酸化物被膜とによって、容量
素子が形成されていることを特徴とするアクティブマト
リクス表示装置。12. An active matrix display device, comprising pixel electrodes, gate signal lines, and image signal lines arranged in a matrix, wherein an anode is formed on one island-shaped semiconductor film provided for each pixel electrode. The semiconductor region has two or more gate electrodes covered with an oxide film, and an N-type or P-type region is provided in the semiconductor region. The gate electrode is connected to a gate signal line of the pixel. In any one of the gate electrodes, the wiring in the upper layer of the gate electrode or the pixel electrode and the gate electrode,
An active matrix display device, wherein a capacitive element is formed by the anodic oxide coating on the gate electrode.
て、 複数の画像信号線と、 前記画像信号線に概略平行に配置された複数のゲート信
号線と、 前記ゲート信号線の間に１本づつ平行に配置された容量
線と、 前記ゲート信号線と画像信号線に囲まれた領域に設けら
れた画素電極と、 前記画素電極の各々に接続して設けられたスイッチング
素子と、を有し、 前記スイッチング素子の各々は半導体被膜を１つ有し、 半導体被膜は、前記ゲート信号線と少なくとも１か所の
重なる部分と、前記容量線と少なくとも１か所の重なる
部分を有することを特徴とするアクティブマトリクス表
示装置。13. In an active matrix display device, a plurality of image signal lines, a plurality of gate signal lines arranged substantially in parallel to the image signal lines, and one gate signal line arranged in parallel between the gate signal lines. A capacitor line, a pixel electrode provided in a region surrounded by the gate signal line and the image signal line, and a switching element connected to each of the pixel electrodes. Each has one semiconductor film, and the semiconductor film has at least one overlapping portion with the gate signal line and at least one overlapping portion with the capacitance line. .
て、 複数の画像信号線と、 前記画像信号線に概略平行に配置された複数のゲート信
号線と、 前記ゲート信号線の間に１本づつ平行に配置された容量
線と、 前記ゲート信号線と画像信号線に囲まれた領域に設けら
れた画素電極と、 前記画素電極の各々に接続して設けられたスイッチング
素子と、を有し、 前記スイッチング素子の各々は半導体被膜を１つ有し、 前記半導体被膜は、前記画像信号線とコンタクトを有す
る領域と、前記画素電極とコンタクトを有する領域と、
前記行選択信号線とゲート信号線とによって分離された
１つ以上の領域とが、いずれもＮ型もしくはＰ型の導電
型を示すことを特徴とするアクティブマトリクス表示装
置。14. In an active matrix display device, a plurality of image signal lines, a plurality of gate signal lines arranged substantially parallel to the image signal lines, and one gate signal line arranged in parallel between the gate signal lines. A capacitor line, a pixel electrode provided in a region surrounded by the gate signal line and the image signal line, and a switching element connected to each of the pixel electrodes. Each has one semiconductor film, and the semiconductor film has a region having a contact with the image signal line, and a region having a contact with the pixel electrode,
An active matrix display device, wherein each of the one or more regions separated by the row selection signal line and the gate signal line exhibits an N type or P type conductivity type.
Priority Applications (1)
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|---|---|---|---|
| JP03621095A JP3556307B2 (en) | 1995-02-01 | 1995-02-01 | Active matrix display device |
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| Publication Number | Publication Date |
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| JPH08213627A true JPH08213627A (en) | 1996-08-20 |
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ID=12463398
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|---|---|---|---|
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