JPH08212133A

JPH08212133A - データ処理装置及びキャッシュメモリ制御方法

Info

Publication number: JPH08212133A
Application number: JP7034422A
Authority: JP
Inventors: Toshihiko Kurihara; 俊彦栗原; Kenji Matsubara; 健二松原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-31
Filing date: 1995-01-31
Publication date: 1996-08-20
Also published as: KR960029986A; TW296442B

Abstract

(57)【要約】【目的】同一キャッシュラインを対象とする連続的な
ストアに際してもキャッシュミスによるデータ処理性能
の低下を阻止する。【構成】ストア命令実行に際してのキャッシュミスに
おいてミスに係る上位記憶装置からのブロックデータを
新たなキャッシュエントリとして追加するキャッシュ制
御方式において、同一キャッシュラインに置かれるよう
な同一ブロックへのストアが連続するとき、それをアド
レス比較器９５が検出し、一旦キャッシュミスが発生し
た後のキャッシュミスにおいてもキャッシュ制御装置６
０がそのストアデータを続けてライトバッファ９に保持
させる。この状態はストア要求に対する応答として命令
処理装置８に返され、命令処理装置は連続する当該スト
ア命令の実行完了を認識して次の命令実行へ制御を進め
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は所謂スワップ方式で制御
されるキャッシュメモリを備えたデータ処理装置、さら
にはそのキャッシュメモリの制御方法に関し、特に、キ
ャッシュメモリ上で同一キャッシュラインとされるよう
なデータの連続的なストアに際してもキャッシュミスに
よるデータ処理性能の低下を阻止する技術に関し、例え
ばキャッシュメモリを備えパイプライン形式で命令を実
行するマイクロプロセッサ（マイクロコンピュータ）に
適用して有効な技術に関するものである。

【０００２】

【従来の技術】データ処理システム（データ処理装置）
の処理能力を向上させるためにキャッシュメモリを用い
ることができる。中央処理装置などを含む命令処理装置
が実行するプログラムは、それによって参照されるアド
レスには局所性があるという経験則がある。そのため、
主記憶装置よりも記憶容量は小さいが高速アクセス可能
なキャッシュメモリに、主記憶装置に保持されたデータ
の一部のデータと同一のデータがコピーされて保持され
る。命令処理装置がメモリリードアクセスを行なう時、
命令処理装置はまず、キャッシュメモリをアクセスす
る。キャッシュメモリ上に必要なデータが存在するとき
（キャッシュヒット）は、キャッシュメモリからデータ
がリードされて命令処理装置へ供給される。したがっ
て、主記憶装置へのアクセスが必要となるので見かけ上
のメモリアクセスタイムが減少し、データ処理システム
のデータ処理性能を向上させることができる。主記憶装
置からキャッシュメモリへのデータのコピーは、参照さ
れるアドレスの局所性の程度を考慮して決定されるデー
タのブロックを単位として行なわれる。一つのデータブ
ロックの大きさは通常１６〜１２８バイト程度とされる
ものが多い。

【０００３】このようなキャッシュメモリを備えたデー
タ処理装置においてアクセス対象データを含むデータブ
ロックがキャッシュメモリ上に存在しない場合、即ち、
キャッシュミスの場合には、主記憶装置から当該アクセ
ス対象データを含むデータブロックをキャッシュメモリ
に転送（ムーブイン）する必要がある。その間、命令処
理装置は処理待ちの状態にされるので、その分だけ命令
処理装置のデータ処理能力が低下する。そのため、キャ
ッシュミス時における命令処理装置のデータ処理能力低
下をなるべく抑えることができるキャッシュ制御方式が
要求される。

【０００４】この点に関し、特開昭６３−３１１５４８
号公報（公開日：１９８８年１２月２０日）には、次の
制御方式が開示されている。キャッシュメモリに対する
ライトデータバッファが設けられる。レジスタからメモ
リへデータの書込みを指示するようなストア命令の実行
においてキャッシュミスした場合には、一旦ライトデー
タバッファにライトデータが書き込まれ、ムーブイン完
了後にライトデータバッファからライトデータがキャッ
シュメモリに書き込まれる。この方式では、命令処理装
置はライトデータバッファにライトデータを書き込んだ
時点で当該データのストアを終了させることができ、後
続の命令の処理を開始することができるため、命令処理
装置の処理待ち時間が減って、そのデータ処理能を向上
させることができる。

【０００５】

【発明が解決しようとする課題】本発明者は、上記キャ
ッシュ制御方式について検討した。ライトデータバッフ
ァにライトデータが書き込まれた状態において、後続の
ストア命令によるメモリライトアクセスがさらにキャッ
シュミス（２回目のミス）すると、当該２回目のミスに
係るライトデータもライトデータバッファに格納可能に
されていなければ、先のストア命令に係るデータブロッ
クが主記憶装置から転送完了されるまで命令処理装置は
処理待ちとされることがわかった。このため、汎用レジ
スタの内容をメモリ上に設けられたスタックへ退避する
場合のように、キャッシュメモリ上において同一キャッ
シュラインに置かれることになるような同一ブロックへ
のストアが連続するようなときに、一旦キャッシュミス
が発生すると、データ処理性能が大きく低下してしまう
おそれのあることもわかった。

【０００６】本発明の目的は、キャッシュメモリ上で同
一キャッシュラインとされるようなデータの連続的なス
トアに際してもキャッシュミスによるデータ処理性能の
低下を阻止することができるデータ処理装置及びキャッ
シュ制御方法を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】〔１〕データ処理装置は、アドレス信号を
生成してメモリアクセス可能な命令処理装置（８）と、
アドレス信号に含まれるインデックスアドレス（ＩＤＸ
ｉ）によってキャッシュラインが選択され、キャッシュ
ラインは当該アドレス信号に含まれるタグアドレス（Ｔ
ＡＧｉ）と比較されるべきキャッシュタグと対を成す一
つのブロックデータ領域を有し、選択されたキャッシュ
ラインにおけるブロックデータ領域の中から一つのデー
タ領域の所在がデータ語選択情報（ＢＭＲＫ）によって
指定されるキャッシュメモリ（６）と、ライトアクセス
におけるキャッシュメモリのキャッシュミスにおいてミ
スに係るインデックスアドレス及びタグアドレスを共通
とするブロックデータがキャッシュメモリの上位記憶装
置（２，４）より転送されるムーブインデータバッファ
（９３）と、ライトアクセスにおけるキャッシュメモリ
のキャッシュミスにおいてミスに係るアドレス信号のタ
グアドレス及びインデックスアドレスを保持するライト
アドレスバッファ（９０）、上記一つのブロックデータ
領域に相当する記憶領域にデータ語選択情報に従ってラ
イトデータを保持するライトデータバッファ（９１）、
及びライトデータバッファに保持されたライトデータの
データ語選択情報を保持するデータ語選択情報バッファ
（９２）を供えたライトバッファ（９）と、ライトアク
セスのアドレス信号に含まれる上記タグアドレス及びイ
ンデックスアドレスを、ライトアドレスバッファが保持
するタグアドレス及びインデックスアドレスと比較する
アドレス比較器（９５）と、ライトアクセスにおけるキ
ャッシュメモリのキャッシュミスにおいて上記ライトデ
ータバッファに有効なデータが保持されていないとき
と、同じくライトアクセスにおけるキャッシュメモリの
キャッシュミスにおいてライトデータバッファに有効な
データが保持され上記アドレス比較器による一致が検出
されたときに、当該ライトアクセスに係るライトデータ
をそのデータ語選択情報に応ずるライトデータバッファ
上のブロックデータ領域のデータ領域に格納させるキャ
ッシュ制御装置（６０）と、を備えて構成される。

【００１０】〔２〕上記データ処理装置において、キャ
ッシュメモリに対するキャッシュライトミスに係る新た
なエントリの追加とライトバッファに格納されたライト
データの書込みとを効率化するには、ライトアクセスに
おけるキャッシュメモリのキャッシュミスにおいて、上
位記憶装置からムーブインデータバッファに転送完了さ
れたブロックデータを、上記データ語選択情報バッファ
のデータ語選択情報が示すライトデータバッファ上のデ
ータ領域のデータで置き換えてキャッシュメモリに供給
する選択回路（９４）を更に設ける。

【００１１】〔３〕パイプライン方式による命令実行を
考慮する場合、実行命令処理装置（８）は命令フェッチ
（ＩＦ）、命令デコード（Ｄ）、演算（Ｅ）、メモリア
クセス（Ａ）、及び書込み（Ｗ）の各ステージを含んで
命令実行をパイプライン制御するシーケンス制御回路
（８０）を供え、このシーケンス制御回路は、ストア命
令によるメモリライトアクセスの要求（ＳＴＲＲＥＱ）
をキャッシュ制御装置（６０）に与え、それに対する応
答（Ｌ／ＳＡＣＫ）を待って次命令のメモリアクセスに
進み、且つ、パイプラインロックの指示（ＬＯＣＫ）が
有効にされる期間においてはメモリアクセス以前のパイ
プラインステージの動作を停止させるものとし、上記キ
ャッシュ制御装置（６０）は、ストア命令によるメモリ
ライトアクセスが要求されたとき（ＳＴＲＲＥＱ＝
１）、その要求に応ずるライトアクセスがキャッシュヒ
ットの状態（ＤＣＭＩＳＳ＝０）と、その要求に応ずる
ライトアクセスがキャッシュミス（ＤＣＭＩＳＳ＝１）
で且つ上記ライトデータバッファに有効なデータが保持
されていない状態（ＷＢＦＲＶＬＤ＝０）と、その要求
に応ずるライトアクセスがキャッシュミス（ＤＣＭＩＳ
Ｓ＝１）で且つライトデータバッファに有効なデータが
保持され（ＷＢＦＲＶＬＤ＝１）アドレス比較器による
一致（ＢＬＫＭＣＨ＝１）が検出された状態との夫々に
おいて当該メモリアクセス要求に対する応答（Ｌ／ＳＡ
ＣＫ）を命令処理装置（８）に返し、また、そのメモリ
アクセス要求に応ずるライトアクセスがキャッシュミス
（ＤＣＭＩＳＳ＝１）で且つライトデータバッファに有
効なデータが保持され（ＷＢＦＲＶＬＤ＝１）アドレス
比較器による不一致（ＢＬＫＭＣＨ＝０）が検出された
状態では命令処理装置にパイプラインロックを指示し
（ＫＯＣＫ＝１）その後キャッシュミスに係るアドレス
のブロックデータが上位記憶装置から上記ムーブインデ
ータバッファに転送完了されるのを待ってパイプライン
ロックの解除と当該メモリアクセス要求に対する応答と
を命令処理装置に与えるように構成することができる。

【００１２】〔４〕命令処理装置（８）が、演算回路
（８２）と、内部バスに結合されたレジスタ回路（８
１）と、内部バス上のライトデータを当該内部バスより
もビット数の多いキャッシュバスに振り分けるためのア
ライナ（８４）とを有するとき、上記演算回路から出力
される書込みアドレスと書込みデータのサイズ情報とを
受け書込みアドレスの一部をデコードして得られるビッ
位置を基準にデータサイズに応じたビットを選択レベル
としてデータ語選択情報（ＢＭＲＫ）を生成すると共
に、生成されたデータ語選択情報で指示されるキャッシ
ュバス上のデータ位置に内部バスを振り分け制御するデ
コーダ（８３）を設けることにより、キャッシュライト
ミスに係るライトデータをそのデータ語選択情報に応ず
るライトデータバッファ上のブロックデータ領域のデー
タ領域に格納させることができる。

【００１３】〔５〕別の観点による本発明、即ち、メモ
リをライトアクセス可能な命令処理装置（８）と、この
命令処理装置に接続されたキャッシュメモリ（６）と、
ライトアクセスにおけるキャッシュメモリのキャッシュ
ミスに係るアクセスアドレス情報とライトデータとを一
時的に保持するライトバッファ（９）と、上記ミスに係
るアクセスアドレスのデータを含むブロックデータがキ
ャッシュメモリの上位記憶装置（２，４）より転送され
るムーブインデータバッファ（９３）とを備えたデータ
処理装置におけるキャッシュメモリ制御方法は、ライト
アクセスにおけるキャッシュメモリのキャッシュミスに
対して上記ムーブインデータバッファに上記ブロックデ
ータをデータ転送する第１の処理と、上記ムーブインデ
ータバッファにデータ転送されたブロックデータの一部
をライトバッファが保有するキャッシュミスに係るライ
トデータに置き換えてキャッシュメモリの所定のキャッ
シュラインに格納する第２の処理と、上記第２の処理の
前に、キャッシュラインを共有するアクセスアドレスに
ついてのキャッシュミスに係るライトアクセスが続いた
とき、当該後続のキャッシュミスに係るライトデータ
を、先に格納されているライトデータと格納位置を変え
てライトバッファに格納する第３の処理とを含む。

【００１４】

【作用】上記した手段によれば、汎用レジスタの内容を
メモリ上に設けられたスタック領域へ退避する場合のよ
うに、キャッシュメモリ上において同一キャッシュライ
ンに置かれることになるような同一ブロックへのストア
が連続するようなときに、それをアドレス比較器（９
５）が検出することにより、一旦キャッシュミスが発生
した後のキャッシュミスにおいてもキャッシュ制御装置
（６０）がそのストアデータを続けてライトバッファ９
に保持させていく。ストアデータがライトバッファ
（９）に保持される状態はストアに対する応答などによ
って命令処理装置（８）に返される。それによって命令
処理装置（８）は、当該ライトアクセス若しくはストア
命令の実行完了を認識して、次の命令実行へ制御を進め
ることができる。このことが、命令処理装置の処理待ち
期間を短縮し、キャッシュメモリ上で同一キャッシュラ
インとされるようなデータの連続的なストアに際しても
キャッシュミスによるデータ処理性能の低下を阻止す
る。

【００１５】その間にキャッシュミスに係るブロックデ
ータが上位記憶装置からムーブインデータバッファに転
送される。ムーブインデータバッファに転送されたデー
タとライトバッファのデータはキャッシュメモリに新た
なエントリとして追加されることになる。このとき選択
回路（９４）は、ムーブインデータバッファのブロック
データとライトデータバッファのデータとをバイトマー
クに従って合成する。合成されたデータは、キャッシュ
ミスに係るストアデータを含む新たなエントリとしてキ
ャッシュメモリ（６）に追加される。したがって、上記
キャッシュエントリの追加を、ムーブインデータバッフ
ァのブロックデータの書込みと、ライトデータバッファ
のデータをバイトマークで選択して行う書込みとに分け
て行うことを要せず、この点においても命令処理装置の
処理待ちの期間を短縮する。

【００１６】

【実施例】図１には本発明の一実施例に係るマイクロプ
ロセッサのブロック図が示される。本実施例のマイクロ
プロセッサ１は、特に制限されないが、ＲＩＳＣ（Ｒｅ
ｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎＳｅｔＣｏｍ
ｐｕｔｅｒ）アーキテクチャに基づいて形成されたもの
であり、公知の半導体集積回路製造技術によって単結晶
シリコンのような１個の半導体基板に形成される。

【００１７】ＲＩＳＣアーキテクチャを有する本実施例
のマイクロプロセッサ１は、特に制限されないが、命令
長は全て３２ビットである。命令セット内に含まれる命
令の数が縮少されており、たとえば、メモリをアクセス
する命令は、メモリから汎用レジスタへデータを転送す
るロード命令と、逆に汎用レジスタからメモリへデータ
を転送するストア命令のみとされる。また、キャッシュ
方式は特に制限されないが、２階層キャッシュ方式が採
用され、マイクロプロセッサ１は、互いに独立した命令
１次キャッシュメモリ５と、データ１次キャッシュメモ
リ６とを持ち、マイクロプロセッサ１の外部にデータと
命令が混在するユニファイドキャッシュメモリとしての
２次キャッシュメモリ２が接続されている。主記憶装置
４はメモリバス３を介してマイクロプロセッサ１に接続
される。２次キャッシュメモリ２及び主記憶装置４は後
述する命令１次キャッシュメモリ５及びデータ１次キャ
ッシュメモリ６に対する上位記憶装置として位置付けら
れる。

【００１８】データ１次キャッシュメモリ６と２次キャ
ッシュメモリ２との間はストアスルー制御とされ、スト
アデータをデータ１次キャッシュメモリ６に書き込むと
きは必ず２次キャッシュメモリ２にも書き込みされるよ
うになっている。２次キャッシュメモリ２と主記憶装置
４との間はライトバック制御とされ、ストアデータは２
次キャッシュメモリ２のみに書き込まれ、２次キャッシ
ュメモリ２の中の所定キャッシュラインの置き換え即ち
エントリのリプレースが発生し且つ２次キャッシュメモ
リ２のデータと主記憶装置４のデータとが不一致である
ときに２次キャッシュメモリ２のデータが主記憶装置４
に書き込まれる。また、データ１次キャッシュメモリ６
と２次キャッシュメモリ２とのスループットの差を吸収
するためにファースト・イン・ファースト・アウト・バ
ッファによって構成されたストアバッファ７が設けられ
ている。データ転送は１次キャッシュメモリ５，６と２
次キャッシュメモリ２との間では１６バイトを１ブロッ
クとする単位で行なわれ、２次キャッシュメモリ２と主
記憶装置４との間も同様に１６バイトを１ブロックとす
るデータ単位で行なわれる。また、特に制限されない
が、１次キャッシュメモリ５，６、２次キャッシュメモ
リ２、ストアバッファ７のデータ書き込み幅は全て、１
６バイトとされる。１６バイトのデータ書込み幅に対す
る書込み位置の指定は、中央処理装置（ＣＰＵ）などを
含む命令処理装置８が生成する１６ビットのバイトマー
クＢＭＲＫ（データ語選択情報）によって指定される。
このバイトマークＢＭＲＫについては後で詳述するが、
命令処理装置８が管理するアドレスはバイトアドレスと
され、アクセスアドレスの下位４ビットとデータサイズ
とに基づいてバイトマークＢＭＲＫが生成される。

【００１９】また、命令処理装置８がストア命令を実行
したときにデータ１次キャッシュメモリ６がキャッシュ
ミスを生じた場合、キャッシュミスに係るエントリを主
記憶装置４又は２次キャッシュメモリ２からデータ１次
キャッシュメモリ６に転送するスワップ方式が採用され
る。このとき、ストアバッファ７とは別に、ライトバッ
ファ９が設けられ、ストア命令の実行でデータ１次キャ
ッシュメモリ６がキャッシュミスしたときは当該ライト
バッファ９に一時的にストアデータなどを書き込んでお
くことで、命令処理装置８は、２次キャッシュメモリ２
又は主記憶装置４よりのデータのブロック転送の完了を
待つことなく後続命令の実行を続けることができるよう
になっている。その詳細は後述する。

【００２０】命令１次キャッシュメモリ５は命令１次キ
ャッシュ制御装置５０によってその動作が制御される。
命令処理装置８は命令フェッチのときに命令アドレスＩ
ＡＤＲＳを出力し、命令１次キャッシュ制御装置５０７
に命令読み出し要求（命令フェッチ要求）ＩＦＲＥＱを
送る。このＩＦＲＥＱ要求を受け取った命令１次キャッ
シュ制御装置５０は、命令１次キャッシュメモリ５がそ
の命令アドレスＩＡＤＲＳに対してキャッシュヒットし
たときは、命令１次キャッシュメモリ５から読み出され
た命令コードＩＣＲＤをセレクタ５１を介して命令処理
装置８に供給させる。命令１次キャッシュメモリ５がキ
ャッシュミスしたとき命令１次キャッシュ制御装置５０
は、２次キャッシュ制御装置１０に命令ブロック転送要
求ＩＴＲＥＱを出し、それに対する２次キャッシュ制御
装置１０の応答（命令ブロック転送応答）ＩＴＡＣＫと
共に２次キャッシュメモリ２又は主記憶装置４から転送
される命令コードＩＣＲＤを命令セレクタ５１を介して
命令処理装置８に供給させる。命令１次キャッシュ制御
装置５０は命令処理装置８へ命令コードＩＣＲＤを供給
するとき、命令読み出し応答（命令フェッチ承認）ＩＦ
ＡＣＫを命令処理装置８に返す。尚、命令１次キャッシ
ュ制御装置５０は図示しない命令用アドレス変換バッフ
ァを使って、当該ページに対するアクセスが許されてい
るかどうかを調べ、許されていなければアクセス保護違
反などの例外処理要求を命令処理装置８に与える。

【００２１】データ１次キャッシュメモリ６は、特に制
限されないが、複数例えば１２８のキャッシュラインを
備え、各キャッシュラインは物理ページ番号等の記憶領
域と１６バイトのデータ部とから構成される。命令処理
装置８が生成する論理アドレスは論理ページ番号（論理
ページアドレス）とオフセットから成り、当該オフセッ
トの下位４ビット（第０ビット〜第３ビット）は上記バ
イトマークＢＭＲＫの生成に利用され、本実施例に従え
ば、１６バイトのデータ部（一つのブロックデータ領
域）におけるデータ位置の指定はバイトマークＢＭＲＫ
によって行われる。バイトマークＢＭＲＫは命令処理装
置８が生成するアドレス信号の下位４ビットとデータの
サイズを表わす制御情報から生成される１６ビットの情
報である。上記オフセットの上位側７ビット（第４ビッ
トから第１０ビット）はインデックスアドレスとされ、
キャッシュラインの選択即ちインデックスに利用され
る。本実施例ではオフセットは１１ビットとされ、これ
によりページサイズは２Ｋバイトとされる。インデック
スされたキャッシュラインが保有する物理ページ番号は
キャッシュタグとされ、アクセスアドレスの物理ページ
番号と比較され、一致であればキャッシュヒット、不一
致であればキャッシュミスとされる。この実施例に従え
ば、キャッシュタグと比較されるアドレス信号の物理ペ
ージ番号がタグアドレスとされる。論理ページ番号を物
理ページ番号に変換するのは図示しないデータ用アドレ
ス変換バッファにて行われる。図１には当該アドレス変
換バッファは図示されていないが、上命令処理装置８に
内蔵されているものと理解されたい。従って、図１に示
されるデータアドレスＤＡＤＲＳは物理ページ番号（タ
グアドレス）とオフセットの内の上記インデックスに利
用されるアドレスビット（インデックスアドレス）とを
含むものとされる。オフセットは物理アドレスと論理ア
ドレス相互間で共通である。

【００２２】データ１次キャッシュメモリ６はデータ１
次キャッシュ制御装置６０によってその動作が制御され
る。命令処理装置８は、データアクセスのときにデータ
アドレスＤＡＤＲＳ及びバイトマークＢＭＡＲを出力
し、そのデータアクセスがストア（メモリライト）の場
合にはストア要求ＳＴＲＲＥＱを、そのデータアクセス
がロード（メモリリード）の場合にはロード要求ＬＲＤ
ＲＥＱを、データ１次キャッシュ制御装置６０に与え
る。データアドレスＤＡＤＲＳにてキャッシュタグがイ
ンデックスされると、それによって得られた物理ページ
番号（物理ページアドレス）とデータ用アドレス変換バ
ッファを介して供給された物理ページアドレス（タグア
ドレス）とが比較され、データ１次キャッシュ制御装置
６０はその比較結果によってデータ１次キャッシュメモ
リ６のキャッシュヒット／ミスを判定する。このとき、
データ用アドレス変換バッファ上にあるアクセス保護情
報を使って、当該ページに対するアクセスが許されてい
るかなどを調べ、メモリ保護違反などの場合にはそれに
対処するための例外処理が要求される。

【００２３】ロード要求においてキャッシュヒットが判
定されたときは、インデックスされたキャッシュライン
のデータ部のデータがバイトマークＢＭＲＫに従って選
択され、ロードセレクタ６１を介して命令処理装置８に
与えられる。ロード要求においてキャッシュミスが判定
されたときは、データ１次キャッシュ制御装置６０は、
２次キャッシュ制御装置１０にデータブロック転送要求
ＤＴＲＥＱを出し、それに対する応答（データブロック
転送応答）ＤＴＡＣＫと共に２次キャッシュメモリ２又
は主記憶装置４から転送されるデータをロードデータセ
レクタ６１を介して命令処理装置８に供給させる。

【００２４】ストア要求においてキャッシュヒットが判
定されたときは、インデックスされたキャッシュライン
のデータ部の一部がバイトマークＢＭＲＫに従って選択
され、命令処理装置８からのストアデータＳＴＲＤＡＴ
がライトセレクタ６２を介してその部分に書き込みされ
る。データ１次キャッシュメモリ６に対する書込みに際
してデータ１次キャッシュ制御装置６０はストアバッフ
ァ書込み要求ＳＢＷＲＥＱを２次キャッシュ制御装置１
０に与え、これによって当該ストアに係るストアデータ
ＳＴＲＤＡＴ、データアドレスＤＡＤＲＳ、及びバイト
マークＢＭＲＫが２次キャッシュメモリ２に一時的に格
納される。

【００２５】ストア要求においてキャッシュミスが発生
したとき、主記憶装置４又は２次キャッシュメモリ２か
ら当該データブロックをキャッシュメモリに転送（ムー
ブイン）する必要がある。図１において９３はムーブイ
ンデータバッファであり、ストア要求時のライトアクセ
スにおけるデータ１次キャッシュメモリ６のキャッシュ
ミスにおいてミスに係るライトアクセスアドレスのデー
タアドレスＤＡＤＲＳ（上記タグアドレス及びインデッ
クスアドレス）を共通とするブロックデータが２次キャ
ッシュメモリ２又は主記憶装置４より読出されて格納さ
れる。斯るムーブインデータバッファへのデータブロッ
ク転送の間、命令処理装置８を処理待ちの状態から解放
するために前記ライトバッファ９が設けられている。
尚、ムーブインのためのデータブロック転送要求ＤＴＲ
ＥＱはデータ１次キャッシュ制御装置６０から２次キャ
ッシュ制御装置１０に与えられる。

【００２６】上記ライトバッファ９は、ライトアドレス
バッファ９０、ライトデータバッファ９１、及びバイト
マークバッファ９２を備える。ライトアドレスバッファ
９０は、ライトアクセスにおけるデータ１次キャッシュ
メモリ６のキャッシュミスにおいてミスに係るデータア
ドレスＤＡＤＲＳ（本実施例に従えば物理ページ番号で
あるタグアドレスとデータ１次キャッシュメモリ６のイ
ンデックスに利用されるインデックスアドレス）を保持
する。上記ライトデータバッファ９１は、データ１次キ
ャッシュメモリ６のデータ部の一つのブロックデータ領
域に相当する記憶領域即ち１６バイトの記憶領域を供
え、当該記憶領域にバイトマークＢＭＲＫに従ってライ
トデータを保持する。バイトマークバッファ（データ語
選択情報バッファ）９２は、ライトデータバッファ９１
に保持されたライトデータ（ストアデータ）のバイトマ
ークＢＭＲＫを保持する。

【００２７】図２には命令処理装置８の内部構成が部分
的に示される。同図にはそれぞれ４バイトの３本のバス
ＢＵＳ１，ＢＵＳ２，ＢＵＳ３が代表的に示されてお
り、８０は命令の実行を後述するパイプライン的に制御
すると共に命令実行順序を制御するためのシーケンス制
御回路である。命令処理装置８は汎用レジスタ８１を供
え、これがデータレジスタやアドレスレジスタ等に利用
される。デコーダ８３は、演算器８２で演算された論理
アドレスＬＡＤＲＳの下位４ビットとストアデータのデ
ータサイズが供給され、それに基づいてバイトマークＢ
ＭＲＫを生成する。アライナ８４は４バイトのバスＢＵ
Ｓ３のデータを１６バイトのストアデータバス（図１の
ストアデータＳＴＲＤＡＴが供給されるバス）にバイト
単位で割り振る。その割り振り制御はデコーダ８３が形
成するバイトマークＢＭＲＫによって行われる。例えば
デコーダ８３に供給される４ビットのアドレスビットが
全ビット論理値”０”のとき、データサイズが４バイト
ならばバイトマークＢＭＲＫの最下位から４ビットが論
理値”１”にされ、これによって４バイトのストアデー
タは１６バイトのストアデータバスの下位側４バイトに
配置される。このとき、データサイズが２バイトならば
バイトマークＢＭＲＫの最下位から２ビットが論理値”
１”にされ、これによって２バイトのストアデータは１
６バイトのストアデータバスの下位側２バイトに配置さ
れる。尚、上記データアドレスＤＡＤＲＳは、演算器８
２で生成された論理アドレスＬＡＤＲＳの論理ページ番
号を図示しないデータ用アドレス変換バッファで変換し
て得られる物理ページ番号とそのオフセットを利用して
生成されることになる。

【００２８】図１において９５は、連続するデータスト
アがデータ１次キャッシュメモリ６の同一キャッシュラ
インに対するものか否かを判定するアドレス比較器であ
る。当該アドレス比較器９５はライトアドレスバッファ
９３が保持する前回のストアに係るデータアドレスＤＡ
ＤＲＳと命令処理装置８が今回出力するデータアドレス
ＤＡＤＲＳとを比較し、その結果をデータ１次キャッシ
ュ制御装置６０に与える。アドレス比較器９５による比
較結果が一致する場合は、前後するストアアドレスがデ
ータ１次キャッシュメモリ６の同一キャッシュラインに
対するストアであることを意味する。この場合にライト
データバッファ９１は１キャッシュライン分のデータ記
憶領域を有しているので、データ１次キャッシュ制御装
置６０は、そのような後続するキャッシュミスに斯るス
トアデータもライトデータバッファ９１に格納させるた
めに書込み要求ＷＢＷＲＥＱをライトバッファ９に与
え、これに並行して今回のストア要求ＳＴＲＲＥＱに対
する応答（ロード／ストア応答）Ｌ／ＳＡＣＫを命令処
理装置８に返して次に命令を実行可能にさせる。

【００２９】図３には複数回のストア命令実行に係るス
トアデータの格納位置を順次変えてライトバッファ９に
格納した状態が示される。例えば（Ａ）に示されるよう
にデータアドレスＤＡＤＲＳ＝ＴＡＧｉ（タグアドレ
ス），ＩＤＸｉ（インデックスアドレス）、ストアデー
タＳＴＲＤＡＴ＝Ｄ０，Ｄ１，Ｄ２，Ｄ３（合計４バイ
ト）、バイトマークＢＭＲＫ＝１１１１０００００００
０００００のときデータ１次キャッシュメモリ６がキャ
ッシュミスをすると、それらがライトバッファ９に書き
込まれ、命令処理装置８は次の命令を実行可能にされ
る。このとき、２次キャッシュ制御装置１０によりデー
タアドレスＤＡＤＲＳ＝ＴＡＧｉ，ＩＤＸｉを共通とす
るデータブロックが２次キャッシュメモリ２又は主記憶
装置４からムーブインデータバッファ９３にブロック転
送開始される。

【００３０】命令処理装置８が実行する当該次の命令が
ストア命令であって、データアドレスＤＡＤＲＳ＝ＴＡ
Ｇｉ，ＩＤＸｉ、ストアデータＳＴＲＤＡＴ＝Ｄ４，Ｄ
５，Ｄ６，Ｄ７（合計４バイト）、バイトマークＢＭＲ
Ｋ＝００００１１１１００００００００とするならば、
このストアは前回と同一キャッシュラインに対するスト
アであるので、前回同様にデータ１次キャッシュメモリ
６はキャッシュミスとされる。このとき、アドレス比較
器９５による比較結果は一致であり、且つライトバッフ
ァ９には有効なデータが格納されているので、バイトマ
ークバッファ９２に対するリセットを行わずにデータ１
次キャッシュ制御装置６０からライトバッファ９に書込
み要求ＷＢＷＲＥＱが与えられ、（Ｂ）に示されるよう
にそれらがライトバッファ９に格納される。４バイトの
ストアデータＤ４，Ｄ５，Ｄ６，Ｄ７はアライナ８４に
てマージされて１６バイトのライトデータバッファ９１
に格納される。バイトマークバッファ９２の各ビットは
例えばＲＳ（リセット／セット）フリップフロップにて
構成され、（Ｂ）に示されるようにバイトマークバッフ
ァ９２のバイトマークは合計８バイトのデータＤ０〜Ｄ
７に対応して８ビットが論理値”１”にされる。

【００３１】更に命令処理装置８が、データアドレスＤ
ＡＤＲＳ＝ＴＡＧｉ，ＩＤＸｉ、ストアデータＳＴＲＤ
ＡＴ＝Ｄ８，Ｄ９，Ｄ１０，Ｄ１１（合計４バイト）、
バイトマークＢＭＲＫ＝００００００００１１１１００
００とするストア命令を続けて実行すると、このストア
は前回と同一キャッシュラインに対するストアであるの
で、前回同様にデータ１次キャッシュメモリ６はキャッ
シュミスとされる。このとき、アドレス比較器９５によ
る比較結果は一致であり、且つライトバッファ９には有
効なデータが格納されているので、バイトマークバッフ
ァ９２に対するリセットは行われずにライトバッファ９
に書込み要求ＷＢＷＲＥＱが与えられ、（Ｃ）に示され
るようにそれらがライトバッファ９に格納される。４バ
イトのストアデータＤ８〜Ｄ１１はアライナ８４にてマ
ージされて１６バイトのライトデータバッファ９１に格
納され、バイトマークバッファ９２のバイトマークは合
計１２バイトのデータＤ０〜Ｄ１１に対応して１２ビッ
トが論理値”１”にされる。

【００３２】したがって、汎用レジスタの内容をメモリ
上に設けられたスタックへ退避する場合のように、キャ
ッシュメモリ上において同一キャッシュラインに置かれ
ることになるような同一ブロックへのストアが連続する
ようなときに、一旦キャッシュミスが発生してもストア
データを続けてライトバッファ９に保持させていくこと
ができるので、命令処理装置８の処理待ち期間を短縮で
き、データ１次キャッシュメモリ６上で同一キャッシュ
ラインとされるようなデータの連続的なストアに際して
もキャッシュミスによるデータ処理性能の低下を阻止す
ることができる。

【００３３】図１に示されるようにデータ１次キャッシ
ュ制御装置６０はライトバッファ９に有効なデータが格
納されているか否かを示すフラグ（ライトバッファ有効
フラグ）６００を備える。このフラグ６００はマイクロ
プロセッサ１のイニシャライズリセット若しくはパワー
オンリセットによる初期状態において論理値”０”を保
持するようなリセット状態（ライトバッファ９に有効な
データ不存在）に初期化される。フラグ６００はそのリ
セット状態においてデータストアのキャッシュミスに起
因してライトバッファ９への書込み要求（ＷＢＷＲＥ
Ｑ）が生ずると論理値”１”を保持するようなセット状
態（ライトバッファ９に有効なデータ存在）にされ、ラ
イトバッファ９のデータによってデータ１次キャッシュ
メモリ６が更新されるときにリセット状態に戻される。
バイトマークバッファ９２のリセット端子（論理値”
１”の入力によってリセット）は例えばデータ１次キャ
ッシュ制御装置６０が保有する上記フラグ６００の反転
ビットによって制御される。

【００３４】上記ムーブインデータバッファ９３へのデ
ータブロック転送の完了はデータブロック転送応答ＤＴ
ＡＣＫによって２次キャッシュ制御装置１０からデータ
１次キャッシュ制御装置６０に与えられる。バイト選択
回路９４は、ムーブインデータバッファ９３のデータ出
力端子とライトデータバッファ９１のデータ出力端子に
データ入力端子が結合され、ムーブインデータバッファ
９３に格納完了されたブロックデータをデータ１次キャ
ッシュメモリ６の所定のキャッシュラインに登録すると
き、ムーブインデータバッファ９３のブロックデータを
上記バイトマークバッファ９２のバイトマークＢＭＲＫ
が示すライトデータバッファ９１上のデータ領域のデー
タで置き換えてデータ１次キャッシュメモリ６に供給す
る。この動作はデータ１次キャッシュ制御装置６０がデ
ータブロック転送応答ＤＴＡＣＫを受けることによって
行う。図４に示されるようにバイト選択回路９３は、バ
イト単位でムーブインデータバッファ９３のデータを選
択するかライトデータバッファ９１のデータを選択する
かをバイトマークバッファ９２の対応ビットによって制
御されるセレクタ９４１を備えている。セレクタ９４
は、対応するライトマークバッファのビットが論理値”
１”のときにはライトデータバッファ９１のバイトデー
タを選択し、論理値”０”のときにはムーブインデータ
バッファ９３のバイトデータを選択する。バイト選択回
路９４の出力はライトセレクタ６２を介してデータ１次
キャッシュメモリ６に供給される。尚、ストアアクセス
においてデータ１次キャッシュメモリ６がヒットした場
合ライトセレクタ６２は命令処理装置８からのストアデ
ータを直接選択してデータ１次キャッシュメモリ６に供
給する。

【００３５】上記バイト選択回路９３により、キャッシ
ュミスに係るストアデータをデータ１次キャッシュメモ
リ６に新たなエントリとして追加するためのキャッシュ
メモリに対する書込みを、ムーブインデータバッファ９
３のブロックデータの書込みと、ライトデータバッファ
９１のデータをバイトマークで選択して行う書込みとに
分けて行うことを要せず、その分だけ命令処理装置８の
処理待ちの期間を短縮することができる。

【００３６】本実施例のマイクロプロセッサ１は、特に
制限されないが、ＩＦ（命令フェッチ）、Ｄ（命令デコ
ード）、Ｅ（演算）、Ａ（メモリアクセス）、及びＷ
（書き込み）の５ステージからなるパイプラインを採用
している。その制御は図２に示されるシーケンス制御回
路８０が司る。ＩＦステージでは命令処理装置８は命令
１次キャッシュメモリ５などから命令をフェッチする。
Ｄステージでは、ＩＦステージから受け取った命コード
をデコードして各種制御情報を生成する。Ｅステージで
はＤステージで生成した制御情報にしたがってロード命
令やストア命令などを実行するためのデータ演算やアド
レス演算を行う。Ａステージでは、Ｅステージで演算さ
れたアドレスやデータを用いたメモリアクセスを行う。
このとき、データ１次キャッシュメモリ６のヒット／ミ
スや割り込みの有無等のチェック結果がデータ１次キャ
ッシュ制御装置６０などから与えられ、パイプラインを
ロックするロック信号ＬＯＣＫがアサートされた場合に
はＩＦ、Ｄ、Ｅ、Ａの各ステージの状態を保持してパイ
プラインをロックする。Ａステージでパイプラインロッ
クがロックされた場合にはそれが解除された後にＷステ
ージに遷移され、当該Ｗステージでは、ストア命令の場
合におけるデータ１次キャッシュメモリやライトバッフ
ァへの書込み、ロード命令の場合におけるレジスタへの
書込みなどが行われる。

【００３７】図５にはデータ１次キャッシュ制御装置６
０においてデータストアに関する制御論理の一例が示さ
れる。これに示される論理は上記パイプラインロックを
考慮したものとされる。同図においてＤＣＭＩＳＳはデ
ータ１次キャッシュメモリ６のキャッシュミス信号であ
り、データ１次キャッシュメモリ６から出力される信号
である。ＢＬＫＭＣＨはデータブロック一致信号であ
り、アドレス比較器９５から出力される。ＷＢＦＲＶＬ
Ｄは上記フラグ６００に対応されるフラグであり、ライ
トバッファ９に有効なデータが格納されているか否かを
示す。ＷＢＦＲＢＳＹはライトバッファ９が空になるの
を待っている状態を示すフラグである。ＬＯＣＫはパイ
プラインロック信号である。ＳＴＲＲＥＱ，ＬＲＤＲＥ
Ｑ，ＤＴＡＣＫ，Ｌ／ＳＲＥＱ，ＷＢＷＲＥＱ，ＤＴＲ
ＥＱは上述の要求信号である。それら信号及びフラグは
この例では正論理とされる。同図においてＦＦ１，ＦＦ
３はＲ／Ｓフリップフロップ、ＦＦ２，ＦＦ４，ＦＦ５
はＤ型ラッチ、Ｇ１〜Ｇ３はオアゲート、Ｇ４はアンド
ゲート、Ｇ５はインバータである。ＦＦ１，ＦＦ２はノ
ンオーバラップ２相クロック信号の一方のクロック信号
に同期動作され、ＦＦ３，ＦＦ４，ＦＦ５はノンオーバ
ラップ２相クロック信号の他方のクロック信号に同期動
作される。

【００３８】図５における信号Ｓ１は、ストア要求があ
り（ＳＴＲＲＥＱ＝１）、それに対してデータ１次キャ
ッシュミスとされ（ＤＣＭＩＳＳ＝１）、このときライ
トバッファ９に有効なデータが存在し（ＷＢＦＲＶＬＤ
＝１）、且つ、アドレス比較器９５による比較結果の一
致にて前回のストアと同一キャッシュラインに対するス
トアでないこと（ＢＬＫＭＣＨ＊＝１）が検出されたと
きに（記号＊はそれが付されていない信号の論理反転信
号を意味する）論理値”１”にされる。即ち、ストアデ
ータが同一キャッシュラインとはされないアドレスのデ
ータであるとき信号Ｓ１は論理値”１”にされる。この
ときのストアデータはライトバッファ９への書込みが不
可能であるから、ロードストア応答Ｌ／ＳＡＣＫがネゲ
ートされ、且つ、パイプラインロックのためにロック信
号ＬＯＣＫがアサートされる。パイプラインロック状態
とロードストア応答Ｌ／ＳＡＣＫのネゲート状態は、デ
ータブロック転送応答ＤＴＡＣＫがアサートされて、デ
ータ１次キャッシュメモリ６にストア対象とされるエン
トリがムーブインされるのを待って解除される。尚、デ
ータストアにおいて上記以外の状態ではロードストア応
答Ｌ／ＳＡＣＫはハイレベルにアサートされている。命
令処理装置８はＡステージの所定タイミングを以てロー
ドストア応答Ｌ／ＳＡＣＫをサンプリングする。

【００３９】ライトバッファ９への書込み要求ＷＢＷＲ
ＥＱがアサートされるのは、ストア要求があり（ＳＴ
ＲＲＥＱ＝１）、それに対してデータ１次キャッシュメ
モリ６がキャッシュミスとされ（ＤＣＭＩＳＳ＝１）、
更にこのときライトバッファ９に有効なデータが存在し
ないとき（ＷＢＦＲＶＬＤ＊＝１）即ちライトバッファ
９が空いているときと、ストア要求があり（ＳＴＲＲ
ＥＱ＝１）、それに対してデータ１次キャッシュメモリ
６がキャッシュミスとされ（ＤＣＭＩＳＳ＝１）、更に
このときライトバッファ９に有効なデータが存在し（Ｗ
ＢＦＲＶＬＤ＝１）且つアドレス比較器９５にて一致が
検出されたとき（ＢＬＫＭＣＨ＝１）である。ライトバ
ッファ９への書込み要求ＷＢＷＲＥＱがアサートされる
と、ＦＦ１がセット状態にされ、ライトバッファ９に有
効なデータが存在することを示す信号ＷＢＦＲＶＬＤが
アサート状態にされる。上記の状態においてはデータ
ブロック転送要求ＤＴＲＥＱがアサートされる。データ
ブロック転送要求ＤＴＲＥＱがアサートされる場合はそ
の他に、ライトバッファ９が空になるのを待っている状
態において（ＷＢＦＲＢＳＹ＝１）データブロック転送
応答があるとき（ＤＴＡＣＫ＝１）である。データブロ
ック転送要求（ＤＴＲＥＱ＝１）に応じてデータブロッ
ク転送が完了されたことを示すデータブロック転送応答
があると（ＤＴＡＣＫ＝１）、ＦＦ１がリセットされ
て、ライトバッファ９に有効なデータが存在することを
示す信号ＷＢＦＲＶＬＤがネゲートされることになる
（ＷＢＦＲＶＬＤ＝０）。データブロック転送応答ＤＴ
ＡＣＫがアサートされると（ＤＴＡＣＫ＝１）、ライト
バッファ９の格納情報はバイト選択回路９４を介してデ
ータ１次キャッシュ６に書き込まれるからである。

【００４０】尚、ゲートＧ２，Ｇ３にはデータロードに
関する図示しない制御論理で生成されるロード応答やパ
イプラインロックのための信号が供給される。

【００４１】図６には本実施例のマイクロプロセッサ１
においてストア命令を実行するときの各パイプラインス
テージの動作が示され、図７には本実施例のマイクロプ
ロセッサ１においてロード命令を実行するときの各パイ
プラインステージの動作が示される。図６及び図７にお
いて命令キャッシュデータメモリ５００及び命令キャッ
シュタグメモリ５０１は命令１次キャッシュメモリ５の
データ部とタグ部を構成し、データキャッシュタグメモ
リ６００及びデータキャッシュデータメモリ６０１はデ
ータ１次キャッシュメモリ５のデータ部とタグ部を構成
するものと理解されたい。

【００４２】図６及び図７においてＩＦステージでは命
令処理装置８は、命令アドレスＩＡＤＲＳを出力し、命
令１次キャッシュ制御装置５０に命令読み出し要求ＩＦ
ＲＥＱを送る。この要求を受け取った命令１次キャッシ
ュ制御装置５０は、命令１次キャッシュにヒットしたと
きは、命令１次キャッシュメモリ５から読み出した命令
コード、キャッシュミスしたときは２次キャッシュ制御
装置１０によってブロック転送された命令コードを命令
セレクタ５１を介して命令処理装置８に出力し、命令読
み出し応答ＩＦＡＣＫを返す。尚、命令用アドレス変換
バッファ（命令ＴＬＢ）を使って、当該ページに対する
アクセスが許されているかどうかを調べ、許されていな
ければ例外処理を発生させる。

【００４３】図６及び図７においてＤステージでは、Ｉ
Ｆステージから受け取った命コードを、命令バッファレ
ジスタにセットし、デコードを行なって、各種制御情報
を生成する。

【００４４】図６及び図７のＥステージではＤステージ
で生成した制御情報にしたがってレジスタからデータを
読み出し、演算器を使ってアドレス計算を行い、データ
アクセスのための論理アドレスＬＡＤＲＳを出力する。
アドレスの下位４ビットとデータのサイズを表わす制御
情報から、バイトマークＢＭＲＫを生成する。ストア命
令の場合はストアデータＳＴＲＤＡＴを出力する。そし
て、ストア命令の時はストア要求ＳＴＲＲＥＱを、ロー
ド命令の時はロード要求ＬＲＤＲＥＱをデータ１次キャ
ッシュ制御装置６０に出力する。それら要求は図６及び
図７において制御情報に含まれる。

【００４５】図６及び図７のＡステージでは、上記論理
アドレスＬＡＤＲＳをメモリアドレスレジスタＡにい
れ、このアドレスを使って、データキャッシュタグメモ
リ６００とデータ用アドレス変換バッファ（データＴＬ
Ｂ）とをアクセスする。タグメモリ６００から読み出し
たキャッシュタグとしての物理ページアドレスと、デー
タＴＬＢから読み出した物理ページアドレスとを比較し
て、データ１次キャッシュメモリ６のヒット判定が行わ
れる。また、データＴＬＢ中にあるアクセス保護情報を
使って、当該ページに対するアクセスが許されているか
どうか調べ、許されていなければ例外処理を発生させ
る。そして、データ１次キャッシュメモリ６のヒット／
ミス、割り込みの有無、ストアバッファ７が一杯かどう
か、ライトバッファ９に有効な命令が格納されているか
どうか、等をチェックしてパイプラインをロックする必
要があるかどうか決める。ロックする必要がなければ、
ロード／ストア応答Ｌ／ＳＡＣＫを命令処理装置８に返
す。ロックする必要があるときは、パイプラインロック
信号ＬＯＣＫをアサートして、ＩＦ、Ｄ、Ｅ、Ａの各ス
テージのラッチの値が更新されるのを抑止し、Ｗステー
ジに書込みイネーブル信号を出力するのを抑止して、パ
イプラインをロックする。そして、ロックする必要がな
くなるまで待ってから、ロード／ストア応答Ｌ／ＳＡＣ
Ｋを命令処理装置８に返し、Ｗステージの書込みイネー
ブルを出力する。

【００４６】図６及び図７のＷステージでは、ストア命
令の場合は、データ１次キャッシュメモリ６又はライト
バッファ９にデータを書き込み、当該ストア命令の実行
を完了する。ロード命令の場合はメモリから読出された
データをレジスタ８１に書き込んで、当該ロード命令の
実行を完了する。

【００４７】上記ストア命令のパイプラインにおいてラ
イトバッファ９が空のときの動作を（Ａ）データ１次キ
ャッシュメモリのヒットの場合と、（Ｂ）データ１次キ
ャッシュメモリのミスの場合とに分けて説明する。

【００４８】上記（Ａ）のデータ１次キャッシュメモリ
ヒットの場合には、図６のようにＡステージでレジスタ
８１から読み出したデータをＷステージでデータ１次キ
ャッシュメモリ６のデータキャッシュデータメモリ６０
１とストアバッファ７に書き込む。

【００４９】上記（Ｂ）のデータ１次キャッシュミスの
場合には、図６のＡステージでデータ１次キャッシュミ
スが判明する。このときライトバッファ９が空であるか
ら、ライトバッファ９に書き込めばパイプラインをロッ
クしなくてよいと判断し、Ｗステージに対し、ライトバ
ッファかきこみ要求ＷＢＷＲＥＱを出力する。また、２
次キャッシュ制御装置１０にデータブロック転送要求Ｄ
ＴＲＥＱを出す。Ｗステージでは、ライトアドレスバッ
ファ９０にストアアドレスＳＴＲＡＤＲＳ、ライトデー
タバッファ９１にストアデータＳＴＲＤＡＴ、バイトマ
ークバッファ９２にバイトマークＢＭＲＫを書き込ん
で、当該ストア命令の実行が完了したものとみなされ
る。２次キャッシュ制御装置１０からデータ１次キャッ
シュ制御装置６０にデータブロック転送応答（完了報
告）ＤＴＡＣＫが換えされると、バイト選択回路９４
で、バイトマークバッファ９２に保存されているバイト
マークＢＭＲＫの論理値”１”に対応されるバイトデー
タとしてはライトデータバッファ９０の値が選択され、
バイトマークＢＭＫの論理値”０”に対応されるバイト
データとしてはブロック転送データが選択され、合計１
６バイトのデータがデータ１次キャッシュメモリ６に書
き込まれる。この結果、データ１次キャッシュメモリ６
は、ブロック転送データを書き込んだ後、ストアデータ
を書き込んだのと同じ状態になる。またストアバッファ
７にはバイトマークバッファ９２の値、ライトアドレス
バッファ９０の値、バイト選択回路９４で合成したブロ
ック転送データが書き込まれる。

【００５０】ロード命令のパイプラインにおいてデータ
１次キャッシュメモリ６のヒットの場合、図７に示され
るようにＡステージでデータ１次キャッシュメモリ６を
アクセスして読み出したデータがＷステージで汎用レジ
スタ８１に書き込まれる。

【００５１】ロード命令のパイプラインにおいてデータ
１次キャッシュメモリ６のミスの場合には、図７に示さ
れるようにパイプラインをロックさせ、後続命令の処理
を止めておいて、ブロック転送要求ＤＴＲＥＱを２次キ
ャッシュ制御装置１０に出す。ブロック転送完了の応答
ＤＴＡＣＫが２次キャッシュ制御装置１０から返される
と、データ１次キャッシュメモリ６と汎用レジスタ８１
にブロック転送データを書き込む。

【００５２】上記ストア命令のパイプラインにおいてキ
ャッシュミスにおいてライトバッファ９が空でない場合
は、ライトバッファ９に格納されているデータアドレス
ＤＡＤＲＳと後続のストア命令のデータアドレスＤＡＤ
ＲＳとがＡステージでアドレス比較器９５にて比較さ
れ、その比較結果に応じてた動作を、（Ｃ）アドレス比
較に一致と（Ｄ）アドレス比較の不一致の場合に分けて
説明する。

【００５３】上記（Ｃ）のアドレス比較が一致の場合と
は、Ａステージにおいてデータ１次キャッシュミスであ
るものの、アドレス比較器９５によって、ライトバッフ
ァ９にある前回のストア命令のデータアドレスと今回の
ストア命令のデータアドレスが同一データブロックのア
ドレスであることを意味する。即ち双方のデータアドレ
スのタグアドレスとインデックスアドレスが一致であ
り、双方のストアデータはデータ１次キャッシュメモリ
において同一キャッシュラインに格納されるべきデータ
とされる。このため、パイプラインロックは不要であ
り、Ｗステージにおいて、今回のストアにおけるバイト
マークによって指定されたる位置を以てライトデータバ
ッファ９１にストアデータが格納される。バイトマーク
バッファ９２の値は、始めに書いてあった値と、後続ス
トア命令の値とのビットごとの論理和を取った値に更新
されることになる。ライトアドレスバッファ９０は更新
されない。そして、２次キャッシュ制御装置１０から、
ムーブインデータバッファ９３へのブロック転送終了の
応答ＤＴＡＣＫがあると、ライトデータバッファ９１の
内容とムーブインデータバッファ９３の内容とがバイト
選択回路９４で合成され、データ１次キャッシュメモリ
６に書き込まれる。

【００５４】上記（Ｄ）のアドレス比較が不一致の場合
とは、ライトバッファ９にある前回のストア命令のデー
タアドレスと今回のストア命令のデータアドレスがタグ
アドレス又はインデックスアドレスの点において不一致
であり、双方のストアデータはデータ１次キャッシュメ
モリにおいて異なるキャッシュラインに格納されるべき
データとされる。このため、今回のストア命令に対する
ロード／ストア応答Ｌ／ＳＡＣＫは返されず、先のキャ
ッシュミスに係るムーブインが完了されるのを待つ。当
該ムーブイン完了後、１次データキャッシュメモリ６の
キャッシュミスに基づいて、Ｗステージで、ライトバッ
ファ９に、そのストア命令に係るデータアドレスだＤＲ
Ｓ、ストアデータＳＴＲＤＡＴ、バイトマークＢＭＲＫ
を書き込み、命令実行を継続する。

【００５５】ライトバッファに有効なデータが格納され
ている状態においてロード命令が実行されデータ１次キ
ャッシュミスであるときもアドレス比較器９５による判
定動作を行うことができる。例えば、その判定結果が一
致の場合は、当該ロード命令が、ライトバッファ９に格
納されるデータに対するロードであることを意味する。
このとき当該ロード命令のＡ，Ｗステージはパイプライ
ンストールされなければならないが、必要なデータはラ
イトバッファ中に格納されることになるので、当該ロー
ド命令に対応させてもう１度ブロック転送要求を出すこ
とはしない。ライトバッファ９中の命令のブロック転送
が完了してからデータ１次キャッシュメモリ６を再アク
セスして、ロードデータを読み出し、Ｗステージでレジ
スタ８１に書き込むことができる。

【００５６】ライトバッファに有効なデータが格納され
ている状態においてロード命令が実行されデータ１次キ
ャッシュミスであるときのアドレス比較器９５による判
定動作の結果が不一致の場合は、パイプラインをストー
ルさせ、ライトデータバッファ９が空になってから、当
該ロード命令に対応してブロック転送要求ＤＴＲＥＱを
出す。これは２次キャッシュ制御装置１０が２種類のブ
ロック転送要求を同時に扱うことができないためであ
る。２次キャッシュ転送装置１０が当該ブロック転送要
求に対する応答ＤＴＡＣＫを返すと、データ１次キャッ
シュ制御装置６０はブロック転送されたデータをデータ
１次キャッシュメモリ６と汎用レジスタ８１に書き込
む。

【００５７】上記実施例によれば以下の作用効果があ
る。（１）汎用レジスタ８１の内容をメモリ上に設けら
れたスタック領域へ退避する場合のように、データ１次
キャッシュメモリ６上において同一キャッシュラインに
置かれることになるような同一ブロックへのストアが連
続するようなときに、それをアドレス比較器９５が検出
することにより、一旦キャッシュミスが発生した後のキ
ャッシュミスにおいてもデータ１次キャッシュ制御装置
６０がそのストアデータを続けてライトバッファ９に保
持させていく。ストアデータがライトバッファ９に保持
される状態はストアに対するＬ／ＳＡＣＫによって命令
処理装置８に返される。それによって命令処理装置８
は、当該ライトアクセス若しくはストア命令の実行完了
を認識して、次の命令実行へ制御を進めることができ
る。これにより、命令処理装置８の処理待ち期間が短縮
され、データ１次キャッシュメモリ６上で同一キャッシ
ュラインとされるようなデータの連続的なストアに際し
てもキャッシュミスによるデータ処理性能の低下を阻止
することができる。

【００５８】（２）その間にキャッシュミスに係るブロ
ックデータが２次キャッシュメモリ２又は主記憶装置４
からムーブインデータバッファ９３に転送される。ムー
ブインデータバッファ９３に転送されたデータとライト
バッファ９１のデータはデータ１次キャッシュメモリ６
に新たなエントリとして追加されることになる。このと
きバイト選択回路９４は、ムーブインデータバッファ９
３のブロックデータとライトデータバッファ９１のデー
タとをバイトマークＢＭＲＫに従って合成する。合成さ
れたデータは、キャッシュミスに係るストアデータを含
む新たなエントリとしてデータ１次キャッシュメモリ６
に追加される。したがって、上記キャッシュエントリの
追加を、ムーブインデータバッファ９３のブロックデー
タの書込みと、ライトデータバッファ９１のデータをバ
イトマークで選択して行う書込みとに分けて処理するこ
とを要せず、この点においても命令処理装置８の処理待
ちの期間を短縮することができる。

【００５９】（３）パイプライン方式によって命令を実
行する命令処理装置８に対して、上記キャッシュ制御装
置６０は、ストア命令によるメモリライトアクセスが要
求されたとき（ＳＴＲＲＥＱ＝１）、その要求に応ずる
ライトアクセスがキャッシュヒットの状態（ＤＣＭＩＳ
Ｓ＝０）と、その要求に応ずるライトアクセスがキャッ
シュミス（ＤＣＭＩＳＳ＝１）で且つ上記ライトデータ
バッファに有効なデータが保持されていない状態（ＷＢ
ＦＲＶＬＤ＝０）と、その要求に応ずるライトアクセス
がキャッシュミス（ＤＣＭＩＳＳ＝１）で且つライトデ
ータバッファに有効なデータが保持され（ＷＢＦＲＶＬ
Ｄ＝１）アドレス比較器による一致（ＢＬＫＭＣＨ＝
１）が検出された状態との夫々において当該メモリアク
セス要求に対する応答（Ｌ／ＳＡＣＫ）を返し、また、
そのメモリアクセス要求に応ずるライトアクセスがキャ
ッシュミス（ＤＣＭＩＳＳ＝１）で且つライトデータバ
ッファに有効なデータが保持され（ＷＢＦＲＶＬＤ＝
１）アドレス比較器による不一致（ＢＬＫＭＣＨ＝０）
が検出された状態では命令処理装置にパイプラインロッ
クを指示し（ＫＯＣＫ＝１）その後キャッシュミスに係
るアドレスのブロックデータが上位記憶装置から上記ム
ーブインデータバッファに転送完了されるのを待ってパ
イプラインロックの解除と当該メモリアクセス要求に対
する応答とを与えることにより、パイプと整合を採って
上記（１）の制御を実現できる。

【００６０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６１】例えば、タグアドレスやインデックスアド
レスのビット数は上記実施例に限定されず、またキャッ
シュタグも上記実施例のような物理ページ番号に限定さ
れず、オフセットの一部を含むような情報であってもよ
い。またキャッシュメモリは論理キャッシュであっても
よい。また、上記実施例のデータ２次キャッシュメモリ
は省略することができる。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について説明したが本発明
はそれに限定されるものではなく所謂メインフレームに
も適用することができる。本発明は、少なくともスワッ
プ方式を採用するキャッシュメモリを備えたシステムに
広く適用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６４】すなわち、メモリライトアクセス若しくは
ストア命令実行に際してキャッシュメモリがキャッシュ
ミスを生じた場合、キャッシュミスに係るブロックデー
タを上位記憶装置から転送してキャッシュメモリに新た
なエントリを追加する、スワップ方式を採用するものに
おいて、汎用レジスタの内容をメモリ上に設けられたス
タック領域へ退避する場合のように、キャッシュメモリ
上において同一キャッシュラインに置かれることになる
ような同一ブロックへのストアが連続するようなとき
に、それをアドレス比較器が検出することにより、一旦
キャッシュミスが発生した後のキャッシュミスにおいて
もキャッシュ制御装置がそのストアデータを続けてライ
トバッファに保持させていく。ストアデータがライトバ
ッファに保持される状態はストアに対する応答などによ
って命令処理装置に返される。それによって命令処理装
置は、当該ライトアクセス若しくはストア命令の実行完
了を認識して、次の命令実行へ制御を進めることができ
る。したがって、命令処理装置の処理待ち期間を短縮で
き、キャッシュメモリ上で同一キャッシュラインとされ
るようなデータの連続的なストアに際してもキャッシュ
ミスによるデータ処理性能の低下を最小限に抑えること
ができる。

【００６５】スワップ方式ではキャッシュミスに係るブ
ロックデータは上位メモリ装置からムーブインデータバ
ッファに転送される。選択回路は、ムーブインデータバ
ッファのブロックデータとライトデータバッファのデー
タとをバイトマークに従って合成する。合成されたデー
タは、キャッシュミスに係るストアデータを含む新たな
エントリとしてキャッシュメモリに追加される。したが
って、上記キャッシュエントリの追加を、ムーブインデ
ータバッファのブロックデータの書込みと、ライトデー
タバッファのデータをバイトマークで選択して行う書込
みとに分けて行うことを要せず、この点においても命令
処理装置の処理待ちの期間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロプロセッサの
ブロック図である。

【図２】命令処理装置の一部を例示するブロック図であ
る。

【図３】複数回のストア命令実行に係るストアデータの
格納位置を順次変えてライトバッファに格納した状態を
示す説明図である。

【図４】バイト選択回路の一例ブロック図である。

【図５】データ１次キャッシュ制御装置におけるデータ
ストアに関する制御論理の一例を示すブロック図であ
る。

【図６】ストア命令にけるパイプラインステージの一例
説明図である。

【図７】ロード命令にけるパイプラインステージの一例
説明図である。

【符号の説明】

１マイクロプロセッサ２２次キャッシュメモリ４主記憶装置６データ１次キャッシュメモリ６０データ１次キャッシュ制御装置６００（ＷＢＦＲＶＬＤ）ライトバッファ有効フラグ８命令処理装置８０シーケンス制御回路８１汎用レジスタ８２演算器８３デコーダ８４アライナ９ライトバッファ９０ライトアドレスバッファ９１ライトデータバッファ９２バイトマークバッファ９３ムーブインデータバッファ９４バイト選択回路９５アドレス比較器１０２次キャッシュ制御装置ＤＡＤＲＳデータアドレスＳＴＲＤＡＴストアデータＢＭＲＫバイトマークＬＯＣＫパイプラインロック信号ＳＴＲＲＥＱストア要求ＬＲＤＲＥＱロード要求Ｌ／ＳＡＣＫロード／ストア応答ＤＴＲＥＱデータ転送要求ＤＴＡＣＫデータ転送応答ＷＢＷＲＥＱライトバッファ書込み要求

Claims

【特許請求の範囲】

【請求項１】アドレス信号を生成してメモリアクセス
可能な命令処理装置と、アドレス信号に含まれるインデックスアドレスによって
キャッシュラインが選択され、キャッシュラインは当該
アドレス信号に含まれるタグアドレスと比較されるべき
キャッシュタグと対を成す一つのブロックデータ領域を
有し、選択されたキャッシュラインにおけるブロックデ
ータ領域の中から一つのデータ領域の所在がデータ語選
択情報によって指定されるキャッシュメモリと、ライトアクセスにおけるキャッシュメモリのキャッシュ
ミスにおいてミスに係るインデックスアドレス及びタグ
アドレスを共通とするブロックデータがキャッシュメモ
リの上位記憶装置より転送されるムーブインデータバッ
ファと、ライトアクセスにおけるキャッシュメモリのキャッシュ
ミスにおいてミスに係るアドレス信号のタグアドレス及
びインデックスアドレスを保持するライトアドレスバッ
ファ、上記一つのブロックデータ領域に相当する記憶領
域にデータ語選択情報に従ってライトデータを保持する
ライトデータバッファ、及びライトデータバッファに保
持されたライトデータのデータ語選択情報を保持するデ
ータ語選択情報バッファを供えたライトバッファと、ライトアクセスのアドレス信号に含まれる上記タグアド
レス及びインデックスアドレスを、ライトアドレスバッ
ファが保持するタグアドレス及びインデックスアドレス
と比較するアドレス比較器と、ライトアクセスにおけるキャッシュメモリのキャッシュ
ミスにおいて上記ライトデータバッファに有効なデータ
が保持されていないときと、同じくライトアクセスにお
けるキャッシュメモリのキャッシュミスにおいてライト
データバッファに有効なデータが保持され上記アドレス
比較器による一致が検出されたときに、当該ライトアク
セスに係るライトデータをそのデータ語選択情報に応ず
るライトデータバッファ上のブロックデータ領域のデー
タ領域に格納させるキャッシュ制御装置と、を備えて成
るものであることを特徴とするデータ処理装置。
【請求項２】ライトアクセスにおけるキャッシュメモ
リのキャッシュミスにおいて、上位記憶装置からムーブ
インデータバッファに転送完了されたブロックデータ
を、上記データ語選択情報バッファのデータ語選択情報
が示すライトデータバッファ上のデータ領域のデータで
置き換えてキャッシュメモリに供給する選択回路を備え
て成るものであることを特徴とする請求項１記載のデー
タ処理装置。
【請求項３】上記命令処理装置は命令フェッチ、命令
デコード、演算、メモリアクセス、及び書込みの各ステ
ージを含んで命令実行をパイプライン制御するシーケン
ス制御回路を供え、このシーケンス制御回路は、ストア
命令によるメモリライトアクセスの要求をキャッシュ制
御装置に与え、それに対する応答を待って次命令のメモ
リアクセスに進み、且つ、パイプラインロックの指示が
有効にされる期間においてはメモリアクセス以前のパイ
プラインステージの動作を停止させるものであり、上記キャッシュ制御装置は、ストア命令によるメモリラ
イトアクセスが要求されたとき、その要求に応ずるライ
トアクセスがキャッシュヒットの状態と、その要求に応
ずるライトアクセスがキャッシュミスで且つ上記ライト
データバッファに有効なデータが保持されていない状態
と、その要求に応ずるライトアクセスがキャッシュミス
で且つライトデータバッファに有効なデータが保持され
アドレス比較器による一致が検出された状態との夫々に
おいて当該メモリアクセス要求に対する応答を命令処理
装置に返し、また、そのメモリアクセス要求に応ずるラ
イトアクセスがキャッシュミスで且つライトデータバッ
ファに有効なデータが保持されアドレス比較器による不
一致が検出された状態では命令処理装置にパイプライン
ロックを指示しその後キャッシュミスに係るアドレスの
ブロックデータが上位記憶装置から上記ムーブインデー
タバッファに転送完了されるのを待ってパイプラインロ
ックの解除と当該メモリアクセス要求に対する応答とを
命令処理装置に与える、ものであることを特徴とする請
求項２記載のデータ処理装置。
【請求項４】命令処理装置は、演算回路と、内部バス
に結合されたレジスタ回路と、内部バス上のライトデー
タを当該内部バスよりもビット数の多いキャッシュバス
に振り分けるためのアライナと、演算回路から出力され
る書込みアドレスと書込みデータのサイズ情報とを受け
書込みアドレスの一部をデコードして得られるビッ位置
を基準にデータサイズに応じたビットを選択レベルとし
てデータ語選択情報を生成すると共に、生成されたデー
タ語選択情報で指示されるキャッシュバス上のデータ位
置に内部バスを振り分け制御するデコーダと、を備えて
成るものであることを特徴とする請求項１乃至３の何れ
か１項記載のデータ処理装置。
【請求項５】メモリをライトアクセス可能な命令処理
装置と、この命令処理装置に接続されたキャッシュメモ
リと、ライトアクセスにおけるキャッシュメモリのキャ
ッシュミスに係るアクセスアドレス情報とライトデータ
とを一時的に保持するライトバッファと、上記ミスに係
るアクセスアドレスのデータを含むブロックデータがキ
ャッシュメモリの上位記憶装置より転送されるムーブイ
ンデータバッファとを備えたデータ処理装置におけるキ
ャッシュメモリ制御方法であって、ライトアクセスにおけるキャッシュメモリのキャッシュ
ミスに対して上記ムーブインデータバッファに上記ブロ
ックデータをデータ転送する第１の処理と、上記ムーブインデータバッファにデータ転送されたブロ
ックデータの一部をライトバッファが保有するキャッシ
ュミスに係るライトデータに置き換えてキャッシュメモ
リの所定のキャッシュラインに格納する第２の処理と、上記第２の処理の前に、キャッシュラインを共有するア
クセスアドレスについてのキャッシュミスに係るライト
アクセスが続いたとき、当該後続のキャッシュミスに係
るライトデータを、先に格納されているライトデータと
格納位置を変えてライトバッファに格納する第３の処理
と、を含むことを特徴とするキャッシュメモリ制御方
法。