JPH08211133A - 高速ディジタル回路構成要素の試験方法及び装置 - Google Patents

高速ディジタル回路構成要素の試験方法及び装置

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JPH08211133A
JPH08211133A JP7296008A JP29600895A JPH08211133A JP H08211133 A JPH08211133 A JP H08211133A JP 7296008 A JP7296008 A JP 7296008A JP 29600895 A JP29600895 A JP 29600895A JP H08211133 A JPH08211133 A JP H08211133A
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clock
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Vishwani D Agrawal
デオ アグラワル ヴィシュワニ
Tapan J Chakraborty
ジョイティー チャクラボーティー タパン
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Abstract

(57)【要約】 【課題】 高速ディジタル回路を定格速度よりも低い速
度で試験する手法。 【解決手段】 高速ディジタル回路２００の組合せ信号
路内の組合せ論理ブロック８０の定格周波数における試
験が模擬されるように、試験中、組合せ信号路内に付加
される必要のある遅れ量を自動試験装置１５が計算する
ステップと、計算された遅れ値を組合せ信号路に付加す
るための、試験クロックレートに等しい周波数を有する
クロック信号を自動試験装置１５が生成するステップ
と、生成されたクロック信号に基づく試験刺激を組合せ
信号路に自動試験装置１５が適用するステップと、回路
の出力応答を自動試験装置１５が記録するステップと、
出力応答の、期待される正しい応答との比較を自動試験
装置１５が行うステップとからなることを特徴とする、
高速ディジタル回路構成要素の試験方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概してディジタル
回路構成要素（コンポーネント）の試験に関し、詳しく
は高速ディジタル回路構成要素の、その構成要素の定格
周波数よりも低いクロックレートでの試験に関する。
【０００２】
【従来の技術】ＶＬＳＩ（超大規模集積回路）チップ、
印刷回路基板、及びマルチチップモジュール、のような
ディジタル回路構成要素は、１００ＭＨｚを超える周波
数で作動するように設計されている。大量生産環境にお
けるディジタル回路構成要素の試験に用いられる一般的
な自動試験装置（ＡＴＥ）は現在のところ、わずか４０
ＭＨｚに近付いた程度のクロックレートでしか試験を行
うことができない。しかし、定格周波数又はクロックレ
ートよりも低いレートでの試験では、定格周波数でのデ
ィジタル回路構成要素の適切な動作を保証することがで
きない。
【０００３】
【発明が解決しようとする課題】したがって、定格周波
数又はクロックレートよりも低いレートで複合高速ディ
ジタル回路構成要素を試験するための方法及び装置であ
って、定格周波数でのディジタル回路構成要素の適切な
動作を保証できるものが求められている。たいていの技
術的に先進の構成要素の定格速度は、たいていの状況下
で、利用可能な自動試験装置の能力を超えており、これ
が、より高速の自動試験装置の開発の動機要因となって
いる。
【０００４】５００ＭＨｚ近辺のクロックレートでの試
験能力を有する自動試験装置の設計で、更に生産環境向
けに開発が可能なものが出現している。しかし、自動試
験装置のコストが、構成要素の試験に必要とされる試験
速度、ピンカウント、及びベクトルメモリの関数として
顕著に増大することが知られている。
【０００５】したがって、高ピンカウントの場合がしば
しばあり試験に長いベクトルシーケンスを要するＶＬＳ
Ｉのような、複合高速ディジタル回路構成要素を定格周
波数で試験する能力を有する自動試験装置のコストは、
極端に高くなるだろう。更に、２０ＭＨＺを超える周波
数で行われた自動試験装置による試験は、試験システム
ノイズの影響を受け、これが試験に不正確さをもたらす
こととなる。
【０００６】文献（V.D. Agrawal, C.-J. Lin, P.W. Ru
tkowski, S. Wu, and Y. Zoritan,"Built-In Self-Test
for Digital Integrated Circuits," AT&T Tech. Jou
r.,Vol. 73, pp. 30-39, March/April 1994）に述べら
れているような「組込み自己試験」手法が、しばしば高
速試験問題の解決策として挙げられる（ここに参考文献
とする）。
【０００７】この方法においては、試験データ生成及び
応答解析のためにディジタル回路構成要素にハードウエ
アが付加される。例えば、高速クロックが外部自動試験
装置から供給される一方、試験対象デバイスの内部のハ
ードウエアが試験パターンを生成する。したがって、自
動試験装置は大きなベクトルメモリ及び高ピンカウント
能力を必要としないことになる。
【０００８】しかし、「組込み自己試験」手法において
は、試験応答全体が同じく付加された応答解析回路によ
って簡単な可／不可（ｇｏ／ｎｏ−ｇｏ）サインに集約
されるので、十分な診断又はデバッグ能力が得られな
い。その上、「組込み自己試験」手法は、かなりの、そ
れも高コストのハードウエアを試験対象デバイスに付加
することになる。又、或る高速回路構成要素について
は、「組込み自己試験」手法の実行に必要な追加回路が
構成要素の高速作動速度を低下させるので、追加するこ
とができない。
【０００９】
【課題を解決するための手段】本発明の方法は、定格周
波数で作動する高速ディジタル回路の組合せ信号路内の
組合せ論理ブロックを、この定格周波数よりも低い試験
クロックレートで適用（すなわち供給）される試験刺激
を用いて試験するための方法である。低い方の試験クロ
ックレートでの自動試験装置による試験中、試験クロッ
クレートと回路の定格周波数とに基づいて計算される選
択された遅れ値が、組合せ論理ブロックを含む上記回路
の組合せ信号路に付加される。
【００１０】遅れ値の信号路への付加は、自動試験装置
による試験中に、低い方の試験クロックレートで適用さ
れる試験刺激が組合せ論理ブロックを通して伝播するに
必要な時間量を減少させる仕方で行われる。その結果、
組合せ論理ブロックの、定格周波数での試験がシミュレ
ーション（模擬）されることになる。その理由は、信号
路へ遅れ値を付加することが、自動試験装置による試験
中に適切な回路応答を得るために、試験刺激をして定格
周波数で組合せ論理ブロックを通して伝播させることに
なるからである。
【００１１】一実施例においては、自動試験装置による
試験中に、計算された遅れ量を組合せ信号路に付加する
ために、組立て時に単一クロック同期ディジタル回路が
制御可能遅れ素子を含むように改修される。制御可能遅
れ素子は、組合せ論理ゲ−トによって形成されるような
静的素子、又はパルストリガー方式トランジスタスイッ
チのような動的素子である。
【００１２】制御可能遅れ素子によって組合せ信号路に
付加される遅れ量は、信号路内の組合せ論理ブロックの
タイミング動作を試験するために自動試験装置が生成す
る試験信号波形のデューティサイクルを変更することに
よって制御される。この回路を完全に試験するために
は、制御可能遅れ素子の論理動作を試験するための別の
試験波形を自動試験装置が生成する必要がある。
【００１３】別の実施例においては、回路を通しての試
験刺激の伝播を制御するために用いられる複数の低速試
験クロック信号の１つに位相変化を導入することによっ
て信号路内の組合せ論理ブロックの定格周波数での試験
を模擬するために、複数クロック同期ディジタル回路内
の組合せ信号路に計算された遅れ量が付加される。
【００１４】
【発明の実施の形態】高速ディジタル回路又はその構成
要素の内部論理素子（又はブロック）内の欠陥を探知す
るための試験には、回路内の組合せ論理ブロック又はフ
リップフロップを回路の定格周波数で試験する必要があ
る。自動試験装置（ＡＴＥ）は、回路の高速動作の試験
を、周知の試験方法論に基づいて回路の主入力に試験ベ
クトルとクロッキング（刻時）信号とを供給することに
よって行う。
【００１５】これらの周知の方法論は、例えば文献（V.
D. Agrawal and S.C. Seth, Test Generation for VLSI
Chips, IEEE Computer Society Press, Los Alamitos,
CA(1988), pp 327-331）（ここに本出願の参考文献と
する）に述べられているような方法論である。
【００１６】それから自動試験装置が、回路の主出力に
現れる信号応答を試験対象の回路設計に基づいて模擬さ
れる「期待される正しい応答」と比較する。モニタされ
た応答と期待される応答との間に不一致（ミスマッチ）
がある場合、これは回路内の組合せ論理ブロック又はフ
リップフロップ素子に例えば単一の「特定値固執欠陥」
又は信号路遅れ欠陥が１個以上存在することを表す。
【００１７】詳しくは、もし遅れ欠陥が回路の組合せ信
号路内に存在する場合、回路を通しての伝播時間は、定
格クロック周期よりも大きい値へと増大し、定格クロッ
ク周波数での回路の動作が生じ得ないことになる。
【００１８】本発明は、高速ディジタル回路の組合せ信
号路に含まれる組合せ論理ブロック内の遅れ欠陥の存在
を探知するための試験、いい替えれば、このような組合
せ論理ブロックのタイミング動作の試験、を回路の定格
周波数よりも遅い試験クロックレートで適用される試験
刺激を用いて行うための手法を提供するものである。試
験装置の試験クロックレート能力が回路の定格周波数よ
りも低い場合に、この試験クロックレートを「遅い」と
いうこととする。
【００１９】本説明の目的上、組合せ論理ブロックは、
望む結果を得るために適切に接続された１個以上の組合
せ論理ゲ−トとフリップフロップ素子とからなる回路を
表すものとする。下で更に詳しく述べるように、信号路
に遅れを付加することにより、自動試験装置が、定格周
波数での動作についての組合せ論理ブロックを遅い試験
クロックレートで適用される試験刺激を用いて試験する
ことが可能となる。
【００２０】なお、下の記述では本発明を２個のクロッ
キング（刻時）された素子間に位置する組合せ論理ブロ
ックを有する例示回路を自動試験装置が試験する場合に
関して説明するが、下に述べる回路が一般に、より大き
いディジタル回路に組み込まれていること、及び本発明
の手法が、例えばフリップフロップ又は回路の主入力か
ら始まるような、全ての種類のタイミング路の試験に適
用されることをここに注記したい。
【００２１】図１は従来技術を示すもので、自動試験装
置１５による試験中に信号路に遅れが付加されるように
するためには、高速構成要素（以下、試験対象デバイ
ス、又は対象デバイスと呼ぶ）内の単一クロック同期高
速デバイス回路（又は単に、回路）１０が、どのように
改修されるかについてよりよい理解を得るための説明用
に添付したものである。
【００２２】以下に、定格周波数よりも低い試験クロッ
クレートを用いて、定格周波数での対象デバイス内の回
路の内部論理素子ブロックの試験を模擬するために、試
験中、回路の信号路に遅れを付加する手法を、回路１０
に対して行う改修に関連して説明する。回路１０は一例
であって、下に述べる本発明の方法は、他の種類の単一
クロック回路内の組合せ論理ブロックの試験にも適用で
きるものであることを注記したい。
【００２３】回路１０は、第１の２ラッチ素子２０と第
２の２ラッチ素子９０との間に接続された組合せ論理ブ
ロック８０からなり、この接続により２ラッチ素子２０
及び９０は組合せ論理ブロック８０を通して互いに接続
されることになる。２ラッチ素子２０及び９０は、回路
１０内に組合せ論理ブロック８０として示される回路の
内部論理素子を通しての信号の伝播を同期させるために
用いられる論理回路の例示である。
【００２４】２ラッチ素子２０及び９０は一般に、マス
タ及びスレーブフリップフロップとして実現されるの
で、以下の説明では符号２０及び９０をそのようにも呼
ぶこととする。第１の２ラッチ素子２０は、マスタ入力
２１とスレーブ出力２４とを有する。同様に、第２の２
ラッチ素子９０は、マスタ入力９１とスレーブ出力９６
とを有する。スレーブ出力２４は、組合せ論理ブロック
８０の入力８２に接続され、マスタ入力９１は、組合せ
論理ブロック８０の出力８４に接続される。
【００２５】クロックライン１２０が自動試験装置１５
から対象デバイスの主入力に接続されるとともに、下で
更に詳しく述べるように、２ラッチ素子２０及び９０に
直接に接続される。入力ライン１２及び出力ライン１３
が自動試験装置１５から対象デバイスの主入力及び主出
力にそれぞれ接続される。主入力はマスタ入力２１に直
接又は間接に接続され、主出力はスレーブ出力９６に直
接又は間接に接続される。
【００２６】入力ライン１２は対象デバイスの複数の主
入力を有し、出力ライン１３は対象デバイスの複数の主
出力を有するものであるが、分かりやすくするため、下
に述べる本発明の記述では、入力ライン１２及び出力ラ
イン１３上にそれぞれ１個だけの主入力及び主出力を有
する対象デバイスについて説明する。
【００２７】第１の２ラッチ素子２０をマスタフリップ
フロップ４０及びスレーブフリップフロップ６０として
適切な回路の形で実現した例を図２に示す。マスタフリ
ップフロップ４０は２個の二重入力ＡＮＤ（論理積）ゲ
−ト４２及び４６と２個の二重入力ＮＯＲ（否定論理
和）ゲ−ト５０及び５４とからなる。又、スレーブフリ
ップフロップ６０は２個の二重入力ＯＲ（論理和）ゲ−
ト６２及び６６と、２個の二重入力ＮＡＮＤ（否定論理
積）ゲ−ト７０及び７４とからなる。
【００２８】ＡＮＤゲ−ト４２及び４６の出力は、それ
ぞれＮＯＲゲ−ト５０及び５４の入力として接続され
る。ＮＯＲゲ−ト５０及び５４の出力は、それぞれ相手
側ゲ−トの入力に相互結合される。ＮＯＲゲ−ト５０及
び５４の出力は又、それぞれスレーブフリップフロップ
６０のＯＲゲ−ト６２及び６６の入力として接続され
る。ＯＲゲ−ト６２及び６６の出力は、それぞれＮＡＮ
Ｄゲ−ト７０及び７４の入力として接続される。
【００２９】ＮＡＮＤゲ−ト７０及び７４の出力は、そ
れぞれ相手側ゲ−トの入力に相互結合される。マスタ入
力２１は、ＡＮＤゲ−ト４２への入力として、又ＡＮＤ
ゲ−ト４６への逆入力として接続される。クロックライ
ン１２０は、ＡＮＤゲ−ト４２及び４６の１個の入力と
ＯＲゲ−ト６２及び６６の１個の入力とに接続される。
スレーブ出力２４は、ＮＡＮＤゲ−ト７０の出力に接続
される。
【００３０】第２の２ラッチ素子９０は、相互に類似の
構造を有するマスタフリップフロップ１１０及びスレー
ブフリップフロップ１１５からなり、これらのフリップ
フロップは、第１の２ラッチ素子２０のマスタ及びスレ
ーブフリップフロップ４０及び６０について上に述べた
のと同様の仕方で接続される。組合せ論理ブロック８０
は、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ及びＮＯＴ（否
定）の形式のゲ−トで相互結合接続のないものからなる
適切なディジタル回路である。
【００３１】第１の２ラッチ素子２０は、次のように作
動する。クロックライン１２０が「高」レベルに設定さ
れる場合、マスタ入力２１に現存する入力信号状態がマ
スタフリップフロップ４０内へ伝播する。いい替えれ
ば、クロックレベルが「高」の場合、マスタフリップフ
ロップ４０は活動状態にある。そして、ＡＮＤゲ−ト４
２及び４６によって、マスタ入力２１における入力信号
が相互結合ＮＯＲゲ−ト５０及び５４の出力へ伝播する
動作が許可される。
【００３２】スレーブフリップフロップ６０は、自身の
前の状態を維持し、クロックラインが「高」レベルの場
合にマスタフリップフロップ４０のＮＯＲゲ−ト５０及
び５４の出力に生じる変化の影響を受けない。
【００３３】他方、クロックライン１２０が「低」レベ
ルに設定された場合、マスタ入力２１に現存する入力信
号状態はマスタフリップフロップ４０内へ伝播しない。
しかし、マスタフリップフロップ４０の出力に現存する
入力信号は、ＯＲゲ−ト６２及び６６の入力からスレー
ブ出力２４へ伝播する。
【００３４】図１に戻って、本発明に基づく試験用に回
路１０をどの様に改修するかを説明するための背景を提
示することを目的に、定格周波数（以下、ｆrated） で
の回路１０の動作について述べる。ｆrated で回路１０
が動作するには、マスタ入力２１と組合せ論理ブロック
の出力８４との間の組合せ信号路の遅れがクロックライ
ン１２０上で与えられるクロック波形の周期よりも短く
なければならないという要件があることが知られてい
る。
【００３５】図３は、マスタ入力２１に適用される入力
信号状態の伝播を制御するためにクロックライン１２０
上に供給される適切なクロック波形（この波形の呼び名
をＣＫとする）の特性を示す。クロック波形ＣＫは、Ｔ
ナノ秒に等しい周期を有する周期的波形である。波形Ｃ
Ｋでは互いに連続する立ち下がりエッジがＡ及びＣの時
点において生じる。時点Ａにおいて波形ＣＫは「１」す
なわち「高」のレベルから「０」すなわち「低」のレベ
ルに下がり、時点Ｂまでは「低」レベルに留まり、時点
Ｂにおいて「高」レベルに上がり、次に「低」レベルに
下がる時点Ｃまで「高」レベルを保つ。
【００３６】マスタ入力２１において適用される信号状
態Ｊは、次のようにして回路１０の信号路を通して伝播
する。説明用の例として、クロック波形ＣＫがクロック
ライン１２０上に供給され、信号状態Ｊが、時点Ａにお
ける波形ＣＫの立ち下がりエッジの直前に、マスタ入力
２１に適用されマスタフリップフロップ４０に保管記憶
されるものとする。
【００３７】クロック波形ＣＫの立ち下がりエッジが時
点Ａにおいて生じると、マスタフリップフロップ４０に
ある信号状態Ｊがスレーブフリップフロップ６０に移
り、第１の２ラッチ素子２０のスレーブ出力２４から組
合せ論理ブロック８０へ伝播する。以後、クロック波形
ＣＫの立ち下がりエッジを「終了エッジ」とも呼ぶこと
とする。その理由は、このエッジの後、マスタ入力２１
に現れるいかなる入力信号状態変化もマスタフリップフ
ロップ４０を通して伝播することがないからである。
【００３８】その際、信号状態Ｊも、時点Ｃにおけるク
ロック波形ＣＫの次の終了エッジまでラッチ素子２０に
保管記憶されたまである。いい替えれば、信号状態Ｊ
は、その時までスレーブフリップフロップ６０の出力２
４に現存する。
【００３９】次に時点Ｂにおいて、クロック波形ＣＫの
立ち上がりエッジがマスタフリップフロップ４０を開
く。これによって、信号状態Ｊの後にマスタ入力２１に
おいて適用される信号状態Ｋがマスタフリップフロップ
４０を通して完全に伝播することができるようになる。
しかし、信号状態Ｋは、時点Ｃまではスレーブフリップ
フロップ６０に入らない。
【００４０】本発明の第１の実施例においては、上に述
べたような回路１０に対して、信号路に制御可能遅れ素
子１３０（図４Ａ）を設ける改修が行われ、これによっ
て、本発明に基づいて定格周波数よりも低い試験クロッ
クレートで自動試験装置１５によって組合せ論理ブロッ
クを試験することが可能となる。
【００４１】図４Ａは、制御可能遅れ素子１３０を設け
るようにした回路１０の改修版である高速ディジタル回
路２００を有する対象デバイス及びこれに適切に接続さ
れた自動試験装置１５を示す。回路２００及びその他下
で説明する回路の構成要素で回路１０の構成要素と類似
で好ましくは同一の構成要素については、図１及び図２
に用いた符号と同じ符号を用いることとする。
【００４２】回路２００において、制御可能遅れ素子１
３０が、スレーブ出力２４と組合せ論理ブロック８０の
入力８２との間に接続される。制御ライン１２５が、自
動試験装置１５から制御可能遅れ素子１３０へ接続され
る。制御ライン１２５は、回路２００の主入力である。
制御可能遅れ素子１３０は、相互結合ゲ−トラッチ又は
金属酸化物半導体（ＭＯＳ）パス・トランジスタのよう
な、少量の固定遅れを有し好ましくは比較的僅かな数の
論理素子からなる、静的又は動的遅れ素子が適する。
【００４３】図４（Ｂ）は、静的な、レベルに感応する
フリップフロップとして実現された制御可能遅れ素子１
３０を示す。この形式において、制御可能遅れ素子１３
０は、２個の二重入力ＡＮＤゲ−ト１４２及び１４６
と、２個の二重入力ＮＯＲゲ−ト１５０及び１５４とか
らなる。ＡＮＤゲ−ト１４２及び１４６の出力は、それ
ぞれＮＯＲゲ−ト１５０及び１５４の入力として接続さ
れる。ＮＯＲゲ−ト１５０及び１５４の出力は、それぞ
れ相手側ゲ−トの入力に相互結合される。
【００４４】図４（Ａ）及び図４（Ｂ）において、スレ
ーブ出力２４は、制御可能遅れ素子１３０のデータ入力
１３２に接続される。データ入力１３２は、ＡＮＤゲ−
ト１４２への入力として、又ＡＮＤゲ−ト１４６への逆
入力として接続される。制御ライン１２５は、ＡＮＤゲ
−ト１４２及び１４６の１個の入力に接続される。ＮＯ
Ｒゲ−ト１５４の出力は、制御可能遅れ素子１３０の出
力１３６に接続される。出力１３６は、組合せ論理ブロ
ック８０の入力８２に接続される。
【００４５】代わりに、回路２００の設計において、組
合せ論理ブロック８０の入力１８２へ相補形式の信号を
供給することが要求される場合には、ＮＯＲゲ−ト１５
０の出力が出力１３６に接続される。
【００４６】図４（Ｂ）に示す制御可能遅れ素子１３０
は、次のように作動する。制御ライン１２５が「高」レ
ベルに設定される場合、制御可能遅れ素子１３０は伝播
状態にあるといわれる。伝播状態においては、データ入
力１３２における信号状態が制御可能遅れ素子１３０を
通して伝播する。逆に、制御ライン１２５が「低」レベ
ルに設定された場合、制御可能遅れ素子１３０は保管記
憶状態にあるといわれる。保管記憶状態においては、デ
ータ入力１３２にある信号状態は制御可能遅れ素子１３
０を通して伝播することはない。
【００４７】回路２００を自動試験装置で試験するに
は、制御可能遅れ素子１３０の論理動作の試験と、組合
せ論理ブロック８０のタイミング動作の試験とを必要と
する。まず、図５の流れ図に示すように、自動試験装置
１５が、制御可能遅れ素子１３０の論理動作を試験する
ための、いい替えれば、制御可能遅れ素子１３０が伝播
及び保管記憶状態において適切に作動するかどうかを試
験するためのプロセス５００を行う。
【００４８】制御可能遅れ素子１３０の試験が完了する
と、組合せ論理ブロック８０が定格周波数において適切
に作動するかどうかを定格周波数より低い試験クロック
レートを用いて試験するプロセスが、図６に関連して下
で更に詳しく述べる仕方で自動試験装置１５によって行
われる。
【００４９】図５の流れ図のステップ５１０において、
制御可能遅れ素子１３０が伝播状態において適切に作動
するかどうかを試験するために、自動試験装置１５が制
御ライン１２５を「高」論理レベルに設定する。この論
理レベルを制御ライン１２５に適用することによって、
制御可能遅れ素子１３０のデータ入力１３２が制御可能
遅れ素子１３０の出力１３６に接続され、これによっ
て、制御可能遅れ素子１３０は回路２００のタイミング
信号路において透過的となる。次にステップ５２０が実
行される。
【００５０】ステップ５２０において、自動試験装置１
５が、入力ライン１２を介してマスタ入力２１に適切な
試験刺激を適用する。上記の文献（Agrawal and Seth）
における記述のように、試験刺激は、回路内の組合せ論
理ブロックにおける「特定値固執欠陥」の検出及び伝播
遅れの試験のために回路の主入力に適用される、１個以
上の機能的入力又は試験ベクトルからなる。次に、ステ
ップ５３０が実行される。
【００５１】ステップ５３０において、自動試験装置１
５が、出力ライン１３を介して与えられる出力８４にお
ける応答を記録し、記録された応答が期待される正しい
応答と一致するかどうかを判断する。この場合、期待さ
れる応答は、マスタ入力２１において適用された試験刺
激が制御可能遅れ素子１３０を通して伝播し、組合せ論
理ブロック８０の出力８４に現れることである。
【００５２】もし記録された応答が期待される応答と異
なる場合、ステップ５３５において自動試験装置１５
が、回路が作動していない旨の表示を出す。これによっ
て、回路についての自動試験装置による試験が停止し、
回路は欠陥ありとして拒絶される。他方、もし記録され
た応答と期待される応答とが一致する場合には、試験対
象の制御可能遅れ素子１３０は伝播状態において正しく
機能しており、自動試験装置１５はステップ５４０に進
む。
【００５３】ステップ５４０において、制御可能遅れ素
子１３０が保管記憶状態において適切に作動するかどう
かを試験するために、自動試験装置１５が、制御ライン
１２５を「低」論理レベルに設定する。この論理状態に
ついては、マスタ入力２１において適用される入力信号
状態のいかなる変化も回路２００を通して伝播すること
のないようにその伝播を防止する必要がある。その理由
は、制御可能遅れ素子１３０のデータ入力１３２が出力
１３６から切断された状態になるからである。次にステ
ップ５５０が実行される。
【００５４】ステップ５５０において、制御可能遅れ素
子１３０の保管記憶状態を試験するために、自動試験装
置１５が、試験ベクトルからなる適切な試験刺激を適用
する。ステップ５６０において、自動試験装置１５が、
出力ライン１３を介して与えられる出力８４における応
答を記録し、記録された応答が期待される正しい応答と
一致するかどうかを判断する。
【００５５】ステップ５６０における、期待される応答
は、ステップ５１０からステップ５３０までの伝播状態
の試験から最も後のフリップフロップ状態において現存
する信号状態に対応する応答である。もし記録された応
答が期待される応答と一致する場合、ステップ５７０に
おいて自動試験装置１５が、制御可能遅れ素子１３０が
伝播状態及び保管記憶状態の両方で正しく作動する旨の
表示を出す。そうでない場合、自動試験装置１５は、ス
テップ５３５を実行する。
【００５６】もし制御可能遅れ素子１３０の論理動作が
適切に機能すると判断された場合には、組合せ論理ブロ
ック８０が、本発明に基づき定格周波数ｆrated よりも
低い試験クロックレート（以下、ｆtest）で適用される
試験刺激を用いて自動試験装置１５によって試験され
る。
【００５７】組合せ論理ブロックを有する組合せ信号路
を自動試験装置１５が試験するには、試験クロック波形
の周期（以下、Ｔtest）がその信号路内の全ての遅れの
和を超えなければならないという要件があることがよく
知られている。本発明においては、ｆtestで適用された
試験刺激が組合せ論理ブロックを通して伝播するに要す
る時間量（長さ）を減少させるために、計算された遅れ
量Δをこの信号路に付加することが求められる。
【００５８】回路２００に見られるように、計算された
遅れ量Δのこの信号路への付加操作を用いて、ｆrated
での組合せ論理ブロック８０の試験が模擬される。その
理由は、この遅れの付加が、ｆtestで適用された試験刺
激がＴtestの終了に先立って組合せ論理ブロック８０の
出力８４に到達するように、この試験刺激をして組合せ
論理ブロックを通してｆrated で伝播させるからであ
る。
【００５９】定格周波数ｆrated より低い試験クロック
レートｆtestを用いてｆrated での組合せ論理ブロック
の試験を模擬するために信号路に付加する必要がある遅
れ量Δを計算する計算式は、次のようにして導出され
る。Ｔtestは次の２つの値の和を超えなければならない
ことが知られている。すなわち、試験対象の組合せ論理
ブロックに含まれる信号路の最大遅れ（以下、ｔmax）
と、信号路に付加される遅れ量Δとの和である。このこ
とから、Ｔtest ≧ ｔmax ＋ Δ が成立する。
【００６０】本発明に基づいて試験を最適化するために
は、Ｔtestを ｔmax ＋ Δに等しく設定することにな
る。この式において、ｔmax を定格クロックレートの周
期すなわち１／ｆrated に置き換え、Ｔtestを１／ｆ
testに置き換えると、式は周波数を用いて書き換えら
れ、Δ＝（ｆrated − ｆtest）／（ｆrated ・
ｆtest） となる。
【００６１】ここで注記したいのは、回路２００内の制
御可能遅れ素子１３０のような、制御可能遅れ素子が、
たとえ遅れがゼロになるように下で述べる仕方で操作さ
れた場合でも、固有の有限遅れ値を有することである。
本説明においては便宜上、制御可能遅れ素子の有限遅れ
値はｔmax に含まれているものとする。
【００６２】図６は、本発明に基づいて定格周波数ｆ
rated より低い試験クロックレートｆtestを用いて回路
２００内の組合せ論理ブロックを試験するために自動試
験装置１５が行うプロセス６００を示す。ステップ６１
０において、自動試験装置１５が、上記の式を用いてｆ
rated 及びｆtestの値に基づき回路２００についての付
加すべき遅れ量の値Δを計算する。なお、ここでは遅れ
量の値Δは、当技術分野で周知の手法により手動で計算
され、自動試験装置１５に適切に供給される。
【００６３】ステップ６２０において自動試験装置１５
が、回路２００を通して試験ベクトルの伝播を制御する
ための、図７（Ａ）に示すような試験クロック波形（こ
の波形の呼び名を波形ＣＫ’とする）と、計算された遅
れ量の値Δが回路２００の信号路に付加されるように制
御可能遅れ素子１３０を操作するための、図７（Ｂ）に
示すような第２の試験クロック波形（この波形の呼び名
を波形ＣＯＮＴＲＯＬとする）とを生成する。
【００６４】波形ＣＫ’は、その周期がＴtestに等しい
ことを除いては、図３に示すクロック波形ＣＫと同じ特
性を有する。波形ＣＯＮＴＲＯＬもＴtestに等しい周期
を有する。波形ＣＫ’及び波形ＣＯＮＴＲＯＬはいずれ
も、時点Ａ及びＣにおいて生じる互いに連続する立ち下
がりエッジを有する。
【００６５】しかし、波形ＣＯＮＴＲＯＬは、時点Ａに
おいて「高」レベルから「低」レベルへ下がった後、Δ
に等しい時間間隔の間「低」レベルに留まる。時間間隔
Δの終りに、波形ＣＯＮＴＲＯＬは、「高」レベルに上
がり、次に「低」レベルに下がる時点Ｃまで「高」レベ
ルに留まる。図７（Ｂ）から判るように、組合せ信号路
に付加すべき遅れ量Δは、波形ＣＯＮＴＲＯＬのパルス
幅を変えることによって制御される。固定の試験クロッ
クレートに対しては、Δは波形ＣＯＮＴＲＯＬのパルス
幅の線形関数である。
【００６６】図６のステップ６３０において自動試験装
置１５が、図４（Ａ）の制御ライン１２５及びクロック
ライン１２０にそれぞれ適用される生成された波形Ｃ
Ｋ’及び波形ＣＯＮＴＲＯＬに基づいて、回路２００の
マスタ入力２１に、試験刺激を構成する適切な試験ベク
トルを適用する。説明用の例として、試験ベクトルは、
時点Ａにおける立ち下がりエッジの直前にマスタ入力２
１に現存する入力信号状態Ｊからなるものとする。
【００６７】ステップ６４０において自動試験装置１５
が、回路２００の主出力における応答を記録し、記録さ
れた応答が、回路２００の設計に基づいて前に模擬され
た記憶されている「期待される応答」と一致するかどう
かを判断する。上に述べたように、回路２００の動作と
して意図されている内容は、信号状態が１クロック周期
以内に組合せ論理ブロック８０を通して伝播することで
ある。
【００６８】ステップ６５０において自動試験装置１５
が、ステップ６４０において行われた比較に基づいて、
ｆrated での動作が回路２００について保証されるかど
うか、いい替えれば、組合せ論理ブロック８０が定格周
波数で適切に作動するかどうか、についての表示を出
す。
【００６９】回路２００について、波形ＣＫ’及び波形
ＣＯＮＴＲＯＬに基づいて信号路に適用された信号状態
Ｊの伝播として期待される内容は、次の通りである。時
点Ａに位置する波形ＣＫ’の終了エッジにおいて、マス
タフリップフロップ４０のマスタ入力２１にある信号状
態Ｊが、マスタフリップフロップ４０及びスレーブフリ
ップフロップ６０を通しての伝播を開始する。
【００７０】しかし、時点Ａにおいて波形ＣＯＮＴＲＯ
Ｌが「低」レベルに下がるため、信号状態Ｊの組合せ論
理ブロック８０への伝播は、制御可能遅れ素子１３０に
よって阻止される。遅れ時間長さΔが経過した後、波形
ＣＯＮＴＲＯＬが「高」レベルに上がったときに初め
て、スレーブフリップフロップ６０の出力２４にある信
号状態Ｊが、制御可能遅れ素子１３０を通して組合せ論
理ブロック８０に伝播する。
【００７１】すなわち、時点Ｃにおいて波形ＣＫ’の立
ち下がりエッジが生じる前に出力８４において信号状態
Ｊを記録するためには、信号状態Ｊは、Ｔtest−Δに等
しい時間長さで、いい替えれば、ｆrated に等しい速度
で、組合せ論理ブロック８０を通して伝播する必要があ
る。
【００７２】したがって、高速回路を試験する際の従来
技術による制限は克服された。
【００７３】別の実施例においては、従来技術の回路１
０の本発明に基づく改修として、制御可能遅れ素子１３
０を、クロッキング（刻時）された２ラッチ素子２０及
び９０の一部分として取り入れる手法を取っている。こ
の実施例においては、挿入された制御可能遅れ素子を操
作することによって信号路への遅れの付加を制御するた
めに別の信号波形を追加して生成する必要が除去され
る。
【００７４】図８（Ａ）は、従来技術による回路１０に
対するこの改修を示すブロック図で、高速ディジタル回
路３００を有する対象デバイスとこれに接続した自動試
験装置１５とからなる。下で述べるように、回路３００
の試験は、単一の信号クロック入力だけを用いて行わ
れ、その同じ単一の信号クロック入力が、信号路への遅
れの付加の制御にも用いられる。
【００７５】回路３００は、第１の３ラッチ素子３２０
と第２の３ラッチ素子３９５との間に接続されたクロッ
ク論理ブロック８０からなる。第１の３ラッチ素子３２
０は、入力３０２と出力３０６とを有する。同様に、第
２の３ラッチ素子３９５は、入力３９２と出力３９６と
を有する。第１の３ラッチ素子３２０の出力３０６は、
クロック論理ブロック８０の入力８２に接続される。第
２の３ラッチ素子３９５の入力３９２は、クロック論理
ブロック８０の出力８４に接続される。
【００７６】クロックライン３２５は下で更に詳しく述
べるように、対象デバイスの主入力であって、自動試験
装置１５から３ラッチ素子３２０及び３９５に直接接続
される。入力ライン１２は自動試験装置１５から対象デ
バイスの主入力に接続され、この主入力は入力３０２に
直接又は間接に接続される。同様に、出力ライン１３は
自動試験装置１５から対象デバイスの主出力に接続さ
れ、この主出力は出力３９６に直接又は間接に接続され
る。
【００７７】図８（Ｂ）は、第１の３ラッチ素子（又は
単に、３ラッチ素子）３２０の適切な実現例を示す。３
ラッチ素子３２０は、ラッチフリップフロップ３６０と
制御可能遅れ素子３９０とラッチフリップフロップ３８
０とからなる。ラッチフリップフロップ３６０は、２個
の二重入力ＯＲゲ−ト３６２及び３６６と、２個の二重
入力ＮＡＮＤゲ−ト３７０及び３７４とからなる。
【００７８】制御可能遅れ素子３９０は、パス・トラン
ジスタ３９３及び３９８からなるパルストリガー方式フ
リップフロップが適切である。ラッチフリップフロップ
３８０は、２個の二重入力ＯＲゲ−ト３８２及び３８６
と、２個の二重入力ＮＡＮＤゲ−ト３８７及び３８８と
からなる。
【００７９】ＯＲゲ−ト３６２及び３６６の出力は、そ
れぞれＮＡＮＤゲ−ト３７０及び３７４の入力として接
続される。ＮＡＮＤゲ−ト３７０及び３７４の出力は、
それぞれ相手側ゲ−トの入力に相互結合される。ＮＡＮ
Ｄゲ−ト３７０及び３７４の出力は又、それぞれパス・
トランジスタ３９３及び３９８のソースに接続される。
パス・トランジスタ３９３及び３９８のドレーンは、そ
れぞれＯＲゲ−ト３８２及び３８６の入力に接続され
る。
【００８０】ＯＲゲ−ト３８２及び３８６の出力は、そ
れぞれＮＡＮＤゲ−ト３８７及び３８８の入力として接
続される。ＮＡＮＤゲ−ト３８７及び３８８の出力は、
それぞれ相手側ゲ−トの入力に相互結合される。入力３
０２は、ＯＲゲ−ト３６２への入力として、又ＯＲゲ−
ト３６６への逆入力として接続される。
【００８１】クロックライン３２５は、ＯＲゲ−ト３６
２、３６６、３８２、及び３８６の各々の入力のうちの
１個の入力と、トランジスタ３９３及び３９８のゲ−ト
とに接続される。出力３０６は、ＮＡＮＤゲ−ト３８７
の出力に接続される。
【００８２】３ラッチ素子３２０は、クロックライン３
２５によって与えられるクロック波形により制御され、
このことによって、制御可能遅れ素子３９０が、中間
の、クロッキング（刻時）されたラッチ素子として機能
する。ラッチフリップフロップ３６０及び３８０は、ク
ロックライン３２５上の「低」レベルに感応する。これ
らのフリップフロップは、「低」レベルの活動状態にあ
る。いい替えれば、クロックライン上のレベルが「低」
の場合に、信号状態がこれらのフリップフロップを通し
て伝播する。
【００８３】しかし、クロックライン３２５上のレベル
が「低」に設定された場合、制御可能遅れ素子３９０が
信号の伝播を阻止する。いい替えると、クロックライン
３２５上のレベルが「高」の場合、制御可能遅れ素子３
９０は入力信号の伝播を許し、他方、ラッチフリップフ
ロップ３６０及び３８０は入力信号の伝播を阻止する。
第２の３ラッチ素子３９５は、第１の３ラッチ素子３２
０と類似の構造を有し、第１の３ラッチ素子３２０につ
いて上に述べたのと類似の仕方で作動する。
【００８４】回路３００の自動試験装置による試験は、
本発明の方法に基づき、図９に示すプロセス７００を用
いて２段階に行われる。まず、第１段階のステップ７１
０からステップ７４０までにおいて自動試験装置１５
が、制御可能遅れ素子３９０を有する第１の３ラッチ素
子３２０のタイミング動作と、クロック論理ブロック８
０の論理動作とを試験する。
【００８５】それから第２段階のステップ７５０からス
テップ７８０までにおいて自動試験装置１５が、制御可
能遅れ素子３９０を有する第１の３ラッチ素子３２０の
論理動作と、クロック論理ブロック８０のタイミング動
作とを試験する。以後、説明の便宜上、制御可能遅れ素
子３９０を有する第１の３ラッチ素子３２０の試験を、
制御可能遅れ素子３９０の試験トランジスタ呼ぶことと
する。
【００８６】第１段階では、ステップ７１０において自
動試験装置１５が、プロセス６００のステップ６１０に
おける仕方と同じ仕方で遅れ量の値Δを計算する。ステ
ップ７１０を実行後ステップ７２０において自動試験装
置１５が、図１０（Ａ）に示すような試験クロック波形
（この波形の呼び名をＣＫ（ＮＯＲＭＡＬ）とする）を
生成する。波形ＣＫ（ＮＯＲＭＡＬ）は、Ｔtestに等し
い周期と、時点Ｄ及びＧにおいて生じる互いに連続する
立ち上がりエッジとを有する。
【００８７】波形ＣＫ（ＮＯＲＭＡＬ）は、時点Ｄから
始まってＴtest−ｔmax/NORMALに等しい時間長さの間
「高」レベルに留まり、その後、時点Ｅにおいて「低」
レベルに下がる。それから波形ＣＫ（ＮＯＲＭＡＬ）
は、ｔmax/NORMALに等しい時間長さの間「低」レベルに
留まり、その後、時点Ｇにおいて「高」レベルに上が
る。波形ＣＫ（ＮＯＲＭＡＬ）に基づいて適用される試
験刺激の回路３００内での期待される伝播について下に
述べる。
【００８８】ステップ７３０において自動試験装置１５
が、入力３０２に適用するために入力ライン１２上に適
切な試験ベクトルを供給し、試験クロック波形ＣＫ（Ｎ
ＯＲＭＡＬ）をクロックライン３２５に供給する。説明
用の例として、試験ベクトルは、時点Ｅにおける波形Ｃ
Ｋ（ＮＯＲＭＡＬ）の立ち上がりエッジの直前に入力３
０２に現存する入力信号状態Ｊからなるものとする。
【００８９】それからステップ７４０において自動試験
装置１５が、出力ライン１３上での出力８４における出
力応答を記録し、期待される応答に基づいて、（１）入
力信号状態が、定格速度で制御可能遅れ素子３９０を通
して完全に伝播したかどうか、及び（２）クロック論理
ブロック８０が、「高」及び「低」の論理レベルについ
て適切に作動するかどうか、を判断する。
【００９０】もし記録された応答と期待される応答とが
一致しない場合、ステップ７４５において自動試験装置
１５が、回路が作動していない旨の表示を出す。自動試
験装置による試験が停止し、回路は欠陥ありとして拒絶
される。そうでなく、もし記録された応答と期待される
応答とが一致する場合には、自動試験装置１５はステッ
プ７５０に進みそこでプロセス７００の第２段階を実行
する。
【００９１】次に、回路３００の信号路を通しての試験
信号状態Ｊの期待される伝播を、適用される波形ＣＫ
（ＮＯＲＭＡＬ）に関連して説明する。波形ＣＫ（ＮＯ
ＲＭＡＬ）が回路３００に適用されるとき、クロックラ
イン３２５は、時点Ｄに始まる短い時間間隔の間「１」
のレベルを取る。この短い時間間隔は、信号状態Ｊが制
御可能遅れ素子３９０を通して伝播し出力３０６におい
てセットアップされるのに十分な長さとする。
【００９２】波形ＣＫ（ＮＯＲＭＡＬ）が時点Ｅにおい
て「低」レベルに下がるとき、出力３０６は、波形ＣＫ
（ＮＯＲＭＡＬ）が「低」レベルにある時間長さの残り
の部分の間、信号状態Ｊを保持する必要がある。いい替
えれば、波形ＣＫ（ＮＯＲＭＡＬ）が時点Ｅから時点Ｇ
までの間「低」レベルにあるとき、信号状態Ｊだけが信
号路を通して伝播し続ける必要がある。もしこれら２つ
の状況が期待通りに生じた場合、制御可能遅れ素子３９
０は定格クロックレートで適切に作動する。
【００９３】更に、もしクロック論理ブロック８０の論
理動作が適切に機能する場合、信号状態Ｊは、波形ＣＫ
（ＮＯＲＭＡＬ）が「低」レベルにある時間長さの残り
の時間内に出力３０６から組合せ論理ブロック８０を通
して伝播し、時点Ｇに先立って出力８４に現れることに
なる。したがって、回路３００について、適用された波
形ＣＫ（ＮＯＲＭＡＬ）に基づいて信号路を通して信号
状態Ｊが伝播する際の、期待される伝播状況は、信号状
態Ｊが、時点Ｇに先立って出力８４において記録される
ことである。
【００９４】プロセス７００の説明に戻って、ステップ
７５０において自動試験装置１５が、組合せ論理ブロッ
ク８０のタイミング動作と、制御可能遅れ素子３９０の
論理動作とを試験するために、図１０（Ｂ）に示すよう
に、試験クロック波形（この波形の呼び名をＣＫ（ＴＥ
ＳＴ）とする）を生成する。
【００９５】波形ＣＫ（ＴＥＳＴ）は、Ｔtestに等しい
周期と、時点Ｄ及びＧにおいて生じる互いに連続する立
ち上がりエッジとを有する。波形ＣＫ（ＴＥＳＴ）は、
波形が「高」レベルに留まる時間長さを時点Ｄから測定
した値が、ステップ７１０において自動試験装置１５に
よって計算された値Δだけ増加していることを除いて
は、波形ＣＫ（ＮＯＲＭＡＬ）に類似の特性を有する。
【００９６】図１０（Ｂ）に示すように、波形ＣＫ（Ｔ
ＥＳＴ）は、時点Ｄから時点Ｆまでの間「高」レベルに
ある。したがって、波形ＣＫ（ＴＥＳＴ）が「低」レベ
ルにある時間長さは、ｔmax/NORMAL−Δ、又はｔ
max/TEST、に等しい。波形ＣＫ（ＴＥＳＴ）に基づいて
適用される試験刺激の回路３００内での期待される伝播
について下に述べる。
【００９７】ステップ７６０において自動試験装置１５
が、波形ＣＫ（ＴＥＳＴ）に基づいて入力３０２に適用
するために適切な試験ベクトルを供給し、波形ＣＫ（Ｔ
ＥＳＴ）をクロックライン３２５に供給する。説明用の
例として、試験ベクトルは、時点Ｄにおける波形ＣＫ
（ＴＥＳＴ）の立ち上がりエッジの直前に入力３０２に
現存する入力信号状態Ｊからなるものとする。
【００９８】それからステップ７７０において自動試験
装置１５が、出力ライン１３上での出力８４における出
力応答を記録し、期待される応答に基づいて、（１）入
力信号状態が、定格速度でクロック論理ブロック８０を
通して完全に伝播したかどうか、及び（２）制御可能遅
れ素子３９０の論理動作が、適切に機能するかどうか、
を判断する。
【００９９】もし記録された応答と期待される応答とが
一致しない場合、ステップ７４５において自動試験装置
１５が、回路に欠陥がある旨の表示を出す。自動試験装
置による試験が停止し、回路は欠陥ありとして拒絶され
る。もし記録された応答と期待される応答とが一致する
場合には、ステップ７８０において自動試験装置１５
が、回路３００が定格周波数において正しく作動する旨
の表示を出す。
【０１００】次に、回路３００の信号路を通しての試験
信号状態Ｊの期待される伝播を、適用される波形ＣＫ
（ＴＥＳＴ）に関連して説明する。この試験信号状態Ｊ
は、プロセス７００のステップ７６０において試験刺激
すなわち試験ベクトルとして適用されたものである。知
られているように、波形ＣＫ（ＴＥＳＴ）を生成するた
めに、上に述べたように波形ＣＫ（ＮＯＲＭＡＬ）のパ
ルス幅をΔだけ増加させることは、回路３００の組合せ
論理ブロック８０の前の信号路に遅れ値Δを付加するこ
とになる。
【０１０１】信号路にこの遅れを付加すると、もし信号
状態Ｊがｔmax/NORMAL−Δ、又はｔmax/TEST、より短い
か又はこれに等しい時間長さ内に組合せ論理ブロック８
０を通して伝播する場合に、そしてその場合にだけ、時
点Ｄの直前に適用された信号状態Ｊの効果が時点Ｇより
前に出力８４に現れることになる。
【０１０２】いい替えれば、信号状態Ｊが時点Ｇより前
に出力８４に到達するためには、信号状態Ｊは、組合せ
論理ブロック８０を通してｆrated で伝播しなければな
らない。もしこのことが生じる場合、組合せ論理ブロッ
ク８０は定格クロックレートで適切に作動する。
【０１０３】又、もし信号状態Ｊの効果が時点Ｇより前
に出力８４において記録された場合、制御可能遅れ素子
３９０は適切に作動する。その理由は、時点Ｄの直前か
ら時点Ｇの直前までの時間長さの間に波形ＣＫ（ＴＥＳ
Ｔ）が「低」レベルから「高」レベルへそして更に
「低」レベルへと変化する間に、信号状態Ｊが入力３０
２から出力３０６へ適切に移転してしまっているからで
ある。
【０１０４】したがって、波形ＣＫ（ＮＯＲＭＡＬ）を
用いて試験する第１段階の場合のように、この第２段階
における、適用された波形ＣＫ（ＴＥＳＴ）に基づく、
信号路を通しての試験信号状態Ｊの期待される伝播も
又、信号状態Ｊが時点Ｇより前に出力８４において記録
されるという状態の伝播である。
【０１０５】別の実施例においては、複数クロック同期
高速ディジタル回路内の組合せ論理ブロックが、回路に
適用される複数のクロックを適切に改修することによ
り、本発明に基づいて定格周波数よりも低い試験クロッ
クレートで試験される。
【０１０６】下で更に詳しく述べるように、１個のクロ
ックを他のクロックの全てに対して移相又は変位（スキ
ュー）させることにより、計算された遅れ量が、このよ
うな回路の組合せ信号路に導入される。信号路に遅れを
付加することにより、本発明の単一クロックの場合の実
施例について上に述べたのと類似の仕方で定格周波数よ
りも低い試験クロックレートにおいて試験を行うことが
可能となる。
【０１０７】本発明を複数クロック回路に適用する場合
を、図１１の例について下に述べる。説明用の例とし
て、図１１には、２クロック同期高速ディジタル回路４
００を有し自動試験装置１５に適切に接続された試験対
象デバイス（又は単に、対象デバイス）を示す。
【０１０８】回路４００は、マスタフリップフロップ４
０及びスレーブフリップフロップ６０がそれぞれ別個の
クロックラインに接続されることを除いては、回路１０
について説明されたのと同じ構成要素及び接続からな
る。回路４００においては、回路１０のクロックライン
１２０が、マスタフリップフロップ４０に接続されたマ
スタクロックライン３３０と、スレーブフリップフロッ
プ６０に接続されたスレーブクロックライン３４０とに
置換される。
【０１０９】回路４００における入力信号状態の伝播
は、マスタクロックライン３３０及びスレーブクロック
ライン３４０上に供給されるクロック波形によって制御
される。図１２（Ａ）及び図１２（Ｂ）は、定格周波数
ｆrated での回路４００の動作中にマスタクロックライ
ン３３０及びスレーブクロックライン３４０上に与えら
れる適切なマスタクロック波形信号（ＭＣＫ）及びスレ
ーブクロック波形信号（ＳＣＫ）をそれぞれ示す。
【０１１０】波形ＭＣＫ及び波形ＳＣＫは、Ｔrated に
等しい周期を有する周期的波形である。Ｔrated は、４
個の時間間隔、Ｔ1、 Ｔ2、 Ｔ3、 及びＴ4 からなる。
波形ＭＣＫ及び波形ＳＣＫの特性を、時点Ｌから時点Ｍ
まで延びる周期的間隔に関連して下に述べる。
【０１１１】波形ＭＣＫにおいては、互いに連続する立
ち上がりエッジが時点Ｌ及び時点Ｍに生じる。波形ＭＣ
Ｋは、時点Ｌに始まりＴ1 に等しい長さを有する時間長
さの間、「高」レベルにある。時間長さＴ1 の後、波形
ＭＣＫは「低」レベルに下がり、時点Ｍまで延びＴ
rated−Ｔ1に等しい長さを有する時間長さの間、「低」
レベルに留まる。
【０１１２】波形ＳＣＫも時点Ｌにおいて「高」レベル
にある。波形ＳＣＫは、時点Ｌに始まりＴ1＋Ｔ2に等し
い長さを有する時間長さの間、「高」レベルに留まり、
その後「低」レベルに下がる。それから波形ＳＣＫは、
Ｔ3 に等しい長さを有する時間長さの間、「低」レベル
に留まり、その後「高」レベルに上がる。そして波形Ｓ
ＣＫは、時点Ｍまで「高」レベルに留まる。時間長さＴ
3 の終りと時点Ｍとの間の時間長さは、Ｔ4 に等しい。
【０１１３】波形ＭＣＫ及び波形ＳＣＫに基づいて回路
４００に適用される入力信号状態は、次のようにして信
号路を通して伝播する。まず第一に、入力信号状態は、
フリップフロップ４０が「開」状態にある時間長さＴ1
の間だけマスタフリップフロップ４０を通して伝播す
る。Ｔ1 は、マスタフリップフロップ４０のセットアッ
プ時間として知られ、信号がマスタフリップフロップ４
０を通して伝播するに要する時間にほぼ等しい。
【０１１４】マスタフリップフロップ４０にラッチされ
ると、入力信号はマスタフリップフロップ４０を通して
伝播し、時間長さＴ2 の終りまでにスレーブフリップフ
ロップ６０の入力に現れなければならない。時間長さＴ
3 の始まりにおいて、スレーブフリップフロップ６０
が、スレーブフリップフロップ６０の入力にある入力信
号状態がスレーブフリップフロップ６０から組合せ論理
ブロック８０を通して伝播を開始できるように開く。Ｔ
3 はスレーブフリップフロップ６０のセットアップ時間
である。
【０１１５】信号状態は、組合せ論理ブロック８０の他
端側にある第２の２ラッチ素子９０のマスタフリップフ
ロップ１１０が閉じる前に、このマスタフリップフロッ
プ１１０に到達しなければならない。したがって、組合
せ論理ブロック８０を通しての最大遅れ、ｔmax は、ｔ
max ＜ Ｔ4、又は ｔmax ＜ Ｔrated −Ｔ1 −Ｔ2 −Ｔ
3 が成立するように、時間長さＴ4 より短く又はＴ
rated −Ｔ1 −Ｔ2 −Ｔ3より短くなければならない。
【０１１６】ここで、周期Ｔtestの試験クロックレート
で適用された試験刺激を用い本発明に基づいて回路４０
０がどのようにして試験されるか、について更によい理
解を得るために、図１２（Ｃ）及び図１２（Ｄ）に示す
クロック波形ＭＣＫ（ＴＥＳＴ）及びクロック波形ＳＣ
Ｋ（ＴＥＳＴ）について説明する。波形ＭＣＫ（ＴＥＳ
Ｔ）及び波形ＳＣＫ（ＴＥＳＴ）は、Ｔtestに等しい周
期を有し、これらの波形についての下の説明は、時点Ｌ
と時点Ｎとの間で定義されるこの時間長さＴte stに関連
して行う。
【０１１７】波形ＭＣＫ（ＴＥＳＴ）及び波形ＳＣＫ
（ＴＥＳＴ）は、時間長さＴ4 がＴte stとＴrated との
間の時間長さの差を勘案して適切に増大されていること
を除いては、波形ＭＣＫ及び波形ＳＣＫにそれぞれ類似
である。
【０１１８】もし高速回路４００の試験を、波形ＭＣＫ
（ＴＥＳＴ）及びＳＣＫ（ＴＥＳＴ）に基づいて試験刺
激を信号路に適用することによって定格周波数よりも低
い速度で行うと仮定した場合、試験クロックレートの周
期Ｔtestは、ｔmax よりもはるかに大きく（長く）なっ
てしまうことを注記したい。したがって、たとえもし回
路４００が、ｔmax がＴrated −Ｔ1 −Ｔ2 −Ｔ3 を超
えるような遅れの欠陥、を包含していたとしてもなお、
ｔmax がＴtest−Ｔ1 −Ｔ2 −Ｔ3 よりも小さいため、
この回路は試験に合格してしまう。
【０１１９】本発明によれば、定格クロックレートの周
期Ｔrated よりも試験クロックレートＴtestが大きいこ
とによって許される余分な伝播時間が補償される。具体
的には、波形ＭＣＫ（ＴＥＳＴ）及びＳＣＫ（ＴＥＳ
Ｔ）を改修して図１２（Ｅ）及び１２（Ｆ）に示すよう
なクロック波形ＭＣＫ（Δ）及びＳＣＫ（Δ）を生成
し、試験クロックレートｆtestでの試験中にこれらの改
修波形を用いて回路４００に試験ベクトルを適用するこ
とにより補償される。
【０１２０】波形ＭＣＫ（Δ）及びＳＣＫ（Δ）が波形
ＭＣＫ（ＴＥＳＴ）及びＳＣＫ（ＴＥＳＴ）と異なる点
は、時間長さＴ2 に遅れΔが付加され、時間長さＴ4 か
ら同じ遅れΔが差し引かれることである。波形ＭＣＫ
（ＴＥＳＴ）及びＳＣＫ（ＴＥＳＴ）に対して付加され
差し引かれる遅れの適切な量は、Ｔtest−Ｔrated に等
しい。
【０１２１】上に述べたような仕方での遅れΔを付加す
ることは、本質的には、マスタクロックライン３３０及
びスレーブクロックライン３４０上のクロック信号の間
に位相シフト（移相）を生成するものである。この移相
が、信号状態の、マスタクロックライン３３０からスレ
ーブクロックライン３４０への伝播をΔに等しい時間長
さだけ有効的に遅らせる。
【０１２２】したがって、試験クロックレートｆtestで
の自動試験装置による試験について、波形ＭＣＫ（Δ）
及びＳＣＫ（Δ）に基づいて回路４００のマスタ入力２
１において時点Ｌに適用された試験入力信号状態は、時
点Ｎより前に出力８４に到達するためには、組合せ論理
ブロック８０を通して定格速度ｆrated で伝播する必要
がある。
【０１２３】当業者であれば、上記の本発明手法を容易
に利用して、回路４００の組合せ論理ブロック８０のｆ
rated での試験を模擬するための、プロセス６００に類
似の自動試験装置による試験手順を設計できる。
【０１２４】更に注記したいのは、この回路４００を完
全に試験するにはラッチ素子２０及び９０の論理動作の
試験が必要なことである。これを容易に行うことのでき
る、自動試験装置による試験の試験手順は、当業者であ
れば設計できる。この試験手順は、上に述べたのと類似
の仕方で波形ＭＣＫ（ＴＥＳＴ）及びＳＣＫ（ＴＥＳ
Ｔ）に基づいて回路４００に試験ベクトルを適用するプ
ロセスを含む。
【０１２５】もし試験ベクトルが回路４００の主出力に
おいて、期待される正しい応答を生成する場合、ラッチ
素子２０及び９０は正しく作動していることになる。そ
の理由は、時間長さＴ1、 Ｔ2、 及びＴ3 の間の波形Ｍ
ＣＫ（ＴＥＳＴ）及びＳＣＫ（ＴＥＳＴ）の特性が、波
形ＭＣＫ及びＳＣＫのような、定格クロック信号に存在
する特性と正に同一だからである。
【０１２６】更に別の実施例においては、本発明が又、
１個の組合せ論理ブロック２個の別個の組合せ論理ブロ
ックに分割した２クロック同期高速ディジタル回路の試
験に適用される。図１３は、高速ディジタル回路５０５
を有する対象デバイスに接続された自動試験装置１５か
らなるこの実施例を示す。回路５０５は、組合せ論理ブ
ロック８０が組合せ論理ブロック５８０及び５８５に置
換されることを除いては、回路４００と構造的に類似で
ある。組合せ論理ブロック５８０及び５８５は、回路５
０５内で、下に述べるように接続される。
【０１２７】組合せ論理ブロック５８０の入力５８１
は、組合せ論理ブロック５８０が補足的出力を受信する
ように設計されているか、又は非補足的出力を受信する
ように設計されているかに依って、マスタフリップフロ
ップ４０のＮＯＲゲ−ト５０又はＮＯＲゲ−ト５４のう
ちどちらかの出力に接続される。組合せ論理ブロック５
８０の出力５８２は、スレーブフリップフロップ６０の
ＯＲゲ−ト６２の入力に、又補足形式でスレーブフリッ
プフロップ６０のＯＲゲ−ト６６の入力に、それぞれ接
続される。
【０１２８】組合せ論理ブロック５８５の入力５８３
は、組合せ論理ブロック５８５が補足的出力を受信する
ように設計されているか、又は非補足的出力を受信する
ように設計されているかに依って、スレーブフリップフ
ロップ６０のＮＡＮＤゲ−ト７０又はＮＡＮＤゲ−ト７
４のうちどちらかの出力に接続される。組合せ論理ブロ
ック５８５の出力５８４は、マスタフリップフロップ１
１０のマスタ入力９１に接続される。
【０１２９】回路４００の場合のように、回路５０５
の、マスタフリップフロップは全てマスタクロックライ
ン３３０に、又スレーブフリップフロップは全てスレー
ブクロックライン３４０にそれぞれ接続される。クロッ
キングされた素子の間に位置する組合せ論理ブロック５
８０及び５８５の最大タイミング信号路遅れは、ｔ1max
及びｔ2maxにそれぞれ等しい。
【０１３０】回路５０５を通しての定格周波数での信号
状態伝播を、図１２（Ａ）及び図１２（Ｂ）に示すクロ
ック波形に関連して説明する。もし２個の組合せ論理ブ
ロック５８０及び５８５の遅れｔ1max及びｔ2maxが等し
い場合、定格クロックレートにおける適切な波形は、図
１２（Ａ）及び図１２（Ｂ）に示す波形ＭＣＫ及びＳＣ
Ｋにおける時間長さＴ2 をＴ4 に等しく設定することに
よって得られる。
【０１３１】他方、遅れｔ1max及びｔ2maxが等しくない
場合、Ｔ2 及びＴ4 の相対値が、ｔ1max ＜ Ｔ2、 ｔ
2max ＜ Ｔ4、 及びＴ1 ＋ Ｔ2 ＋ Ｔ3 ＋ Ｔ4 ＝ Ｔ
rated を満足するように適切に調整される。Ｔ1 及びＴ
3 は、フリップフロップ４０及び６０それぞれのセット
アップ時間である。
【０１３２】本発明によれば、定格クロックレートより
も低いレートで回路５０５を試験するために、図１４に
示すようなプロセスが自動試験装置１５によって行われ
る。ステップ８１０において自動試験装置１５が、回路
４００について上に述べたのと同じ仕方でΔを計算す
る。ステップ８２０において自動試験装置１５が、同一
の最大許容伝播時間を有する、回路内の全ての組合せ論
理ブロックを試験するために適切なクロック波形を生成
する。
【０１３３】ステップ８３０において自動試験装置１５
が、試験ベクトルと生成された波形とを回路５０５に適
用し、次にステップ８４０において、主出力における応
答を記録して期待される応答と比較する。ステップ８３
０及び８４０は、プロセス６００のステップ６３０及び
６４０に類似の仕方で自動試験装置１５によって行われ
る。
【０１３４】説明用の例として、組合せ論理ブロック５
８０を試験するために、自動試験装置１５が、回路５０
５のマスタクロックライン３３０及びスレーブクロック
ライン３４０上に波形ＭＣＫ（Δ）及びＳＣＫ（Δ）に
類似のクロック波形を供給するものとする。回路４００
の単一組合せ論理ブロック実施例について上に述べたよ
うに、波形中の時間長さＴ2 又はＴ4 をΔだけ増大又は
減少させることによって、試験刺激がｆtestで適用され
るときに行われる試験が適正化される。
【０１３５】したがって、Ｔ2 ＋ Δ ＝ ｔmaxとなるよ
うな小さなΔでクロック信号波形ＳＣＫ（ＴＥＳＴ）を
改修することによって、組合せ論理ブロック５８０のｆ
rate d での試験が行われる。更に注記したいのは、この
ようにして波形ＳＣＫ（ＴＥＳＴ）を改修することによ
って、Ｔ4 がｔ2maxよりもはるかに大きくなることであ
る。
【０１３６】このため、組合せ論理ブロック５８５の論
理動作だけが試験される。その理由は、試験信号が、定
格速度ｆrated によって許されるよりも多くの時間、組
合せ論理ブロック５８５を通して伝播することが許され
ることになるからである。
【０１３７】ステップ８５０において自動試験装置１５
が、回路の自動試験装置による試験を更に進めるべきか
どうか、すなわち不合格かどうか、が判断される。もし
記録された応答が、試験対象の組合せ論理ブロックにつ
いての期待される応答に一致しない場合、回路は欠陥あ
りとして拒絶される。この場合、自動試験装置１５は、
ステップ８６５に進む。ステップ８６５においては自動
試験装置１５が、試験中の回路が欠陥を有するか、又は
適切に動作するかを表示する。
【０１３８】他方、もしステップ８５０において回路が
拒絶されない場合には、自動試験装置１５はステップ８
６０に進む。ステップ８６０において自動試験装置１５
が、試験対象の回路内に、ステップ８２０から８５０ま
でに従っての評価がまだされていない組合せ論理ブロッ
クがあるかどうかを判断する。
【０１３９】もし評価がされていない組合せ論理ブロッ
クがある場合、自動試験装置１５が、全ての組合せ論理
ブロックが評価されるまで上記ステップ８２０から８５
０までのシーケンスを継続する。回路内の組合せ論理ブ
ロックがどのような順序で試験されるかは重要名問題で
はない。
【０１４０】ステップ８６０において自動試験装置１５
が、回路内の全ての組合せ論理ブロックが評価されたと
判断した後、プロセスはステップ８６５に進み、ここで
自動試験装置１５が、試験中の回路が適切に作動するか
どうかの表示を出す。
【０１４１】回路５０５へのプロセス８００の適用を継
続して、もし自動試験装置１５が、周期Ｔtestの試験レ
ートでの試験中組合せ論理ブロック５８０が適切に作動
すると判断した場合、自動試験装置１５は次に、ステッ
プ８２０から８５０までを組合せ論理ブロック５８５に
適用して試験する。
【０１４２】自動試験装置１５が、組合せ論理ブロック
５８５を試験するために波形ＭＣＫ（Δ）及びＳＣＫ
（Δ）に類似のクロック波形を生成する。この類似クロ
ック波形の生成は、Ｔ4 ＝ ｔ2max となるように、より
大きなΔをＴ2 に付加することによって波形ＭＣＫ（Ｔ
ＥＳＴ）及びＳＣＫ（ＴＥＳＴ）内の時間間隔Ｔ4 を減
少させて行う。
【０１４３】それから自動試験装置１５が、これら生成
された波形に基づいてマスタ入力２１に試験刺激を適用
し、上に述べた仕方で、記録された応答を期待される応
答と比較する。これら改修された波形ＭＣＫ（ＴＥＳ
Ｔ）及びＳＣＫ（ＴＥＳＴ）に対して、試験信号が定格
クロックレートｆrated によって許される時間以内に組
合せ論理ブロック５８５を通して伝播しなければならな
い。その際、試験信号は、前に試験された組合せ論理ブ
ロック５８５を通してより多くの伝播時間が許される。
【０１４４】本発明の上記実施例においては、全ての信
号路がフリップフロップで始まる場合について説明し
た。これらの信号路は、他端で別のフリップフロップ又
は主出力に接続されている。主入力で始まる信号路につ
いては、試験ベクトルが通常に適用されるクロックエッ
ジの後に入力試験ベクトルの適用を自動試験装置１５が
遅らせることによって、類似の遅れが付加される。
【０１４５】図１５は、下に述べる主入力において直接
始まり主出力において直接終わる信号路の試験の対象と
しての高速ディジタル回路６０５を含む試験対象デバイ
スと、これに適切に接続される自動試験装置１５とを示
す。
【０１４６】回路６０５は、組合せ論理ブロック８０か
らなる。対象デバイスの主入力は組合せ論理ブロック８
０の入力８２に直接接続され、対象デバイスの主出力は
組合せ論理ブロック８０の出力８４に直接接続される。
【０１４７】自動試験装置１５は、プロセッサ１６から
なり、プロセッサ１６は、入力フリップフロップ１９、
制御可能遅れ回路１４、及び出力フリップフロップ１７
に接続される。入力ライン１２が遅れ回路１４を入力８
２に接続し、出力ライン１３が出力フリップフロップ１
７を出力８４に接続する。制御ライン１８が遅れ回路１
４をプロセッサ１６に接続する。
【０１４８】フリップフロップ１７及び１９は周知のラ
ッチ素子からなる。遅れ回路１４は通常の制御可能遅れ
回路で、制御ライン１８上でプロセッサ１６によって与
えられる制御信号に基づいて信号路に遅れを導入するた
めに用いられる。
【０１４９】自動試験装置１５は、回路６０５に類似の
回路を含む対象デバイスを次のようにして試験する。す
なわち、回路６０５を通しての試験刺激の伝播を制御す
るために制御信号をフリップフロップ１７及び１９に供
給する。試験クロックレートで組合せ論理ブロック８０
を試験するために必要な遅れが、制御ライン１８を介し
て遅れ回路１４に適用される制御信号を改修することに
より、プロセッサ１６から試験信号路に制御可能に導入
される。
【０１５０】上記の手法に基づき、計算された遅れを試
験刺激信号路に適切に導入し、記録された応答を期待さ
れる応答と比較することにより、回路６０５の定格周波
数よりも低い試験クロックレートで回路６０５の、自動
試験装置１５による試験が行われる。
【０１５１】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【０１５２】
【発明の効果】以上述べたごとく、本発明によれば、試
験対象デバイス内の高速ディジタル回路の信号路に適切
に制御可能な遅れを導入することにより回路の定格周波
数より低い試験クロックレートを有する試験装置を用い
ながら定格周波数による試験の模擬を可能にしたので、
定格より低い試験クロックレートの試験装置で回路の高
い定格速度での性能を確認でき、高い定格周波数の試験
刺激を適用する従来技術に基づく非常に高価な試験装置
を用いる必要がなくなる。
【０１５３】その結果、試験作業の経費が軽減され、高
速試験装置が引き起こすシステムノイズに起因する試験
の信頼性低下を回避できる。したがって、高速ディジタ
ル回路の試験効率が向上する。又得られる試験結果に制
約のある従来技術の埋め込み方式自己診断装置よりも優
れた試験結果が得られる。
【図面の簡単な説明】
【図１】従来技術による、組合せ論理ブロックを有する
単一クロック同期高速ディジタル回路内の組合せ信号路
を例示するブロック図である。
【図２】図１の回路において２ラッチ素子として一般に
用いられるマスタフリップフロップ及びスレーブフリッ
プフロップの実現例を示すブロック図である。
【図３】図１の回路の単一クロック動作に用いられるク
ロック波形の波形図である。
【図４】図１に示す回路を本発明の手法に基づいて組合
せ信号路内に制御可能遅れ素子を設けるように改修した
回路を示すブロック図である。回路全体を（Ａ）に、又
（Ａ）の回路に用いるのに適した制御可能遅れ素子の構
成を（Ｂ）に示す。
【図５】図４（Ａ）に示す制御可能遅れ素子を本発明に
基づいて試験する方法を説明する流れ図である。
【図６】図４（Ａ）の回路内の組合せ論理ブロックを、
より低い試験クロックレートで試験する方法を説明する
流れ図である。
【図７】図４（Ａ）に関連するクロックの波形図であ
る。図４（Ａ）の回路に入力信号シーケンスを適用する
ために用いられるクロック波形を示す波形を（Ａ）に、
又図４（Ａ）の回路において制御可能遅れ素子を操作す
るために用いられるクロック波形を（Ｂ）に、それぞれ
示す。
【図８】３ラッチ素子内に制御可能遅れ素子を有する単
一クロック同期高速ディジタル回路内の組合せ信号路を
示すブロック図である。信号路全体を（Ａ）に、又
（Ａ）の回路内に３ラッチ素子の一部分として含まれる
動的制御可能遅れ素子の構成を（Ｂ）に示す。
【図９】図８（Ａ）の回路内の組合せ論理ブロックを試
験クロックレートで試験する方法を説明する流れ図であ
る。
【図１０】試験クロックレートでの図８（Ａ）の回路の
試験中に、図８（Ｂ）の動的制御可能遅れ素子を制御す
るために用いられるクロックの波形図である。正規クロ
ック波形（ＣＫ（ＮＯＲＭＡＬ））を（Ａ）に、又試験
クロック波形（ＣＫ（ＴＥＳＴ））を（Ｂ）に示す。
【図１１】２クロック同期高速ディジタル回路内の、組
合せ信号路を示すブロック図である。
【図１２】図１１の回路に適用されるクロック波形を示
す波形図である。定格周波数での回路動作中に図１１の
回路に適用されるマスタクロック波形を（Ａ）に、同じ
くスレーブクロック波形を（Ｂ）に示す。又試験周波数
での回路試験中に図１１の回路に適用されるマスタクロ
ック波形を（Ｃ）に、同じくスレーブクロック波形を
（Ｄ）に示す。更に、本発明の方法に基づいて組合せ信
号路に付加される遅れ量を制御するために図１１の回路
に適用されるクロック波形のうち、マスタクロック波形
を（Ｅ）に、同じくスレーブクロック波形を（Ｆ）に示
す。
【図１３】複数のマスタ及びスレーブフリップフロップ
の間にそれぞれ位置する複数の組合せ論理ブロックを有
する２クロック同期高速ディジタル回路内の組合せ信号
路を示すブロック図である。
【図１４】本発明に基づいて図１４の回路内の組合せ論
理ブロックを試験するための方法を説明する流れ図であ
る。
【図１５】本発明に基づいて高速ディジタル回路内の組
合せ論理ブロックを試験するための自動試験装置の構成
を示すブロック図である。
【符号の説明】
１０ 単一クロック同期高速デバイス回路 １２ 入力ライン １３ 出力ライン １４ 制御可能遅れ回路 １５ 自動試験装置 １６ プロセッサ １７ 出力フリップフロップ １８ 制御ライン １９ 入力フリップフロップ ２０ 第１の２ラッチ素子 ２１、９１ マスタ入力 ２４、９６ スレーブ出力 ４０、１１０ マスタフリップフロップ ４２、４６、１４２、１４６ 二重入力ＡＮＤ（論理
積）ゲ−ト ５０、５４、１５０、１５４ 二重入力ＮＯＲ（否定論
理和）ゲ−ト ６０、１１５ スレーブフリップフロップ ６２、６６ 二重入力ＯＲ（論理和）ゲ−ト ７０、７４ 二重入力ＮＡＮＤ（否定論理積）ゲ−ト ８０ 組合せ論理ブロック ８２ （組合せ論理ブロックの）入力 ８４ （組合せ論理ブロックの）出力 ９０ 第２の２ラッチ素子 １２０、３２５ クロックライン １２５ 制御ライン １３０ 制御可能遅れ素子 １３２ （制御可能遅れ素子の）データ入力 １３６ （制御可能遅れ素子の）出力 ２００、３００、４００ 高速ディジタル回路 ３０２ （第１の３ラッチ素子の）入力 ３０６ （第１の３ラッチ素子の）出力 ３２０ 第１の３ラッチ素子 ３３０ マスタクロックライン ３４０ スレーブクロックライン ３６０、３８０ ラッチフリップフロップ ３６２、３６６、３８２、３８６ 二重入力ＯＲゲ−ト ３７０、３７４、３８７、３８８ 二重入力ＮＡＮＤゲ
−ト ３９０ 制御可能遅れ素子 ３９２ （第２の３ラッチ素子の）入力 ３９３、３９８ パス・トランジスタ ３９５ 第２の３ラッチ素子 ３９６ （第２の３ラッチ素子の）出力 ５０５、６０５ 高速ディジタル回路 ５８０、５８５ 組合せ論理ブロック ５８１ （組合せ論理ブロック５８０の）入力 ５８２ （組合せ論理ブロック５８０の）出力 ５８３ （組合せ論理ブロック５８５の）入力 ５８４ （組合せ論理ブロック５８５の）出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タパン ジョイティー チャクラボーティ ー アメリカ合衆国，08619 ニュージャージ ー，マーサーヴィル，モンタナ アヴェニ ュー 37

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 高速ディジタル回路の組合せ信号路内の
    組合せ論理ブロックを試験するための、高速ディジタル
    回路構成要素の試験方法であって、 前記回路の定格周波数における前記組合せ論理ブロック
    の試験が模擬されるように、もし試験クロックレートが
    前記定格周波数より低い場合には試験中前記信号路内に
    付加される必要のある遅れ量に等しい遅れ値を計算する
    ステップと、 前記信号路に、前記試験クロックレートによる試験刺
    激、を適用するステップと、 前記計算された遅れ値に従って前記回路の前記組合せ論
    理ブロックを通して前記試験刺激が伝播するように前記
    信号路に前記計算された遅れ値を付加するステップと、 前記回路の出力応答を記録するステップと、 前記出力応答を、期待される正しい応答と比較するステ
    ップと、からなることを特徴とする、高速ディジタル回
    路構成要素の試験方法。
  2. 【請求項２】 前記計算された遅れ値の付加が、前記信
    号路内に含まれる制御可能遅れ素子を用いて行われるよ
    うにしたことを特徴とする請求項１の方法。
  3. 【請求項３】 高速ディジタル回路の組合せ信号路内の
    組合せ論理ブロックを試験するための、高速ディジタル
    回路構成要素の試験方法であって、 定格周波数における前記組合せ論理ブロックの試験が模
    擬されるように、もし試験クロックレートが前記回路の
    定格周波数より低い場合には、試験中前記信号路内に付
    加される必要のある遅れ量、に等しい遅れ値を計算する
    ステップと、 前記信号路に前記計算された遅れ値を付加するために、
    前記試験クロックレートに等しい周波数を有するクロッ
    ク信号を生成するステップと、 前記信号路に、前記クロック信号に基づく試験刺激を適
    用するステップと、 前記回路の出力応答を記録するステップと、 前記出力応答を、期待される正しい応答と比較するステ
    ップと、からなることを特徴とする、高速ディジタル回
    路構成要素の試験方法。
  4. 【請求項４】 前記計算された遅れ値の付加が、前記信
    号路内に含まれる制御可能遅れ素子を用いて行われるよ
    うにしたことを特徴とする請求項３の方法。
  5. 【請求項５】 単一クロック同期高速ディジタル回路の
    組合せ信号路内の組合せ論理ブロックを試験するため
    の、高速ディジタル回路構成要素の試験方法であって、 定格周波数における前記組合せ論理ブロックの試験が模
    擬されるように、もし試験クロックレートが前記回路の
    定格周波数より低い場合には、試験中前記組合せ信号路
    内に付加される必要のある遅れ量、に等しい遅れ値を計
    算するステップと、 前記組合せ信号路に前記計算された遅れ値を付加するた
    めに、前記試験クロックレートに等しい周波数を有する
    少なくとも１個のクロック信号を生成するステップと、 前記組合せ信号路に、前記少なくとも１個のクロック信
    号に基づく試験刺激を適用するステップと、 前記回路の出力応答を記録するステップと、 前記出力応答を、期待される正しい応答と比較するステ
    ップと、からなることを特徴とする、高速ディジタル回
    路構成要素の試験方法。
  6. 【請求項６】 前記組合せ信号路内に制御可能遅れ素子
    が含まれるようにしたことを特徴とする請求項５の方
    法。
  7. 【請求項７】 前記制御可能遅れ素子が、前記組合せ信
    号路内で２ラッチ素子と前記組合せ論理ブロックとの間
    に接続されるようにしたことを特徴とする請求項６の方
    法。
  8. 【請求項８】 前記制御可能遅れ素子が、静的素子であ
    るようにしたことを特徴とする請求項６の方法。
  9. 【請求項９】 前記制御可能遅れ素子が、動的素子であ
    るようにしたことを特徴とする請求項６の方法。
  10. 【請求項１０】 前記少なくとも１個のクロック信号を
    生成するステップが更に、 第１及び第２のクロック信号を生成するステップからな
    り、 該第１のクロック信号が、前記回路内のクロッキング素
    子を制御するために用いられ、該第２のクロック信号
    が、前記計算された遅れ値の関数である特性を有し、前
    記回路の組合せ信号路に遅れ値を付加するように前記制
    御可能遅れ素子を操作するために用いられる、ようにし
    たことを特徴とする請求項７の方法。
  11. 【請求項１１】 前記制御可能遅れ素子が、前記組合せ
    信号路内で３ラッチ素子のうちの中間ラッチとして含ま
    れるようにしたことを特徴とする請求項６の方法。
  12. 【請求項１２】 前記少なくとも１個のクロック信号を
    生成するステップが更に、 第１及び第２のクロック信号を生成するステップからな
    り、 該第１のクロック信号が、前記組合せ論理ブロックのタ
    イミング動作と前記制御可能遅れ素子の論理動作とを試
    験するために用いられ、 該第２のクロック信号が、前記制御可能遅れ素子のタイ
    ミング動作と前記組合せ論理ブロックの論理動作とを試
    験するために用いられる、ようにしたことを特徴とする
    請求項１１の方法。
  13. 【請求項１３】 複数クロック同期高速ディジタル回路
    の組合せ信号路内の組合せ論理ブロックを試験するため
    の、高速ディジタル回路構成要素の試験方法であって、 定格周波数における前記組合せ論理ブロックの試験が模
    擬されるように、もし試験クロックレートが前記回路の
    定格周波数より低い場合には、試験中前記組合せ信号路
    内に付加される必要のある遅れ量、に等しい遅れ値を計
    算するステップと、 複数のクロック信号の各々の周波数が前記試験クロック
    レートに等しく、該複数のクロック信号の１つが該複数
    のクロック信号の他の全てのクロック信号に対して前記
    計算された遅れ値の関数だけ異なるような、複数のクロ
    ック信号を生成するステップと、 前記回路に、前記複数のクロック信号に基づいて試験刺
    激を適用するステップと、 前記回路の出力応答を記録するステップと、 前記出力応答を、期待される正しい応答と比較するステ
    ップと、からなることを特徴とする、高速ディジタル回
    路構成要素の試験方法。
  14. 【請求項１４】 前記回路が複数の組合せ論理ブロック
    からなり、 前記複数のクロック信号を生成するステップが、前記複
    数のクロック信号の各々が前記回路の定格周波数より低
    い試験クロックレートで適用される試験刺激を用いて試
    験されるように、前記複数のクロック信号の１つを前記
    複数のクロック信号の他の全てのクロック信号に対して
    前記計算された遅れ値の関数だけ変化させるステップか
    らなる、ようにしたことを特徴とする請求項１３の方
    法。
  15. 【請求項１５】 同期高速ディジタル回路の組合せ信号
    路内の組合せ論理ブロックを試験するための、高速ディ
    ジタル回路構成要素の試験装置であって、 定格周波数における前記組合せ論理ブロックの試験が模
    擬されるように、もし試験クロックレートが前記回路の
    定格周波数より低い場合には、試験中前記組合せ信号路
    内に付加される必要のある遅れ量、に等しい遅れ値であ
    るように計算された遅れ値を前記組合せ信号路に付加す
    るために、前記試験クロックレートに等しい周波数を有
    する少なくとも１個のクロック信号を生成するための手
    段と、 前記回路に、前記少なくとも１個のクロック信号に基づ
    く試験刺激を適用するための手段と、 前記回路の出力応答を記録するための手段と、 前記出力応答を、期待される正しい応答と比較するため
    の手段と、からなることを特徴とする、高速ディジタル
    回路構成要素の試験装置。
  16. 【請求項１６】 前記遅れ値を計算するための手段から
    なるようにしたことを特徴とする請求項１５の方法。
  17. 【請求項１７】 前記少なくとも１個のクロック信号を
    生成するための手段が、前記組合せ信号路に含まれる制
    御可能遅れ素子を操作するために、前記計算された遅れ
    値を用いて前記生成された信号を変更するための手段か
    らなるようにしたことを特徴とする請求項１５の方法。
  18. 【請求項１８】 同期高速ディジタル回路の組合せ信号
    路内の組合せ論理ブロックを試験するための、高速ディ
    ジタル回路構成要素の試験装置であって、 定格周波数における前記組合せ論理ブロックの試験が模
    擬されるように、もし試験クロックレートが前記回路の
    定格周波数より低い場合には、試験中前記組合せ信号路
    内に付加される必要のある遅れ量、に等しい遅れ値であ
    るように計算された遅れ値を前記組合せ信号路に付加す
    るために、前記試験クロックレートに等しい周波数を有
    する少なくとも１個のクロック信号を生成するためのプ
    ロセッサからなり、 前記プロセッサが、前記回路に、前記少なくとも１個の
    クロック信号に基づく試験刺激を適用し、 前記プロセッサが、前記回路の出力応答を記録し、 前記プロセッサが、前記出力応答を、期待される正しい
    応答と比較する、ことを特徴とする、高速ディジタル回
    路構成要素の試験装置。
  19. 【請求項１９】 前記信号路に前記計算された遅れ値を
    付加するための遅れ回路からなるようにしたことを特徴
    とする請求項１８の装置。
  20. 【請求項２０】 前記組合せ論理ブロックへの試験刺激
    の伝播を制御するためのフリップフロップからなるよう
    にしたことを特徴とする請求項１８の装置。
  21. 【請求項２１】 前記組合せ論理ブロックへの試験刺激
    の伝播を制御するためのフリップフロップからなるよう
    にしたことを特徴とする請求項１９の装置。
  22. 【請求項２２】 試験中の前記組合せ論理ブロックに適
    用される前記試験刺激の伝播を受信するためのフリップ
    フロップからなるようにしたことを特徴とする、請求項
    １８の装置。
  23. 【請求項２３】 試験中の前記組合せ論理ブロックに適
    用される前記試験刺激の伝播を受信するためのフリップ
    フロップからなるようにしたことを特徴とする、請求項
    １９の装置。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0989980A (ja) * 1995-09-28 1997-04-04 Nec Corp 半導体集積回路およびその評価方法
US5925142A (en) * 1995-10-06 1999-07-20 Micron Technology, Inc. Self-test RAM using external synchronous clock
US6466520B1 (en) 1996-09-17 2002-10-15 Xilinx, Inc. Built-in AC self test using pulse generators
US6219305B1 (en) 1996-09-17 2001-04-17 Xilinx, Inc. Method and system for measuring signal propagation delays using ring oscillators
US6144262A (en) * 1996-09-17 2000-11-07 Xilinx, Inc. Circuit for measuring signal delays of asynchronous register inputs
US6232845B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Circuit for measuring signal delays in synchronous memory elements
US5790479A (en) * 1996-09-17 1998-08-04 Xilinx, Inc. Method for characterizing interconnect timing characteristics using reference ring oscillator circuit
US6075418A (en) * 1996-09-17 2000-06-13 Xilinx, Inc. System with downstream set or clear for measuring signal propagation delays on integrated circuits
US6069849A (en) * 1996-09-17 2000-05-30 Xilinx, Inc. Method and system for measuring signal propagation delays using the duty cycle of a ring oscillator
US6233205B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Built-in self test method for measuring clock to out delays
WO1998018077A1 (en) * 1996-10-23 1998-04-30 Rutgers University Method and system for identifying tested path-delay faults
JP3262033B2 (ja) * 1997-07-31 2002-03-04 日本電気株式会社 半導体記憶装置
US6418547B1 (en) 1998-02-26 2002-07-09 Micron Technology, Inc. Internal guardband for semiconductor testing
US6345373B1 (en) * 1999-03-29 2002-02-05 The University Of California System and method for testing high speed VLSI devices using slower testers
US6452459B1 (en) 1999-07-22 2002-09-17 Xilinx, Inc. Circuit for measuring signal delays of synchronous memory elements
US6421793B1 (en) * 1999-07-22 2002-07-16 Siemens Information And Communication Mobile, Llc System and method for automated testing of electronic devices
KR100348303B1 (ko) * 1999-11-09 2002-08-10 주식회사 하이닉스반도체 다양한 클럭신호에 의한 클럭신호간 딜레이보상방법
US6959257B1 (en) * 2000-09-11 2005-10-25 Cypress Semiconductor Corp. Apparatus and method to test high speed devices with a low speed tester
US6630838B1 (en) 2001-01-23 2003-10-07 Xilinx, Inc. Method for implementing dynamic burn-in testing using static test signals
US6437597B1 (en) 2001-04-11 2002-08-20 Xilinx, Inc. Methods and circuits for precise edge placement of test signals
EP1213870A1 (en) * 2001-08-22 2002-06-12 Agilent Technologies, Inc. (a Delaware corporation) Jitter generation with delay unit
US7065684B1 (en) * 2002-04-18 2006-06-20 Xilinx, Inc. Circuits and methods for measuring signal propagation delays on integrated circuits
US20040025123A1 (en) * 2002-08-01 2004-02-05 Angilivelil Josey G. System and method to facilitate evaluation of integrated circuits through delay testing
CN100350582C (zh) * 2002-12-09 2007-11-21 刘建光 观测可编程数字集成电路芯片内部所有信号的方法和***
EP1464969A1 (en) * 2003-04-04 2004-10-06 Agilent Technologies Inc Loop-back testing with delay elements
EP1464970A1 (en) * 2003-04-04 2004-10-06 Agilent Technologies Inc Loop-back testing with delay elements
US20050237485A1 (en) * 2004-04-21 2005-10-27 Blum Ronald D Method and apparatus for correcting vision
US20060107113A1 (en) * 2004-10-29 2006-05-18 Zhu Xing System and method for facilitating bi-directional test file transfer
US8327204B2 (en) * 2005-10-27 2012-12-04 Dft Microsystems, Inc. High-speed transceiver tester incorporating jitter injection
US7409631B2 (en) * 2005-12-30 2008-08-05 Intel Corporation Error-detection flip-flop
US7906982B1 (en) 2006-02-28 2011-03-15 Cypress Semiconductor Corporation Interface apparatus and methods of testing integrated circuits using the same
JP2007328852A (ja) * 2006-06-07 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
US7681091B2 (en) * 2006-07-14 2010-03-16 Dft Microsystems, Inc. Signal integrity measurement systems and methods using a predominantly digital time-base generator
US7814385B2 (en) * 2006-08-30 2010-10-12 Stmicroelectronics Pvt. Ltd. Self programmable shared bist for testing multiple memories
US7890822B2 (en) * 2006-09-29 2011-02-15 Teradyne, Inc. Tester input/output sharing
JP2010518760A (ja) * 2007-02-09 2010-05-27 ディー・エフ・ティー・マイクロシステムズ・インコーポレーテッド ハイスピード・シリアル・リンクのミッション環境における、該ハイスピード・シリアル・リンクの物理層テスティングのためのシステム及び方法
US7917319B2 (en) * 2008-02-06 2011-03-29 Dft Microsystems Inc. Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits
US8578226B2 (en) * 2010-08-17 2013-11-05 Eigenix Apparatus and system for implementing variable speed scan testing
US8423851B2 (en) * 2010-09-16 2013-04-16 Nanya Technology Corporation Measured device and test system utilizing the same
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US9222971B2 (en) * 2013-10-30 2015-12-29 Freescale Semiconductor, Inc. Functional path failure monitor
US9985613B2 (en) * 2016-10-27 2018-05-29 Arm Limited Flip-flop
US11283436B2 (en) * 2019-04-25 2022-03-22 Teradyne, Inc. Parallel path delay line

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063080A (en) * 1976-06-30 1977-12-13 International Business Machines Corporation Method of propagation delay testing a level sensitive array logic system
US4477902A (en) * 1982-06-18 1984-10-16 Ibm Corporation Testing method for assuring AC performance of high performance random logic designs using low speed tester
DE3325247A1 (de) * 1983-07-13 1985-01-24 ANT Nachrichtentechnik GmbH, 7150 Backnang Schaltungsanordnung zum testen einer digitalen schaltung
US5181191A (en) * 1991-11-27 1993-01-19 Hughes Aircraft Company Built-in test circuitry providing simple and accurate AC test of digital microcircuits with low bandwidth test equipment and probe stations
US5365528A (en) * 1992-04-03 1994-11-15 At&T Bell Laboratories Method for testing delay faults in non-scan sequential circuits
JPH0643220A (ja) * 1992-07-23 1994-02-18 Hitachi Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
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