JPH0821076B2 - Image data control device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像を表示する表示装置に係り，特に画像の
一部を同一画像内の他の部分へ移動する画像データ制御
装置に関する。The present invention relates to a display device for displaying an image, and more particularly to an image data control device for moving a part of an image to another part in the same image.

〔従来の技術〕[Conventional technology]

マイクロプロセッサの発展により，例えばパーソナル
コンピュータやオフィスコンピュータは表示部における
画像編集が可能となった。これらの画面編集の一つの機
能として表示画面の一部を同じ表示画面の他の部分へ移
動する画像移動処理がある。With the development of microprocessors, for example, it has become possible to edit images on the display unit of personal computers and office computers. One function of these screen edits is an image moving process of moving a part of the display screen to another part of the same display screen.

従来，前述した画像移動処理はフレームメモリ（表示
画像を記憶するメモリ）の一部を読み出し他の位置（目
的の位置）へ書き込んでいた。すなわち，プログラムに
よって，画像移動処理を行っていた。Conventionally, in the image moving process described above, a part of the frame memory (memory for storing a display image) is read and written to another position (target position). That is, the image movement processing was performed by the program.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

一般的に，マイクロプロセッサはバイトやワード単位
で処理を同時に行うので，その単位での処理は速いが，
ビット単位での処理は非常に遅くなる。前述した画像移
動処理はそのほとんどがビットイメージでの移動であ
る。例えば表示部における３バイト目の３ビットから５
バイト目の４ビットまでを,10バイト目の４ビットから1
2バイト目の５ビットまでに移動させる時には，読み出
しもビット単位，さらには書き込みもビット単位で行わ
なくてはならない。前述の場合には先ず３バイト目の３
ビットから８ビットまでの合計６ビットを読み出し，そ
の内の３ビットから７ビットまでを10バイト目の４ビッ
トから８ビットに書き込み，さらに残った１ビットを11
バイト目の１ビット目に書き込み，更に４バイト目の１
ビットから７ビット目までを11バイト目の残りのビット
に書き込む等ビットスライスでそれらを順次処理しなく
てはならない。又,1ラインとは限らず，特定のエリアを
移動させる時にはさらにその処理は多くなり，その合計
の処理時間が多くなる。Generally, a microprocessor performs processing in byte or word units at the same time, so processing in that unit is fast, but
Bit-wise processing is very slow. Most of the above-described image moving processing is a bit image moving. For example, from the 3rd bit of the 3rd byte in the display section to 5
From the 4th bit of the byte, from the 4th bit of the 10th byte to 1
When moving to the 5th bit of the 2nd byte, reading must be performed in bit units, and further writing must be performed in bit units. In the above case, the 3rd byte is 3
Read a total of 6 bits from bit to 8 bits, and write 3 to 7 bits in them from 4th bit to 8th bit of the 10th byte, and the remaining 1 bit to 11 bits.
Write to the 1st bit of the byte, then 1 of the 4th byte
Bits 7 to 7 must be sequentially processed in bit slices such as writing to the remaining bits of the 11th byte. Further, the number of processes is not limited to one line, and when moving a specific area, the number of processes increases, and the total processing time increases.

このように，従来のマイクロプロセッサで行う画像移
動処理は多くの時間を有するという問題があった。As described above, the image moving process performed by the conventional microprocessor has a problem that it takes a lot of time.

本発明の課題は、一連の画像データのビット単位での
移動処理を、極めて高速に、しかも簡単な構成により実
現することである。An object of the present invention is to realize a moving process of a series of image data in bit units at an extremely high speed and with a simple configuration.

［課題を解決するための手段］ 本発明の手段は次の通りである。[Means for Solving the Problems] Means of the present invention are as follows.

所定数ビットを１アドレス単位として、複数ビットの
画像データを複数アドレスに記憶する画像記憶手段と、
アドレス指定毎に順次更新されるソースアドレスを記憶
する第１のアドレス記憶手段と、アドレス指定毎に順次
更新されるデスティネーションアドレスを記憶する第２
のアドレス記憶手段と、上記第１、第２のアドレス記憶
手段からソースアドレス、及びデスティネーションアド
レスを交互に読み出すことにより、上記画像記憶手段内
のアドレス対応位置を交互にアドレス指定するアドレス
指定手段と、上記アドレス指定手段での上記ソースアド
レスによるアドレス指定の際に、この指定アドレス対応
位置に記憶された所定数ビットの画像データを１処理単
位として上記画像記憶手段から読み出してラッチする第
１のラッチ手段と、この第１のラッチ手段でラッチされ
た１処理単位の画像データを所定のシフト量だけビット
レベルでシフトする画像シフト手段と、上記画像シフト
手段によりシフトされた１処理単位の画像データから上
記シフト量に応じたビット数分だけ抽出し、この抽出さ
れた画像データを、上記画像シフト手段によりシフトさ
れた位置に合せて上記１アドレス単位のデータとしてラ
ッチする第２のラッチ手段と、上記アドレス指定手段で
の上記デスティネーションアドレスによるアドレス指定
の際に、上記画像記憶手段内のその指定アドレス対応位
置に、上記第２のラッチ手段にラッチされた画像データ
を書込む書込手段と、上記第１のラッチ手段、画像シフ
ト手段、第２のラッチ手段及び書込手段の各動作を上記
ソースアドレス及びデスティネーションアドレスの更新
毎に繰り返し制御する制御手段とを備え、上記第２のラ
ッチ手段は、２回目以降のラッチの際に、その直前に抽
出されなかった残りビット数分の画像データに、次にシ
フトされた次の１処理単位の画像データから新たに抽出
された上記シフト量に応じたビット数分の画像データ
を、上記シフトされた位置に合せて合成し、この合成さ
れた画像データを上記１アドレス単位のデータとしてラ
ッチするようにしたことを特徴とする。Image storage means for storing a plurality of bits of image data in a plurality of addresses, with a predetermined number of bits as one address unit,
A first address storage unit that stores a source address that is sequentially updated for each address designation, and a second address storage unit that stores a destination address that is sequentially updated for each address designation.
Address storage means and address designating means for alternately addressing the address corresponding positions in the image storage means by alternately reading the source address and the destination address from the first and second address storage means. A first latch that reads out and latches a predetermined number of bits of image data stored in the designated address corresponding position from the image storage means as one processing unit when the source address is designated by the address designating means Means, image shift means for shifting the image data of one processing unit latched by the first latch means by a predetermined shift amount at a bit level, and image data of one processing unit shifted by the image shifting means. Extract only the number of bits corresponding to the above shift amount, and extract this extracted image data. Second latching means for latching as data in the unit of one address in accordance with the position shifted by the image shifting means, and in the image storing means when addressing by the destination address in the addressing means Each of the writing means for writing the image data latched in the second latch means, the first latch means, the image shift means, the second latch means and the write means at the position corresponding to the designated address of And a control means for repeatedly controlling the operation every time the source address and the destination address are updated, and the second latch means is used for the second and subsequent latches, and the number of remaining bits not extracted immediately before that is provided. Bit corresponding to the shift amount newly extracted from the image data of the next processing unit, which has been shifted next, to the image data of Minute image data, and synthesized in accordance with the position that is the shift, the combined image data is characterized by being configured to latch the data of the one address unit.

［作用］ 本発明の手段の作用は次の通りである。[Operation] The operation of the means of the present invention is as follows.

一連の画像データを移動させる際に、アドレス指定手
段は、第１、第２のアドレス記憶手段からソースアドレ
ス、及びデスティネーションアドレスを交互に読み出す
ことにより、上記画像記憶手段内のアドレス対応位置を
交互にアドレス指定する。第１のラッチ手段は、アドレ
ス指定手段での上記ソースアドレスによるアドレス指定
の際に、この指定アドレス対応位置に記憶された所定数
ビットの画像データを１処理単位として上記画像記憶手
段から読み出してラッチし、このラッチされた１処理単
位の画像データは、画像シフト手段により、所定のシフ
ト量だけビットレベルでシフトされ、このシフトされた
１処理単位の画像データから上記シフト量に応じたビッ
ト数分だけ抽出し、この抽出された画像データを、上記
画像シフト手段によりシフトされた位置に合せて上記１
アドレス単位のデータとして第２のラッチ手段にラッチ
される。そして、デスティネーションによるアドレス指
定の際に、書込手段によって、上記画像記憶手段内のそ
の指定アドレス対応位置に、上記第２のラッチ手段にラ
ッチされた画像データが書込まれる。そして、この第１
のラッチ手段、画像シフト手段、第２のラッチ手段及び
書込手段の各動作が、制御手段によって、上記ソースア
ドレス及びデスティネーションアドレスの更新毎に繰り
返し制御される。この際、上記第２のラッチ手段は、２
回目以降のラッチの際に、その直前に抽出されなかった
残りビット数分の画像データに、次にシフトされた次の
１処理単位の画像データから新たに抽出された上記シフ
ト量に応じたビット数分の画像データを、上記シフトさ
れた位置に合せて合成し、この合成された画像データを
上記１アドレス単位のデータとしてラッチするようにし
ている。When moving a series of image data, the address designating means alternately reads out the source address and the destination address from the first and second address storing means, thereby alternating the address corresponding positions in the image storing means. Address to. The first latch means reads out and latches a predetermined number of bits of image data stored in the designated address corresponding position from the image storage means as one processing unit when the address is designated by the source address in the addressing means. Then, the latched image data of one processing unit is shifted at a bit level by a predetermined shift amount by the image shift means, and the number of bits corresponding to the above shift amount is shifted from the shifted image data of one processing unit. Only, and the extracted image data is matched with the position shifted by the image shift means, and
It is latched by the second latch means as data in address units. Then, when the address is designated by the destination, the image data latched by the second latch means is written by the writing means at the position corresponding to the designated address in the image storage means. And this first
Each operation of the latch means, the image shift means, the second latch means and the writing means is repeatedly controlled by the control means every time the source address and the destination address are updated. At this time, the second latch means is
Bits corresponding to the shift amount newly extracted from the image data of the next one processing unit, which has been shifted next, in the image data of the remaining number of bits that was not extracted immediately before the subsequent latching. Image data of several minutes are combined in accordance with the shifted position, and the combined image data is latched as the data of one address unit.

従って、１アドレス単位での画像データの読み出し毎
に、ビットレベルでシフトされた画像データを画像記憶
手段内の書込み位置に逐次書込むことができ、画像デー
タの移動処理を高速に行うことができる。Therefore, every time the image data is read in units of one address, the image data shifted at the bit level can be sequentially written in the writing position in the image storage means, and the moving process of the image data can be performed at high speed. .

［実施例］ 以下，図面を用いて本発明を詳細に説明する。EXAMPLES The present invention will be described in detail below with reference to the drawings.

第１図は本発明の実施例の回路構成図である。 FIG. 1 is a circuit configuration diagram of an embodiment of the present invention.

ソースアドレスジェネレータ1,ディストネーションア
ドレスジェネレータ2,マルチプレクサ3,ビットムーブコ
ントローラ４は，図示しないプロセッサ（CPU）の第１
のバスラインBUS1に接続され，プロセッサより加わる制
御信号によって動作する。ソースアドレスジェネレータ
１はフレームメモリ５内に格納されている移動すべき画
面データのアドレスを発生する回路である。ジェネレー
タ２は，移動するためにソースアドレスジェネレータ１
によって指定され，読み出されたデータを格納するフレ
ームメモリ５のアドレスを発生する回路である。本発明
の実施例においては移動すべきデータは画面上の指定範
囲（面）であるので，ソースアドレスジェネレータ１は
それらの全てのアドレスを順次演算して発生し，ディス
トネーションアドレスジェネレータ２は格納する全ての
アドレスを順次演算して発生する回路である。The source address generator 1, the destination address generator 2, the multiplexer 3, and the bit move controller 4 are the first processor (CPU) not shown.
It is connected to the bus line BUS1 of and is operated by a control signal applied from the processor. The source address generator 1 is a circuit that generates an address of screen data to be moved, which is stored in the frame memory 5. Generator 2 is a source address generator 1 to move
Is a circuit for generating an address of the frame memory 5 for storing the data specified and read by the. In the embodiment of the present invention, since the data to be moved is the designated range (plane) on the screen, the source address generator 1 sequentially generates all the addresses and generates them, and the destination address generator 2 stores them. It is a circuit that sequentially calculates and generates all addresses.

ソースアドレスジェネレータ1,ディストネーションア
ドレスジェネレータ２のそれぞれの出力はマルチプレク
サ３に加わり，選択されてフレームメモリ５のアドレス
ADに入力する。後述するが，このマルチプレクサ３によ
るそれぞれの出力の選択はソースアドレスジェネレータ
１を先ず選択して出力をフレームメモリ５のアドレスに
加えフレームメモリのソース側をアクセスする。アクセ
スされた読み出されたデータはビット処理された後，デ
ィストネーションアドレスジェネレータ２の出力をマル
チプレクサ３によって選択してフレームメモリ５のアド
レスに加え，ディストネーション側をアクセスしてビッ
ト処理されたデータを格納する。The outputs of the source address generator 1 and the destination address generator 2 are added to the multiplexer 3 and selected to select the address of the frame memory 5.
Input to AD. As will be described later, in the selection of each output by the multiplexer 3, the source address generator 1 is first selected, the output is added to the address of the frame memory 5, and the source side of the frame memory is accessed. After the accessed read data is bit-processed, the output of the destination address generator 2 is selected by the multiplexer 3 and added to the address of the frame memory 5, and the destination side is accessed to output the bit-processed data. Store.

インラッチ回路6,ビットシフト7,アウトラッチ回路8,
デコーダ11,アウトラッチロックコントローラ10は前述
したビット処理を行う回路であり，ビットムーブコント
ローラ４はクロックシフト量等を出力してそれらの回路
を制御する。In-latch circuit 6, bit shift 7, out-latch circuit 8,
The decoder 11 and the out-latch lock controller 10 are circuits that perform the above-described bit processing, and the bit move controller 4 outputs a clock shift amount and the like to control those circuits.

マルチプレクサ３を介してソースアドレスジェネレー
タ１のアドレス値がフレームメモリ５に加わると，フレ
ームメモリ５はデータ出力端子D_OUTより対応するアドレ
スのデータをインラッチ回路６に出力する。インラッチ
回路６はビットムーブコントローラより加わるクロック
のCLKによってそのデータを格納する。本発明の実施例
においてはフレームメモリ５は，アドレスを32ビット
（１ワード）としたメモリであり,1回のアクセスに対し
て32ビットを出力するので当然ながら以下に接続されて
いる回路を全て,32ビットで処理される。When the address value of the source address generator 1 is applied to the frame memory 5 via the multiplexer 3, the frame memory 5 outputs the data of the corresponding address from the data output terminal D _OUT to the in-latch circuit 6. The in-latch circuit 6 stores the data by CLK of the clock applied from the bit move controller. In the embodiment of the present invention, the frame memory 5 is a memory having an address of 32 bits (1 word), and outputs 32 bits for one access, so naturally all the circuits connected below are connected. , Processed in 32 bits.

ビットムーブコントローラ４はデコーダ11,アウトラ
ッチクロックコントローラ10にシフト量を表すデータを
出力する。シフト量とは１ワード内におけるシフト量を
表している（ドットすなわちビットイメージでの移動を
可能とするために必要である）。デコーダ11はこのデー
タをデコードして32ビットのデコードされたシフト量と
してビットシフタのシフト入力SHIETに加える。ビット
シフタ７は入力したシフト量に対応してインラッチ回路
６より入力DTに加わる32ビットのデータをシフトしてア
ウトラッチ回路８に出力する。ビットシフタ７における
シフトは例えば右シフトであり，シフトした事によって
32ビット内からシフト側にはみ出したビットは反対側よ
り入力するようになされている。例えばD₀，D₁，D₂，D₃
・・・・・D₂₇，D₂₈，D₂₉，D₃₀，D₃₁がビットシフタ７
に加わり，シフト量が３ビットであった時には，D₂₉，D
₃₀，D₃₁，D₀，D₁，D₂，D₃・・・・D₂₈のようになる。本
発明の実施例においてはビットシフタは入力したデータ
をシフト量に対応してシフトするように構成されたゲー
ト回路である。この回路はデコーダ９をシフト量に対応
したクロックを発生する回路であるならばプリセッタブ
ルシフトレジスタとすることもできる。The bit move controller 4 outputs data indicating the shift amount to the decoder 11 and the outlatch clock controller 10. The shift amount represents the shift amount within one word (necessary to enable movement in dots or bit images). The decoder 11 decodes this data and adds it to the shift input SHIET of the bit shifter as a 32-bit decoded shift amount. The bit shifter 7 shifts the 32-bit data added to the input DT from the in-latch circuit 6 according to the input shift amount and outputs it to the out-latch circuit 8. The shift in the bit shifter 7 is, for example, right shift.
Bits protruding from the 32 bits to the shift side are input from the opposite side. For example, D ₀ , D ₁ , D ₂ , D ₃
・ ・ ・ ・ ・ D ₂₇ , D ₂₈ , D ₂₉ , D ₃₀ , and D ₃₁ are bit shifters 7
In addition, when the shift amount is 3 bits, D ₂₉ , D
₃₀ , D ₃₁ , D ₀ , D ₁ , D ₂ , D ₃ ... D ₂₈ . In the embodiment of the present invention, the bit shifter is a gate circuit configured to shift the input data according to the shift amount. This circuit may be a presettable shift register if the decoder 9 is a circuit for generating a clock corresponding to the shift amount.

アウトラッチ回路８はビットシフタ７によってシフト
したデータを取り込み格納する回路である。ビットシフ
タ７においてシフトしたデータを必要なデータとするよ
うに格納しなくてはならない。この格納の制御を行うの
がアウトラッチクロックコントローラ10である。アウト
ラッチクロックコントローラ10にはシフト量を指定する
データと取り込みを指示するクロックのφ₁，φ₂がビッ
トムーブコントローラ４より加わり，これらの信号によ
ってアウトラッチ回路８に加わる32ビットデータのどの
ビットをアウトラッチ回路８に格納する力を指示するク
ロック信号がデータビットに対応して加わる。The outlatch circuit 8 is a circuit for fetching and storing the data shifted by the bit shifter 7. The data shifted in the bit shifter 7 must be stored so as to be required data. The outlatch clock controller 10 controls this storage. Phi ₁ clock instructing data and capture that specifies the amount of shift in the out latch clock controller 10, phi ₂ is applied from the bit move controller 4, which bits of the 32-bit data applied to the out latch circuit 8 by these signals A clock signal indicating a force to be stored in the out-latch circuit 8 is applied corresponding to the data bit.

第２図はアウトラッチクロックコントローラ10とアウ
トラッチ回路８をさらに詳細に表した回路図である。ビ
ットムーブコントローラ４よりデコーダ10−１にシフト
量を指示するデータ（５ビット）が加わり，デコーダ10
−１はそれをデコードしてインバータI₀とナンドゲート
N₁〜N₃₁に加える。入力したデータが０の時にはデコー
ダの出力X₀はローレベル（以下Ｌと呼ぶ）となり，他は
ハイレベル（以下Ｈと呼ぶ）となる。１の時には出力X₁
がＬとなり他はＨとなる。すなわち入力したデータ値に
対応した出力ビットがＬとなり他のビットはＨとなるよ
うにデコーダ10−１は動作する。インバータI₀にはデー
タX₀が加わる。ナンドゲートN₁にはデータX₀，X₁がナン
ドゲートN₂にはデータX₀，X₁，X₂が加わるように，順次
ナンドゲートにはデコーダの数に比例してゲートに加わ
る。当然ながらナンドゲートN₁〜N₃₁はその数に対応し
たゲートを有している。出力X₀がＬ他がＨすなわちシフ
ト量が０の時には、インバータI₀にはＬが加わるのでそ
の出力はＨとなる。またナンドゲートN₁〜N₃₁には出力X
₀のＬが加わっているのでナンドゲートN₁〜N₃₁の出力は
Ｈとなる。すなわちシフト量が０の時にはインバータI₁
とナンドゲートN₁〜N₃₁の出力は全てＨとなる。他の場
合，例えば出力X₂がＬの時（シフト量が２）にはインバ
ータI₀にはH,ナンドゲートN₁の２個の入力にもＨが加わ
るので，インバータI₀の出力とナンドゲートN₁の出力は
Ｌとなる。他のナンドゲートN₂〜N₃₂の１個の入力にＬ
が加わるので，その出力はＨとなる。このような動作に
よってインバータI₀とナンドゲートN₂〜N₃₂の出力はシ
フト量に比例した数のビットがＬとなり，他はＨとな
る。インバータI₀とナンドゲートN₁〜N₃₁の出力はアン
ドゲートA₀₀〜A₀₃₁とインバータI₁〜I₃₂を介してアンド
ゲートA₁₀〜A₁₃₁にそれぞれ加わる。アンドゲートA₀₀〜
A₀₃₁の他方の入力にはクロックφ₁が加わっており，ア
ンドゲートA₁₀〜A₁₃₁の他方の入力にはクロックφ₂が加
わっている。例えばシフト量が２の時には，アンドゲー
トA₀₀とA₀₁にＬが加わるので，アンドゲートA₀₀，A₀₁が
オフとなってクロックφ₁は出力されない。尚，アンド
ゲートA₁₀，A₁₁はオンであるので，φ₂はンドゲート
A₁₀，A₁₁より出力される。一方，この時，アンドゲート
A₀₂〜A₀₃₁にはＨが加わるので，このゲートがオンとな
り，クロックφ₁が出力される。また，アンドゲートA₁₂
〜A₁₃₁はインバータI₃〜I₃₂によりＬが加わるのでオフ
であるので，φ₂はアンドゲートA₁₂〜A₁₃₁より出力され
ない。アンドゲートA₁₀〜A₁₃₁，A₀₀〜A₀₃₁の出力はオア
ゲートOR₀〜OR₃₁にそれぞれ加わっているので，その結
果としてクロックφ₂はオアゲートOR₀，OR₁より，クロ
ックφ₁はオアゲートOR₂〜OR₃₁よりそれぞれ出力され
る。シフト量が２の時について述べたが，これは他シフ
トの場合にも同様であり，シフト量に対応した数だけク
ロックφ₁がオアゲートOR₀〜OR₃₁より出力され残りはク
ロックφ₂が出力される。オアゲートOR₀〜OR₃₁の出力は
フリップフロップF₀〜F₃₁のクロック入力端子に加わっ
ており，データ入力Ｄには，ビットシフタ７の出力が入
力している。そして出力はフレームメモリ５に加わる。
シフト量に対応してクロックφ₁，φ₂が出力されるの
で，ビットシフタ７より加わるデータの必要なビットの
みを格納することがこの回路によって可能となる。第3,
4図はその動作を説明する画面の移動と，タイミングチ
ャート図である。第３図におけるソース画面Ｓをディス
トネーションエリアＤに移動する場合を第４図のタイミ
ングチャート図を用いて説明する。FIG. 2 is a circuit diagram showing the outlatch clock controller 10 and the outlatch circuit 8 in more detail. Data (5 bits) for instructing the shift amount is added to the decoder 10-1 from the bit move controller 4, and the decoder 10-1
-1 decodes it and inverter I ₀ and NAND gate
Added to the N ₁ ~N _31. When the input data is 0, the output X ₀ of the decoder is low level (hereinafter referred to as L) and the other is high level (hereinafter referred to as H). Output 1 when ₁
Becomes L and the other becomes H. That is, the decoder 10-1 operates so that the output bit corresponding to the input data value becomes L and the other bits become H. Data X ₀ is added to the inverter I ₀ . The data X ₀ , X ₁ is added to the NAND gate N ₁ , and the data X ₀ , X ₁ , X ₂ is added to the NAND gate N ₂ , so that the NAND gate is sequentially added to the gate in proportion to the number of decoders. Naturally, the NAND gates N _{1 to} N ₃₁ have gates corresponding to the number. When the output X ₀ is L and the other is H, that is, when the shift amount is 0, L is added to the inverter I ₀ , so that the output becomes H. Also, the output X is applied to the NAND gates N _{1 to} N _31.
Since L of ₀ is added, the outputs of the NAND gates N _{1 to} N ₃₁ become H. That is, when the shift amount is 0, the inverter I ₁
And the outputs of the NAND gates N _{1 to} N ₃₁ are all H. In other cases, for example, the output X ₂ is the inverter I ₀ when (shift amount is 2) L H, since H is applied to the two inputs of the NAND gate N _1, output and NAND gate N inverter I ₀ The output of ₁ becomes L. L to one input of other NAND gates N _{2 to} N ₃₂
Is added, its output becomes H. By such an operation, the output of the inverter I ₀ and the NAND gates N _{2 to} N ₃₂ becomes L in the number of bits proportional to the shift amount and becomes H in the other bits. The outputs of the inverter I ₀ and the NAND gates N _{1 to} N ₃₁ are applied to the AND gates A _{10 to} A ₁₃₁ via the AND gates A _{00 to} A ₀₃₁ and the inverters I _{1 to} I ₃₂ , respectively. AND GATE A ₀₀ ~
The clock φ ₁ is applied to the other input of A ₀₃₁ , and the clock φ ₂ is applied to the other inputs of the AND gates A _{10 to} A ₁₃₁ . For example, when the shift amount is 2, so L is applied to the AND gate A ₀₀ and A _01, the AND gate A _00, the clock phi ₁ A ₀₁ is turned off is not output. Since AND gates A ₁₀ and A ₁₁ are on, φ ₂ is a NAND gate.
It is output from A ₁₀ and A ₁₁ . On the other hand, at this time, AND gate
Since H is added to A _{02 to} A ₀₃₁ , this gate is turned on and the clock φ ₁ is output. Also, AND gate A ₁₂
To A ₁₃₁ is because it is off since L is applied by the inverter I ₃ ~I _32, φ ₂ is not output from the AND gate A ₁₂ to A _131. The outputs of the AND gates A _{10 to} A ₁₃₁ and A _{00 to} A ₀₃₁ are added to the OR gates OR _{0 to} OR ₃₁ , respectively. As a result, the clock φ ₂ is OR gate OR ₀ and OR ₁ , and the clock φ ₁ is OR gate OR. Output from _{2 to} OR ₃₁ respectively. The case where the shift amount is 2 has been described, but this is the same in the case of other shifts. Clock φ ₁ is output from the OR gates OR _{0 to} OR ₃₁ by the number corresponding to the shift amount and the remaining clock φ ₂ is output. To be done. The outputs of the OR gates OR _{0 to} OR ₃₁ are added to the clock input terminals of the flip-flops F _{0 to} F ₃₁ , and the output of the bit shifter 7 is input to the data input D. The output is then added to the frame memory 5.
Since the clocks φ ₁ and φ ₂ are output corresponding to the shift amount, this circuit can store only the necessary bits of the data added by the bit shifter 7. number 3,
Figure 4 is a timing chart and the movement of the screen to explain the operation. The case of moving the source screen S in FIG. 3 to the destination area D will be described with reference to the timing chart of FIG.

先ず，ソース側の１ワードデータをフレームメモリよ
り読み出す。この読み出しには前述したソースアドレス
ジェネレータによって指定される。読み出されたデータ
はインラッチクロックCLKによってインラッチ回路６
に格納され，ビットシフタ７によってシフトされて，ア
ウトラッチ回路８に加わる。アウトラッチ回路８には前
述したようにシフト量に比例してフリップフロップF₀〜
F₃₁にクロックφ₁，φ₂が加わるが，まずはクロックφ₁
が加わる。第４図に示したシフト量は30であり，上位２
ビットすなわち，インラッチ回路６に格納されたビット
D₀，D₁がクロックφ₁によってフリップフロップF₃₀，F
₃₁に格納される。そして，アウトラッチ回路８より前述
の２ビットのデータはフレームメモリ５のデータ入力
DINに加わり，マルチプレクサ９より加わるライトタイ
ミングWTでディストネーションジェネレータより指定さ
れた位置にそれらの２ビットが書き込まれる。前述した
ソースアドレスジェネレータ１とディストネーションジ
ェネレータ２とをマルチプレクサ３によって切り換える
制御信号，並びにプロセッサCPUのライトタイミングと
ビットムーブコントローラより出力されるライトタイミ
ングとをマルチプレクサ９により切り換える制御信号は
全てビットムーブコントローラより出力される。尚，マ
ルチプレクサ３にはプロセッサCPUのバスラインBUS1が
加わっているが，画面の移動処理を行っていない時には
プロセッサより加わるアドレス信号がフレームメモリ５
に入力し，アドレス指定が行えるようになっている。尚
フレームメモリ５はデータ入力DIN,データ出力DOUTにそ
れぞれプロセッサCPUのデータ用のバスラインBUS3,BUS2
が接続され，このバスラインによって画面への書き込み
が可能となっている。さらにフレームメモリの出力はデ
ィスプレーCRTに加わるようになっており，バスラインB
US1によって順次走査されて表示される。First, 1-word data on the source side is read from the frame memory. This reading is designated by the source address generator described above. The read data is transferred to the in-latch circuit 6 by the in-latch clock CLK.
Are added to the out-latch circuit 8 after being shifted by the bit shifter 7. In the outlatch circuit 8, as described above, the flip-flops F ₀ to
Clocks φ ₁ and φ ₂ are added to F ₃₁ , but first clock φ ₁
Is added. The shift amount shown in FIG.
Bit, that is, the bit stored in the in-latch circuit 6
D ₀ and D ₁ are flip-flops F ₃₀ and F according to clock φ ₁ .
Stored in ₃₁ . Then, the above-mentioned 2-bit data is input to the frame memory 5 from the outlatch circuit 8.
In addition to DIN, those 2 bits are written at the position designated by the destination generator at the write timing WT applied by the multiplexer 9. The control signal for switching the source address generator 1 and the destination generator 2 by the multiplexer 3 and the control signal for switching the write timing of the processor CPU and the write timing output from the bit move controller by the multiplexer 9 are all from the bit move controller. Is output. Although the bus line BUS1 of the processor CPU is added to the multiplexer 3, the address signal added by the processor is added to the frame memory 5 when the screen movement processing is not performed.
The address can be specified by inputting to. The frame memory 5 has bus lines BUS3 and BUS2 for data of the processor CPU for data input DIN and data output DOUT, respectively.
Is connected, and writing to the screen is possible with this bus line. Furthermore, the output of the frame memory is designed to be added to the display CRT, and the bus line B
It is sequentially scanned and displayed by US1.

さらに第４図に戻って説明する。２ビットのデータ
をフレームメモリに書き込んだ時には，インラッチ回路
にはのデータが格納され，ビットシフタに加わってい
るので，クロックφ₂が加わることによってビットD₂〜D
₃₁がフリップフロップF₀〜F₂₉に格納される。次にビ
ットムーブコントローラ４の制御によってソースアドレ
スジェネレータの出力が選択され，フレームメモリ５の
アドレス入力ADに加わり，第２番目のデータ（ワード
）がデータ出力D_outに出力される。このデータが出力
された後インラッチクロックCLKがビットムーブコント
ローラ４よりインラッチ回路６に加わり，インラッチ回
路は第２番目のデータを格納する。そして必要なビッ
ト分ビットシフタ７によって30ビットシフトされてクロ
ックφ₁でアウトラッチクロックに取込まれる。アウト
ラッチ回路のビットD₂〜D₃₁にはデータの一部（を
除いたデータ）が格納されており，データのビット
D₀，D₁，がφ₁によって取り込まれたのでこの32ビッ
トには次に書き込むべきデータ，が格納されてい
る。このアウトラッチ回路８に格納されたデータはフレ
ームメモリ５に出力され，マルチプレクサ９より加わる
ライトタイミングでディストネーションアドレスジェネ
レータ２で指定されるアドレス位置に格納される。Further, returning to FIG. 4, description will be made. When 2-bit data is written to the frame memory, since the data of is stored in the in-latch circuit and added to the bit shifter, the addition of clock φ ₂ causes bits D _{2 to} D
₃₁ is stored in the flip-flops F _{0 to} F ₂₉ . Next, the output of the source address generator is selected by the control of the bit move controller 4, added to the address input AD of the frame memory 5, and the second data (word) is output to the data output D _out . After this data is output, the in-latch clock CLK is applied to the in-latch circuit 6 from the bit move controller 4, and the in-latch circuit stores the second data. Then, the necessary bits are shifted by 30 bits by the bit shifter 7 and taken into the out latch clock at the clock φ ₁ . The bit D ₂ to D ₃₁ out latch circuits are partially (data excluding) the storage of data, bit data
Since D ₀ and D ₁ are taken in by φ ₁ , the data to be written next is stored in these 32 bits. The data stored in the outlatch circuit 8 is output to the frame memory 5 and stored at the address position designated by the destination address generator 2 at the write timing applied by the multiplexer 9.

前述した動作は表示画面の一走査単位で繰り返しさ
れ，特定エリアの移動がなされる。The above-described operation is repeated for each scanning unit of the display screen to move the specific area.

以上の説明では，第１ワード目の移動においてはムー
ブに必要とするビットのみをフレームメモリに格納して
いるが，あらかじめディストメーションアドレスジェネ
レータ２より指定されたフレームメモリ内容を０ビット
シフトでビットシフタ７を介してアウトラッチ回路８に
格納しておくことによって,1ワード単位でのメモリの書
き込みが可能となる。さらに，第４図における実施例の
タイミング図ではソース画面がちょうど１ワードで区切
られたエリアであるが，これは説明を明確にするための
ものであり，同様の手順で行うことによってビット（ド
ット）イメージでの移動が可能となる。In the above description, only the bits required for the move are stored in the frame memory when the first word is moved. However, the contents of the frame memory designated by the distortion address generator 2 in advance are shifted by 0 bit by the bit shifter 7 By storing the data in the outlatch circuit 8 via, it is possible to write the memory in units of one word. Further, in the timing diagram of the embodiment shown in FIG. 4, the source screen is an area divided by exactly one word, but this is for clarifying the description, and the bit (dot) ) It is possible to move by image.

〔発明の効果〕〔The invention's effect〕

本発明によれば、１アドレス単位での画像データの読
み出し毎に、ビットレベルでシフトされた画像データを
画像記憶手段内の書込み位置に逐次書込むことができ、
画像データの移動処理を高速に行うことができる。According to the present invention, the image data shifted at the bit level can be sequentially written in the writing position in the image storage means every time the image data is read in units of one address.
The moving process of image data can be performed at high speed.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の実施例の回路構成図，第２図は本発明
の実施例のアウトラッチクロックコントローラとアウト
ラッチ回路の詳細な回路図，第３図は画像の移動を表す
図，第４図は本発明の実施例のタイミングチャート図で
ある。 １……ソースアドレスジェネレータ,2……ディストネー
ションアドレスジェネレータ,3,9……マルチプレクサ,4
……ビットムーブコントローラ,5……フレームメモリ,6
……インラッチ回路,7……ビットシフタ,8……アウトラ
ッチ回路,10……アウトラッチクロックコントローラ,1
1,10−１……デコーダ，I₀〜I₃₂……インバータ，N₁〜N
₃₁……ナンドゲート，A₁₀〜A₁₃₁，A₀₀〜A₀₃₁……アンド
ゲート，OR₀〜OR₃₁……オアゲート，F₀〜F₃₁……フリッ
プフロップ．FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, FIG. 2 is a detailed circuit diagram of an outlatch clock controller and an outlatch circuit of an embodiment of the present invention, FIG. 3 is a diagram showing movement of an image, FIG. FIG. 4 is a timing chart of the embodiment of the present invention. 1 …… Source address generator, 2 …… Destination address generator, 3,9 …… Multiplexer, 4
…… Bit move controller, 5 …… Frame memory, 6
…… In-latch circuit, 7 …… Bit shifter, 8 …… Out-latch circuit, 10 …… Out-latch clock controller, 1
1,10-1 Decoder, I _{0 to} I ₃₂ Inverter, N _{1 to} N
₃₁ …… NAND gate, A _{10 to} A ₁₃₁ , A _{00 to} A ₀₃₁ …… AND gate, OR _{0 to} OR ₃₁ …… OR gate, F _{0 to} F ₃₁ …… Flip-flop.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】所定数ビットを１アドレス単位として、複
数ビットの画像データを複数アドレスに記憶する画像記
憶手段と、 アドレス指定毎に順次更新されるソースアドレスを記憶
する第１のアドレス記憶手段と、 アドレス指定毎に順次更新されるデスティネーションア
ドレスを記憶する第２のアドレス記憶手段と、 上記第１、第２のアドレス記憶手段からソースアドレ
ス、及びデスティネーションアドレスを交互に読み出す
ことにより、上記画像記憶手段内のアドレス対応位置を
交互にアドレス指定するアドレス指定手段と、 上記アドレス指定手段での上記ソースアドレスによるア
ドレス指定の際に、この指定アドレス対応位置に記憶さ
れた所定数ビットの画像データを１処理単位として上記
画像記憶手段から読み出してラッチする第１のラッチ手
段と、 この第１のラッチ手段でラッチされた１処理単位の画像
データを所定のシフト量だけビットレベルでシフトする
画像シフト手段と、 上記画像シフト手段によりシフトされた１処理単位の画
像データから上記シフト量に応じたビット数分だけ抽出
し、この抽出された画像データを、上記画像シフト手段
によりシフトされた位置に合せて上記１アドレス単位の
データとしてラッチする第２のラッチ手段と、 上記アドレス指定手段での上記デスティネーションアド
レスによるアドレス指定の際に、上記画像記憶手段内の
その指定アドレス対応位置に、上記第２のラッチ手段に
ラッチされた画像データを書込む書込手段と、 上記第１のラッチ手段、画像シフト手段、第２のラッチ
手段及び書込手段の各動作を上記ソースアドレス及びデ
スティネーションアドレスの更新毎に繰り返し制御する
制御手段と を備え、 上記第２のラッチ手段は、２回目以降のラッチの際に、
その直前に抽出されなかった残りビット数分の画像デー
タに、次にシフトされた次の１処理単位の画像データか
ら新たに抽出された上記シフト量に応じたビット数分の
画像データを、上記シフトされた位置に合せて合成し、
この合成された画像データを上記１アドレス単位のデー
タとしてラッチするようにした ことを特徴とする画像データ制御装置。1. An image storage means for storing a plurality of bits of image data at a plurality of addresses, with a predetermined number of bits as one address unit, and a first address storage means for storing a source address that is sequentially updated for each address designation. , A second address storage unit that stores a destination address that is sequentially updated for each address designation, and a source address and a destination address that are alternately read from the first and second address storage units, whereby the image An address designating means for alternately designating address corresponding positions in the storage means, and a predetermined number of bits of image data stored in the designated address corresponding position when addressing by the source address in the address designating means. A first processing unit that reads out from the image storage means and latches as one processing unit Latch means, image shift means for shifting the image data of one processing unit latched by the first latch means by a predetermined shift amount at a bit level, and image data of one processing unit shifted by the image shifting means. Second latching means for extracting the number of bits corresponding to the shift amount from the image data, and latching the extracted image data as the data of one address unit in accordance with the position shifted by the image shifting means, A writing means for writing the image data latched by the second latch means at a position corresponding to the designated address in the image storage means when the address is designated by the destination address by the address designating means; The operations of the first latch means, the image shift means, the second latch means and the writing means are controlled by the source address and And a control means for repeatedly controlling each time the destination address is updated, wherein the second latch means is provided for latching the second time and thereafter.
Immediately before that, the image data for the number of remaining bits not extracted is replaced with the image data for the number of bits corresponding to the shift amount newly extracted from the image data of the next processing unit shifted next. Synthesize according to the shifted position,
An image data control device characterized in that the synthesized image data is latched as the data in units of one address.