JPH08204771A - Ｉｑ自動調整回路 - Google Patents
Ｉｑ自動調整回路Info
- Publication number
- JPH08204771A JPH08204771A JP7008313A JP831395A JPH08204771A JP H08204771 A JPH08204771 A JP H08204771A JP 7008313 A JP7008313 A JP 7008313A JP 831395 A JP831395 A JP 831395A JP H08204771 A JPH08204771 A JP H08204771A
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- JP
- Japan
- Prior art keywords
- signal
- gain
- offset
- digital
- adjustment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 調整作業効率の向上及び変調精度のバラツキ
を少なくするＩＱ自動調整回路の提供にある。 【構成】 ディジタル直交変調回路１１は、シリアル／
パラレル変換部１、ＳＵＭＬＯＧＩＣ部２、ディジタル
フィルタ３ａ，３ｂ、Ｄ／Ａ変換部４ａ，４ｂ、及びロ
ールパスフィルタ５ａ，５ｂにより構成される。このデ
ィジタル直交変調回路１１から出力するＩ．Ｑ信号のゲ
イン／オフセット調整のために、ディジタル直交変調回
路１１に増幅器９ａ，９ｂを挿入し、各Ｉ．Ｑ信号をＳ
Ｇ１０の基準信号と比較し、その結果をＡ／Ｄ変換部７
ａ，７ｂでディジタル変換してコントロールレジスタ部
８ａ，８ｂにフィードバックする。コントロールレジス
タ部８ａ，８ｂ内でフィードバックデータをゲイン／オ
フセット調整用データに変換して増幅器９ａ，９ｂの増
幅率を制御し、Ｉ．Ｑ信号のゲイン／オフセットを適正
値に調整する。
を少なくするＩＱ自動調整回路の提供にある。 【構成】 ディジタル直交変調回路１１は、シリアル／
パラレル変換部１、ＳＵＭＬＯＧＩＣ部２、ディジタル
フィルタ３ａ，３ｂ、Ｄ／Ａ変換部４ａ，４ｂ、及びロ
ールパスフィルタ５ａ，５ｂにより構成される。このデ
ィジタル直交変調回路１１から出力するＩ．Ｑ信号のゲ
イン／オフセット調整のために、ディジタル直交変調回
路１１に増幅器９ａ，９ｂを挿入し、各Ｉ．Ｑ信号をＳ
Ｇ１０の基準信号と比較し、その結果をＡ／Ｄ変換部７
ａ，７ｂでディジタル変換してコントロールレジスタ部
８ａ，８ｂにフィードバックする。コントロールレジス
タ部８ａ，８ｂ内でフィードバックデータをゲイン／オ
フセット調整用データに変換して増幅器９ａ，９ｂの増
幅率を制御し、Ｉ．Ｑ信号のゲイン／オフセットを適正
値に調整する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＨＳ（ｐｅｒｓｏｎ
ａｌ ｈａｎｄｙ ｐｈｏｎｅ ｓｙｓｔｅｍ）、ＰＤ
Ｃ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ｃｅｌｌｕ
ｒ）等に使用されるディジタル直交変調方式のＩ．Ｑ信
号のゲイン／オフセットの自動調整を実現するＩＱ自動
調整回路に関する。
ａｌ ｈａｎｄｙ ｐｈｏｎｅ ｓｙｓｔｅｍ）、ＰＤ
Ｃ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ｃｅｌｌｕ
ｒ）等に使用されるディジタル直交変調方式のＩ．Ｑ信
号のゲイン／オフセットの自動調整を実現するＩＱ自動
調整回路に関する。
【０００２】
【従来の技術】従来のＩＱ調整方式を図２に示す。図に
おいて、１１はディジタル直交変調回路で、シリアル／
パラレル変換部１、ＳＵＭＬＯＧＩＣ部２、ディジタル
フィルタ３ａ，３ｂ、ディジタルデータをアナログ信号
に変えるＤ／Ａ変換部４ａ，４ｂ、ローパスフィルタ５
ａ，５ｂにより構成される。このディジタル直交変調回
路から出力するＩ．Ｑ信号のゲイン／オフセット調整を
するためゲイン／オフセット調整用可変抵抗器１２ａ，
１２ｂを設ける。１３はモニタ用シンクロスコープ、１
４は基準信号発生部である。
おいて、１１はディジタル直交変調回路で、シリアル／
パラレル変換部１、ＳＵＭＬＯＧＩＣ部２、ディジタル
フィルタ３ａ，３ｂ、ディジタルデータをアナログ信号
に変えるＤ／Ａ変換部４ａ，４ｂ、ローパスフィルタ５
ａ，５ｂにより構成される。このディジタル直交変調回
路から出力するＩ．Ｑ信号のゲイン／オフセット調整を
するためゲイン／オフセット調整用可変抵抗器１２ａ，
１２ｂを設ける。１３はモニタ用シンクロスコープ、１
４は基準信号発生部である。
【０００３】従来は、Ｉ．Ｑの各信号をシンクロスコー
プ１３で目視しながら各Ｉ．Ｑ信号基準信号発生部１４
からの基準信号のゲイン／オフセットと等しくなるよう
に可変抵抗器１２ａ，１２ｂで調整していた。
プ１３で目視しながら各Ｉ．Ｑ信号基準信号発生部１４
からの基準信号のゲイン／オフセットと等しくなるよう
に可変抵抗器１２ａ，１２ｂで調整していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のＩＱ調整方式では、基板毎に、手動で調整しなけれ
ばならず、作業効率が低く、また、基板毎の調整誤差に
より変調精度にバラツキが発生する問題があった。
来のＩＱ調整方式では、基板毎に、手動で調整しなけれ
ばならず、作業効率が低く、また、基板毎の調整誤差に
より変調精度にバラツキが発生する問題があった。
【０００５】本発明の目的は、従来の調整作業効率が低
い点、及び、調整時に生じる各基板毎の誤差、変調精度
のバラツキの問題を解決する、ＩＱ自動調整回路の提供
にある。
い点、及び、調整時に生じる各基板毎の誤差、変調精度
のバラツキの問題を解決する、ＩＱ自動調整回路の提供
にある。
【０００６】
【課題を解決するための手段】上記の目的は、ディジタ
ル直交変調回路に増幅器を挿入し、上記ディジタル直交
変調回路から出力する各Ｉ．Ｑ信号を基準信号と比較し
た偏差信号を上記増幅器にフィードバックしてＩ．Ｑ信
号のゲイン／オフセツト調整をする手段を設けたことに
よって達成される。
ル直交変調回路に増幅器を挿入し、上記ディジタル直交
変調回路から出力する各Ｉ．Ｑ信号を基準信号と比較し
た偏差信号を上記増幅器にフィードバックしてＩ．Ｑ信
号のゲイン／オフセツト調整をする手段を設けたことに
よって達成される。
【０００７】
【作用】上記手段によると、各Ｉ．Ｑ信号と基準信号と
が比較され、比較結果の偏差をディジタル変換し、Ｉ．
Ｑのゲイン／オフセット調整用ディジタルデータとして
フィードバックする。フィードバックデータはゲイン／
オフセット対応にデータ変換され、ディジタル直交変調
回路に挿入した増幅器の増幅率を制御し、Ｉ．Ｑ信号の
ゲイン／オフセットを適正値に調整する。この自動調整
により作業効率は向上し、変調精度のバラツキが最小限
に抑えられる。
が比較され、比較結果の偏差をディジタル変換し、Ｉ．
Ｑのゲイン／オフセット調整用ディジタルデータとして
フィードバックする。フィードバックデータはゲイン／
オフセット対応にデータ変換され、ディジタル直交変調
回路に挿入した増幅器の増幅率を制御し、Ｉ．Ｑ信号の
ゲイン／オフセットを適正値に調整する。この自動調整
により作業効率は向上し、変調精度のバラツキが最小限
に抑えられる。
【０００８】
【実施例】以下本発明を実施例により説明する。図１
は、本発明の一実施例構成図で、図２と同符号は同一部
分または相当部分を示す。本実施例は、ディジタル直交
変調回路１１の各Ｉ．Ｑ出力を比較部６ａ，６ｂでＳＧ
（ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）１０の基準信号
と比較する。比較結果はＡ／Ｄ変換部７ａ，７ｂを通し
てコントロールレジスタ８ａ，８ｂにフィードバック
し、回路に挿入した増幅器９ａ，９ｂを制御する。
は、本発明の一実施例構成図で、図２と同符号は同一部
分または相当部分を示す。本実施例は、ディジタル直交
変調回路１１の各Ｉ．Ｑ出力を比較部６ａ，６ｂでＳＧ
（ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）１０の基準信号
と比較する。比較結果はＡ／Ｄ変換部７ａ，７ｂを通し
てコントロールレジスタ８ａ，８ｂにフィードバック
し、回路に挿入した増幅器９ａ，９ｂを制御する。
【０００９】各Ｉ．Ｑ信号とＳＧ１０の基準信号を比較
部６ａ，６ｂで比較し、その結果をＡ／Ｄ変換部７ａ，
７ｂでディジタル変換し、ＩＱのゲイン／オフセット調
整用ディジタルデータとして、コントロールレジスタ８
ａ，８ｂにフィードバックする。フィードバックしたデ
ータは、コントロールレジスタ部内の入力ディジタルデ
ータ−ゲイン／オフセット対応テーブルに基づき、ゲイ
ン／オフセット調整用データに変換され、これにより増
幅器９ａ，９ｂの増幅率を制御してＩ．Ｑ信号のゲイン
／オフセツトを適正値に調整する。
部６ａ，６ｂで比較し、その結果をＡ／Ｄ変換部７ａ，
７ｂでディジタル変換し、ＩＱのゲイン／オフセット調
整用ディジタルデータとして、コントロールレジスタ８
ａ，８ｂにフィードバックする。フィードバックしたデ
ータは、コントロールレジスタ部内の入力ディジタルデ
ータ−ゲイン／オフセット対応テーブルに基づき、ゲイ
ン／オフセット調整用データに変換され、これにより増
幅器９ａ，９ｂの増幅率を制御してＩ．Ｑ信号のゲイン
／オフセツトを適正値に調整する。
【００１０】この、Ｉ．Ｑ信号のゲイン／オフセット調
整手段を使用することにより、自動的にゲイン／オフセ
ットの調整をすることができる。また、その調整制御
は、Ｉ．Ｑ信号を基準信号と比較して制御するから変調
精度のバラツキも少なくなる。
整手段を使用することにより、自動的にゲイン／オフセ
ットの調整をすることができる。また、その調整制御
は、Ｉ．Ｑ信号を基準信号と比較して制御するから変調
精度のバラツキも少なくなる。
【００１１】
【発明の効果】以上のように本発明によれば、Ｉ．Ｑ信
号のゲイン／オフセット調整の自動化を行なうことがで
き、調整作業効率の向上及び変調精度のバラツキ防止効
果が得られる。
号のゲイン／オフセット調整の自動化を行なうことがで
き、調整作業効率の向上及び変調精度のバラツキ防止効
果が得られる。
【図１】本発明の一実施例構成図である。
【図２】従来の構成図である。
１…シリアル／パラレル変換部、２…ＳＵＭＬＯＧＩＣ
部、３ａ，３ｂ…ディジタルフィルタ、４ａ，４ｂ…Ｄ
／Ａ変換部、５ａ，５ｂ…ローパスフィルタ、６ａ，６
ｂ…比較部、７ａ，７ｂ…Ａ／Ｄ変換部、８ａ，８ｂ…
コントロールレジスタ、９ａ，９ｂ…増幅器、１０…Ｓ
Ｇ（ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）、１１…ディ
ジタル直交変調回路。
部、３ａ，３ｂ…ディジタルフィルタ、４ａ，４ｂ…Ｄ
／Ａ変換部、５ａ，５ｂ…ローパスフィルタ、６ａ，６
ｂ…比較部、７ａ，７ｂ…Ａ／Ｄ変換部、８ａ，８ｂ…
コントロールレジスタ、９ａ，９ｂ…増幅器、１０…Ｓ
Ｇ（ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）、１１…ディ
ジタル直交変調回路。
Claims (1)
- 【請求項１】 ディジタル直交変調方式におけるＩ．Ｑ
信号の調整回路において、ディジタル直交変調回路に増
幅器を挿入し、上記ディジタル直交変調回路から出力す
る各Ｉ．Ｑ信号を基準信号と比較した偏差信号を上記増
幅器にフィードバックしてＩ．Ｑ信号のゲイン／オフセ
ット調整をする手段を設けたことを特徴とするＩＱ自動
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008313A JPH08204771A (ja) | 1995-01-23 | 1995-01-23 | Ｉｑ自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008313A JPH08204771A (ja) | 1995-01-23 | 1995-01-23 | Ｉｑ自動調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204771A true JPH08204771A (ja) | 1996-08-09 |
Family
ID=11689673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008313A Pending JPH08204771A (ja) | 1995-01-23 | 1995-01-23 | Ｉｑ自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072367A (en) * | 1997-12-10 | 2000-06-06 | Nec Corporation | Electronic balance adjusting circuit |
-
1995
- 1995-01-23 JP JP7008313A patent/JPH08204771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072367A (en) * | 1997-12-10 | 2000-06-06 | Nec Corporation | Electronic balance adjusting circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |