JPH08204552A - ディジタルｐｌｌ回路およびそのディジタルフィルタ - Google Patents
ディジタルｐｌｌ回路およびそのディジタルフィルタInfo
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- JPH08204552A JPH08204552A JP7014555A JP1455595A JPH08204552A JP H08204552 A JPH08204552 A JP H08204552A JP 7014555 A JP7014555 A JP 7014555A JP 1455595 A JP1455595 A JP 1455595A JP H08204552 A JPH08204552 A JP H08204552A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ディジタルフィルタが演算処理遅延を有して
いても十分なキャプチャレンジを得られるようにし、こ
れにより大きな位相変化にも確実に追従できるようにす
る。 【構成】 ディジタルフィルタ４０内の出力段に信号レ
ベル変換器４６を設け、加算器４４から出力された制御
信号Ｙ２(t) のハイレベルまたはローレベルのいずれか
一方が最大値Ｖmax または最小値ＧＮＤに達すると、上
記制御信号Ｙ２(t) のローレベルまたはハイレベルを上
記信号レベル変換器４６においてそれぞれ最小値ＧＮＤ
または最大値Ｖmax に変換し、この変換後の信号Ｙ２′
(t) をＤ／Ａ５でアナログ電圧に変換したのち制御信号
電圧Ｖout としてＶＣＸＯ６に供給するようにしたもの
である。
いても十分なキャプチャレンジを得られるようにし、こ
れにより大きな位相変化にも確実に追従できるようにす
る。 【構成】 ディジタルフィルタ４０内の出力段に信号レ
ベル変換器４６を設け、加算器４４から出力された制御
信号Ｙ２(t) のハイレベルまたはローレベルのいずれか
一方が最大値Ｖmax または最小値ＧＮＤに達すると、上
記制御信号Ｙ２(t) のローレベルまたはハイレベルを上
記信号レベル変換器４６においてそれぞれ最小値ＧＮＤ
または最大値Ｖmax に変換し、この変換後の信号Ｙ２′
(t) をＤ／Ａ５でアナログ電圧に変換したのち制御信号
電圧Ｖout としてＶＣＸＯ６に供給するようにしたもの
である。
Description
【０００１】
【産業上の利用分野】本発明は、例えば通信装置におい
て、外部から供給された基準クロックに同期して装置内
クロックを生成する回路に用いられるディジタルＰＬＬ
回路およびこのディジタルＰＬＬ回路で使用されるディ
ジタルフィルタに関する。
て、外部から供給された基準クロックに同期して装置内
クロックを生成する回路に用いられるディジタルＰＬＬ
回路およびこのディジタルＰＬＬ回路で使用されるディ
ジタルフィルタに関する。
【０００２】
【従来の技術】この種のディジタルＰＬＬ回路は、従来
例えば次のように構成されている。図４はその構成を示
す回路ブロック図である。すなわち、このディジタルＰ
ＬＬ回路は電圧制御水晶発振器（ＶＣＸＯ）６を有し、
このＶＣＸＯの発振クロック信号Ｖout はカウンタから
なる分周器７で分周されて帰還クロック信号ＶLOOPとな
ったのち、外部から供給された基準クロック信号ＶREF
とともに位相比較器１に入力される。位相比較器１では
上記帰還クロック信号ＶLOOPと基準クロック信号ＶREF
との位相比較が行なわれ、その位相差をデューティで表
わしたパルス信号が出力される。このパルス信号はアナ
ログフィルタ２で積分され、この積分出力信号Ｖpoはア
ナログ・ディジタル変換器（Ａ／Ｄ）３でディジタル信
号に変換されたのちディジタルフィルタ４に入力され
る。
例えば次のように構成されている。図４はその構成を示
す回路ブロック図である。すなわち、このディジタルＰ
ＬＬ回路は電圧制御水晶発振器（ＶＣＸＯ）６を有し、
このＶＣＸＯの発振クロック信号Ｖout はカウンタから
なる分周器７で分周されて帰還クロック信号ＶLOOPとな
ったのち、外部から供給された基準クロック信号ＶREF
とともに位相比較器１に入力される。位相比較器１では
上記帰還クロック信号ＶLOOPと基準クロック信号ＶREF
との位相比較が行なわれ、その位相差をデューティで表
わしたパルス信号が出力される。このパルス信号はアナ
ログフィルタ２で積分され、この積分出力信号Ｖpoはア
ナログ・ディジタル変換器（Ａ／Ｄ）３でディジタル信
号に変換されたのちディジタルフィルタ４に入力され
る。
【０００３】ディジタルフィルタ４は、ディジタルＰＬ
Ｌ回路のループ帯域を決定するための演算処理を行なう
もので、例えば図５に示すように構成される。すなわ
ち、入力信号Ｘ(t) は増幅器４１でＫ１倍されたのち加
算器（ＡＤＤ１）４２に入力され、この加算器４２にお
いて遅延回路（ＤＬ）４３で遅延された１サンプリング
タイミング前の加算器４２の出力信号Ｙ１(t) と加算さ
れる。そして、上記加算器４２の出力信号Ｙ１(t) は加
算器（ＡＤＤ２）４４に入力され、この加算器４５にお
いて上記入力信号Ｘ(t) を増幅器４５でＫ２倍した信号
と加算され、その加算出力がフィルタリング処理後の信
号Ｙ２(t) として出力される。すなわち、ディジタルフ
ィルタ４では、 Ｙ１(t) ＝Ｋ１×Ｘ(t) ＋Ｙ１(t-1) Ｙ２(t) ＝Ｋ２×Ｘ(t) ＋Ｙ１(t) なる演算処理が行なわれる。
Ｌ回路のループ帯域を決定するための演算処理を行なう
もので、例えば図５に示すように構成される。すなわ
ち、入力信号Ｘ(t) は増幅器４１でＫ１倍されたのち加
算器（ＡＤＤ１）４２に入力され、この加算器４２にお
いて遅延回路（ＤＬ）４３で遅延された１サンプリング
タイミング前の加算器４２の出力信号Ｙ１(t) と加算さ
れる。そして、上記加算器４２の出力信号Ｙ１(t) は加
算器（ＡＤＤ２）４４に入力され、この加算器４５にお
いて上記入力信号Ｘ(t) を増幅器４５でＫ２倍した信号
と加算され、その加算出力がフィルタリング処理後の信
号Ｙ２(t) として出力される。すなわち、ディジタルフ
ィルタ４では、 Ｙ１(t) ＝Ｋ１×Ｘ(t) ＋Ｙ１(t-1) Ｙ２(t) ＝Ｋ２×Ｘ(t) ＋Ｙ１(t) なる演算処理が行なわれる。
【０００４】そして、このディジタルフィルタ４から出
力された信号は、ディジタル・アナログ変換器（Ｄ／
Ａ）５でアナログ信号に変換されたのち、制御電圧Ｖco
ntとして上記ＶＣＸＯ６に供給される。
力された信号は、ディジタル・アナログ変換器（Ｄ／
Ａ）５でアナログ信号に変換されたのち、制御電圧Ｖco
ntとして上記ＶＣＸＯ６に供給される。
【０００５】この様な構成であれば、例えばキャリア側
から供給された基準クロック信号ＶREF に常に同期した
装置内クロックＶout を生成することができる。ところ
が、この様な従来のディジタルＰＬＬ回路は次のような
解決べき課題を有していた。すなわち、ディジタルＰＬ
Ｌ回路は先に述べたようにループフィルタとしてディジ
タルフィルタ４を使用し、このディジタルフィルタ４に
おいて演算処理によりフィルタリングを行なっている。
このため、例えば基準クロック信号ＶREF が現用から予
備に切り替わった場合のように、帰還クロック信号ＶLO
OPと基準クロック信号ＶREF との間の位相差が大きく変
化すると、この位相変化にディジタルフィルタ４のフィ
ルタリング処理が追従できず、結果的にＰＬＬループで
位相引き込みが行なえなくなることがあった。
から供給された基準クロック信号ＶREF に常に同期した
装置内クロックＶout を生成することができる。ところ
が、この様な従来のディジタルＰＬＬ回路は次のような
解決べき課題を有していた。すなわち、ディジタルＰＬ
Ｌ回路は先に述べたようにループフィルタとしてディジ
タルフィルタ４を使用し、このディジタルフィルタ４に
おいて演算処理によりフィルタリングを行なっている。
このため、例えば基準クロック信号ＶREF が現用から予
備に切り替わった場合のように、帰還クロック信号ＶLO
OPと基準クロック信号ＶREF との間の位相差が大きく変
化すると、この位相変化にディジタルフィルタ４のフィ
ルタリング処理が追従できず、結果的にＰＬＬループで
位相引き込みが行なえなくなることがあった。
【０００６】図６および図７はその一例を示したもので
ある。図６の例では、アナログフィルタ２の積分出力信
号Ｖpoが大きく変化しているにも拘らず、制御電圧Ｖco
ntは図中ロに示すごとく最大値Ｖmax から途中までしか
低下せず、同期引き込みに必要な最小値（接地レベル）
ＧＮＤ付近まで低下しない。一方図７の例では、制御電
圧Ｖcontは図中ロに示すごとく最小値ＧＮＤから途中ま
でしか増加せず、同期引き込みに必要な最大値Ｖmax 付
近まで増加しない。なお、図中イは理想的な制御電圧波
形を示すものである。
ある。図６の例では、アナログフィルタ２の積分出力信
号Ｖpoが大きく変化しているにも拘らず、制御電圧Ｖco
ntは図中ロに示すごとく最大値Ｖmax から途中までしか
低下せず、同期引き込みに必要な最小値（接地レベル）
ＧＮＤ付近まで低下しない。一方図７の例では、制御電
圧Ｖcontは図中ロに示すごとく最小値ＧＮＤから途中ま
でしか増加せず、同期引き込みに必要な最大値Ｖmax 付
近まで増加しない。なお、図中イは理想的な制御電圧波
形を示すものである。
【０００７】
【発明が解決しようとする課題】以上のように従来のデ
ィジタルＰＬＬ回路では、ディジタルフィルタの演算処
理遅延のために、位相比較出力の変化に制御電圧の変化
が追従できなくなる場合があり、これにより同期引き込
みが困難になることがあった。すなわち、十分なキャプ
チャレンジが得られなかった。
ィジタルＰＬＬ回路では、ディジタルフィルタの演算処
理遅延のために、位相比較出力の変化に制御電圧の変化
が追従できなくなる場合があり、これにより同期引き込
みが困難になることがあった。すなわち、十分なキャプ
チャレンジが得られなかった。
【０００８】本発明は上記事情に着目してなされたもの
で、その目的とするところは、ディジタルフィルタが演
算処理遅延を有していても十分なキャプチャレンジを得
ることができ、これにより大きな位相変化にも確実に追
従することができるディジタルＰＬＬ回路およびそのデ
ィジタルフィルタを提供することにある。
で、その目的とするところは、ディジタルフィルタが演
算処理遅延を有していても十分なキャプチャレンジを得
ることができ、これにより大きな位相変化にも確実に追
従することができるディジタルＰＬＬ回路およびそのデ
ィジタルフィルタを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、電圧制御発振器と、この電圧制御発振器の
発振出力を分周した第１のクロック信号と基準となる第
２のクロック信号とを位相比較する位相比較器と、この
位相比較器の出力信号を積分するアナログフィルタと、
このアナログフィルタの出力信号をディジタル信号に変
換するアナログ・ディジタル変換器と、このアナログ・
ディジタル変換器の出力信号に対しループ帯域を設定す
るためのディジタルフィルタリング処理を行なって制御
信号を生成するディジタルフィルタと、このディジタル
フィルタから出力された制御信号をアナログ電圧に変換
して上記電圧制御発振器に供給するディジタル・アナロ
グ変換器とを備えたディジタルＰＬＬ回路において、上
記ディジタルフィルタと電圧制御発振器との間にレベル
変換回路を介挿し、このレベル変換回路において、上記
ディジタルフィルタにより生成された制御信号のレベル
が所定の最大値になった場合に当該制御信号のレベルを
所定の最小値に変換する動作と、上記ディジタルフィル
タにより生成された制御信号のレベルが所定の最小値に
なった場合に当該制御信号のレベルを所定の最大値に変
換する動作とのうちの少なくとも一方の動作を行なうよ
うにしたものである。
に本発明は、電圧制御発振器と、この電圧制御発振器の
発振出力を分周した第１のクロック信号と基準となる第
２のクロック信号とを位相比較する位相比較器と、この
位相比較器の出力信号を積分するアナログフィルタと、
このアナログフィルタの出力信号をディジタル信号に変
換するアナログ・ディジタル変換器と、このアナログ・
ディジタル変換器の出力信号に対しループ帯域を設定す
るためのディジタルフィルタリング処理を行なって制御
信号を生成するディジタルフィルタと、このディジタル
フィルタから出力された制御信号をアナログ電圧に変換
して上記電圧制御発振器に供給するディジタル・アナロ
グ変換器とを備えたディジタルＰＬＬ回路において、上
記ディジタルフィルタと電圧制御発振器との間にレベル
変換回路を介挿し、このレベル変換回路において、上記
ディジタルフィルタにより生成された制御信号のレベル
が所定の最大値になった場合に当該制御信号のレベルを
所定の最小値に変換する動作と、上記ディジタルフィル
タにより生成された制御信号のレベルが所定の最小値に
なった場合に当該制御信号のレベルを所定の最大値に変
換する動作とのうちの少なくとも一方の動作を行なうよ
うにしたものである。
【００１０】また他の発明のディジタルＰＬＬ回路は、
ディジタルフィルタに、アナログ・ディジタル変換器の
出力信号に対しループ帯域を設定するためのディジタル
フィルタリング処理を行なう第１の処理手段を設け、さ
らに第２の処理手段を設けている。そして、この第２の
処理手段において、上記第１の処理手段により得られた
信号のレベルが所定の最大値になった場合に当該信号の
レベルを所定の最小値に変換する処理と、上記第１の処
理手段により得られた信号のレベルが所定の最小値にな
った場合に当該信号のレベルを所定の最大値に変換する
処理とのうちの少なくとも一方の処理を行ない、これに
より上記電圧制御発振器の制御信号を得るようにしたも
のである。
ディジタルフィルタに、アナログ・ディジタル変換器の
出力信号に対しループ帯域を設定するためのディジタル
フィルタリング処理を行なう第１の処理手段を設け、さ
らに第２の処理手段を設けている。そして、この第２の
処理手段において、上記第１の処理手段により得られた
信号のレベルが所定の最大値になった場合に当該信号の
レベルを所定の最小値に変換する処理と、上記第１の処
理手段により得られた信号のレベルが所定の最小値にな
った場合に当該信号のレベルを所定の最大値に変換する
処理とのうちの少なくとも一方の処理を行ない、これに
より上記電圧制御発振器の制御信号を得るようにしたも
のである。
【００１１】さらに別の発明は、電圧制御発振器と、こ
の電圧制御発振器の発振出力を分周した第１のクロック
信号と基準となる第２のクロック信号とを位相比較する
位相比較器と、この位相比較器の出力信号を積分するア
ナログフィルタと、このアナログフィルタの出力信号を
ディジタル信号に変換するアナログ・ディジタル変換器
と、このアナログ・ディジタル変換器の出力信号を基に
制御信号を生成するディジタルフィルタと、このディジ
タルフィルタから出力された制御信号をアナログ電圧に
変換して上記電圧制御発振器に供給するディジタル・ア
ナログ変換器とを備えたディジタルＰＬＬ回路で使用さ
れる上記ディジタルフィルタにおいて、上記アナログ・
ディジタル変換器の出力信号に対しループ帯域を設定す
るためのディジタルフィルタリング処理を行なう第１の
処理手段に加えて、第２の処理手段を備えている。そし
て、この第２の処理手段において、上記第１の処理手段
により得られた信号のレベルが所定の最大値になった場
合に当該信号のレベルを所定の最小値に変換する処理
と、上記第１の処理手段により得られた信号のレベルが
所定の最小値になった場合に当該信号のレベルを所定の
最大値に変換する処理とのうちの少なくとも一方の処理
を行ない、これにより電圧制御発振器の制御信号を得る
ようにしたものである。
の電圧制御発振器の発振出力を分周した第１のクロック
信号と基準となる第２のクロック信号とを位相比較する
位相比較器と、この位相比較器の出力信号を積分するア
ナログフィルタと、このアナログフィルタの出力信号を
ディジタル信号に変換するアナログ・ディジタル変換器
と、このアナログ・ディジタル変換器の出力信号を基に
制御信号を生成するディジタルフィルタと、このディジ
タルフィルタから出力された制御信号をアナログ電圧に
変換して上記電圧制御発振器に供給するディジタル・ア
ナログ変換器とを備えたディジタルＰＬＬ回路で使用さ
れる上記ディジタルフィルタにおいて、上記アナログ・
ディジタル変換器の出力信号に対しループ帯域を設定す
るためのディジタルフィルタリング処理を行なう第１の
処理手段に加えて、第２の処理手段を備えている。そし
て、この第２の処理手段において、上記第１の処理手段
により得られた信号のレベルが所定の最大値になった場
合に当該信号のレベルを所定の最小値に変換する処理
と、上記第１の処理手段により得られた信号のレベルが
所定の最小値になった場合に当該信号のレベルを所定の
最大値に変換する処理とのうちの少なくとも一方の処理
を行ない、これにより電圧制御発振器の制御信号を得る
ようにしたものである。
【００１２】
【作用】これらの発明によれば、次のような作用を呈す
る。すなわち、位相比較出力の変化に制御信号の変化が
追従できずに同期引き込みが行なえなくなった場合の制
御信号電圧の波形のパターンの主なものには、例えば図
６に示したように制御信号電圧Ｖcontのハイレベルは最
大値Ｖmax になるもののローレベルが最小値ＧＮＤにな
らない場合と、図７に示したように制御信号電圧Ｖcont
のローレベルは最小値ＧＮＤになるもののハイレベルが
最大値Ｖmaxにならない場合とがある。
る。すなわち、位相比較出力の変化に制御信号の変化が
追従できずに同期引き込みが行なえなくなった場合の制
御信号電圧の波形のパターンの主なものには、例えば図
６に示したように制御信号電圧Ｖcontのハイレベルは最
大値Ｖmax になるもののローレベルが最小値ＧＮＤにな
らない場合と、図７に示したように制御信号電圧Ｖcont
のローレベルは最小値ＧＮＤになるもののハイレベルが
最大値Ｖmaxにならない場合とがある。
【００１３】ところが本発明では、ディジタルフィルタ
から出力された制御信号またはディジタルフィルタリン
グ処理後の信号のレベルが最大値になるかあるいは最小
値になると、レベル変換回路あるいは第２の処理手段に
よって上記制御信号あるいはフィルタリング後の信号の
レベルはそれぞれ最小値あるいは最大値に変換される。
すなわち、ディジタルフィルタの演算処理遅延により、
最大値に上がり切らなかった制御信号レベル、あるいは
最小値に下がり切らなかった制御信号レベルは、レベル
変換回路あるいは第２の処理手段により強制的に最大値
あるいは最小値に設定されることになる。
から出力された制御信号またはディジタルフィルタリン
グ処理後の信号のレベルが最大値になるかあるいは最小
値になると、レベル変換回路あるいは第２の処理手段に
よって上記制御信号あるいはフィルタリング後の信号の
レベルはそれぞれ最小値あるいは最大値に変換される。
すなわち、ディジタルフィルタの演算処理遅延により、
最大値に上がり切らなかった制御信号レベル、あるいは
最小値に下がり切らなかった制御信号レベルは、レベル
変換回路あるいは第２の処理手段により強制的に最大値
あるいは最小値に設定されることになる。
【００１４】このため、ディジタルフィルタの演算処理
遅延により、位相変化に制御信号が追従し切れなかった
としても、結果的に追従した場合と同様の制御電圧を生
成してＶＣＸＯに供給することができる。したがって、
結果的に十分に大きなキャプチャレンジを得ることがで
き、これにより大きな位相変化にも確実に追従すること
ができるディジタルＰＬＬ回路を提供することが可能と
なる。
遅延により、位相変化に制御信号が追従し切れなかった
としても、結果的に追従した場合と同様の制御電圧を生
成してＶＣＸＯに供給することができる。したがって、
結果的に十分に大きなキャプチャレンジを得ることがで
き、これにより大きな位相変化にも確実に追従すること
ができるディジタルＰＬＬ回路を提供することが可能と
なる。
【００１５】
【実施例】図１は、本発明の一実施例に係わるディジタ
ルＰＬＬ回路の要部であるディジタルフィルタの構成を
示す回路ブロック図である。なお、同図において前記図
５と同一部分には同一符号を付して詳しい説明は省略す
る。
ルＰＬＬ回路の要部であるディジタルフィルタの構成を
示す回路ブロック図である。なお、同図において前記図
５と同一部分には同一符号を付して詳しい説明は省略す
る。
【００１６】図１において、加算器（ＡＤＤ２）４４の
出力段には信号レベル変換器（ＣＯＮＶ）４６が設けて
ある。この信号レベル変換器４６は、加算器４４から出
力された信号Ｙ２(t) のレベルが、加算器４４における
演算処理ビットの制限により決定される最大値および最
小値になった場合に、上記信号Ｙ２(t) のレベルをそれ
ぞれ最小値および最大値に変換する処理を行なうもの
で、このレベル変換が行なわれた信号を制御信号Ｙ２′
(t) として出力する。
出力段には信号レベル変換器（ＣＯＮＶ）４６が設けて
ある。この信号レベル変換器４６は、加算器４４から出
力された信号Ｙ２(t) のレベルが、加算器４４における
演算処理ビットの制限により決定される最大値および最
小値になった場合に、上記信号Ｙ２(t) のレベルをそれ
ぞれ最小値および最大値に変換する処理を行なうもの
で、このレベル変換が行なわれた信号を制御信号Ｙ２′
(t) として出力する。
【００１７】このような構成であるから、先ず基準クロ
ック信号ＶREF に微小な周波数変動または位相変動が生
じた場合や、基準クロック信号ＶREF が現用から予備用
に切り替わった場合でもその位相変化量が比較的小さい
場合には、帰還クロック信号ＶLOOPと基準クロック信号
ＶREF との間の位相差は比較的小さい。このため、ディ
ジタルフィルタ４０の加算器４４から出力される制御信
号Ｙ２(t) のレベルが最大値または最小値に達すること
はなく、したがって信号レベル変換器４６ではレベル変
換動作は行なわれない。このため、上記制御信号Ｙ２
(t) は信号レベル変換器４６を素通りしてＤ／Ａ５に供
給され、このＤ／Ａ５でアナログの制御電圧に変換され
たのちＶＣＸＯ６に供給される。すなわち、通常の位相
同期動作が行なわれる。
ック信号ＶREF に微小な周波数変動または位相変動が生
じた場合や、基準クロック信号ＶREF が現用から予備用
に切り替わった場合でもその位相変化量が比較的小さい
場合には、帰還クロック信号ＶLOOPと基準クロック信号
ＶREF との間の位相差は比較的小さい。このため、ディ
ジタルフィルタ４０の加算器４４から出力される制御信
号Ｙ２(t) のレベルが最大値または最小値に達すること
はなく、したがって信号レベル変換器４６ではレベル変
換動作は行なわれない。このため、上記制御信号Ｙ２
(t) は信号レベル変換器４６を素通りしてＤ／Ａ５に供
給され、このＤ／Ａ５でアナログの制御電圧に変換され
たのちＶＣＸＯ６に供給される。すなわち、通常の位相
同期動作が行なわれる。
【００１８】一方、いま例えば基準クロック信号ＶREF
が現用から予備用に切り替わり、その位相変化量が非常
に大きかったとする。この場合、帰還クロック信号ＶLO
OPと基準クロック信号ＶREF との間の位相差は大きくな
り、これに応じてアナログフィルタ２からはレベル変化
の大きい積分出力信号が出力されてＡ／Ｄ変換後にディ
ジタルフィルタ４０に入力される。ところが、ディジタ
ルフィルタ４０は演算処理遅延を有しているため上記位
相変化量の大きな変化に追従できず、これにより加算器
４４からは先に図６または図７に示したようにハイレベ
ルまたはローレベルのいずれか一方しか最大値Ｖmax ま
たは最小値ＧＮＤに達しない制御信号Ｙ２(t) が出力さ
れることになる。
が現用から予備用に切り替わり、その位相変化量が非常
に大きかったとする。この場合、帰還クロック信号ＶLO
OPと基準クロック信号ＶREF との間の位相差は大きくな
り、これに応じてアナログフィルタ２からはレベル変化
の大きい積分出力信号が出力されてＡ／Ｄ変換後にディ
ジタルフィルタ４０に入力される。ところが、ディジタ
ルフィルタ４０は演算処理遅延を有しているため上記位
相変化量の大きな変化に追従できず、これにより加算器
４４からは先に図６または図７に示したようにハイレベ
ルまたはローレベルのいずれか一方しか最大値Ｖmax ま
たは最小値ＧＮＤに達しない制御信号Ｙ２(t) が出力さ
れることになる。
【００１９】しかしながら、本実施例のディジタルフィ
ルタ４０では、加算器４４から出力された制御信号Ｙ２
(t) のハイレベルまたはローレベルのいずれか一方が最
大値Ｖmax または最小値ＧＮＤに達すると、上記制御信
号Ｙ２(t) のローレベルまたはハイレベルは信号レベル
変換器４６においてそれぞれ最小値ＧＮＤまたは最大値
Ｖmax に変換される。図２および図３はそれぞれその変
換動作の一例を示したものである。すなわち、制御信号
Ｙ２(t) のハイレベルが最大値Ｖmax になったことが検
出されたときには、図２に示すごとく制御信号Ｙ２′
(t) のローレベルが最小値ＧＮＤに設定される。また、
制御信号Ｙ２(t) のローレベルが最小値ＧＮＤになった
ことが検出されたときには、図３に示すごとく制御信号
Ｙ２′(t)のハイレベルが最大値Ｖmax に設定される。
ルタ４０では、加算器４４から出力された制御信号Ｙ２
(t) のハイレベルまたはローレベルのいずれか一方が最
大値Ｖmax または最小値ＧＮＤに達すると、上記制御信
号Ｙ２(t) のローレベルまたはハイレベルは信号レベル
変換器４６においてそれぞれ最小値ＧＮＤまたは最大値
Ｖmax に変換される。図２および図３はそれぞれその変
換動作の一例を示したものである。すなわち、制御信号
Ｙ２(t) のハイレベルが最大値Ｖmax になったことが検
出されたときには、図２に示すごとく制御信号Ｙ２′
(t) のローレベルが最小値ＧＮＤに設定される。また、
制御信号Ｙ２(t) のローレベルが最小値ＧＮＤになった
ことが検出されたときには、図３に示すごとく制御信号
Ｙ２′(t)のハイレベルが最大値Ｖmax に設定される。
【００２０】このためＶＣＸＯ６には、ハイレベルは最
大値Ｖmax まで、またローレベルは最小値ＧＮＤまでそ
れぞれ変化した制御信号電圧Ｖcontが供給されることに
なり、これによりＰＬＬループは前記位相変化に追従し
て図２または図３に示すごとく位相同期を引き込むこと
が可能となる。
大値Ｖmax まで、またローレベルは最小値ＧＮＤまでそ
れぞれ変化した制御信号電圧Ｖcontが供給されることに
なり、これによりＰＬＬループは前記位相変化に追従し
て図２または図３に示すごとく位相同期を引き込むこと
が可能となる。
【００２１】このように本実施例のディジタルＰＬＬ回
路では、ディジタルフィルタ４０の出力段に信号レベル
変換器４６を配置し、加算器４４から出力された制御信
号Ｙ２(t) のハイレベルまたはローレベルのいずれか一
方が最大値Ｖmax または最小値ＧＮＤに達すると、上記
制御信号Ｙ２(t) のローレベルまたはハイレベルを上記
信号レベル変換器４６においてそれぞれ最小値ＧＮＤま
たは最大値Ｖmax に変換し、この変換後の信号Ｙ２′
(t) をＤ／Ａ変換したのち制御信号電圧Ｖout としてＶ
ＣＸＯ６に供給するようにしている。
路では、ディジタルフィルタ４０の出力段に信号レベル
変換器４６を配置し、加算器４４から出力された制御信
号Ｙ２(t) のハイレベルまたはローレベルのいずれか一
方が最大値Ｖmax または最小値ＧＮＤに達すると、上記
制御信号Ｙ２(t) のローレベルまたはハイレベルを上記
信号レベル変換器４６においてそれぞれ最小値ＧＮＤま
たは最大値Ｖmax に変換し、この変換後の信号Ｙ２′
(t) をＤ／Ａ変換したのち制御信号電圧Ｖout としてＶ
ＣＸＯ６に供給するようにしている。
【００２２】したがって本実施例によれば、例えば基準
クロック信号ＶREF が現用から予備用に切り替わったと
きにその位相変化量が非常に大きく、この大きな位相変
化に制御信号Ｙ２(t) が追従し切れなかったとしても、
結果的に追従した場合と同様の制御信号電圧Ｙ２′(t)
を生成してＶＣＸＯに供給することができる。したがっ
て、結果的に十分に大きなキャプチャレンジを得ること
ができ、これにより大きな位相変化にも確実に追従する
ことが可能となる。
クロック信号ＶREF が現用から予備用に切り替わったと
きにその位相変化量が非常に大きく、この大きな位相変
化に制御信号Ｙ２(t) が追従し切れなかったとしても、
結果的に追従した場合と同様の制御信号電圧Ｙ２′(t)
を生成してＶＣＸＯに供給することができる。したがっ
て、結果的に十分に大きなキャプチャレンジを得ること
ができ、これにより大きな位相変化にも確実に追従する
ことが可能となる。
【００２３】また、本実施例ではディジタルフィルタ４
０内に信号レベル変換器４６を追加して設けたことによ
り、信号レベルの変換をディジタルフィルタ４０内にお
いてディジタルフィルタリング処理とともに演算処理に
より一括して行なうことができ、これにより構成上の複
雑化および大形化を招くことなく実現できる利点があ
る。
０内に信号レベル変換器４６を追加して設けたことによ
り、信号レベルの変換をディジタルフィルタ４０内にお
いてディジタルフィルタリング処理とともに演算処理に
より一括して行なうことができ、これにより構成上の複
雑化および大形化を招くことなく実現できる利点があ
る。
【００２４】なお、本発明は上記実施例に限定されるも
のではない。例えば、上記実施例ではディジタルフィル
タ４０内に信号レベル変換器４６を設けた場合を例にと
って説明したが、図４のディジタルフィルタ４とＤ／Ａ
５との間に信号レベル変換器を設けてもよい。このよう
に構成すると、例えばＬＳＩ化された既存のディジタル
フィルタ４が設けられている場合に、このディジタルフ
ィルタ４をそのまま使用して本発明を実現することがで
きる。なお、上記信号レベル変換器は例えばフリップフ
ロップにより実現することができる。
のではない。例えば、上記実施例ではディジタルフィル
タ４０内に信号レベル変換器４６を設けた場合を例にと
って説明したが、図４のディジタルフィルタ４とＤ／Ａ
５との間に信号レベル変換器を設けてもよい。このよう
に構成すると、例えばＬＳＩ化された既存のディジタル
フィルタ４が設けられている場合に、このディジタルフ
ィルタ４をそのまま使用して本発明を実現することがで
きる。なお、上記信号レベル変換器は例えばフリップフ
ロップにより実現することができる。
【００２５】また、信号レベル変換器をＤ／Ａ５とＶＣ
ＸＯ６との間に設けるようにしてもよい。この場合には
アナログ信号レベル変換器を使用することにより容易に
実現できる。
ＸＯ６との間に設けるようにしてもよい。この場合には
アナログ信号レベル変換器を使用することにより容易に
実現できる。
【００２６】さらに、前記実施例では信号レベル変換器
に、制御信号レベルを最大値Ｖmaxに変換する機能と、
最小値ＧＮＤに変換する機能との両方を備えた場合につ
いて説明したが、位相の変化方向が常に一定方向となる
ような場合には、この位相の変化方向に対応して上記各
機能の一方のみを備えるように構成してもよい。その
他、信号レベル変換回路の構成やディジタルＰＬＬ回路
の構成等についても、本発明の要旨を逸脱しない範囲で
種々変形して実施できる。
に、制御信号レベルを最大値Ｖmaxに変換する機能と、
最小値ＧＮＤに変換する機能との両方を備えた場合につ
いて説明したが、位相の変化方向が常に一定方向となる
ような場合には、この位相の変化方向に対応して上記各
機能の一方のみを備えるように構成してもよい。その
他、信号レベル変換回路の構成やディジタルＰＬＬ回路
の構成等についても、本発明の要旨を逸脱しない範囲で
種々変形して実施できる。
【００２７】
【発明の効果】以上詳述したように本発明のディジタル
ＰＬＬ回路では、ディジタルフィルタと電圧制御発振器
との間にレベル変換回路を介挿し、このレベル変換回路
において、上記ディジタルフィルタにより生成された制
御信号のレベルが所定の最大値になった場合に当該制御
信号のレベルを所定の最小値に変換する動作と、上記デ
ィジタルフィルタにより生成された制御信号のレベルが
所定の最小値になった場合に当該制御信号のレベルを所
定の最大値に変換する動作とのうちの少なくとも一方の
動作を行なうようにしている。
ＰＬＬ回路では、ディジタルフィルタと電圧制御発振器
との間にレベル変換回路を介挿し、このレベル変換回路
において、上記ディジタルフィルタにより生成された制
御信号のレベルが所定の最大値になった場合に当該制御
信号のレベルを所定の最小値に変換する動作と、上記デ
ィジタルフィルタにより生成された制御信号のレベルが
所定の最小値になった場合に当該制御信号のレベルを所
定の最大値に変換する動作とのうちの少なくとも一方の
動作を行なうようにしている。
【００２８】また他の発明のディジタルＰＬＬ回路で
は、ディジタルフィルタに、アナログ・ディジタル変換
器の出力信号に対しループ帯域を設定するためのディジ
タルフィルタリング処理を行なう第１の処理手段を設
け、さらに第２の処理手段を設けている。そして、この
第２の処理手段において、上記第１の処理手段により得
られた信号のレベルが所定の最大値になった場合に当該
信号のレベルを所定の最小値に変換する処理と、上記第
１の処理手段により得られた信号のレベルが所定の最小
値になった場合に当該信号のレベルを所定の最大値に変
換する処理とのうちの少なくとも一方の処理を行ない、
これにより制御信号を得るようにしている。
は、ディジタルフィルタに、アナログ・ディジタル変換
器の出力信号に対しループ帯域を設定するためのディジ
タルフィルタリング処理を行なう第１の処理手段を設
け、さらに第２の処理手段を設けている。そして、この
第２の処理手段において、上記第１の処理手段により得
られた信号のレベルが所定の最大値になった場合に当該
信号のレベルを所定の最小値に変換する処理と、上記第
１の処理手段により得られた信号のレベルが所定の最小
値になった場合に当該信号のレベルを所定の最大値に変
換する処理とのうちの少なくとも一方の処理を行ない、
これにより制御信号を得るようにしている。
【００２９】さらに、本発明のディジタルフィルタで
は、アナログ・ディジタル変換器の出力信号に対しルー
プ帯域を設定するためのディジタルフィルタリング処理
を行なう第１の処理手段に加えて、第２の処理手段を備
えている。そして、この第２の処理手段において、上記
第１の処理手段により得られた信号のレベルが所定の最
大値になった場合に当該信号のレベルを所定の最小値に
変換する処理と、上記第１の処理手段により得られた信
号のレベルが所定の最小値になった場合に当該信号のレ
ベルを所定の最大値に変換する処理とのうちの少なくと
も一方の処理を行ない、これにより電圧制御発振器の制
御信号を得るようにしている。
は、アナログ・ディジタル変換器の出力信号に対しルー
プ帯域を設定するためのディジタルフィルタリング処理
を行なう第１の処理手段に加えて、第２の処理手段を備
えている。そして、この第２の処理手段において、上記
第１の処理手段により得られた信号のレベルが所定の最
大値になった場合に当該信号のレベルを所定の最小値に
変換する処理と、上記第１の処理手段により得られた信
号のレベルが所定の最小値になった場合に当該信号のレ
ベルを所定の最大値に変換する処理とのうちの少なくと
も一方の処理を行ない、これにより電圧制御発振器の制
御信号を得るようにしている。
【００３０】したがってこれらの本発明によれば、ディ
ジタルフィルタが演算処理遅延を有していても十分なキ
ャプチャレンジを得ることができ、これにより大きな位
相変化にも確実に追従することができるディジタルＰＬ
Ｌ回路およびそのディジタルフィルタを提供することが
できる。
ジタルフィルタが演算処理遅延を有していても十分なキ
ャプチャレンジを得ることができ、これにより大きな位
相変化にも確実に追従することができるディジタルＰＬ
Ｌ回路およびそのディジタルフィルタを提供することが
できる。
【図１】本発明の一実施例に係わるディジタルＰＬＬ回
路の要部であるディジタルフィルタの構成を示す回路ブ
ロック図。
路の要部であるディジタルフィルタの構成を示す回路ブ
ロック図。
【図２】図１に示したディジタルフィルタの動作説明に
使用する信号波形図。
使用する信号波形図。
【図３】図１に示したディジタルフィルタの動作説明に
使用する信号波形図。
使用する信号波形図。
【図４】ディジタルＰＬＬ回路の構成の一例を示す回路
ブロック図。
ブロック図。
【図５】従来のディジタルフィルタの構成の一例を示す
回路ブロック図。
回路ブロック図。
【図６】従来のディジタルＰＬＬ回路による問題点を説
明するための信号波形図。
明するための信号波形図。
【図７】従来のディジタルＰＬＬ回路による問題点を説
明するための信号波形図。
明するための信号波形図。
１…位相比較器 ２…アナログフ
ィルタ ３…アナログ・ディジタル変換器（Ａ／Ｄ） ４，４０…ディジタルフィルタ ５…ディジタル・アナログ変換器（Ｄ／Ａ） ６…電圧制御水晶発振器（ＶＣＸＯ） ４１，４５…増幅器 ４２，４４…加
算器 ４３…遅延回路（ＤＬ） ４６…信号レベ
ル変換器（ＣＯＮＶ）
ィルタ ３…アナログ・ディジタル変換器（Ａ／Ｄ） ４，４０…ディジタルフィルタ ５…ディジタル・アナログ変換器（Ｄ／Ａ） ６…電圧制御水晶発振器（ＶＣＸＯ） ４１，４５…増幅器 ４２，４４…加
算器 ４３…遅延回路（ＤＬ） ４６…信号レベ
ル変換器（ＣＯＮＶ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/093 Ｈ０３Ｌ 7/08 Ｅ
Claims (3)
- 【請求項１】 電圧制御発振器と、この電圧制御発振器
の発振出力を分周した第１のクロック信号と基準となる
第２のクロック信号とを位相比較する位相比較器と、こ
の位相比較器の出力信号を積分するアナログフィルタ
と、このアナログフィルタの出力信号をディジタル信号
に変換するアナログ・ディジタル変換器と、このアナロ
グ・ディジタル変換器の出力信号に対しループ帯域を設
定するためのディジタルフィルタリング処理を行なって
制御信号を生成するディジタルフィルタと、このディジ
タルフィルタから出力された制御信号をアナログ電圧に
変換して前記電圧制御発振器に供給するディジタル・ア
ナログ変換器とを備えたディジタルＰＬＬ回路におい
て、 前記ディジタルフィルタと電圧制御発振器との間に介挿
され、前記ディジタルフィルタにより生成された制御信
号のレベルが所定の最大値になった場合に当該制御信号
のレベルを所定の最小値に変換する動作と、前記ディジ
タルフィルタにより生成された制御信号のレベルが所定
の最小値になった場合に当該制御信号のレベルを所定の
最大値に変換する動作とのうちの少なくとも一方の動作
を行なうレベル変換回路を具備したことを特徴とするデ
ィジタルＰＬＬ回路。 - 【請求項２】 電圧制御発振器と、この電圧制御発振器
の発振出力を分周した第１のクロック信号と基準となる
第２のクロック信号とを位相比較する位相比較器と、こ
の位相比較器の出力信号を積分するアナログフィルタ
と、このアナログフィルタの出力信号をディジタル信号
に変換するアナログ・ディジタル変換器と、このアナロ
グ・ディジタル変換器の出力信号を基に制御信号を生成
するディジタルフィルタと、このディジタルフィルタか
ら出力された制御信号をアナログ電圧に変換して前記電
圧制御発振器に供給するディジタル・アナログ変換器と
を備えたディジタルＰＬＬ回路であって、 前記ディジタルフィルタは、 前記アナログ・ディジタル変換器の出力信号に対しルー
プ帯域を設定するためのディジタルフィルタリング処理
を行なう第１の処理手段と、 この第１の処理手段により得られた信号のレベルが所定
の最大値になった場合に当該信号のレベルを所定の最小
値に変換する処理と、前記第１の処理手段により得られ
た信号のレベルが所定の最小値になった場合に当該信号
のレベルを所定の最大値に変換する処理とのうちの少な
くとも一方の処理を行なって、前記制御信号を出力する
ための第２の処理手段とを備えたことを特徴とするディ
ジタルＰＬＬ回路。 - 【請求項３】 電圧制御発振器と、この電圧制御発振器
の発振出力を分周した第１のクロック信号と基準となる
第２のクロック信号とを位相比較する位相比較器と、こ
の位相比較器の出力信号を積分するアナログフィルタ
と、このアナログフィルタの出力信号をディジタル信号
に変換するアナログ・ディジタル変換器と、このアナロ
グ・ディジタル変換器の出力信号を基に制御信号を生成
するディジタルフィルタと、このディジタルフィルタか
ら出力された制御信号をアナログ電圧に変換して前記電
圧制御発振器に供給するディジタル・アナログ変換器と
を備えたディジタルＰＬＬ回路で使用される前記ディジ
タルフィルタにおいて、 前記アナログ・ディジタル変換器の出力信号に対しルー
プ帯域を設定するためのディジタルフィルタリング処理
を行なう第１の処理手段と、 この第１の処理手段により得られた信号のレベルが所定
の最大値になった場合に当該信号のレベルを所定の最小
値に変換する処理と、前記第１の処理手段により得られ
た信号のレベルが所定の最小値になった場合に当該信号
のレベルを所定の最大値に変換する処理とのうちの少な
くとも一方の処理を行なって、前記制御信号を出力する
ための第２の処理手段とを備えたことを特徴とするディ
ジタルフィルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014555A JPH08204552A (ja) | 1995-01-31 | 1995-01-31 | ディジタルｐｌｌ回路およびそのディジタルフィルタ |
| GB9518007A GB2293062B (en) | 1994-09-09 | 1995-09-04 | Master-slave multiplex communication system and PLL circuit applied to the system |
| US08/523,360 US5648964A (en) | 1994-09-09 | 1995-09-05 | Master-slave multiplex communication system and PLL circuit applied to the system |
| FR9510522A FR2724511B1 (fr) | 1994-09-09 | 1995-09-08 | Systeme de telecommunications en multiplex du type maitre-esclave et boucle a phase asservie s'appliquant a ce systeme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014555A JPH08204552A (ja) | 1995-01-31 | 1995-01-31 | ディジタルｐｌｌ回路およびそのディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204552A true JPH08204552A (ja) | 1996-08-09 |
Family
ID=11864405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014555A Pending JPH08204552A (ja) | 1994-09-09 | 1995-01-31 | ディジタルｐｌｌ回路およびそのディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204552A (ja) |
-
1995
- 1995-01-31 JP JP7014555A patent/JPH08204552A/ja active Pending
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