JPH08204132A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH08204132A JPH08204132A JP1009995A JP1009995A JPH08204132A JP H08204132 A JPH08204132 A JP H08204132A JP 1009995 A JP1009995 A JP 1009995A JP 1009995 A JP1009995 A JP 1009995A JP H08204132 A JPH08204132 A JP H08204132A
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- semiconductor integrated
- circuit device
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Ceramic Capacitors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、強誘電体素子が内蔵さ
れた半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device incorporating a ferroelectric element.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置に、小型・高
速化を図りながら特性を改善したり機能を付加すること
を目的として、容量素子用やメモリー素子用などの強誘
電体素子を内蔵する取組が行なわれている。2. Description of the Related Art In recent years, a semiconductor integrated circuit device has a built-in ferroelectric element such as a capacitor element or a memory element for the purpose of improving characteristics and adding functions while achieving miniaturization and high speed operation. Efforts are being made.
【０００３】そして、例えば容量素子をバイパスコンデ
ンサとして半導体集積回路装置の電源端子間に内蔵する
場合は、以下のようにして行なわれている。When, for example, a capacitive element is incorporated as a bypass capacitor between power supply terminals of a semiconductor integrated circuit device, it is carried out as follows.
【０００４】即ち、半導体集積回路上にスパッタ法など
によりＰｔからなる第１の電極を形成し、その上にＰｂ
Ｔｉ０3 などの強誘電体セラミック膜をスパッタ法やＣ
ＶＤ法などで形成する。その後、その上にスパッタ法な
どによりＰｔからなる第２の電極を形成する。That is, a first electrode made of Pt is formed on a semiconductor integrated circuit by a sputtering method or the like, and Pb is formed thereon.
Ti0 ferroelectric such as 3 ceramic film by sputtering or C
It is formed by the VD method or the like. After that, a second electrode made of Pt is formed thereon by a sputtering method or the like.
【０００５】また、Ｐｔのような高価な材料を用いない
他の方法も行なわれている。即ち、まず、半導体集積回
路上にスパッタ法などによりＡｌ、多結晶Ｓｉ、Ｔｉ、
Ｗなどの卑金属からなる第１の電極を形成する。その
後、その上にスパッタ法やＣＶＤ法などでＳｉ3 Ｎ4 、
ＴｉＮまたはＳｉ3 Ｎ4 ・ＴｉＮからなるバッファ層を
形成した後、その上にＰｂＴｉ０3 などの強誘電体セラ
ミック膜をスパッタ法やＣＶＤ法などで形成する。さら
に、その上にＳｉ3 Ｎ4 、ＴｉＮまたはＳｉ3 Ｎ4 ・Ｔ
ｉＮからなるバッファ層を同様に形成した後、Ａｌ、多
結晶Ｓｉ、Ｔｉ、Ｗなどの卑金属からなる第２の電極を
形成する。なお、この場合、バッファ層は、容量素子の
漏れ電流を抑えるために必要なものである。Other methods have also been practiced that do not use expensive materials such as Pt. That is, first, Al, polycrystalline Si, Ti,
A first electrode made of a base metal such as W is formed. After that, Si 3 N 4 ,
After forming a buffer layer made of TiN or Si 3 N 4 .TiN, a ferroelectric ceramic film such as PbTiO 3 is formed thereon by a sputtering method or a CVD method. Furthermore, on top of that, Si 3 N 4 , TiN or Si 3 N 4 · T
After a buffer layer made of iN is formed in the same manner, a second electrode made of a base metal such as Al, polycrystalline Si, Ti, W is formed. In this case, the buffer layer is necessary to suppress the leakage current of the capacitive element.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、容量素
子などの強誘電体素子を内蔵した従来の半導体集積回路
装置は、以下のような問題点を有していた。However, the conventional semiconductor integrated circuit device incorporating a ferroelectric element such as a capacitive element has the following problems.
【０００７】即ち、Ｐｔを電極として用いた場合、Ｐｔ
が高価なため半導体集積回路装置のコストがアップし
た。That is, when Pt is used as an electrode, Pt
Is expensive, the cost of the semiconductor integrated circuit device is increased.
【０００８】また、Ａｌなどの卑金属を電極として用い
た場合、電極と強誘電体セラミック膜との界面にＳｉ3
Ｎ4 、ＴｉＮまたはＳｉ3 Ｎ4 ・ＴｉＮからなるバッフ
ァ層を形成するためのスパッタ法やＣＶＤ法は、その材
料コストが高価な上に生産性もあまりよくない。このた
め、半導体集積回路装置のコストがアップした。When a base metal such as Al is used as an electrode, Si 3 is formed at the interface between the electrode and the ferroelectric ceramic film.
The sputtering method and the CVD method for forming the buffer layer made of N 4 , TiN or Si 3 N 4 .TiN are high in material cost and also not very good in productivity. Therefore, the cost of the semiconductor integrated circuit device is increased.
【０００９】さらに、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、
（Ｂａ，Ｓｒ）ＴｉＯ3 などからなる誘電体膜をスパッ
タ法やＣＶＤ法ではなく、ゾル−ゲル法で形成した場合
は、バッファ層であるＳｉ3 Ｎ4 ，ＴｉＮおよびＳｉ3
Ｎ4 ・ＴｉＮとの接着性が悪くはがれやすくなり、良品
率が低下することがあった。Further, BaTiO 3 , SrTiO 3 ,
When the dielectric film made of (Ba, Sr) TiO 3 or the like is formed by the sol-gel method instead of the sputtering method or the CVD method, Si 3 N 4 , TiN and Si 3 which are buffer layers are formed.
Adhesiveness with N 4 · TiN was poor and peeling was likely to occur, resulting in a decrease in the yield rate.
【００１０】そこで、本発明の目的は、強誘電体セラミ
ック膜と電極との界面の接着力が大きく、容量素子とし
たときの漏れ電流を抑えた、卑金属を電極とした強誘電
体素子を有する、安価な半導体集積回路装置を提供する
ことにある。Therefore, an object of the present invention is to provide a ferroelectric element having a base metal as an electrode, which has a large adhesive force at the interface between the ferroelectric ceramic film and the electrode and which suppresses a leakage current when a capacitive element is used. To provide an inexpensive semiconductor integrated circuit device.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置は、半導体集積回路上
に、強誘電体セラミック膜と該強誘電体セラミック膜に
ＳｉＯ2 膜を介して形成された卑金属の電極とからなる
強誘電体素子を有することを特徴とする。In order to achieve the above object, a semiconductor integrated circuit device of the present invention comprises a ferroelectric ceramic film and a SiO 2 film on the ferroelectric ceramic film on a semiconductor integrated circuit. It is characterized by having a ferroelectric element including a formed base metal electrode.
【００１２】そして、ＳｉＯ2 膜はゾル−ゲル法により
形成されていることを特徴とする。The SiO 2 film is formed by a sol-gel method.
【００１３】また、強誘電体素子は容量素子であること
を特徴とする。Further, the ferroelectric element is a capacitive element.
【００１４】そして、容量素子は、半導体集積回路装置
内の電源配線に接して形成されていることを特徴とす
る。The capacitor element is formed in contact with the power supply wiring in the semiconductor integrated circuit device.
【００１５】[0015]
【作用】本発明の半導体集積回路装置は、その内部にＳ
ｉＯ2 膜を介してＡｌなどの卑金属電極が形成された強
誘電体素子を有する。このＳｉＯ2 膜によって、Ａｌな
どの卑金属を電極としたときの強誘電体素子の特性劣
化、たとえば容量素子としたときの漏れ電流の増加を防
ぐことができる。The semiconductor integrated circuit device of the present invention has an S
It has a ferroelectric element in which a base metal electrode such as Al is formed via an iO 2 film. This SiO 2 film can prevent deterioration of the characteristics of the ferroelectric element when a base metal such as Al is used as an electrode, for example, an increase in leakage current when used as a capacitive element.
【００１６】また、このＳｉＯ2 膜はゾル−ゲル法で形
成されているため、安価に得られるとともに、強誘電体
セラミック層をゾル−ゲル法で形成しても、ＳｉＯ2 膜
および電極との密着性が低下することがない。Further, since this SiO 2 film is formed by the sol-gel method, it can be obtained at low cost, and even if the ferroelectric ceramic layer is formed by the sol-gel method, the SiO 2 film and the electrode are not formed. Adhesion does not decrease.
【００１７】また、容量素子は、半導体集積回路装置内
の電源配線に接して形成されているため、容量素子内蔵
による容積の増加が効率よく抑えられ、半導体集積回路
装置のサイズ増大が抑えられる。Further, since the capacitive element is formed in contact with the power supply wiring in the semiconductor integrated circuit device, increase in volume due to the built-in capacitive element can be efficiently suppressed, and increase in size of the semiconductor integrated circuit device can be suppressed.
【００１８】[0018]
【実施例】以下、本発明の半導体集積回路装置の実施例
を、図面に基づいて説明する。Embodiments of the semiconductor integrated circuit device of the present invention will be described below with reference to the drawings.
【００１９】図１は、本発明の１実施例を示す半導体集
積回路装置の断面図である。同図において、１は半導体
基板であり、図示していないがトランジスタ、コンデン
サ、抵抗などの素子が形成されている。２はこれら素子
の上に形成された絶縁膜であり、３，４，５はそれぞれ
絶縁膜２の上に形成された卑金属の膜からなる電源配線
（Ｖｓ），電源配線（Ｖｐ），電源以外の配線である。
そして、６は電源配線（Ｖｐ）４上の特定部分に形成さ
れたバッファ層としての第１のＳｉＯ2 膜、７は強誘電
体セラミック膜、８はバッファ層としての第２のＳｉＯ
2 膜、９は絶縁膜、１０は強誘電体素子の片方の電極を
兼ねる卑金属の膜からなる配線である。そして、半導体
基板１に形成された素子と電源配線（Ｖｓ）３，電源配
線（Ｖｐ）４または電源以外の配線５とは絶縁膜２内の
配線（図示せず）を介して電気的に接続されている。FIG. 1 is a sectional view of a semiconductor integrated circuit device showing one embodiment of the present invention. In the figure, reference numeral 1 denotes a semiconductor substrate, on which elements such as transistors, capacitors and resistors are formed although not shown. Reference numeral 2 is an insulating film formed on these elements, and 3, 4, 5 are power supply wiring (Vs), power supply wiring (Vp), other than the power supply, which are made of a base metal film formed on the insulating film 2, respectively. Wiring.
Further, 6 is a first SiO 2 film as a buffer layer formed in a specific portion on the power supply wiring (Vp) 4, 7 is a ferroelectric ceramic film, and 8 is a second SiO 2 as a buffer layer.
Reference numeral 2 is a wiring, 9 is an insulating film, and 10 is a wiring made of a base metal film which also serves as one electrode of the ferroelectric element. Then, the elements formed on the semiconductor substrate 1 and the power supply wiring (Vs) 3, the power supply wiring (Vp) 4 or the wiring 5 other than the power supply are electrically connected to each other via a wiring (not shown) in the insulating film 2. Has been done.
【００２０】次に、上記半導体集積回路装置の製造方法
を説明する。まず、単結晶の半導体基板１を用意し、こ
の基板に公知の方法でトランジスタ、コンデンサ、抵抗
などの素子を形成して半導体集積回路素子を得た。その
後、これら半導体集積回路素子の上に同じく公知の方法
でガラスなどからなる絶縁膜２を形成した。さらにこの
絶縁膜２の上に、Ａｌをスパッタして電源配線（Ｖｓ）
３，電源配線（Ｖｐ）４，電源以外の配線５を形成し
た。Next, a method of manufacturing the above semiconductor integrated circuit device will be described. First, a single crystal semiconductor substrate 1 was prepared, and elements such as transistors, capacitors and resistors were formed on this substrate by a known method to obtain a semiconductor integrated circuit element. After that, the insulating film 2 made of glass or the like was formed on these semiconductor integrated circuit elements by the same known method. Further, Al is sputtered on the insulating film 2 to supply power (Vs)
3, power supply wiring (Vp) 4, and wiring 5 other than the power supply were formed.
【００２１】次に、電源配線（Ｖｐ）４の上に以下のよ
うにして強誘電体素子としての容量素子を形成した。Next, a capacitive element as a ferroelectric element was formed on the power supply wiring (Vp) 4 as follows.
【００２２】まず、電源配線（Ｖｐ）４の上に、バッフ
ァ層としての第１のＳｉＯ2 膜６をゾル−ゲル法により
形成した。即ち、イソプロピルアルコールに溶解した
０．５モルのテトラエトキシシラン｛Ｓｉ（ＯＣ
2 Ｈ5 ）4 ｝に、水０．０１モル／テトラエトキシシラ
ン溶液１リットル、を加えて部分加水分解を起こさせ
た。次に、先に得た半導体集積回路素子の絶縁膜２の上
の電源配線（Ｖｐ）４の所定箇所に、スピンキャスティ
ング法でこの溶液を所定の膜厚になるまで繰り返しコー
ティングした。この場合、コーティング毎に、ホットプ
レートあるいはオーブンでコーティングした溶液の乾燥
を行なった。その後、４００〜６００℃で焼成してＳｉ
Ｏ2 膜６を得た。First, a first SiO 2 film 6 as a buffer layer was formed on the power supply wiring (Vp) 4 by a sol-gel method. That is, 0.5 mol of tetraethoxysilane {Si (OC
2 H 5 ) 4 } was added with 0.01 mol of water / 1 liter of a tetraethoxysilane solution to cause partial hydrolysis. Next, this solution was repeatedly coated on a predetermined portion of the power supply wiring (Vp) 4 on the insulating film 2 of the semiconductor integrated circuit device obtained above by the spin casting method until a predetermined film thickness was obtained. In this case, the coating solution was dried with a hot plate or an oven for each coating. After that, it is baked at 400 to 600 ° C. to form Si.
An O 2 film 6 was obtained.
【００２３】次に、ＳｉＯ2 膜６の上に、ＰｂＺｒ1-x
Ｔｉx Ｏ3 系の強誘電体セラミック膜７をゾル−ゲル法
で形成した。即ち、出発原料として、Ｚｒ−アルコキシ
ドと、Ｔｉ−アルコキシドとをモル比が（１−ｘ）：ｘ
となるように秤量してエチルアルコールに溶解させた。
その後、この溶液に酢酸鉛をモル比でＰｂ：（Ｔｉ＋Ｚ
ｒ）＝１：１になるように添加し、還流してジルコン酸
チタン酸鉛の前駆体を作製した。その後、この溶液に
０．１モル／リットル以下の水を含んだエチルアルコー
ル溶液を添加してコーティング溶液を作製した。次にＳ
ｉＯ2 膜６の上に、スピンキャスティング法でこの溶液
を所定の膜厚になるまでコーティングし乾燥させた。Next, on the SiO 2 film 6, PbZr 1-x
The Ti x O 3 -based ferroelectric ceramic film 7 was formed by the sol-gel method. That is, as a starting material, the molar ratio of Zr-alkoxide and Ti-alkoxide was (1-x): x.
Were weighed so as to be dissolved in ethyl alcohol.
Then, lead acetate was added to this solution in a molar ratio of Pb: (Ti + Z
r) = 1: 1, and the mixture was refluxed to prepare a lead zirconate titanate precursor. Then, an ethyl alcohol solution containing 0.1 mol / liter or less of water was added to this solution to prepare a coating solution. Then S
This solution was coated on the iO 2 film 6 by a spin casting method to a predetermined film thickness and dried.
【００２４】次に、この誘電体セラミック膜７の上に、
先と同様にバッファ層としての第２のＳｉＯ2 膜８をゾ
ル−ゲル法により形成した。そして、４００〜６００℃
で熱処理を行なった。Next, on the dielectric ceramic film 7,
Similarly to the above, the second SiO 2 film 8 as the buffer layer was formed by the sol-gel method. And 400-600 ℃
Was heat-treated.
【００２５】次に、半導体基板１のＳｉＯ2 膜８を形成
した側の面に、ガラスなどからなる絶縁膜９を形成し
た。この場合、電源配線（Ｖｓ）３の上には配線の接続
用として、電源配線（Ｖｐ）４のＳｉＯ2 膜８の上には
容量素子の電極形成用として、絶縁膜９に所定寸法の開
口部を設けておいた。Next, an insulating film 9 made of glass or the like was formed on the surface of the semiconductor substrate 1 on which the SiO 2 film 8 was formed. In this case, an opening of a predetermined size is formed in the insulating film 9 for connecting the wiring on the power supply wiring (Vs) 3 and for forming an electrode of the capacitive element on the SiO 2 film 8 of the power supply wiring (Vp) 4. I set up a section.
【００２６】そして、最後に、これら開口部と絶縁膜上
にＡｌをスパッタして、容量素子の電極部を含む配線１
０を形成した。Finally, Al is sputtered on these openings and the insulating film to form the wiring 1 including the electrode portion of the capacitive element.
Formed 0.
【００２７】以上のようにして、卑金属のＡｌからなる
電源配線（Ｖｐ）４と配線１０との特定部分からなる電
極と、これら電極の間にＳｉＯ2 膜６，８を介して形成
された強誘電体セラミック膜７とからなる容量素子を作
製した。As described above, the electrodes formed of specific portions of the power supply wiring (Vp) 4 made of the base metal Al and the wiring 10 and the strong electrodes formed between the electrodes with the SiO 2 films 6 and 8 interposed therebetween. A capacitive element including the dielectric ceramic film 7 was produced.
【００２８】以上得られた半導体集積回路装置におい
て、内蔵する容量素子は、強誘電体セラミック膜−Ｓｉ
Ｏ2 膜−Ａｌ電極間の接着力が大きく、かつ、強誘電体
セラミック膜と卑金属電極であるＡｌとの反応による強
誘電体セラミック膜の特性劣化、とりわけ漏れ電流の増
加が抑えられた。In the semiconductor integrated circuit device thus obtained, the built-in capacitive element is a ferroelectric ceramic film-Si.
The adhesive force between the O 2 film and the Al electrode was large, and the characteristic deterioration of the ferroelectric ceramic film due to the reaction between the ferroelectric ceramic film and Al serving as the base metal electrode, particularly the increase of leakage current was suppressed.
【００２９】なお、上記実施例において、容量素子の電
極、即ち電源配線（Ｖｐ）４および配線１０としてＡｌ
をスパッタしているが、本発明はこれのみに限定される
ものではない。即ち、Ａｌ、多結晶Ｓｉ、Ｔｉ、Ｗなど
の卑金属を容量素子の電極として適宜用いることができ
る。In the above embodiment, the electrodes of the capacitive element, that is, the power supply wiring (Vp) 4 and the wiring 10 are made of Al.
However, the present invention is not limited to this. That is, a base metal such as Al, polycrystalline Si, Ti, and W can be appropriately used as the electrode of the capacitive element.
【００３０】また、バッファ層としてのＳｉＯ2 膜６，
８をゾル−ゲル法で形成するための原料として、テトラ
エトキシシラン｛Ｓｉ（ＯＣ2 Ｈ5 ）4 ｝を用いている
が、本発明はこれのみに限定されるものではない。即
ち、Ｓｉ（ＯＣＨ3 ）4 、Ｓｉ（ＯＣ2 Ｈ5 ）4 、Ｓｉ
（ｉ−ＯＣ3 Ｈ7 ）4 などの種々のＳｉ−アルコキシド
を用いることができる。Further, the SiO 2 film 6 serving as a buffer layer 6,
Although tetraethoxysilane {Si (OC 2 H 5 ) 4 } is used as a raw material for forming 8 by the sol-gel method, the present invention is not limited to this. That is, Si (OCH 3 ) 4 , Si (OC 2 H 5 ) 4 , Si
(I-OC 3 H 7) it is possible to use various Si- alkoxides such as 4.
【００３１】さらに、テトラエトキシシラン｛Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）4 ｝の部分加水分解に用いる水の量は、調整
したテトラエトキシシランの濃度、狙いとする加水分解
速度によって、適宜変更することができる。Further, tetraethoxysilane {Si (O
The amount of water used for the partial hydrolysis of C 2 H 5 ) 4 } can be appropriately changed depending on the adjusted concentration of tetraethoxysilane and the targeted hydrolysis rate.
【００３２】また、強誘電体セラミック膜７としてＰｂ
Ｚｒ1-x Ｔｉx Ｏ3 膜を形成しているが、それ以外にも
ＢａＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 などの強誘電体
セラミック膜をその用途に応じて、適宜形成することが
できる。また、形成方法としては、ゾル−ゲル法以外に
スパッタ法やＣＶＤ法などを用いることができる。As the ferroelectric ceramic film 7, Pb is used.
Although the Zr 1-x Ti x O 3 film is formed, a ferroelectric ceramic film such as BaTiO 3 or (Ba, Sr) TiO 3 can be appropriately formed in addition to the Zr 1-x Ti x O 3 film. . Further, as a forming method, a sputtering method, a CVD method or the like can be used other than the sol-gel method.
【００３３】また、電源配線（Ｖｐ）４の上に形成した
ＳｉＯ2 膜６の熱処理は、強誘電体セラミック膜７の形
成時、または強誘電体セラミック膜７の上のＳｉＯ2 膜
８の形成時に同時に行なってもよい。The heat treatment of the SiO 2 film 6 formed on the power supply wiring (Vp) 4 is performed when the ferroelectric ceramic film 7 is formed or when the SiO 2 film 8 is formed on the ferroelectric ceramic film 7. It may be done at the same time.
【００３４】さらに、上記実施例においては、強誘電体
素子として容量素子を形成する場合について説明した
が、容量素子以外に強誘電体メモリー素子を形成する場
合についても同様の効果が得られる。Further, in the above embodiment, the case where the capacitive element is formed as the ferroelectric element has been described, but the same effect can be obtained when the ferroelectric memory element is formed in addition to the capacitive element.
【００３５】[0035]
【発明の効果】以上の説明で明らかなように、本発明の
半導体集積回路装置は、その内部にＳｉＯ2 膜を介して
Ａｌなどの卑金属電極が形成された強誘電体素子を有す
る。このＳｉＯ2 膜によって、強誘電体セラミック膜と
卑金属電極との界面の接着力が大きく、かつ、強誘電体
セラミック膜と卑金属電極との反応による強誘電体セラ
ミック膜の特性劣化、たとえば容量素子としたときの漏
れ電流の増加を防いだ強誘電体素子が得られる。As is apparent from the above description, the semiconductor integrated circuit device of the present invention has a ferroelectric element in which a base metal electrode such as Al is formed via a SiO 2 film. Due to this SiO 2 film, the adhesive force at the interface between the ferroelectric ceramic film and the base metal electrode is large, and the characteristics of the ferroelectric ceramic film are deteriorated due to the reaction between the ferroelectric ceramic film and the base metal electrode, for example, as a capacitor element. It is possible to obtain a ferroelectric element that prevents an increase in leakage current when the above is done.
【００３６】また、このＳｉＯ2 膜はゾル−ゲル法で形
成されるため、安価に得ることができるとともに、誘電
体膜をゾル−ゲル法で形成しても、電極との密着性が低
下することがない。Further, since this SiO 2 film is formed by the sol-gel method, it can be obtained at low cost, and even if the dielectric film is formed by the sol-gel method, the adhesion to the electrode is lowered. Never.
【００３７】さらに、上記強誘電体素子を容量素子とし
て、半導体集積回路装置内の電源配線に接して形成する
ことにより、外付けあるいは内臓のチップ型コンデンサ
を不要とし、容量素子内蔵による半導体集積回路装置の
容積アップを抑えることができる。Further, by forming the ferroelectric element as a capacitive element in contact with the power source wiring in the semiconductor integrated circuit device, an external or built-in chip type capacitor is unnecessary, and a semiconductor integrated circuit with a built-in capacitive element is provided. It is possible to suppress an increase in the volume of the device.
【図１】本発明の１実施例を示す半導体集積回路装置の
断面図である。FIG. 1 is a sectional view of a semiconductor integrated circuit device showing an embodiment of the present invention.
１ 半導体基板 ２，９ 絶縁膜 ３ 電源配線（Ｖｓ） ４ 電源配線（Ｖｐ） ５ 電源以外の配線 ６，８ ＳｉＯ2 膜 ７ 強誘電体セラミック膜 １０ 配線1 Semiconductor Substrate 2, 9 Insulating Film 3 Power Supply Wiring (Vs) 4 Power Supply Wiring (Vp) 5 Wiring Other than Power Supply 6, 8 SiO 2 Film 7 Ferroelectric Ceramic Film 10 Wiring
Claims (4)
ク膜と該強誘電体セラミック膜にＳｉＯ2 膜を介して形
成された卑金属の電極とからなる強誘電体素子を有する
ことを特徴とする半導体集積回路装置。1. A ferroelectric element comprising a ferroelectric ceramic film and a base metal electrode formed on the ferroelectric ceramic film via a SiO 2 film on a semiconductor integrated circuit. Semiconductor integrated circuit device.
されたものであることを特徴とする請求項１記載の半導
体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the SiO 2 film is formed by a sol-gel method.
徴とする請求項１記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the ferroelectric element is a capacitive element.
源配線に接して形成されていることを特徴とする請求項
３記載の半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein the capacitance element is formed in contact with a power supply wiring in the semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009995A JPH08204132A (en) | 1995-01-25 | 1995-01-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009995A JPH08204132A (en) | 1995-01-25 | 1995-01-25 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204132A true JPH08204132A (en) | 1996-08-09 |
Family
ID=11740883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009995A Pending JPH08204132A (en) | 1995-01-25 | 1995-01-25 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204132A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7234648B2 (en) | 2003-10-31 | 2007-06-26 | The Procter And Gamble Company | Volatile substance-controlling composition |
| KR20120049187A (en) * | 2009-05-18 | 2012-05-16 | 노스롭 그루만 시스템즈 코퍼레이션 | Multiferroic nanoscale thin film materials, method of its facile syntheses and magnetoelectric coupling at room temperature |
-
1995
- 1995-01-25 JP JP1009995A patent/JPH08204132A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7234648B2 (en) | 2003-10-31 | 2007-06-26 | The Procter And Gamble Company | Volatile substance-controlling composition |
| KR20120049187A (en) * | 2009-05-18 | 2012-05-16 | 노스롭 그루만 시스템즈 코퍼레이션 | Multiferroic nanoscale thin film materials, method of its facile syntheses and magnetoelectric coupling at room temperature |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0785579A1 (en) | Dielectric capacitor and process for preparing the same | |
| JPH09260600A (en) | Manufacture of semiconductor memory device | |
| US20040178436A1 (en) | Thin film capacitive element, method for producing same and electronic device | |
| JPH0563205A (en) | Semiconductor device | |
| JPH08264735A (en) | Ferroelectric capacitor | |
| JP2874512B2 (en) | Thin film capacitor and method of manufacturing the same | |
| JPH08204132A (en) | Semiconductor integrated circuit device | |
| JPH0878636A (en) | Manufacture of semiconductor device provided with capacitor | |
| JP3381969B2 (en) | Ferroelectric thin film fabrication method | |
| US6403160B1 (en) | Ferroelectric thin film, production method thereof and coating liquid for making thin film | |
| KR100699397B1 (en) | Improved electrode for thin film capacitor devices | |
| JPH09260516A (en) | Substrate covered with ferroelectric thin film and capacitor structure device using the same | |
| JPH0624222B2 (en) | Method of manufacturing thin film capacitor | |
| JPH10144867A (en) | Thin film capacitor | |
| JP3239852B2 (en) | High dielectric constant capacitor and method of manufacturing the same | |
| JP3654352B2 (en) | Manufacturing method of semiconductor device having capacitor | |
| JPH0737754A (en) | Dielectric thin film element | |
| JP2001102242A (en) | High dielectric thin film capacitor and its manufaturing method | |
| JPH0969589A (en) | Thin-film capacitor built-in type module | |
| CN2414513Y (en) | Ferrosilicon electric sandwich structure for electronic component and device | |
| JP3399079B2 (en) | Dielectric thin film, dielectric thin film element, and method of manufacturing the same | |
| JP2002118236A (en) | Semiconductor device and its manufacturing method | |
| JP2850903B2 (en) | Thin film capacitor and method of manufacturing the same | |
| JP2000068454A (en) | Dielectric thin-film capacitor | |
| JPH0620865A (en) | Thin film capacitor |