JPH08202621A - Cache controller - Google Patents
Cache controllerInfo
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- JPH08202621A JPH08202621A JP7011381A JP1138195A JPH08202621A JP H08202621 A JPH08202621 A JP H08202621A JP 7011381 A JP7011381 A JP 7011381A JP 1138195 A JP1138195 A JP 1138195A JP H08202621 A JPH08202621 A JP H08202621A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はキャッシュ制御装置、特
に１コンパートメント構成のキャッシュメモリを備えた
プロセッサにおけるキャッシュ制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache controller, and more particularly to a cache controller in a processor having a one-compartment cache memory.
【０００２】[0002]
【従来の技術】従来のこの種のキャッシュ制御装置は、
サブルーチン実行時にキャッシュミスヒットした場合、
主記憶からキャッシュへ登録の際に、その登録する命令
と、ＣＡＬＬ動作の移入元命令とがキャッシュエントリ
ーについて競合すると、移入元命令をキャッシュより追
い出してサブルーチン命令をキャッシュに登録するよう
制御している。2. Description of the Related Art A conventional cache control device of this type is
If a cache miss hits when executing a subroutine,
When registering from the main memory to the cache, if the registering instruction and the import source instruction of the CALL operation compete for the cache entry, the import source instruction is ejected from the cache and the subroutine instruction is registered in the cache. .
【０００３】[0003]
【発明が解決しようとする課題】この従来のキャッシュ
制御装置では、サブルーチン実行時にサブルーチン命令
を命令キャッシュに登録することとなるため、サブルー
チン退出の度に移入元命令がキャッシュより追い出され
る事と、サブルーチンが頻繁にアクセスされる性質であ
る事から、メインルーチンにおけるキャッシュヒット率
が低下し、命令実行全体としてもキャッシュヒット率の
低下を引き起こすという問題がある。In this conventional cache control device, since the subroutine instruction is registered in the instruction cache when the subroutine is executed, the transfer source instruction is expelled from the cache each time the subroutine exits, and the subroutine Is frequently accessed, the cache hit rate in the main routine is reduced, and the cache hit rate is also reduced in the entire instruction execution.
【０００４】[0004]
【課題を解決するための手段】本発明の装置は、１コン
パートメント構成のキャッシュメモリを備えたプロセッ
サおけるキャッシュ制御装置において、メインルーチン
におけるキャッシュミスヒット時に主記憶のデータを格
納するメインルーチンキャッシュと、サブルーチンにお
けるキャッシュミスヒット時に前記主記憶のデータを格
納するサブルーチンキャッシュと、キャッシュヒット時
に前記２種のキャッシュのうちの当該キャッシュを選択
する命令セレクタと、該命令セレクタが選択したキャッ
シュから読み出した命令を解読して、サブルーチン移入
及びサブルーチン退出を検出する命令デコーダと、前記
サブルーチン移入及びサブルーチン退出の各信号によ
り、前記メインルーチンとサブルーチンの各実行状態を
識別し、前記キャッシュミスヒット又はキャッシュヒッ
トに応じて、前記命令キャッシュ及びサブルーチンキャ
ッシュ並びに前記命令セレクタに対して、格納，読み出
し及び選択の制御を行うキャッシュ制御部を有すること
を特徴とする。SUMMARY OF THE INVENTION A device of the present invention is a cache control device in a processor having a one-compartment cache memory, and a main routine cache for storing data in a main memory when a cache miss occurs in a main routine. A subroutine cache that stores the data in the main memory at the time of a cache miss hit in a subroutine, an instruction selector that selects the cache of the two types of caches at the time of a cache hit, and an instruction read from the cache selected by the instruction selector The instruction decoder that decodes and detects the subroutine entry and the subroutine exit, and the respective signals of the subroutine entry and the subroutine exit, identify the execution states of the main routine and the subroutine, and Yumisuhitto or in response to a cache hit with respect to the instruction cache and the subroutine cache and the instruction selectors, storage, and having a cache control unit for controlling the reading and selection.
【０００５】［作用］本発明では、サブルーチン実行時
におけるキャッシュミスヒット時に命令キャッシュを使
用せず、サブルーチンキャッシュに主記憶のデータをロ
ードする構成としたため、サブルーチン退出動作（以後
ＲＴＮ動作と記す）時に移入（以後ＣＡＬＬ動作と記
す）元命令の命令キャッシュ登録データを追い出すこと
なく命令を実行する。[Operation] In the present invention, the instruction cache is not used at the time of a cache miss at the time of executing a subroutine, and the data in the main memory is loaded into the subroutine cache. Therefore, at the time of a subroutine exit operation (hereinafter referred to as an RTN operation). An instruction is executed without flushing the instruction cache registration data of the original instruction that is imported (hereinafter referred to as a CALL operation).
【０００６】[0006]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【０００７】図１は本発明の一実施例を示すブロック図
であり、命令の取出を行う命令取出部４と、命令の実行
を行う命令実行部３より成るプロセッサ１が、システム
バス２を介して主記憶１１に接続されている。FIG. 1 is a block diagram showing an embodiment of the present invention. A processor 1 including an instruction fetch unit 4 for fetching an instruction and an instruction execution unit 3 for executing an instruction is connected via a system bus 2. Connected to the main memory 11.
【０００８】本命令取出部４は、タグ部とデータ部より
成り、メインルーチン実行時の命令を登録する命令キャ
ッシュ５と、タグ部とデータ部から成り、サブルーチン
実行時の命令を登録するサブルーチンキャッシュ６と、
命令実行部３に供給する命令を保持する命令レジスタ９
と、命令レジスタ９をデコードしてサブルーチン動作に
移行するＣＡＬＬ命令を検出するとＣＡＬＬ信号線１０
１に、またサブルーチンからメインルーチンに戻るＲＴ
Ｎ命令を検出するとＲＴＮ信号線１０２に、それぞれ
“１”を出力する命令デコーダ１０と、命令レジスタ９
にセットするデータとして命令キャッシュ５出力とサブ
ルーチンキャッシュ６出力のいずれかを選択する命令セ
レクタ８と、キャッシュ制御部７より成る。The instruction fetch unit 4 is composed of a tag unit and a data unit, and has an instruction cache 5 for registering an instruction at the time of executing a main routine, and a subroutine cache for registering an instruction at the time of executing a subroutine by a tag unit and a data unit. 6 and
An instruction register 9 for holding an instruction to be supplied to the instruction execution unit 3.
When a CALL instruction for decoding the instruction register 9 and shifting to the subroutine operation is detected, the CALL signal line 10 is detected.
Return to 1 and return from subroutine to main routine RT
When the N instruction is detected, the instruction decoder 10 that outputs “1” to the RTN signal line 102, and the instruction register 9
An instruction selector 8 for selecting one of the instruction cache 5 output and the subroutine cache 6 output as the data to be set in, and a cache control unit 7.
【０００９】キャッシュ制御部７は、命令デコーダ１０
にてデコードした結果であるＣＡＬＬ信号線１０１及び
ＲＴＮ信号線１０２上の信号により、メインルーチン実
行中であるかサブルーチン実行中であるかどうかを認識
する。そして、書込信号線１０４及び書込信号線１０５
を介して命令セレクタ８がキャッシュ登録時に命令キャ
ッシュ５及びサブルーチンキャッシュ６のいずれに、主
記憶１１からのデータを登録するか選択するかを指示す
る。The cache controller 7 includes an instruction decoder 10
The signal on the CALL signal line 101 and the RTN signal line 102, which is the result of decoding in step S4, is used to recognize whether the main routine is being executed or the subroutine is being executed. Then, the write signal line 104 and the write signal line 105
The instruction selector 8 gives an instruction to select either the instruction cache 5 or the subroutine cache 6 to register the data from the main memory 11 at the time of cache registration.
【００１０】図２はキャッシュ制御部７の具体例を命令
キャッシュ５，サブルーチンキャッシュ６及び命令セレ
クタ８とともに示すブロック図である。FIG. 2 is a block diagram showing a concrete example of the cache control unit 7 together with the instruction cache 5, the subroutine cache 6 and the instruction selector 8.
【００１１】キャッシュ制御部７は、図２に示すよう
に、命令キャッシュ５とサブルーチンキャッシュ６のい
ずれのキャッシュでヒットしたか否かを検出するキャッ
シュヒット検出回路と、命令レジスタ９にセットするデ
ータとして命令キャッシュ出力とサブルーチンキャッシ
ュ出力のいずれかを選択するための切り換え信号を命令
セレクタ８へ送る命令セレクタ制御部１３と、キャッシ
ュミスヒットした際の主記憶１からキャッシュへの登録
として、命令キャッシュ５及びサブルーチン６のいずれ
に書き込むかをタグ書込信号線１０４及びタグ書込信号
線１０５を介して選択するキャッシュ書き込み制御部１
４より成る。As shown in FIG. 2, the cache control unit 7 has a cache hit detection circuit for detecting whether the cache is hit in the instruction cache 5 or the subroutine cache 6, and data to be set in the instruction register 9. An instruction selector control unit 13 which sends a switching signal to the instruction selector 8 for selecting either the instruction cache output or the subroutine cache output, and the instruction cache 5 and the instruction cache 5 as registration from the main memory 1 to the cache when a cache miss occurs. The cache write control unit 1 that selects which of the subroutine 6 is to be written via the tag write signal line 104 and the tag write signal line 105.
It consists of four.
【００１２】キャッシュヒット検出回路１２は、命令実
行部３から導かれているアドレスライン１０３から送ら
れて来るアドレスと、タグ読出信号線１０６及びタグ読
出信号線１０７を介して送られて来るタグを比較してキ
ャッシュヒットを検出する。The cache hit detection circuit 12 detects the address sent from the address line 103 led from the instruction execution unit 3 and the tag sent via the tag read signal line 106 and the tag read signal line 107. Compare and detect cache hits.
【００１３】キャッシュヒットした場合には、命令キャ
ッシュ５とサブルーチンキャッシュ６のいずれでヒット
したかを示す信号を命令セレクタ制御部１３へ送り、ま
たキャッシュミスヒットした場合には、キャッシュミス
ヒット信号線１０８を介してキャッシュ書き込み制御部
１４へキャッシュミスヒットを示す信号を送る。When there is a cache hit, a signal indicating which of the instruction cache 5 and the subroutine cache 6 has been hit is sent to the instruction selector control unit 13, and when there is a cache miss, the cache miss hit signal line 108. A signal indicating a cache mishit is sent to the cache write control unit 14 via.
【００１４】命令セレクタ制御部１３は、キャッシュヒ
ット検出回路１２から送られて来る上述の信号に応答し
て、ヒットしたキャッシュを選択する信号を命令セレク
タ８へ送る。The instruction selector control section 13 sends a signal for selecting the hit cache to the instruction selector 8 in response to the above-mentioned signal sent from the cache hit detection circuit 12.
【００１５】キャッシュ書き込み制御部１４は、キャッ
シュミスヒットした際に、ＲＴＮ命令が発行されてから
ＣＡＬＬ命令が発行されていない状態ならばメインルー
チン実行中と判断し、タグ書込信号線１０４を介し命令
キャッシュ５にタグが登録され、システムバス２を介し
て主記憶１１からデータが書き込まれる。またＣＡＬＬ
命令が発行されてからＲＴＮ命令が発行されていない状
態ならばサブルーチン実行中と判断しタグ書込信号線１
０５を介してサブルーチンキャッシュ６にタグが登録さ
れ、システムバス２を介して主記憶１１からデータが書
き込まれる。When a cache miss occurs, the cache write control unit 14 determines that the main routine is being executed if the CALL instruction has not been issued since the RTN instruction was issued, and the tag write signal line 104 is used. A tag is registered in the instruction cache 5, and data is written from the main memory 11 via the system bus 2. Also CALL
If the RTN instruction is not issued after the instruction is issued, it is determined that the subroutine is being executed, and the tag write signal line 1
The tag is registered in the subroutine cache 6 via 05, and the data is written from the main memory 11 via the system bus 2.
【００１６】次に本実施例の動作、先ずメインルーチン
実行時の動作について説明する。この場合には、命令実
行部３より、アドレスライン１０３を介して次に取り出
す命令のアドレスが送られて来た時、キャッシュ制御部
７ではＲＴＮ命令が発行されてからＣＡＬＬ命令が発行
されていない、又はＣＡＬＬ命令が発行されていない状
態（一度もサブルーチンが起動されていない状態）、す
なわちメインルーチン実行中であることを認識してお
り、命令キャッシュ５及びサブルーチンキャッシュ６の
いずれもキャッシュミスヒットすると、主記憶１１から
キャッシュへの登録として、命令キャッシュ５を使用す
る。Next, the operation of this embodiment, and the operation at the time of executing the main routine will be described. In this case, when the address of the next instruction to be fetched is sent from the instruction execution unit 3 via the address line 103, the cache control unit 7 has not issued the CALL instruction since the RTN instruction was issued. , Or a state in which no CALL instruction has been issued (a state in which a subroutine has never been activated), that is, it is recognized that the main routine is being executed, and if both the instruction cache 5 and the subroutine cache 6 are cache-missed. The instruction cache 5 is used for registration from the main memory 11 to the cache.
【００１７】また、命令キャッシュ５又はサブルーチン
キャッシュ６のいずれかでキャッシュヒットした場合に
は、命令セレクタ８でヒットした方のキャッシュを選択
し、命令レジスタ９にセットする。If a cache hit occurs in either the instruction cache 5 or the subroutine cache 6, the instruction selector 8 selects the hit cache and sets it in the instruction register 9.
【００１８】次にサブルーチン実行時の動作について説
明する。この場合には、命令実行部３より、アドレスラ
イン１０３を介して次に取り出す命令のアドレスが送ら
れた時に、キャッシュ制御部７では、ＣＡＬＬ命令が発
行された後であり、ＲＴＮ命令が未発行である。すなわ
ち、サブルーチン実行中であることを認識しており、命
令キャッシュ５及びサブルーチンキャッシュ６のいずれ
もキャッシュミスヒットした場合には、主記憶１１から
キャッシュへの登録としてサブルーチンキャッシュ６を
使用する。Next, the operation when the subroutine is executed will be described. In this case, when the instruction execution unit 3 sends the address of the next instruction to be fetched via the address line 103, the cache control unit 7 has issued the CALL instruction and has not issued the RTN instruction. Is. That is, it is recognized that the subroutine is being executed, and when both the instruction cache 5 and the subroutine cache 6 cause a cache miss, the subroutine cache 6 is used for registration from the main memory 11 to the cache.
【００１９】尚、命令キャッシュ５又はサブルーチンキ
ャッシュ６のいずれかでヒットした場合は、メインルー
チン実行時と同じ動作となる。When the instruction cache 5 or the subroutine cache 6 is hit, the operation is the same as when the main routine is executed.
【００２０】以上の結果により、サブルーチン実行中は
キャッシュ登録をサブルーチンキャッシュ６のみで行う
ため、命令キャッシュ５の内容は変わらず、その後のＲ
ＴＮ動作以降の移入元命令が確実に命令キャッシュ５に
存在することが保証されることとなる。From the above results, since the cache registration is performed only by the subroutine cache 6 during the execution of the subroutine, the contents of the instruction cache 5 do not change, and the subsequent R
This ensures that the transfer source instruction after the TN operation is surely present in the instruction cache 5.
【００２１】以上の実施例は、サブルーチンが単一の場
合に対するものであるが、サブルーチンが多重構成、即
ち、例えば第１のサブルーチンから第２のサブルーチン
に展開できるようなプログラムの場合に対する実施例も
容易に導ける。The above embodiment is for a single subroutine, but there is also an embodiment for a case where the subroutine has a multiple structure, that is, a program in which the first subroutine can be expanded to the second subroutine. Easy to guide.
【００２２】具体的には、多重度がｎ（ｎ≧２）の場
合、ｎ個のサブルーチンキャッシュを設け、各サブルー
チンキャッシュは、図１におけるサブルーチンキャッシ
ュ６と同様に、キャッシュ制御装置７，命令キャッシュ
５，命令セレクタ８及びシステムバス２と接続され、こ
の実施例におけるこれら各構成要素も図１及び図２に示
した実施例におけるのと同様である。Specifically, when the multiplicity is n (n ≧ 2), n sub-routine caches are provided, and each sub-routine cache is the same as the sub-routine cache 6 in FIG. 5, the instruction selector 8 and the system bus 2 are connected, and these constituent elements in this embodiment are also the same as those in the embodiment shown in FIGS.
【００２３】即ち、第ｎサブルーチン実行時においてキ
ャッシュミスヒットが発生すると、主記憶からのデータ
は第ｎサブルーチンキャッシュに格納され、キャッシュ
ヒット時には、命令セレクタは、メインルーチンキャッ
シュとすべてのサブルーチンキャッシュのうちの当該キ
ャッシュのいずれか一つを選択することになる。That is, when a cache mishit occurs during execution of the nth subroutine, the data from the main memory is stored in the nth subroutine cache, and at the time of a cache hit, the instruction selector selects the main routine cache and all the subroutine caches. One of the caches will be selected.
【００２４】[0024]
【発明の効果】以上説明した様に本発明は、サブルーチ
ン実行時にはサブルーチンキャッシュに主記憶からのデ
ータを登録し、読み出し時には命令キャッシュとサブル
ーチンを選択的に使用する構成としたため、命令キャッ
シュ内データが破壊される事がなくなり、ＲＴＮ動作時
にも命令キャッシュに移入元命令が確実に存在するの
で、キャッシュミスヒット率が向上し、主記憶よりキャ
ッシュに登録する時間の無駄を削減する事が出来、ひい
てはシステム性能の向上が可能となる効果を有する。As described above, according to the present invention, the data from the main memory is registered in the subroutine cache when the subroutine is executed, and the instruction cache and the subroutine are selectively used when the data is read. It will not be destroyed, and the transfer source instruction will surely exist in the instruction cache even during the RTN operation, so the cache mishit rate will be improved and the waste of time to register in the cache from the main memory can be reduced, and eventually It has an effect that the system performance can be improved.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】図１に示した実施例におけるキャッシュ制御部
の詳細図である。FIG. 2 is a detailed diagram of a cache control unit in the embodiment shown in FIG.
１ プロセッサ ２ システムバス ３ 命令実行部 ４ 命令取出部 ５ 命令キャッシュ ６ サブルーチンキャッシュ ７ キャッシュ制御部 ８ 命令セレクタ ９ 命令レジスタ １０ 命令デコーダ １１ 主記憶 １０１ ＣＡＬＬ信号線 １０２ ＲＴＮ信号線 １０３ アドレスライン １０４ タグ書込信号線 １０５ タグ書込信号線 １０６ タグ読出信号線 １０７ タグ読出信号線 １２ キャッシュヒット検出回路 １３ 命令セレクタ制御部 １４ キャッシュ書き込み制御部 １０８ キャッシュミスヒット信号線 1 processor 2 system bus 3 instruction execution unit 4 instruction fetching unit 5 instruction cache 6 subroutine cache 7 cache control unit 8 instruction selector 9 instruction register 10 instruction decoder 11 main memory 101 CALL signal line 102 RTN signal line 103 address line 104 tag writing Signal line 105 Tag write signal line 106 Tag read signal line 107 Tag read signal line 12 Cache hit detection circuit 13 Instruction selector control unit 14 Cache write control unit 108 Cache miss hit signal line
Claims (2)
モリを備えたプロセッサおけるキャッシュ制御装置にお
いて、 メインルーチンにおけるキャッシュミスヒット時に主記
憶のデータを格納するメインルーチンキャッシュと、 サブルーチンにおけるキャッシュミスヒット時に前記主
記憶のデータを格納するサブルーチンキャッシュと、 キャッシュヒット時に前記２種のキャッシュのうちの当
該キャッシュを選択する命令セレクタと、 該命令セレクタが選択したキャッシュから読み出した命
令を解読して、サブルーチン移入及びサブルーチン退出
を検出する命令デコーダと、 前記サブルーチン移入及びサブルーチン退出の各信号に
より、前記メインルーチンとサブルーチンの各実行状態
を識別し、前記キャッシュミスヒット又はキャッシュヒ
ットに応じて、前記命令キャッシュ及びサブルーチンキ
ャッシュ並びに前記命令セレクタに対して、格納，読み
出し及び選択の制御を行うキャッシュ制御部を有するこ
とを特徴とするキャッシュ制御装置。1. A cache control device in a processor having a one-compartment cache memory, comprising: a main routine cache for storing data in a main memory at a cache miss in a main routine; A subroutine cache that stores data, an instruction selector that selects one of the two caches at the time of a cache hit, an instruction that is read from the cache selected by the instruction selector, and a subroutine transfer and a subroutine exit are performed. The execution state of the main routine and that of the subroutine are identified by the instruction decoder for detection and the signals of the subroutine entry and exit, and the cache mishit or cache is detected. Depending on Tsu bets, to the instruction cache and the subroutine cache and the instruction selectors, storage, cache controller, characterized in that it comprises a cache control unit for controlling the reading and selection.
記サブルーチンキャッシュを複数個設け、第ｎ（ｎ≧
２）サブルーチンにおけるキャッシュミスヒット時には
前記主記憶のデータを第ｎサブルーチンキャッシュに格
納し、キャッシュヒット時には前記命令セレクタはすべ
てのキャッシュのうちから当該キャッシュを選択するこ
とを特徴とする請求項１記載のキャッシュ制御装置。2. A plurality of the sub-routine caches are provided corresponding to the multiplicity of the sub-routine, and the n-th (n ≧ n) is provided.
2) The data in the main memory is stored in the nth subroutine cache when a cache miss hit occurs in a subroutine, and the instruction selector selects the cache from all the caches when the cache hit occurs. Cache controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011381A JPH08202621A (en) | 1995-01-27 | 1995-01-27 | Cache controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011381A JPH08202621A (en) | 1995-01-27 | 1995-01-27 | Cache controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202621A true JPH08202621A (en) | 1996-08-09 |
Family
ID=11776443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011381A Pending JPH08202621A (en) | 1995-01-27 | 1995-01-27 | Cache controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202621A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317976B1 (en) * | 1999-12-31 | 2001-12-24 | 대표이사 서승모 | Device for Performing Interrupt Service Routine in the system having cache memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120140A (en) * | 1991-10-29 | 1993-05-18 | Toshiba Corp | Cache memory device |
-
1995
- 1995-01-27 JP JP7011381A patent/JPH08202621A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120140A (en) * | 1991-10-29 | 1993-05-18 | Toshiba Corp | Cache memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317976B1 (en) * | 1999-12-31 | 2001-12-24 | 대표이사 서승모 | Device for Performing Interrupt Service Routine in the system having cache memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |