JPH08191431A - Tbc circuit - Google Patents

Abstract

PURPOSE: To eliminate the fluctuation of a time base of a reproduced video signal with a simple circuit configuration without increasing the cost. CONSTITUTION: When a phase of a memory address control signal WRST in a memory 3 is close to that of a read address control signal RRST, a phase difference signal is generated and a phase detection circuit 8 detects it and controls the memory address control signal WRST to be phase-shifted to a midpoint of a period of the read address control signal RRST. Thus, a phase offset between the memory address control signal WRST and the read address control signal RRST is eliminated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＶＴＲ等再生信号に
ジッタを伴う信号の時間軸変動を除去する、ＴＢＣ回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TBC circuit for removing a fluctuation of a reproduction signal such as a VTR accompanied by jitter on the time axis.

【０００２】[0002]

【従来の技術】従来のＴＢＣ回路システムの代表的な例
を示した、図７を用いて説明する。記録媒体７１に記録
された信号を、回転装置７２に内蔵されたビデオヘッ
ド、オーディオヘッド、ピックアップ等の読み出し装置
で読みだす。読みだされた記録信号を信号処理回路７３
で信号処理を行い、再生信号とする。再生信号には映像
信号や音声信号やデータ等がある。映像信号であれば輝
度信号や色信号である。また、色差信号等の場合もあ
る。これら再生信号は読み出し装置の乗った回転装置７
１の回転ムラ等により、時間軸変動（以下、ジッタ）を
含んでいるのが一般的である。ジッタを含んだ再生信号
をＴＶに入力して表示した際は、画面揺れが生じ再生画
像が不安定になる。また、音声信号の場合もワウ・フラ
ッタ悪く聞き苦しい音声再生となる。データの場合は、
再生信号から作成する基準クロックが不安定で以下の信
号処理に問題を引き起こす場合も生ずる。これら不具合
を改善するため、時間軸の変動を除去する装置として図
７に示すＴＢＣ（時間軸変動補正）回路がある。2. Description of the Related Art A typical example of a conventional TBC circuit system will be described with reference to FIG. The signal recorded on the recording medium 71 is read out by a read-out device such as a video head, an audio head, and a pickup built in the rotating device 72. The read recording signal is processed by the signal processing circuit 73.
The signal processing is performed in order to obtain a reproduced signal. The reproduction signal includes a video signal, an audio signal and data. If it is a video signal, it is a luminance signal or a color signal. It may also be a color difference signal or the like. These reproduction signals are sent to the rotating device 7 equipped with a reading device.
It is common that time axis fluctuation (hereinafter referred to as jitter) is included due to rotation irregularity 1 and the like. When a reproduction signal containing jitter is input to a TV and displayed, a screen shake occurs and the reproduced image becomes unstable. Also, in the case of an audio signal, the wow and flutter is bad and the sound is difficult to hear. For data,
The reference clock generated from the reproduced signal may be unstable, causing problems in the following signal processing. In order to improve these problems, there is a TBC (time axis fluctuation correction) circuit shown in FIG. 7 as a device for removing fluctuations in the time axis.

【０００３】図７はメモリを用いたＴＢＣ回路の例であ
る。ＴＢＣ用メモリとしては、色々な形式のメモリを使
用することが可能であるが、ここでは以下の説明を簡単
にするためＦＩＦＯメモリを用いた回路の説明を行うこ
とにする。メモリ７４はＦＩＦＯメモリとする。入力再
生信号をデジタル信号として、信号処理回路７３からメ
モリ７４へ入力する。記録媒体７１に記録されている信
号が、アナログ信号である場合はアナログ・デジタル信
号変換を事前に行っておく。ＣＤのようにデジタルデー
タが記録されている場合は、アナログ・デジタル信号変
換は不要である。FIG. 7 shows an example of a TBC circuit using a memory. Although various types of memories can be used as the TBC memory, a circuit using a FIFO memory will be described here to simplify the following description. The memory 74 is a FIFO memory. The input reproduction signal is input as a digital signal from the signal processing circuit 73 to the memory 74. When the signal recorded on the recording medium 71 is an analog signal, analog / digital signal conversion is performed in advance. When digital data is recorded like a CD, analog-digital signal conversion is unnecessary.

【０００４】ジッタ除去には、メモリ書き込み時、再生
信号中の時間軸基準信号を元に書き込み制御信号を作成
する。図７では映像信号の場合を想定し、映像信号中の
同期信号を同期分離回路７５で分離・波形整形し、書き
込み制御回路７６でメモリ書き込みに必要な、書き込み
クロックＷＣＫとメモリアドレス制御信号ＷＲＳＴを作
成する。一般に書き込み制御回路７６はＰＬＬ回路で構
成されている。メモリアドレス制御信号ＷＲＳＴはＦＩ
ＦＯメモリ７４に内蔵されている書き込みアドレスカウ
ンタ（図示せず）を初期化する制御信号である。一方、
読み出しは精度の高い周波数を発生する、水晶発振子７
７の基準信号に基づき、読み出し制御回路７８でメモリ
読み出しに必要な信号、読み出しクロックＲＣＫや読み
出しアドレス制御信号ＲＲＳＴを作成する。また同装置
において、基準信号７９を発生する。この基準信号７９
をサーボ回路８０に入力して、回転装置の回転周波数お
よび、位相基準として用いる。To remove the jitter, a write control signal is created on the basis of the time base reference signal in the reproduction signal when writing to the memory. In FIG. 7, assuming the case of a video signal, the sync signal in the video signal is separated and waveform-shaped by the sync separation circuit 75, and the write clock WCK and the memory address control signal WRST necessary for memory writing are written by the write control circuit 76. create. Generally, the write control circuit 76 is composed of a PLL circuit. The memory address control signal WRST is FI
This is a control signal for initializing a write address counter (not shown) built in the FO memory 74. on the other hand,
Crystal oscillator 7 that generates highly accurate frequency for reading
Based on the reference signal of No. 7, the read control circuit 78 creates a signal required for memory reading, the read clock RCK, and the read address control signal RRST. Further, in the same device, a reference signal 79 is generated. This reference signal 79
Is input to the servo circuit 80 and used as the rotation frequency and phase reference of the rotating device.

【０００５】図７の場合は、メモリ長の大きいメモリを
使用するのが良い。メモリ長が短いと下記に示す不具合
が生ずる場合がある。In the case of FIG. 7, it is preferable to use a memory having a large memory length. If the memory length is short, the following problems may occur.

【０００６】図８に図７のシステムにおいて、メモリ長
が短い場合の不具合について説明する。図８（ａ）はメ
モリ長が長い場合で問題が起こらない時である。メモリ
アドレス制御信号ＷＲＳＴと読み出しアドレス制御信号
ＲＲＳＴ信号を表記すると、ジッタを含んだ再生信号中
の基準信号から位相同期させて作成したメモリアドレス
制御信号ＷＲＳＴもジッタを含む。ジッタを含んだメモ
リアドレス制御信号ＷＲＳＴは（ａ）の斜線でしめした
信号である。一方、回転装置の位相はサーボ回路におい
てサーボ基準信号位相かある範囲の位相オフセットを持
つ。これが再生信号の位相オフセットとなるため、再生
映像信号の位相バラツキ範囲は実線で示した範囲とな
る。メモリ長の長い場合では、（ａ）に示したように読
み出しアドレス制御信号ＲＲＳＴの期間中に、前記ジッ
タと位相オフセットを共に含んだメモリアドレス制御信
号ＷＲＳＴが１つ入ることができるためメモリは正常に
動作する。In the system of FIG. 7, FIG. 8 illustrates a problem when the memory length is short. FIG. 8A shows the case where the problem is not caused when the memory length is long. When the memory address control signal WRST and the read address control signal RRST signal are written, the memory address control signal WRST created by synchronizing the phase with the reference signal in the reproduction signal containing jitter also contains jitter. The memory address control signal WRST including jitter is a signal indicated by the hatched line in (a). On the other hand, the phase of the rotating device has a phase offset of a certain range or a servo reference signal phase in the servo circuit. Since this is the phase offset of the reproduced signal, the phase variation range of the reproduced video signal is the range shown by the solid line. When the memory length is long, one memory address control signal WRST including both the jitter and the phase offset can be input during the period of the read address control signal RRST as shown in (a), so that the memory is normal. To work.

【０００７】また、図８（ｂ）においては、メモリ長が
短い場合であり、前記ジッタと位相オフセットを含んだ
メモリアドレス制御信号ＷＲＳＴは、短い読み出しアド
レス制御信号ＲＲＳＴ期間中に入る場合と入らない場
合、また複数個入る場合がある。メモリ動作としては読
み出しアドレス制御信号ＲＲＳＴ期間中にメモリアドレ
ス制御信号ＷＲＳＴが１つ入る場合以外は、メモリの追
い越しという不具合が生ずることになる。この場合再生
画像をＴＶ上で見ると、同期乱れが生ずる。例えば、垂
直方向に画像がガタつく、いわゆるＶガタとなる。家庭
用ＶＴＲの場合、例えばＶＨＳ規格ではこの位相オフセ
ットはサーボ規格でＶ−ＳＹＮＣ前縁位置の規定となっ
ており、５〜８Ｈ（Ｈ：一水平同期期間）の幅を持った
規格となっている。従って、ＴＢＣ回路に使用するメモ
リとしては位相オフセット３Ｈ（５〜８Ｈ）にジッタ変
動幅を加えたメモリ長が必要となる。なお、上記の説明
においては、書き込みクロックＷＣＫ、読み出しクロッ
クＲＣＫに説明は省いた。Further, in FIG. 8B, the memory length is short, and the memory address control signal WRST including the jitter and the phase offset does or does not enter during the short read address control signal RRST period. In some cases, there may be more than one. As a memory operation, a memory overtaking problem occurs unless one memory address control signal WRST enters during the read address control signal RRST period. In this case, when the reproduced image is viewed on the TV, synchronization disorder occurs. For example, there is so-called V rattling, which is an image rattling in the vertical direction. In the case of a home-use VTR, for example, in the VHS standard, this phase offset is a standard of the V-SYNC leading edge position in the servo standard, and has a width of 5 to 8H (H: one horizontal synchronization period). There is. Therefore, the memory used for the TBC circuit requires a memory length obtained by adding the jitter variation width to the phase offset 3H (5 to 8H). In the above description, the description of the write clock WCK and the read clock RCK is omitted.

【０００８】ＴＢＣ用メモリとしては一般的に、例えば
映像信号であれば、フィールドメモリやフレームメモリ
等の大きいメモリを使用する。この場合、前記メモリ追
い越しの不具合はない。ところが、大きいメモリは一般
的に価格が高く、民生用機器においては商品価格を引き
上げる大きな要因となっている。As the TBC memory, a large memory such as a field memory or a frame memory is generally used for a video signal, for example. In this case, there is no problem of memory overtaking. However, large memories are generally expensive, which is a major factor in raising the product price in consumer devices.

【０００９】次に、レーザーディスクの場合を図９を用
いて説明する。レーザディスクの場合、ピックアップか
ら再生された信号中の水平同期信号を基準信号として用
いる。記録媒体９１はレーザディスクである。この記録
信号をピックアップ９２で再生し映像信号処理を行って
映像信号復元する（図示せず）。再生映像信号中の水平
同期信号に位相同期した信号をＰＬＬ回路９３で得る。
得られた信号を分周器９４でＮ分周してメモリアドレス
制御信号ＷＲＳＴを作成する。一方、基準信号発生器９
５から読み出し制御回路９６で読み出しアドレス制御信
号ＲＲＳＴを作成する。メモリアドレス制御信号ＷＲＳ
Ｔと読み出しアドレス制御信号ＲＲＳＴでメモリを制御
する一方、両者を用いて位相比較を比較器９７で行い、
位相比較結果をループフィルタ９８を介して加算回路９
９へ出力する。これがＡＰＣ回路の検出部となる。Next, the case of a laser disk will be described with reference to FIG. In the case of a laser disc, the horizontal synchronizing signal in the signal reproduced from the pickup is used as a reference signal. The recording medium 91 is a laser disk. This recording signal is reproduced by the pickup 92 and video signal processing is performed to restore the video signal (not shown). A signal that is phase-synchronized with the horizontal synchronizing signal in the reproduced video signal is obtained by the PLL circuit 93.
The obtained signal is divided by N by the frequency divider 94 to create the memory address control signal WRST. On the other hand, the reference signal generator 9
The read address control signal RRST is generated from 5 by the read control circuit 96. Memory address control signal WRS
The memory is controlled by T and the read address control signal RRST, while the phase comparison is performed by the comparator 97 using both of them.
The phase comparison result is added via the loop filter 98 to the adder circuit 9
Output to 9. This serves as the detector of the APC circuit.

【００１０】また、ＡＦＣはＰＬＬ回路９３出力信号
を、分周回路１００でＭ分周してＡＦＣ検波回路１０１
にて読み出し制御回路９６出力のＡＦＣ基準信号と比較
してＡＦＣ誤差信号を得る。得られたＡＦＣ誤差信号を
ループフィルタ１０２を介して、前述の加算回路９９で
ＡＰＣ誤差信号と加算してモータドライブ回路１０３の
モータ駆動電圧を制御してスピンドルモータ１０４の回
転数と回転位相を制御する。これによって、ＡＰＣ、Ａ
ＦＣ制御系が完結する。このように、ＴＢＣ回路のメモ
リ制御信号を用いてＡＰＣ検波を行うのがレーザーディ
スクＴＢＣシステムの例である。この場合、前記メモリ
追い越しの一つの解決例である。つまり、メモリ制御信
号をそのままスピンドル・モータのＡＰＣ制御に使用す
る方法である。In the AFC, the output signal of the PLL circuit 93 is frequency-divided into M by the frequency dividing circuit 100, and the AFC detecting circuit 101.
At, an AFC error signal is obtained by comparison with the AFC reference signal output from the read control circuit 96. The obtained AFC error signal is added to the APC error signal by the adder circuit 99 through the loop filter 102 to control the motor drive voltage of the motor drive circuit 103 to control the rotation speed and rotation phase of the spindle motor 104. To do. By this, APC, A
FC control system is completed. As described above, an example of the laser disk TBC system is to perform APC detection using the memory control signal of the TBC circuit. This case is one solution to the memory overtaking. That is, this is a method in which the memory control signal is used as it is for APC control of the spindle motor.

【００１１】これをＶＨＳ等家庭用ＶＴＲにそのまま使
用することは次の理由から不可能である。つまり、レー
ザーディスクはモータ制御を水平同期間隔でサンプリン
グで行えるが、ＶＴＲの場合はモータ制御は垂直同期間
隔のサンプリングであるからである。It is impossible to use this as it is for a home VTR such as VHS for the following reason. That is, the laser disk can perform motor control by sampling at horizontal synchronization intervals, but in the case of the VTR, motor control is sampling at vertical synchronization intervals.

【００１２】[0012]

【発明が解決しようとする課題】上記したように、従来
のＴＢＣ回路における回転装置回転位相制御は、３Ｈ程
度とかなり長い期間行っている。従って、ＴＢＣメモリ
としてはフィールドメモリ以上のメモリを使用するシス
テムが一般的である。ところが、メモリ長の大きいもの
は価格が高く、民生用機器においては商品価格をアップ
させる要因となって問題であった。また、ＶＨＳ等家庭
用ＶＴＲの再生信号位相は、サーボ基準信号に対し上述
のように３Ｈ以上のマージンが必要であり、メモリ長が
数Ｈの短いメモリではメモリ追い越しという問題が発生
することが多かった。As described above, the rotation phase control of the rotating device in the conventional TBC circuit is performed for a considerably long period of about 3H. Therefore, as a TBC memory, a system using a memory larger than a field memory is generally used. However, the one with a large memory length has a high price, and it has been a problem in consumer products as a factor of increasing the product price. Further, the playback signal phase of a home VTR such as VHS requires a margin of 3H or more with respect to the servo reference signal as described above, and in a memory having a short memory length of several H, a problem of memory overtaking often occurs. It was

【００１３】この発明は、コストを上げることなく簡単
な回路構成で再生映像信号の時間軸変動を除去する装置
を提供することを目的とする。It is an object of the present invention to provide a device for removing a time base fluctuation of a reproduced video signal with a simple circuit structure without increasing the cost.

【００１４】[0014]

【課題を解決するための手段】上記した課題を解決する
ためにこの発明では、ＴＢＣ用メモリの書き込み・読み
出し制御信号の位相差を検出する手段と、その検出結果
を記録媒体に記録されている信号を読み出す装置が組み
込まれている回転系の回転位相を制御する手段と、回転
系位相制御手段に前記書き込み・読み出し制御信号の位
相差を入力する手段と、で回転位相を制御し、ＴＢＣメ
モリの書き込み・読み出し位相をメモリ追い越しを生じ
させないように制御する。In order to solve the above-mentioned problems, according to the present invention, means for detecting the phase difference between the write / read control signals of the TBC memory and the detection results are recorded in a recording medium. The TBC memory controls the rotational phase by means for controlling the rotational phase of a rotary system incorporating a device for reading out a signal and means for inputting the phase difference between the write / read control signals to the rotary system phase control means. The write / read phase of is controlled so as not to overtake the memory.

【００１５】[0015]

【作用】上記した手段により、ＴＢＣ用メモリの書き込
み・読み出し制御信号の位相差で、回転系の位相を制御
することで、書き込み制御信号の位相を制御が可能とな
り、固定位相の読み出し制御信号位相と前記書き込み制
御信号位相が一致することがなくなり、メモリの追い越
しをなくし、ＴＢＣ回路の出力画像の同期乱れをなくす
ことが可能となる。実際には、回転装置の制御回路基準
信号位相を前記書き込み・読み出し制御信号位相差で規
定微少量ずつ可変することで回転装置位相を間接的に制
御する方法である。また、回転装置制御回路のＡＰＣ誤
差信号に前記書き込み・読み出し制御信号位相差を規定
微少量ずつ加えあわせることで同様の効果を得ることが
可能となる。By the above means, the phase of the write control signal can be controlled by controlling the phase of the rotary system by the phase difference of the write / read control signal of the TBC memory, and the read control signal phase of the fixed phase can be controlled. And the phase of the write control signal do not coincide with each other, overtaking of the memory can be eliminated, and disturbance of synchronization of the output image of the TBC circuit can be eliminated. Actually, it is a method of indirectly controlling the phase of the rotating device by varying the control circuit reference signal phase of the rotating device by the specified minute amount by the write / read control signal phase difference. Further, it is possible to obtain the same effect by adding the write / read control signal phase difference to the APC error signal of the rotating device control circuit by a specified minute amount.

【００１６】[0016]

【実施例】以下、この発明の実施例について図面を参照
して詳細に説明する。図１はこの発明の一実施例を説明
するためのシステム図である。図１はＶＴＲに適用した
例を示したものである。記録媒体であるテープ（図示せ
ず）に記録された信号は、シリンダ１に搭載されたヘッ
ドにより再生する。再生された信号を信号処理回路２で
信号処理し、デジタル信号に変換した後、ｎ個のメモリ
３に書き込む。書き込むときには再生信号中の基準信号
を分離回路４で分離し、書き込み制御回路５でメモリ３
に書き込みに必要な様々な制御信号を得る。再生信号中
の基準信号としては、映像信号の場合を例にとると、一
般的には水平同期信号が用いられる。また、書き込み制
御回路５で作成する信号としては、ＦＩＦＯメモリを想
定して、書き込みクロックＷＣＫとメモリアドレス制御
信号ＷＲＳＴ等がある。これら書き込みクロックＷＣ
Ｋ、メモリアドレス制御信号ＷＲＳＴはｎ個のメモリ３
を共通に駆動・制御する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a system diagram for explaining an embodiment of the present invention. FIG. 1 shows an example applied to a VTR. A signal recorded on a tape (not shown) which is a recording medium is reproduced by a head mounted on the cylinder 1. The reproduced signal is processed by the signal processing circuit 2 to be converted into a digital signal, which is then written in the n memories 3. When writing, the reference signal in the reproduction signal is separated by the separation circuit 4, and the write control circuit 5 separates the memory 3
Get various control signals needed to write to. A horizontal synchronizing signal is generally used as the reference signal in the reproduction signal, taking the case of a video signal as an example. Further, as signals generated by the write control circuit 5, assuming a FIFO memory, there are a write clock WCK, a memory address control signal WRST, and the like. These write clocks WC
K, memory address control signal WRST is n memory 3
Are commonly driven and controlled.

【００１７】一方、メモリ３からの読み出しは、基準信
号発生器６の作成する安定した周波数の信号を読み出し
制御回路７にてメモリ３の読み出しに必要な信号を作成
する。必要な信号は、読み出しクロックＲＣＫ、読み出
しアドレス制御信号ＲＲＳＴである。On the other hand, when reading from the memory 3, a signal with a stable frequency generated by the reference signal generator 6 is generated by the read control circuit 7 to be a signal necessary for reading the memory 3. The necessary signals are the read clock RCK and the read address control signal RRST.

【００１８】次にメモリアドレス制御信号ＷＲＳＴ信号
と読み出しアドレス制御信号ＲＲＳＴ信号との位相オフ
セットを制御するため、まず、メモリアドレス制御信号
ＷＲＳＴと読み出しアドレス制御信号ＲＲＳＴを用いて
位相検出回路８で位相差を検出する。検出された位相差
を、基準値９（通常は零）と比較する比較器１０の出力
の極性によって、既定微小レベル信号を微小値生成回路
１１で作成する。微小値生成回路１１の出力をループフ
ィルタ１２を介して、移相器１３の制御信号とする。Next, in order to control the phase offset between the memory address control signal WRST signal and the read address control signal RRST signal, first, the phase difference is detected by the phase detection circuit 8 using the memory address control signal WRST and the read address control signal RRST. To detect. The minute value generation circuit 11 creates a predetermined minute level signal according to the polarity of the output of the comparator 10 that compares the detected phase difference with the reference value 9 (usually zero). The output of the minute value generation circuit 11 is used as a control signal of the phase shifter 13 via the loop filter 12.

【００１９】以下に説明する、サーボ回路１４には、シ
リンダ回転周波数と位相基準のための基準信号が必要で
あるが、この基準信号は読み出し制御回路７から得る。
ＶＴＲの場合は、この基準信号の周波数は垂直同期周波
数である。つまり、Ｖ同期をかけることになる。前記基
準信号を移相器１３に入力し、ループフィルタ１２の出
力で移相制御をかける。誤差信号により移相された新た
な基準信号により、サーボ回路１４のＡＰＣ回路基準と
する。この新たな基準信号とＰＧ信号１５とを位相比較
器１６で比較し、比較結果を後述の速度比較結果と加算
器１７で加算してモータドライブ回路１８を制御してモ
ータドライブ電圧を変えて回転位相を制御する。一方、
ＡＦＣ系としてＦＧ信号１９と新たな基準信号を速度比
較器２０で比較し、比較結果を前述の加算回路１７で加
算してモータ回転周波数を制御する。The servo circuit 14, which will be described below, requires a reference signal for cylinder rotation frequency and phase reference. This reference signal is obtained from the read control circuit 7.
In the case of a VTR, the frequency of this reference signal is the vertical sync frequency. That is, V synchronization is applied. The reference signal is input to the phase shifter 13, and the output of the loop filter 12 controls the phase shift. A new reference signal phase-shifted by the error signal is used as the APC circuit reference of the servo circuit 14. The new reference signal and the PG signal 15 are compared by the phase comparator 16, and the comparison result is added by the speed comparison result and the adder 17, which will be described later, and the motor drive circuit 18 is controlled to change the motor drive voltage for rotation. Control the phase. on the other hand,
As the AFC system, the FG signal 19 and the new reference signal are compared by the speed comparator 20, and the comparison result is added by the adding circuit 17 to control the motor rotation frequency.

【００２０】このように回路を構成した場合、メモリア
ドレス制御信号ＷＲＳＴが読み出しアドレス制御信号Ｒ
ＲＳＴに近づいてくると位相差信号が発生し、メモリア
ドレス制御信号ＷＲＳＴを読み出しアドレス制御信号Ｒ
ＲＳＴ期間の中間点に移相するように制御がかかる。従
って、メモリアドレス制御信号ＷＲＳＴと読み出しアド
レス制御信号ＲＲＳＴの位相オフセットを除去すること
が可能となる。また制御特性としては、図２に示すよう
にＡ期間では出力を零とすることで不感帯を作る。ま
た、期間Ｂは正の微小値を期間Ｃは負の微小値を出力す
る。When the circuit is configured as described above, the memory address control signal WRST is the read address control signal R
When approaching RST, a phase difference signal is generated and the memory address control signal WRST is read out and the address control signal R is read.
Control is performed so that the phase is shifted to the midpoint of the RST period. Therefore, it is possible to remove the phase offset between the memory address control signal WRST and the read address control signal RRST. As a control characteristic, a dead zone is created by setting the output to zero in the period A as shown in FIG. Further, the period B outputs a positive minute value, and the period C outputs a negative minute value.

【００２１】このように微小値を持ってループ制御を行
うのは、移相器の位相変動値が大きいとサーボ回路に対
する外乱となり、サーボループが正常動作をしなくなく
なるためである。微小量であれば、制御時間はかかるが
サーボループを大きく乱すことなく目的動作を達成する
ことが可能となる。また、追加したループのサンプリン
グ周波数は、サーボループのサンプリング周波数に比し
て十分低い方が良いため、数十分の１程度のサンプリン
グ周波数とすることが望ましい。実際に垂直同期周波数
の１／６４で動作させて問題のないことを確認してい
る。また、図２は位相検出回路８、比較器１０、微小値
生成回路１１で構成する回路特性のことである。The reason why the loop control is performed with such a small value is that a large phase fluctuation value of the phase shifter causes a disturbance to the servo circuit and the servo loop does not operate normally. If it is a minute amount, it takes a control time, but the target operation can be achieved without significantly disturbing the servo loop. Further, the sampling frequency of the added loop is preferably sufficiently lower than the sampling frequency of the servo loop, so that it is desirable to set the sampling frequency to about several tens of minutes. It has been confirmed that there is no problem by actually operating at 1/64 of the vertical synchronizing frequency. Further, FIG. 2 shows the circuit characteristics formed by the phase detection circuit 8, the comparator 10, and the minute value generation circuit 11.

【００２２】図３はこの発明の他の実施例を説明するた
めのシステム図である。なお、図１の同一の構成部分に
は同一の符号を付し、ここでは異なる部分について説明
する。この実施例は、サーボ回路１４内の位相比較回路
１６出力に、ループフィルタ１２出力を加算器２１で加
算することである。このように、読み出し制御回路７出
力の位相を制御するのではなく、サーボ回路内のＡＰＣ
ループに制御要素としてこの発明の制御系を追加するも
のである。この実施例でも、図１の実施例と同じ結果が
得られる。FIG. 3 is a system diagram for explaining another embodiment of the present invention. The same components in FIG. 1 are designated by the same reference numerals, and different portions will be described here. In this embodiment, the output of the loop filter 12 is added to the output of the phase comparison circuit 16 in the servo circuit 14 by the adder 21. Thus, the phase of the output of the read control circuit 7 is not controlled, but the APC in the servo circuit is controlled.
The control system of the present invention is added to the loop as a control element. In this embodiment, the same result as the embodiment of FIG. 1 is obtained.

【００２３】図４は、この発明の第２の他の実施例を説
明するためのシステム図である。ここでも図３の実施例
と同一部分には同一の符号を付し、異なる部分について
説明する。この実施例は、サーボ回路１４内の位相比較
回路１６出力と速度比較回路２０出力とを加算した結果
の加算回路１７出力に，前述のループフィルタ出力１２
を加算回路２２で加算することである。FIG. 4 is a system diagram for explaining a second other embodiment of the present invention. Here also, the same parts as those in the embodiment of FIG. 3 are denoted by the same reference numerals, and different parts will be described. In this embodiment, the output of the phase comparison circuit 16 in the servo circuit 14 and the output of the speed comparison circuit 20 are added to the output of the addition circuit 17, and the loop filter output 12
Is added by the adder circuit 22.

【００２４】この実施例の場合も、図３の実施例と同じ
ように図１の実施例と同じ目的とした動作結果を得るこ
とが可能である。また、図２用いて説明したこの発明の
特徴部は図３、図４の回路構成においても使用できるこ
とは言うまでもない。つまり、Ａ期間では出力を零とす
ることで不感帯を作り、期間Ｂは正の微小値を、期間Ｃ
は負の微小値を出力する。Also in the case of this embodiment, it is possible to obtain the operation result for the same purpose as the embodiment of FIG. 1 as in the embodiment of FIG. Further, it goes without saying that the characteristic portion of the present invention described with reference to FIG. 2 can be used in the circuit configurations of FIGS. That is, the dead zone is created by setting the output to zero in the period A, and a positive minute value is set in the period B while the dead band is set in the period C.
Outputs a small negative value.

【００２５】次に、複数メモリに書き込み・読み出す信
号について述べる。図１，図３，図４の実施例において
共通に言えるが、複数種類の信号は、 信号１ … 映像信号の輝度信号 信号２ … 映像信号の色差信号（例えばＲ−Ｙ信号） 信号３ … 映像信号の色差信号（例えばＢ−Ｙ信号） 信号４ … 音声信号ＬＣＨ 信号５ … 音声信号ＲＣＨ 信号６ … デジタルデータ 等である。このように同一時間に再生され、基準時間軸
の共通な信号であれば、この発明では、複数のメモリを
同一メモリ制御信号を使用して良い。また、この発明の
１つとして、書き込み制御信号を作成する再生信号に含
まれる再生基準信号を前記複数の信号のうち少なくとも
１つの信号から分離して使用する。前記複数信号例の場
合、再生基準信号を信号１の輝度信号から水平同期信号
を分離し使用する。分離回路は、図１，図３，図４の分
離回路４である。Next, signals for writing / reading to / from a plurality of memories will be described. Although it can be commonly said in the embodiments of FIGS. 1, 3 and 4, the plurality of kinds of signals are: signal 1 ... Luminance signal of video signal Signal 2 ... Color difference signal of video signal (eg RY signal) Signal 3 ... Video Color difference signal of signal (for example, BY signal) Signal 4 ... Audio signal LCH signal 5 ... Audio signal RCH signal 6 ... Digital data and the like. In the present invention, the same memory control signal may be used for a plurality of memories as long as the signals are reproduced at the same time and have a common reference time axis. Further, as one of the present invention, the reproduction reference signal included in the reproduction signal for creating the write control signal is separated from at least one of the plurality of signals and used. In the case of the multiple signal example, the reproduction reference signal is used by separating the horizontal synchronizing signal from the luminance signal of the signal 1. The separation circuit is the separation circuit 4 shown in FIGS. 1, 3, and 4.

【００２６】このようにすれば、複数個の信号に対応し
て分離回路４、書き込み制御回路５、水晶発信子６、読
み出し回路７、位相検出回路８、比較器１０、微小信号
生成回路１１、ループフィルタ１２、移相器１３、ま
た、加算回路２１、加算回路２２を複数個もつ必要がな
くなる。In this way, the separation circuit 4, the write control circuit 5, the crystal oscillator 6, the readout circuit 7, the phase detection circuit 8, the comparator 10, the minute signal generation circuit 11, corresponding to a plurality of signals, It is not necessary to have a plurality of loop filters 12, phase shifters 13, and adder circuits 21 and 22.

【００２７】また、この発明の各実施例において使用の
ループフィルタの具体例について図５を用いて説明す
る。図５で入力端子５１に入力される信号は、図１，
３，４の微小値生成回路１１の出力である。つまり、書
き込み制御信号と読み出し制御信号の位相差を元に作ら
れた信号である。この信号を加算回路５２とラッチ５３
で構成する積分回路に入力する。この積分回路はこの発
明のループフィルタとして動作する。加算回路５２は入
力端子５１に入力される信号とラッチ５３の出力を加算
する。この際、ラッチ出力に一定の既定値の重みをかけ
てもよい。加算回路５２の入出力ビット数は、物理的に
有限で有るため出力を飽和処理する必要があるが、ここ
ではダイナミックレンジを十分大きくするよう大きいビ
ット数を持たせる必要がある。A specific example of the loop filter used in each embodiment of the present invention will be described with reference to FIG. The signal input to the input terminal 51 in FIG.
These are the outputs of the small value generation circuits 11 of 3, 4. That is, it is a signal created based on the phase difference between the write control signal and the read control signal. This signal is added to the adder circuit 52 and the latch 53.
Input to the integration circuit composed of. This integrator circuit operates as the loop filter of the present invention. The adder circuit 52 adds the signal input to the input terminal 51 and the output of the latch 53. At this time, a fixed predetermined weight may be applied to the latch output. Since the number of input / output bits of the adder circuit 52 is physically finite, it is necessary to saturate the output, but here it is necessary to have a large number of bits so as to sufficiently increase the dynamic range.

【００２８】しかし、それでもモード移行時等、回転装
置の回転周波数が既定値に至っていない場合は、ダイナ
ミックレンジが不足である。従って、加算回路５２の出
力からオーバーフロー検出回路５４でダイナミックレン
ジを越える場合を検出する。この検出結果から、ラッチ
５３をクリアしてラッチ内情報を零にする。以上の動作
を行うことで、特殊な場合の回路誤動作を防ぐことが可
能となる。However, if the rotation frequency of the rotating device does not reach the predetermined value, such as when the mode is changed, the dynamic range is insufficient. Therefore, the overflow detection circuit 54 detects from the output of the addition circuit 52 that the dynamic range is exceeded. Based on this detection result, the latch 53 is cleared to zero the in-latch information. By performing the above operation, it is possible to prevent a circuit malfunction in a special case.

【００２９】また、ＶＴＲではスチル・スロー・キュー
・レビュー等の特殊再生がある。この場合、サーボ回路
の基準信号は垂直同期周波数より幾分周波数をずらして
再生水平同期周波数を既定値にする、いわゆるｆＨ補正
をかける。これは、特殊再生時には、再生信号の１垂直
同期期間に含まれる水平同期信号個数が標準値からずれ
るために行う処理である。この対応には、上述のように
サーボ基準信号周波数を既定値から幾分変位させて出力
する。この発明でもこの方法が採用でき、従来サーボ回
路をなんら変更することがなくシステムを構成できる。In the VTR, there are special reproductions such as still, slow, cue and review. In this case, the reference signal of the servo circuit is subjected to so-called fH correction in which the reproduction horizontal synchronizing frequency is set to a predetermined value by shifting the frequency from the vertical synchronizing frequency to some extent. This is a process performed because the number of horizontal synchronizing signals included in one vertical synchronizing period of the reproduced signal deviates from the standard value during special reproduction. In response to this, the servo reference signal frequency is slightly displaced from the default value as described above, and then output. This method can also be adopted in the present invention, and the system can be configured without changing the conventional servo circuit.

【００３０】この場合の読み出し制御回路の構成例を図
６に示す。図６で発振器６１は水晶発振子６２で安定な
周波数信号を発振させる。この発振周波数を分周回路６
３で分周する際に、分周比Ｎを分周比制御信号６４で可
変することで、分周回路６３の出力である基準信号６５
の周波数を変えることで対応できる。マイコン６６等か
ら、特殊再生モードに対応した分周比で分周比制御信号
６４を出力してやればよい。FIG. 6 shows a configuration example of the read control circuit in this case. In FIG. 6, the oscillator 61 causes the crystal oscillator 62 to oscillate a stable frequency signal. This oscillation frequency is divided by the frequency dividing circuit 6
When the frequency division is performed by 3, the frequency division ratio N is varied by the frequency division ratio control signal 64 to output the reference signal 65 output from the frequency division circuit 63.
This can be handled by changing the frequency of. The frequency division ratio control signal 64 may be output from the microcomputer 66 or the like at a frequency division ratio corresponding to the special reproduction mode.

【００３１】また、ストップ状態から再生を開始した直
後のように、シリンダの回転数が既定の回転数に達して
いない場合など過渡応答期間は、この発明の各実施例を
用いることはかえってサーボ回路のモード立ち上がり特
性に対して悪影響を与えるものである。従って、このよ
うなモード移行時は、この発明の回路動作を停止するこ
とが望ましい。図１，図３，図４において位相検出回路
８、比較器１０、微小値生成回路１１、ループフィルタ
１２のいずれかの信号を零にすることで回路動作を停止
させることが可能である。Further, in the transient response period such as when the number of rotations of the cylinder does not reach the predetermined number of rotations, such as immediately after the reproduction is started from the stop state, it is possible to use each embodiment of the present invention rather than using the servo circuit. This has an adverse effect on the mode rising characteristics of. Therefore, it is desirable to stop the circuit operation of the present invention during such a mode transition. It is possible to stop the circuit operation by setting the signal of any one of the phase detection circuit 8, the comparator 10, the minute value generation circuit 11, and the loop filter 12 to zero in FIGS.

【００３２】図１、図３、図４の各実施例においては、
ループフィルタ１２出力に選択回路２０１を設けて信号
をカットする機能例を示した。この際、マイコン２０２
から出力されるモード移行信号で選択回路２０１を制御
する。このモード移行信号は、サーボ回路１４のドライ
ブ回路１８を制御する制御信号から位相ロックを検出す
る位相ロック検出回路２０３より作成できる。つまり、
制御信号がある既定電圧範囲に入っていれば、位相ロッ
クしていると判断できるからである。この位相ロック検
出回路２０３の信号をモード移行信号としてもよいが、
図１、図３、図４では、マイコン２０２を介して上述の
選択回路２０１を制御する回路構成例を示した。In each of the embodiments shown in FIGS. 1, 3 and 4,
An example of the function of cutting the signal by providing the selection circuit 201 at the output of the loop filter 12 has been shown. At this time, the microcomputer 202
The selection circuit 201 is controlled by the mode transition signal output from. This mode transition signal can be created by the phase lock detection circuit 203 that detects the phase lock from the control signal that controls the drive circuit 18 of the servo circuit 14. That is,
This is because it can be determined that the phase is locked if the control signal is within a predetermined voltage range. The signal of this phase lock detection circuit 203 may be used as the mode transition signal,
1, FIG. 3, and FIG. 4 show circuit configuration examples for controlling the selection circuit 201 described above via the microcomputer 202.

【００３３】別な簡便なる方法として、ＶＴＲのシステ
ムを制御するマイコン２０２でモード移行信号わ出力す
ることでも対応できる。例えば、ストップ状態から再生
にモードを移行した時点からサーボ回路１４が安定する
までの一定期間モード移行信号を出力することで対応が
可能である。As another simple method, it is also possible to output the mode transition signal from the microcomputer 202 which controls the VTR system. For example, it is possible to respond by outputting a mode shift signal for a certain period from the time when the mode is shifted from the stop state to the reproduction until the servo circuit 14 becomes stable.

【００３４】[0034]

【発明の効果】以上説明したようにこの発明のＴＢＣ回
路によれば、ＶＴＲの再生位相オフセットの除去が可能
となるため、数ライン分のメモリでＴＢＣ回路を構成す
ることが可能となる。As described above, according to the TBC circuit of the present invention, since the reproduction phase offset of the VTR can be removed, it is possible to configure the TBC circuit with the memory for several lines.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例を説明するためのシステム
図。FIG. 1 is a system diagram for explaining an embodiment of the present invention.

【図２】図１における制御の一例を説明するための特性
図。FIG. 2 is a characteristic diagram for explaining an example of control in FIG.

【図３】この発明の他の実施例を説明するためのシステ
ム図。FIG. 3 is a system diagram for explaining another embodiment of the present invention.

【図４】この発明の第２の他の実施例を説明するための
システム図。FIG. 4 is a system diagram for explaining a second other embodiment of the present invention.

【図５】この発明の各実施例に用いるループフィルタの
具体例を説明するためのブロック図。FIG. 5 is a block diagram for explaining a specific example of a loop filter used in each embodiment of the present invention.

【図６】この発明の各実施例に用いる読み出し制御回路
の構成例を説明するためのブロック図。FIG. 6 is a block diagram for explaining a configuration example of a read control circuit used in each embodiment of the present invention.

【図７】ＶＴＲに適用された、従来のＴＢＣ回路を説明
するためのシステム図。FIG. 7 is a system diagram for explaining a conventional TBC circuit applied to a VTR.

【図８】メモリ追い越しの不具合を説明するための説明
図。FIG. 8 is an explanatory diagram for explaining a defect of memory overtaking.

【図９】レーザーディスクに適用された、従来のＴＢＣ
回路を説明するためのシステム図。FIG. 9: Conventional TBC applied to a laser disc
The system diagram for explaining a circuit.

【符号の説明】[Explanation of symbols]

１…シリンダ、２…信号処理回路信号、３…メモリ、４
…分離回路、５…書き込み制御回路、６…基準信号発生
器、７…読み出し制御回路、８…位相検出回路、１０…
比較器、１１…微小値生成回路、１２…ループフィル
タ、１３…移相器、１４…サーボ回路、１６…位相比較
器、１７…加算器、１８…モータドライブ回路、２０…
速度比較器、２０１…選択回路、２０２…マイコン、２
０３…位相ロック検出回路。1 ... Cylinder, 2 ... Signal processing circuit signal, 3 ... Memory, 4
... Separation circuit, 5 ... Write control circuit, 6 ... Reference signal generator, 7 ... Read control circuit, 8 ... Phase detection circuit, 10 ...
Comparator, 11 ... Small value generation circuit, 12 ... Loop filter, 13 ... Phase shifter, 14 ... Servo circuit, 16 ... Phase comparator, 17 ... Adder, 18 ... Motor drive circuit, 20 ...
Speed comparator, 201 ... Selection circuit, 202 ... Microcomputer, 2
03 ... Phase lock detection circuit.

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 記録媒体に記録された信号を回転装置を
用いて再生し、その再生信号に含まれる時間軸基準信号
に位相同期したメモリ書き込み制御信号とメモリ書き込
みクロックを生成する書き込み制御回路と、 安定した周波数の信号からメモリ読み出し制御信号とメ
モリ読み出しクロックと基準信号を生成する読み出し制
御回路と、 前記メモリ書き込み制御信号と前記メモリ読み出し制御
信号の位相差を検出する検出手段と、 前記読み出し制御回路の生成する基準信号の位相を推移
して新たな基準信号とし、該基準信号に基づいて前記記
録媒体から信号を再生する回転装置の回転位相を制御す
る制御手段とからなることを特徴とするＴＢＣ回路。1. A write control circuit that reproduces a signal recorded on a recording medium by using a rotating device and generates a memory write control signal and a memory write clock that are phase-synchronized with a time axis reference signal included in the reproduced signal. A read control circuit that generates a memory read control signal, a memory read clock, and a reference signal from a signal having a stable frequency; a detection unit that detects a phase difference between the memory write control signal and the memory read control signal; And a control means for controlling the rotation phase of a rotation device that reproduces a signal from the recording medium based on the reference signal by shifting the phase of the reference signal generated by the circuit. TBC circuit. 【請求項２】 前記メモリ書き込み制御信号とメモリ読
み出し制御信号の位相差を検出し、検出位相差と基準信
号とを比較した結果から、極性を有する既定微小量を生
成して、生成した既定微小量でもって、前記基準信号の
位相を推移せしめ新たな基準信号となし、前記記録媒体
から信号を再生する回転装置の回転位相を制御すること
をを特徴とする請求項１記載のＴＢＣ回路。2. A phase difference between the memory write control signal and the memory read control signal is detected, and a predetermined minute amount having a polarity is generated from the result of comparison between the detected phase difference and the reference signal, and the generated predetermined minute amount. 2. The TBC circuit according to claim 1, wherein the TBC circuit controls the rotation phase of a rotation device that reproduces a signal from the recording medium by changing the phase of the reference signal by a quantity to form a new reference signal. 【請求項３】 記録媒体に記録された信号を回転装置を
用いて再生し、その再生信号中の時間軸基準信号に位相
同期したメモリ書き込み制御信号とメモリ書き込みクロ
ックを生成する書き込み制御回路と、 安定した周波数の信号からメモリ読み出し制御信号とメ
モリ読み出しクロックと基準信号を生成する読み出し制
御回路と、 前記メモリ書き込み制御信号とメモリ読み出し制御信号
の位相差を検出する検出手段と、 前記手段により検出された位相差と基準信号とを比較し
た結果から、極性を有する既定微小値を生成する生成手
段と、 前記手段により生成された既定微小値を前記記録媒体か
ら信号を再生する回転装置の回転位相を制御する位相制
御回路の位相比較結果に加算する加算手段とからかるこ
とを特徴とするＴＢＣ回路。3. A write control circuit for reproducing a signal recorded on a recording medium by using a rotating device and generating a memory write control signal and a memory write clock that are phase-synchronized with a time base reference signal in the reproduced signal, A read control circuit that generates a memory read control signal, a memory read clock, and a reference signal from a signal with a stable frequency; a detection unit that detects a phase difference between the memory write control signal and the memory read control signal; From the result of comparing the phase difference and the reference signal, a generation unit that generates a predetermined minute value having polarity, and a rotation phase of the rotating device that reproduces the predetermined minute value generated by the unit from the recording medium. A TBC circuit comprising: an addition unit that adds the phase comparison result of a controlled phase control circuit. 【請求項４】 記録媒体に記録された信号を回転装置を
用いて再生し、その再生信号中の時間軸基準信号に位相
同期したメモリ書き込み制御信号とメモリ書き込みクロ
ックを生成する書き込み制御回路と、 安定した周波数の信号からメモリ読み出し制御信号とメ
モリ読み出しクロックと基準信号を生成する読み出し制
御回路と、 前記メモリ書き込み制御信号とメモリ読み出し制御信号
の位相差を検出する検出手段と、 前記手段により検出された位相差と基準信号とを比較し
た結果から、極性を有する既定微小値を生成する生成手
段と、 前記記録媒体から信号を再生する回転装置の回転位相を
制御する位相制御回路の位相誤差と前記回転装置の回転
数制御回路の速度誤差を加算したものに生成した既定微
小値を加算する加算手段とからなることを特徴とするＴ
ＢＣ回路。4. A write control circuit for reproducing a signal recorded on a recording medium by using a rotating device and generating a memory write control signal and a memory write clock that are phase-synchronized with a time base reference signal in the reproduced signal, A read control circuit that generates a memory read control signal, a memory read clock, and a reference signal from a signal with a stable frequency; a detection unit that detects a phase difference between the memory write control signal and the memory read control signal; From a result of comparing the phase difference and the reference signal, a generation unit that generates a predetermined minute value having polarity, a phase error of a phase control circuit that controls a rotation phase of a rotation device that reproduces a signal from the recording medium, and the And an addition means for adding the generated predetermined minute value to the addition of the speed error of the rotation speed control circuit of the rotating device. T characterized by
BC circuit. 【請求項５】 前記位相差検出に不感帯を設けたことを
特徴する請求項１乃至４のいずれかに記載のＴＢＣ回
路。5. The TBC circuit according to claim 1, wherein a dead zone is provided for the phase difference detection. 【請求項６】 記録媒体に記録されている信号が複数個
ある場合、前記微小信号で制御した回転装置を用いて再
生した複数の再生信号を分離し、分離した複数信号のう
ち少なくとも１つから再生基準信号を分離して前記メモ
リ書き込み制御信号を作成してなることを特徴とする請
求項１乃至５のいずれかに記載のＴＢＣ回路。6. When there are a plurality of signals recorded on a recording medium, a plurality of reproduced signals reproduced by using a rotating device controlled by the minute signal are separated, and at least one of the separated plurality of signals is separated. 6. The TBC circuit according to claim 1, wherein a reproduction reference signal is separated to generate the memory write control signal. 【請求項７】 生成された微少値を積分するループフィ
ルタを介したものを新たな制御信号として、該制御信号
がループフィルタのダイナミックレンジを越えた場合に
は、この制御信号をループフィルタのダイナミックレン
ジ中央にリセットすることを特徴とする請求項１乃至６
のいずれかに記載のＴＢＣ回路。7. A control signal passing through a loop filter that integrates the generated minute value is used as a new control signal, and when the control signal exceeds the dynamic range of the loop filter, the control signal is changed to a dynamic value of the loop filter. 7. Reset to the center of the range.
The TBC circuit according to any one of 1. 【請求項８】 スチル、早送り再生、巻き戻し再生等の
特殊再生時は、前記メモリ読み出し制御回路で生成する
基準信号周波数を通常再生時と異ならすことを特徴する
請求項１乃至６のいずれかに記載のＴＢＣ回路。8. The reference signal frequency generated by the memory read control circuit during special reproduction such as still reproduction, fast-forward reproduction, rewind reproduction, etc. is different from that during normal reproduction. The TBC circuit described in 1. 【請求項９】 停止状態から再生へのモード移行時等、
前記回転装置の過渡応答期間は、前記書き込み制御信号
と読み出し制御信号の位相差を検出して、前記回転装置
の回転位相を制御する動作を停止することを特徴とする
請求項１乃至６のいずれかに記載のＴＢＣ回路。9. A mode transition from a stopped state to a reproduction mode, etc.
7. The transient response period of the rotating device detects the phase difference between the write control signal and the read control signal and stops the operation of controlling the rotating phase of the rotating device. The TBC circuit according to claim 1.