JPH08190511A - Memory module and data processor - Google Patents

Abstract

PURPOSE: To decrease the number of memories to be mounted on a memory module by constructing a memory devices for parity bits. CONSTITUTION: When 8 pieces of DRAM 101, 102, 104, 105, 106, 107, 109 and 110 of (1M-word×4-bit) output constitution are mounted on a packing substrate, 2 pieces of DRAM 103 and 108 of (1-word×2-bit) output constitution are mounted as the parity bit memory devices. Thereby, a single module of (1M- word×36-bit) output constitution is obtained. Thus, the DRAM devices of (1M- word×2-bit) constitution are applied for parity bits so that the number of DRAM devices can be decreased and a packing substrate can be used in common among the modules of (2M-word×36-bit) output constitution.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、メモリモジュール、さ
らにはパリティーチェック機能を必要とするデータ処理
装置に搭載可能なメモリモジュールに関し、例えばパー
ソナルコンピュータやワークステーションの内部メモ
リ、若しくは拡張メモリに適用して有効な技術に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory module, and further to a memory module which can be mounted on a data processing device requiring a parity check function, and is applied to, for example, an internal memory of a personal computer or a workstation, or an extended memory. And effective technology.

【０００２】[0002]

【従来の技術】一般に、ワークステーションや、パーソ
ナルコンピュータでは、それの内部メモリとして、ある
いは内部増設用として、メモリモジュールが用いられ
る。このメモリモジュールは、例えば実装基板などに配
列された複数個のメモリデバイスを、それらに共通の外
部アドレス入力端子から供給される信号に基づいてアド
レシング可能にされる。例えば入出力ビット数が１ビッ
トのＲＡＭ（ランダム・アクセス・メモリ）を８個搭載
して８ビット出力構成のメモリモジュールを得ることが
できる。このようなメモリモジュールにおいては、メモ
リデバイスを単体で利用する場合と同様に、その実装基
板に設けられている端子に、マイクロプロセッサなどか
ら出力されるアドレス信号をそのまま供給すればよい。2. Description of the Related Art Generally, in a workstation or a personal computer, a memory module is used as its internal memory or an internal expansion. This memory module is capable of addressing a plurality of memory devices arranged on, for example, a mounting board based on a signal supplied from an external address input terminal common to them. For example, a memory module having an 8-bit output configuration can be obtained by mounting eight RAMs (random access memories) having 1-bit input / output bits. In such a memory module, as in the case of using the memory device alone, the address signal output from the microprocessor or the like may be directly supplied to the terminals provided on the mounting substrate.

【０００３】ところで、ワードビット出力構成で、１Ｍ
ワード×３６ビット出力構成、２Ｍワード×３６ビット
出力構成のＤＲＡＭ（ダイナミック型・ランダム・アク
セス・メモリ）モジュールは、ＪＥＤＥＣにて、それの
外形、ピン配置、及び回路構成が標準化されており、半
導体メーカ各社が、それに基づいて同一仕様のメモリモ
ジュールを生産している。By the way, in the word bit output configuration, 1M
A DRAM (dynamic random access memory) module with a word x 36 bit output configuration and a 2M word x 36 bit output configuration is standardized by JEDEC for its outer shape, pin arrangement, and circuit configuration. Manufacturers produce memory modules having the same specifications based on the manufacturers.

【０００４】例えば１Ｍワード×３６ビット出力構成の
ＤＲＡＭモジュールは、４Ｍビット（１Ｍワード×４ビ
ット出力構成）のＤＲＡＭデバイスが８個、パリティビ
ット用の１Ｍビット（１Ｍワード×１ビット出力構成）
のＤＲＡＭデバイスが４個搭載されて成る。For example, in a DRAM module having a 1M word × 36 bit output structure, there are eight 4M bit (1M word × 4 bit output structure) DRAM devices and a 1M bit (1M word × 1 bit output structure) for a parity bit.
4 DRAM devices are mounted.

【０００５】２Ｍワード×３６ビット出力構成のＤＲＡ
Ｍモジュールは、４Ｍビット（１Ｍワード×４ビット出
力構成）ＤＲＡＭデバイスが１６個、パリティービット
用の１Ｍビット（１Ｍワード×１ビット出力構成）ＤＲ
ＡＭデバイスが８個搭載されて成る。DRA of 2M word × 36 bit output configuration
The M module has 16 4M-bit (1M word x 4-bit output configuration) DRAM devices and 1M-bit (1M word x 1-bit output configuration) DR for parity bit
It is equipped with eight AM devices.

【０００６】尚、メモリモジュールについて記載された
文献の例としては、昭和５６年６月３０日朝倉書店発行
の「集積回路応用ハンドブック（第３３４頁から第３３
６頁）」や、平成６年８月に株式会社日立製作所から発
行された「日立ＩＣメモリデータブック３第１６版（第
７７１頁から第１０７５頁）」などがある。As an example of the document describing the memory module, "Integrated Circuit Application Handbook" (pp. 334 to 33) published by Asakura Shoten on June 30, 1981.
6 page) "and" Hitachi IC Memory Data Book 3 16th Edition (pages 771 to 1075) "issued by Hitachi, Ltd. in August 1994.

【０００７】[0007]

【発明が解決しようとする課題】ＪＥＤＥＣ標準仕様の
１Ｍワード×３６ビット出力構成のＤＲＡＭモジュール
や、２Ｍワード×３６ビット出力構成のＤＲＡＭモジュ
ールを作るためには、１ＭビットＤＲＡＭデバイスが使
用される。このデバイスとして、全てＳＯＪ（Ｓｍａｌ
ｌ Ｏｕｔｌｉｎｅ Ｊ−ｌｅａｄｅｄ Ｐａｃｋａｇ
ｅ（スモール・アウトライン・Ｊ−リード・パッケー
ジ））パッケージのものを使用した場合には、１Ｍワー
ド×３６ビット出力構成のＤＲＡＭモジュールは、２
５．４ｍｍ高さの実装基板の両面実装、２Ｍワード×３
６ビット出力構成のＤＲＡＭモジュールは、３１．７５
ｍｍ高さの実装基板の両面実装となり、それぞれ専用の
実装基板が必要となる。また、ＴＳＯＰ（Ｔｈｉｎ Ｓ
ｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（薄型スモ
ール・アウトライン・パッケージ））パッケージ使用の
ＤＲＡＭデバイスを使用した場合には、１Ｍワード×３
６ビット出力構成のＤＲＡＭモジュールは、２５．４ｍ
ｍ高さの実装基板の片面実装、２Ｍワード×３６ビット
出力構成のＤＲＡＭモジュールは、２５．４ｍｍ高さの
実装基板の両面実装となり、いずれも同一サイズの実装
基板を使用できるが、ＴＳＯＰパッケージ使用のため、
実装基板が比較的高価であり、また、実装のための工数
がかかることから、モジュールがどうしてもコスト高と
なってしまう。A 1 Mbit DRAM device is used to make a JEDEC standard specification DRAM module having a 1 M word × 36 bit output configuration or a 2 M word × 36 bit output configuration DRAM module. As this device, all SOJ (Smal
l Outline J-leaded Packag
When using an e (small outline J-lead package) package, a DRAM module with a 1M word x 36-bit output configuration has two
Double-sided mounting of 5.4 mm high mounting board, 2M words x 3
A DRAM module with a 6-bit output configuration is 31.75.
Both sides of a mounting board having a height of mm are mounted, and a dedicated mounting board is required for each mounting. In addition, TSOP (Thin S
1M words x 3 when using a DRAM device using the mall Outline Package (thin small outline package) package
DRAM module with 6-bit output configuration is 25.4 m
Single-sided mounting of m-height mounting board, DRAM module with 2M word x 36-bit output configuration is double-sided mounting of mounting board of 25.4mm height, both mounting boards of the same size can be used, but TSOP package is used. for,
Since the mounting board is relatively expensive and the number of steps for mounting is high, the cost of the module is inevitably high.

【０００８】本発明の目的は、メモリモジュールにおけ
るメモリデバイスの搭載数を低減することにある。An object of the present invention is to reduce the number of memory devices mounted in a memory module.

【０００９】また、本発明の別の目的は、メモリモジュ
ールの小型化を図ることにある。Another object of the present invention is to reduce the size of the memory module.

【００１０】さらに、本発明の別の目的は、メモリモジ
ュールのコスト低下を図ることにある。Further, another object of the present invention is to reduce the cost of the memory module.

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【００１２】[0012]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.

【００１３】すなわち、パリティチェックのためのパリ
ティビット用メモリデバイス（１０３，１０８）を含む
複数のメモリデバイス（１０１〜１１０）を実装基板
（３００）に搭載してメモリモジュールが形成されると
き、複数ビット構成の入出力ポート（Ｉ／Ｏ１，Ｉ／Ｏ
２）と、各ポート毎のカラム系選択動作を、互いに異な
るカラムアドレスストローブ信号に基づいて制御可能な
制御回路（８０２，８０３）とを含んで成るメモリデバ
イスを、上記パリティビット用メモリデバイスとして使
用する。That is, when a plurality of memory devices (101 to 110) including a parity bit memory device (103, 108) for parity check are mounted on a mounting board (300) to form a memory module, a plurality of memory devices are formed. I / O ports with bit configuration (I / O1, I / O
A memory device including 2) and a control circuit (802, 803) capable of controlling the column system selecting operation for each port based on different column address strobe signals is used as the parity bit memory device. To do.

【００１４】実装基板（３００）に、１Ｍワード×４ビ
ット出力構成のＤＲＡＭデバイスが８個搭載されると
き、上記パリティビット用メモリデバイスとして、１Ｍ
ワード×２ビット出力構成のＤＲＡＭデバイスを２個搭
載して、全体として１Ｍワード×３６ビット出力構成と
することができる。When eight DRAM devices each having a 1M word × 4 bit output configuration are mounted on the mounting board (300), the parity bit memory device has a capacity of 1M.
It is possible to mount two DRAM devices having a word × 2 bit output configuration and have a 1M word × 36 bit output configuration as a whole.

【００１５】また、実装基板（６００）に、１Ｍワード
×４ビット出力構成のＤＲＡＭデバイスが１６個搭載さ
れるとき、上記パリティビット用メモリデバイスとし
て、１Ｍワード×２ビット出力構成のＤＲＡＭデバイス
を４個搭載して、全体として２Ｍワード×３６ビット出
力構成とすることができる。Further, when 16 DRAM devices having a 1M word × 4 bit output structure are mounted on the mounting board (600), 4 DRAM devices having a 1M word × 2 bit output structure are used as the memory device for the parity bit. It is possible to mount them individually to form a 2M word × 36-bit output structure as a whole.

【００１６】さらに、上記のようなメモリモジュール
と、それをアクセス可能な中央処理装置とを含んでデー
タ処理装置を構成する。Further, a data processing device is constituted by including the memory module as described above and a central processing unit which can access the memory module.

【００１７】[0017]

【作用】上記した手段によれば、複数ビットのデータ入
出力端子と、このデータ入出力端子に対応して設けられ
た複数のカラムアドレスストローブ信号入力端子とを含
んで、上記パリティビット用メモリデバイスを構成する
ことは、ＪＥＤＥＣ標準仕様のモジュールに比べて、パ
リティビット用のメモリデバイス数の低減を達成し、こ
のことが、モジュール全体としてのメモリデバイス数の
低減、メモリデバイスの小型化を達成する。According to the above-mentioned means, the parity bit memory device includes a plurality of bit data input / output terminals and a plurality of column address strobe signal input terminals provided corresponding to the data input / output terminals. Configuring the module achieves a reduction in the number of memory devices for parity bits as compared to the JEDEC standard specification module, which achieves a reduction in the number of memory devices as a whole module and a reduction in the size of the memory device. .

【００１８】[0018]

【実施例】図９には本発明の一実施例であるパーソナル
コンピュータシステムが示される。FIG. 9 shows a personal computer system which is an embodiment of the present invention.

【００１９】このパーソナルコンピュータシステムは、
システムバス９００を介して、ＣＰＵ（中央処理装置）
９０１、ＤＲＡＭ制御部９０３、ＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）９０６、ＲＯＭ（リ
ード・オンリ・メモリ）９０５、周辺装置制御部９０
７、表示系９１０などが、互いに信号のやり取り可能に
結合されることによって、予め定められたプログラムに
従って所定のデータ処理を行う。This personal computer system is
CPU (Central Processing Unit) via system bus 900
901, DRAM control unit 903, SRAM (Static Random Access Memory) 906, ROM (Read Only Memory) 905, Peripheral device control unit 90
7. The display system 910 and the like are coupled to each other so that signals can be exchanged with each other, so that predetermined data processing is performed according to a predetermined program.

【００２０】上記ＣＰＵ９０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。上記ＤＲＡＭ制御部
９０３によって制御されるＤＲＡＭ９０２や、バックア
ップ制御部９０４によってバックアップされるＳＲＡＭ
９０６、及びＲＯＭ９０５は、内部記憶装置とされ、Ｄ
ＲＡＭ９０２やＳＲＡＭ９０６には、ＣＰＵ９０１での
計算や制御に必要なプログラムやデータが格納される。
ＲＯＭ９０５は、読出し専用であるため、通常は変更を
要しないプログラムが格納される。上記周辺装置制御部
９０７は、特に制限されないが、磁気記憶装置を一例と
する外部記憶装置９０８や、キーボード９０９を一例と
する入力装置などの周辺装置のインタフェースとして機
能する。上記表示系９１０は、ＶＲＡＭ（ビデオ・ラン
ダム・アクセス・メモリ）、及びそれの制御回路を含
み、システムバス９００を介して転送された表示用デー
タは、この表示系９１０を介してＣＲＴディスプレイ装
置９１２に表示される。また、電源供給部９１１が設け
られ、ここで生成された各種電圧が、本実施例装置の各
部に供給されるようになっている。The CPU 901 is the logical core of this system, and mainly addresses, information reading and writing, data operation, instruction sequence, interrupt acceptance, and information exchange between storage device and input / output device. It has a function of activating, etc., and is composed of various units such as an arithmetic control unit, a bus control unit, and a memory access control unit. The DRAM 902 controlled by the DRAM control unit 903 and the SRAM backed up by the backup control unit 904.
906 and ROM 905 are internal storage devices, and
The RAM 902 and the SRAM 906 store programs and data required for calculation and control by the CPU 901.
Since the ROM 905 is read-only, it usually stores programs that do not need to be changed. The peripheral device control unit 907 functions as an interface of a peripheral device such as, but not limited to, an external storage device 908 of which a magnetic storage device is an example and an input device of which a keyboard 909 is an example. The display system 910 includes a VRAM (Video Random Access Memory) and its control circuit, and the display data transferred via the system bus 900 receives the CRT display device 912 via the display system 910. Is displayed in. Further, a power supply unit 911 is provided, and various voltages generated here are supplied to each unit of the apparatus of this embodiment.

【００２１】上記ＤＲＡＭ９０２は、複数のＤＲＡＭモ
ジュールによって形成され、また、必要に応じて増設が
可能とされる。特に制限されないが、ＤＲＡＭモジュー
ルには、１Ｍワード×３６ビット出力構成のものや、２
Ｍワード×３６ビット出力構成のものがある。The DRAM 902 is formed by a plurality of DRAM modules, and can be expanded if necessary. Although not particularly limited, a DRAM module having a 1M word x 36-bit output configuration or 2
There is an M word × 36 bit output configuration.

【００２２】図１には上記メモリモジュールとしてのＤ
ＲＡＭモジュールのブロック構成例が示され、図３には
その外観が示される。尚、図３において、（ａ），
（ｂ）はそれぞれＤＲＡＭモジュールの表面図、側面図
である。FIG. 1 shows D as the memory module.
A block configuration example of the RAM module is shown, and its appearance is shown in FIG. In FIG. 3, (a),
(B) is a front view and a side view of the DRAM module, respectively.

【００２３】図１に示されるＤＲＡＭモジュール１００
は、１Ｍワード×３６ビット出力構成とされ、全てＳＯ
Ｊパッケージ使用のＤＲＡＭデバイスが用いられる。す
なわち、それぞれ４Ｍビット（１Ｍワード×４ビット出
力構成）のＤＲＡＭデバイス１０１，１０２，１０４，
１０５，１０６，１０７，１０９，１１０と、それぞれ
２ＣＡＳタイプの２Ｍビット（１Ｍワード×２）構成の
ＤＲＡＭデバイス１０３，１０８とが、実装基板３００
に搭載されて成る。ＤＲＡＭデバイス１０３，１０８
は、各ポート毎のカラム選択動作が、互いに異なるカラ
ムアドレスストローブ信号によって制御可能なメモリの
一例とされる。ＤＲＡＭデバイス１０１，１０２，１０
４，１０５，１０６，１０７，１０９，１１０は、それ
ぞれカラムアドレスストローブ信号の入力端子（ＣＡＳ
＊）、ロウアドレスストローブ信号の入力端子（ＲＡＳ
＊）データ入出力端子（Ｉ／Ｏ１からＩ／Ｏ４）、アウ
トプットイネーブル信号の入力端子（ＯＥ＊）が設けら
れている。また、２ＣＡＳタイプとされるＤＲＡＭデバ
イス１０３，１０８には、それぞれカラムアドレススト
ローブ信号の第１入力端子（ＣＡＳ１＊）、第２入力端
子（ＣＡＳ２＊）、ロウアドレスストローブ信号の入力
端子（ＲＡＳ＊）、第１データ入出力端子（Ｉ／Ｏ１）
及び第２データ入出力端子（Ｉ／Ｏ２）が設けられてい
る。この２ＣＡＳタイプのＤＲＡＭデバイスは、第１入
力端子（ＣＡＳ１＊）を介して入力されるカラムアドレ
スストローブ信号によって、第１データ入出力端子（Ｉ
／Ｏ１）に対応するカラム選択動作が行われ、同様に、
第２入出力端子（ＣＡＳ２＊）を介して入力されるカラ
ムアドレスストローブ信号によって、第２データ入出力
端子（Ｉ／Ｏ２）に対応するカラム選択動作が行われ
る。本実施例では、それを利用して、２ＣＡＳタイプの
１個のＤＲＡＭデバイスで、２ビットのパリティビット
を取扱うようにしている。データ出力指示のためのアウ
トプットイネーブル信号の入力端子（ＯＥ＊）は、全て
のＤＲＡＭデバイスにおいてグランドレベルとされる。
さらに、図示されていないが、アドレスＡ０〜Ａ９や、
書込み指示のためのライトイネーブル信号ＷＥ＊、高電
位側電源Ｖｃｃ、及び低電位側電源Ｖｓｓは、全てのＤ
ＲＡＭデバイス１０１〜１１０で共通化されている。The DRAM module 100 shown in FIG.
Is configured to output 1 M words x 36 bits, and all SO
A DRAM device using the J package is used. That is, each of the DRAM devices 101, 102, 104 of 4 Mbits (1 M words × 4 bits output configuration),
105, 106, 107, 109, 110 and DRAM devices 103, 108 each having a 2 CAS type 2M bit (1M word × 2) structure are mounted on a mounting board 300.
It is mounted on. DRAM device 103, 108
Is an example of a memory in which the column selection operation for each port can be controlled by different column address strobe signals. DRAM device 101, 102, 10
Reference numerals 4, 105, 106, 107, 109, and 110 denote column address strobe signal input terminals (CAS).
*), Row address strobe signal input pin (RAS
*) Data input / output terminals (I / O1 to I / O4) and output enable signal input terminals (OE *) are provided. The DRAM devices 103 and 108 of the 2CAS type each have a column address strobe signal first input terminal (CAS1 *), a second input terminal (CAS2 *), and a row address strobe signal input terminal (RAS *). , 1st data input / output terminal (I / O1)
And a second data input / output terminal (I / O2) are provided. This 2CAS type DRAM device receives a column address strobe signal input through a first input terminal (CAS1 *) to generate a first data input / output terminal (I
Column selection operation corresponding to / O1) is performed, and similarly,
The column address strobe signal input through the second input / output terminal (CAS2 *) performs the column selecting operation corresponding to the second data input / output terminal (I / O2). In this embodiment, by utilizing this, one 2CAS type DRAM device handles two parity bits. The output enable signal input terminal (OE *) for instructing data output is set to the ground level in all DRAM devices.
Further, although not shown, addresses A0 to A9 and
The write enable signal WE * for instructing writing, the high-potential-side power supply Vcc, and the low-potential-side power supply Vss are all D
The RAM devices 101 to 110 are commonly used.

【００２４】図３に示されるように、実装基板３００に
は、基板端子３０１が形成されている。そのような基板
端子３０１を介して外部から与えられる信号として、ロ
ウアドレスの有効性を示すロウアドレスストローブ信号
ＲＡＳ０＊，ＲＡＳ２＊、カラムアドレスの有効性を示
すカラムアドレスストローブ信号ＣＡＳ０＊，ＣＡＳ１
＊，ＣＡＳ２＊，ＣＡＳ３＊、データＤＱ０〜ＤＱ３５
が挙げられる。このうち、ロウアドレスストローブ信号
ＲＡＳ０＊は、ＤＲＡＭデバイス１０１，１０２，１０
３，１０４，１０５のＲＡＳ＊端子に入力され、カラム
アドレスストローブ信号ＣＡＳ０＊は、ＤＲＡＭデバイ
ス１０３のＣＡＳ１＊端子、及びＤＲＡＭ１０１，１０
２のＣＡＳ＊端子に入力される。カラムアドレスストロ
ーブ信号ＣＡＳ１＊は、ＤＲＡＭ１０３のＣＡＳ２＊端
子、及びＤＲＡＭ１０４，１０５のＣＡＳ＊端子に入力
される。As shown in FIG. 3, board terminals 301 are formed on the mounting board 300. As signals externally provided via such a substrate terminal 301, row address strobe signals RAS0 *, RAS2 * indicating the validity of a row address, column address strobe signals CAS0 *, CAS1 indicating the validity of a column address are provided.
*, CAS2 *, CAS3 *, data DQ0 to DQ35
Is mentioned. Of these, the row address strobe signal RAS0 * is the DRAM device 101, 102, 10
The column address strobe signal CAS0 *, which is input to the RAS * terminals of the DRAMs 3, 104 and 105, receives the CAS1 * terminal of the DRAM device 103 and the DRAMs 101 and 10.
2 is input to the CAS * terminal. The column address strobe signal CAS1 * is input to the CAS2 * terminal of the DRAM 103 and the CAS * terminals of the DRAMs 104 and 105.

【００２５】また、データＤＱ０〜ＤＱ３５のうちデー
タＤＱ８，ＤＱ１７，ＤＱ２６，ＤＱ３５は、ＤＲＡＭ
モジュールにリード／ライトされるデータのパリティチ
ェックのためのビットとされる。つまり、データＤＱ８
は、データＤＱ０〜ＤＱ７のパリティビットとされ、デ
ータＤＱ１７は、データＤＱ９〜ＤＱ１６のパリティビ
ットとされ、データＤＱ２６は、データＤＱ１８〜ＤＱ
２５のパリティビットとされ、データＤＱ３５は、デー
タＤＱ２７〜ＤＱ３４のパリティビットとされる。パリ
ティチェック用のデータＤＱ８，ＤＱ１７は、ＤＲＡＭ
デバイス１０３のＩ／Ｏ１端子，Ｉ／Ｏ２端子を介して
それぞれ入出力可能とされ、パリティチェック用のデー
タＤＱ２６，ＤＱ３５は、ＤＲＡＭデバイス１０８のＩ
／Ｏ１端子，Ｉ／Ｏ２端子を介してそれぞれ入出力可能
とされる。パリティチェック用以外のデータは、４ビッ
ト単位で、それぞれＤＲＡＭ１０１，１０２，１０４，
１０５，１０６，１０７，１０９，１１０のＩ／Ｏ１〜
Ｉ／Ｏ４端子を介して入出力可能とされる。Of the data DQ0 to DQ35, the data DQ8, DQ17, DQ26 and DQ35 are DRAMs.
It is a bit for checking the parity of the data read / written in the module. That is, the data DQ8
Is the parity bit of the data DQ0 to DQ7, the data DQ17 is the parity bit of the data DQ9 to DQ16, and the data DQ26 is the data DQ18 to DQ.
The data DQ35 is a parity bit of the data DQ27 to DQ34. Data DQ8 and DQ17 for parity check are DRAM
Input / output is possible via the I / O1 terminal and the I / O2 terminal of the device 103, and the data DQ26 and DQ35 for parity check are the I / O of the DRAM device 108.
Input / output is possible through the / O1 terminal and the I / O2 terminal. The data other than the parity check data is in units of 4 bits in the DRAMs 101, 102, 104, and
I / O 1 to 105, 106, 107, 109, and 110
Input / output is possible via the I / O4 terminal.

【００２６】ＤＲＡＭモジュール１００の寸法は、基本
的には、ＪＥＤＥＣ標準仕様に準ずる。すなわち、図３
に示されるように、幅Ａ＝１０７．９５ｍｍ、高さＢ＝
２５．４ｍｍ、厚みＣ＝５．２８ｍｍ（最大）とされ
る。高さＢ＝２５．４ｍｍの場合、ＳＯＪパッケージタ
イプのＤＲＡＭデバイスの最大搭載可能数は、片面当り
１０個とされるが、その数は、本実施例ＤＲＡＭモジュ
ール１００におけるＤＲＡＭデバイス数と一致する。つ
まり、実装基板３００に搭載される１０個のＤＲＡＭデ
バイス１０１〜１１０の配列は、実装基板の長手方向に
一列とされる。図３において、３０１で示されるのは、
実装基板３００の長手方向に沿って形成された基板端子
であり、ＤＲＡＭモジュール１００は、この基板端子３
０１を介して、パーソナルコンピュータシステムに着脱
自在に結合される。The size of the DRAM module 100 basically complies with the JEDEC standard specifications. That is, FIG.
As shown in, width A = 107.95 mm, height B =
The thickness is 25.4 mm and the thickness C is 5.28 mm (maximum). When the height B is 25.4 mm, the maximum mountable number of SOJ package type DRAM devices is 10 per side, and the number corresponds to the number of DRAM devices in the DRAM module 100 of this embodiment. That is, the ten DRAM devices 101 to 110 mounted on the mounting board 300 are arranged in a line in the longitudinal direction of the mounting board. In FIG. 3, reference numeral 301 indicates that
The DRAM module 100 is a board terminal formed along the longitudinal direction of the mounting board 300.
It is removably connected to the personal computer system via 01.

【００２７】尚、本実施例ＤＲＡＭモジュール１００に
おいては、それを構成するＤＲＡＭデバイスの全てが、
実装基板の表面側に搭載されるため、実装基板３００の
裏面側はデバイス未搭載とされる。In the DRAM module 100 of this embodiment, all of the DRAM devices constituting it are
Since the device is mounted on the front surface side of the mounting substrate, the device is not mounted on the back surface side of the mounting substrate 300.

【００２８】ここで、本実施例にかかるＤＲＡＭモジュ
ール１００との対比のため、ＪＥＤＥＣ標準仕様の１Ｍ
ワード×３６ビット出力構成のＤＲＡＭモジュールにつ
いて説明する。Here, for comparison with the DRAM module 100 according to the present embodiment, 1M of the JEDEC standard specification is used.
A DRAM module having a word × 36 bit output configuration will be described.

【００２９】図２に示されるように、ＪＥＤＥＣ標準仕
様の１Ｍワード×３６ビット出力構成のＤＲＡＭモジュ
ール２００は、４Ｍビット（１Ｍワード×４ビット出力
構成）のＤＲＡＭデバイス２０１，２０２，２０４，２
０５，２０７，２０８，２１０，２１１と、１Ｍビット
（１Ｍワード×１ビット出力構成）のＤＲＡＭデバイス
２０３，２０６，２０９，２１２とが搭載されて成る。
この１Ｍワード×１ビット出力構成のＤＲＡＭデバイス
２０３，２０６，２０９，２１２は、パリティビット用
とされ、それぞれパリティチェック用データＤＱ８，Ｄ
Ｑ１７，ＤＱ２６，ＤＱ３５の入出力が可能とされる。
このように、ＪＥＤＥＣ標準仕様の１Ｍワード×３６ビ
ット出力構成のＤＲＡＭモジュールにおいては、パリテ
ィビット用として、１Ｍワード×１ビット出力構成のＤ
ＲＡＭデバイス２０３，２０６，２０９，２１１を使用
しているため、実装基板に搭載されるＲＡＭデバイスの
数が、全部で１２個となってしまう。しかも、ＪＥＤＥ
Ｃ標準外形では、２５．４ｍｍ高さの場合、ＤＲＡＭモ
ジュール（ＳＯＪパッケージ使用）の最大搭載可能数
は、片面当り１０個であるから、図３に示されるサイズ
の実装基板の片面だけでは、搭載しきれないから、両面
を使用するか、そうでなければ、高さＢ＝３１．７５ｍ
ｍの実装基板が使用される。この場合、ＤＲＡＭデバイ
スは片面実装で、その配列は、長手方向に２列となる。As shown in FIG. 2, the DRAM module 200 having a 1M word × 36 bit output structure according to the JEDEC standard specifications is a 4M bit (1M word × 4 bit output structure) DRAM device 201, 202, 204, 2.
05, 207, 208, 210, 211 and 1M bit (1M word × 1 bit output configuration) DRAM devices 203, 206, 209, 212 are mounted.
The DRAM devices 203, 206, 209 and 212 having the 1 M word × 1 bit output configuration are used for parity bits, and parity check data DQ8 and DQ, respectively.
Input / output of Q17, DQ26, DQ35 is enabled.
As described above, in the DRAM module having the 1M word × 36 bit output structure of the JEDEC standard specification, the D module having the 1M word × 1 bit output structure is used for the parity bit.
Since the RAM devices 203, 206, 209, and 211 are used, the total number of RAM devices mounted on the mounting board will be twelve. Moreover, JEDE
With the C standard outline, when the height is 25.4 mm, the maximum mountable number of DRAM modules (using SOJ packages) is 10 per side, so mounting on only one side of the mounting board of the size shown in FIG. I can't handle it, so I'll use both sides, or else height B = 31.75m
m mounting boards are used. In this case, the DRAM device is mounted on one side, and the array is two rows in the longitudinal direction.

【００３０】それに対して、本実施例ＤＲＡＭモジュー
ル１００においては、１Ｍワード×４ビット出力構成の
ＤＲＡＭデバイス（１０１，１０２，１０４，１０５，
１０６，１０７，１０９，１１０）が８個、パリティビ
ット用メモリデバイスとして、１Ｍワード×２ビット出
力構成のＤＲＡＭデバイス（１０３，１０８）が２個
で、ＤＲＡＭデバイス数は、全部で１０個となり、高さ
Ｂ＝２５．４ｍｍの実装基板の片面実装が可能とされ
る。このことは、後述する２Ｍワード×３６ビット出力
構成のＤＲＡＭモジュールとの間で、実装基板の共通化
を達成する。また、実装基板３００の片面実装でモジュ
ールが構成されるため、ＪＥＤＥＣ標準仕様の１Ｍワー
ド×３６ビット出力構成のＤＲＡＭモジュールをに比べ
て、ＤＲＡＭモジュールの厚みＣが薄くて済み、このこ
とは、ＤＲＡＭモジュールをパーソナルコンピュータシ
ステムに装着することを考えた場合、システム内部にお
けるＤＲＡＭモジュールの占有スペースの縮小を図る上
で、非常に有効とされる。しかも、全てのＤＲＡＭデバ
イスがＳＯＪパッケージ使用のものであるため、ＴＳＯ
Ｐパッケージ使用の場合に比べて、モジュールの低コス
ト化が可能とされる。On the other hand, in the DRAM module 100 of this embodiment, the DRAM device (101, 102, 104, 105, 1M word × 4 bits output configuration) is constructed.
106, 107, 109, 110), two parity bit memory devices are 1M word × 2 bit output DRAM devices (103, 108), and the total number of DRAM devices is 10. Single-sided mounting of a mounting board having a height B of 25.4 mm is possible. This achieves a common mounting board with a DRAM module having a 2M word × 36-bit output configuration described later. Further, since the module is configured by single-sided mounting of the mounting board 300, the thickness C of the DRAM module may be smaller than that of the DRAM module having the 1M word × 36-bit output configuration of the JEDEC standard specification. Considering mounting the module on a personal computer system, it is very effective in reducing the space occupied by the DRAM module inside the system. Moreover, since all DRAM devices use SOJ packages, TSO
The cost of the module can be reduced as compared with the case of using the P package.

【００３１】次に、２Ｍワード×３６ビット出力構成の
ＤＲＡＭモジュールについて説明する。Next, a DRAM module having a 2M word × 36 bit output structure will be described.

【００３２】図４には２Ｍワード×３６ビット出力構成
のＤＲＡＭモジュールのブロック構成が示され、図６に
はこのＤＲＡＭモジュールの外観が示される。尚、図６
において、（ａ），（ｂ），（ｃ）はそれぞれＤＲＡＭ
モジュールの表面図、側面図、裏面図である。FIG. 4 shows a block configuration of a DRAM module having a 2M word.times.36 bit output configuration, and FIG. 6 shows an appearance of this DRAM module. Incidentally, FIG.
In (a), (b), and (c), each is a DRAM.
It is a front view, a side view, and a back view of a module.

【００３３】上記した１Ｍワード×３６ビット出力構成
のＤＲＡＭモジュールの場合には、実装基板の片面実装
であったが、この２Ｍワード×３６ビット出力構成のＤ
ＲＡＭモジュールでは両面実装とされる。In the case of the DRAM module having the 1M word × 36-bit output structure described above, the mounting board was mounted on one side, but the D module having the 2M word × 36-bit output structure was used.
The RAM module is mounted on both sides.

【００３４】図４に示されるＤＲＡＭモジュールは、実
装基板の表面、及び裏面に各々１０個のＤＲＡＭデバイ
スが搭載されている。このデバイスは全てＳＯＪパッケ
ージ使用とされる。図４に示されるＤＲＡＭモジュール
４００において、実装基板の表面側には、それぞれ４Ｍ
ビット（１Ｍワード×４ビット出力構成）のＤＲＡＭデ
バイス４０１，４０２，４０４，４０５，４０６，４０
７，４０９，４１０と、それぞれ２ＣＡＳタイプの２Ｍ
ビット（１Ｍワード×２）構成のＤＲＡＭデバイス４０
３，４０８とが搭載される。ＤＲＡＭデバイス４０１，
４０２，４０４，４０５，４０６，４０７，４０９，４
１０は、それぞれカラムアドレスストローブ信号の入力
端子（ＣＡＳ＊）、ロウアドレスストローブ信号の入力
端子（ＲＡＳ＊）データ入出力端子（Ｉ／Ｏ１からＩ／
Ｏ４）、アウトプットイネーブル信号の入力端子（ＯＥ
＊）が設けられている。また、２ＣＡＳタイプとされる
ＤＲＡＭデバイス４０３，４０８には、それぞれカラム
アドレスストローブ信号の第１入力端子（ＣＡＳ１
＊）、第２入力端子（ＣＡＳ２＊）、ロウアドレススト
ローブ信号の入力端子（ＲＡＳ＊）、第１データ入出力
端子（Ｉ／Ｏ１）及び第２データ入出力端子（Ｉ／Ｏ
２）が設けられている。In the DRAM module shown in FIG. 4, ten DRAM devices are mounted on each of the front surface and the back surface of the mounting substrate. This device uses all SOJ packages. In the DRAM module 400 shown in FIG. 4, 4M each is provided on the front surface side of the mounting substrate.
DRAM device 401, 402, 404, 405, 406, 40 of bit (1M word × 4 bit output configuration)
7,409,410 and 2M each of 2CAS type
DRAM device 40 having a bit (1 M word × 2) configuration
3,408 are mounted. DRAM device 401,
402, 404, 405, 406, 407, 409, 4
Reference numeral 10 denotes a column address strobe signal input terminal (CAS *), a row address strobe signal input terminal (RAS *), and a data input / output terminal (I / O1 to I / O).
O4), output enable signal input terminal (OE
*) Is provided. Further, the DRAM devices 403 and 408 of the 2CAS type each have a first input terminal (CAS1) for the column address strobe signal.
*), Second input terminal (CAS2 *), row address strobe signal input terminal (RAS *), first data input / output terminal (I / O1) and second data input / output terminal (I / O)
2) is provided.

【００３５】さらに、実装基板の裏面側には、それぞれ
４Ｍビット（１Ｍワード×４ビット出力構成）のＤＲＡ
Ｍデバイス４１１，４１２，４１４，４１５，４１６，
４１７，４１９，４２０と、それぞれ２ＣＡＳタイプの
２Ｍビット（１Ｍワード×２）構成のＤＲＡＭデバイス
４１３，４１８とが搭載される。ＤＲＡＭデバイス４１
１，４１２，４１４，４１５，４１６，４１７，４１
９，４２０は、それぞれカラムアドレスストローブ信号
の入力端子（ＣＡＳ＊）、ロウアドレスストローブ信号
の入力端子（ＲＡＳ＊）データ入出力端子（Ｉ／Ｏ１か
らＩ／Ｏ４）、アウトプットイネーブル信号の入力端子
（ＯＥ＊）が設けられている。また、２ＣＡＳタイプと
されるＤＲＡＭデバイス４１３，４１８には、それぞれ
カラムアドレスストローブ信号の第１入力端子（ＣＡＳ
１＊）、第２入力端子（ＣＡＳ２＊）、ロウアドレスス
トローブ信号の入力端子（ＲＡＳ＊）、第１データ入出
力端子（Ｉ／Ｏ１）及び第２データ入出力端子（Ｉ／Ｏ
２）が設けられている。データ出力指示のためのアウト
プットイネーブル信号の入力端子（ＯＥ＊）は、全ての
ＤＲＡＭデバイスにおいてグランドレベルとされる。Further, on the back surface side of the mounting board, DRA of 4M bits (1M word × 4 bits output configuration) is provided.
M devices 411, 412, 414, 415, 416
417, 419 and 420, and 2CAS type DRAM devices 413 and 418 each having a 2M bit (1M word × 2) structure are mounted. DRAM device 41
1,412,414,415,416,417,41
Reference numerals 9 and 420 denote column address strobe signal input terminals (CAS *), row address strobe signal input terminals (RAS *) data input / output terminals (I / O1 to I / O4), and output enable signal input terminals, respectively. (OE *) is provided. The DRAM devices 413 and 418 of the 2CAS type each have a first input terminal (CAS) of a column address strobe signal.
1 *), second input terminal (CAS2 *), row address strobe signal input terminal (RAS *), first data input / output terminal (I / O1) and second data input / output terminal (I / O)
2) is provided. The output enable signal input terminal (OE *) for instructing data output is set to the ground level in all DRAM devices.

【００３６】尚、図示されていないが、アドレスＡ０〜
Ａ９や、書込み指示のためのライトイネーブル信号ＷＥ
＊、高電位側電源Ｖｃｃ、及び低電位側電源Ｖｓｓは、
全てのＤＲＡＭデバイスデバイスで共通化されている。Although not shown, addresses A0 to A0
A9 and a write enable signal WE for instructing writing
*, The high potential side power supply Vcc, and the low potential side power supply Vss,
It is common to all DRAM device devices.

【００３７】実装基板に形成された端子を介して外部か
ら与えられる信号として、ロウアドレスストローブ信号
ＲＡＳ０＊，ＲＡＳ１＊，ＲＡＳ２＊，ＲＡＳ３＊、カ
ラムアドレスストローブ信号ＣＡＳ０＊，ＣＡＳ１＊，
ＣＡＳ２＊，ＣＡＳ３＊、データＤＱ０〜ＤＱ３５が挙
げられる。このうち、ロウアドレスストローブ信号ＲＡ
Ｓ０＊は、ＤＲＡＭデバイス４０１，４０２，４０３，
４０４，４０５のＲＡＳ＊端子に入力される。ロウアド
レスストローブ信号ＲＡＳ１＊は、ＤＲＡＭデバイス４
１１，４１２，４１３，４１４，４１５のＲＡＳ＊端子
に入力される。ロウアドレスストローブ信号ＲＡＳ２＊
は、ＤＲＡＭデバイス４０６，４０７，４０８，４０
９，４１０のＲＡＳ＊端子に入力される。ロウアドレス
ストローブ信号ＲＡＳ３＊は、ＤＲＡＭデバイス４１
６，４１７，４１８，４１９，４２０のＲＡＳ＊端子に
入力される。カラムアドレスストローブ信号ＣＡＳ０＊
は、ＤＲＡＭデバイス４０１，４０２，４１１，４１２
のＣＡＳ＊端子、及びＤＲＡＭデバイス４０３，４１３
のＣＡＳ１＊端子に入力される。カラムアドレスストロ
ーブ信号ＣＡＳ１＊は、ＲＡＭ４０３，４１３のＣＡＳ
２＊端子、及びＲＡＭ４０４，４０５，４１４，４１５
のＣＡＳ＊端子に入力される。カラムアドレスストロー
ブ信号ＣＡＳ２＊は、ＤＲＡＭデバイス４０６，４０
７，４１６，４１７のＣＡＳ＊端子、及びＤＲＡＭデバ
イス４０８，４１８のＣＡＳ１＊端子に入力される。カ
ラムアドレスストローブ信号ＣＡＳ３＊は、ＤＲＡＭデ
バイス４０８，４１８のＣＡＳ２＊端子、及びＤＲＡＭ
デバイス４０９，４１０，４１９，４２０のＣＡＳ＊端
子に入力される。Row address strobe signals RAS0 *, RAS1 *, RAS2 *, RAS3 *, column address strobe signals CAS0 *, CAS1 *, are provided as signals externally applied via terminals formed on the mounting board.
CAS2 *, CAS3 *, and data DQ0 to DQ35. Of these, the row address strobe signal RA
S0 * is the DRAM device 401, 402, 403,
It is input to the RAS * terminals of 404 and 405. The row address strobe signal RAS1 * is supplied to the DRAM device 4
It is input to the RAS * terminals of 11, 412, 413, 414, and 415. Row address strobe signal RAS2 *
Are DRAM devices 406, 407, 408, 40
It is input to the RAS * terminals of 9,410. The row address strobe signal RAS3 * is supplied to the DRAM device 41.
6, 417, 418, 419, 420 are input to the RAS * terminals. Column address strobe signal CAS0 *
Are DRAM devices 401, 402, 411, 412
CAS * terminal and DRAM devices 403 and 413
Is input to the CAS1 * terminal of. The column address strobe signal CAS1 * is the CAS of the RAMs 403 and 413.
2 * terminal and RAM 404, 405, 414, 415
Is input to the CAS * terminal of. The column address strobe signal CAS2 * is supplied to the DRAM devices 406 and 40.
It is input to the CAS * terminals of the 7, 416, 417 and the CAS1 * terminals of the DRAM devices 408, 418. The column address strobe signal CAS3 * is supplied to the CAS2 * terminals of the DRAM devices 408 and 418 and the DRAM.
It is input to the CAS * terminals of the devices 409, 410, 419 and 420.

【００３８】また、データＤＱ０〜ＤＱ３５のうちデー
タＤＱ８，ＤＱ１７，ＤＱ２６，ＤＱ３５は、パリティ
チェック用とされる。このパリティチェック用のデータ
ＤＱ８，ＤＱ１７はＤＲＡＭ４０３，４１３のＩ／Ｏ１
端子，Ｉ／Ｏ２端子を介してそれぞれ入出力可能とさ
れ、データＤＱ２６，ＤＱ３５はＤＲＡＭ４０８，４１
８のＩ／Ｏ１端子，Ｉ／Ｏ２端子を介してそれぞれ入出
力可能とされる。パリティチェック用以外のデータは、
４ビット単位で、それぞれＤＲＡＭ４０１，４１１，４
０２，４１２，４０４，４１４，４０５，４１５，４０
６，４１６，４０７，４１７，４０９，４１９，４１
０，４２０のＩ／Ｏ１〜Ｉ／Ｏ４端子を介して入出力可
能とされる。Of the data DQ0 to DQ35, the data DQ8, DQ17, DQ26 and DQ35 are used for parity check. The parity check data DQ8 and DQ17 are the I / O1 of the DRAMs 403 and 413.
The data DQ26 and DQ35 can be input / output via the terminals and I / O2 terminals, respectively.
Input / output is possible via eight I / O1 terminals and eight I / O2 terminals. Data other than for parity check,
In units of 4 bits, DRAMs 401, 411, 4
02, 412, 404, 414, 405, 415, 40
6,416,407,417,409,419,41
Input / output is possible via the 0, 420 I / O1 to I / O4 terminals.

【００３９】この２Ｍワード×３６ビット出力構成のＤ
ＲＡＭモジュール４００は、幅Ａ＝、１０７．９５ｍ
ｍ、高さＢ＝２５．４ｍｍ、厚みＣ＝９．４０ｍｍ（最
大）とされる。２Ｍワード×３６ビット出力構成のＤＲ
ＡＭモジュール４００と１Ｍワード×３６ビット出力構
成のＤＲＡＭモジュール１００とで、実装基板が共通化
されている。ただし、上記１Ｍワード×３６ビット出力
構成のＤＲＡＭモジュール１００では、実装基板３００
の表面側にのみＤＲＡＭデバイスが搭載されたのに対し
て、２Ｍワード×３６ビット出力構成のＤＲＡＭモジュ
ール４００では、実装基板６００の裏面側にもＤＲＡＭ
デバイスが搭載されることから、その分、モジュールの
厚みＣが厚くなっている。尚、図６において、６０１で
示されるのは、実装基板６００の長手方向に沿って形成
された基板端子であり、ＤＲＡＭモジュール４００は、
この基板端子６０１を介して、パーソナルコンピュータ
システムに着脱自在に結合される。D of this 2M word × 36 bit output configuration
The width of the RAM module 400 is A =, 107.95 m
m, height B = 25.4 mm, and thickness C = 9.40 mm (maximum). 2M word x 36 bit output DR
The mounting board is shared by the AM module 400 and the DRAM module 100 having a 1M word × 36 bit output configuration. However, in the DRAM module 100 having the 1 M word × 36 bit output configuration, the mounting board 300
While the DRAM device is mounted only on the front side of the above, in the DRAM module 400 having a 2M word × 36 bit output configuration, the DRAM is also mounted on the back side of the mounting substrate 600.
Since the device is mounted, the thickness C of the module is correspondingly increased. In FIG. 6, reference numeral 601 denotes a board terminal formed along the longitudinal direction of the mounting board 600, and the DRAM module 400 is
The board terminal 601 is detachably connected to the personal computer system.

【００４０】図５には、ＪＥＤＥＣ標準仕様の２Ｍワー
ド×３６ビット出力構成のＤＲＡＭモジュールが示され
る。FIG. 5 shows a DRAM module having a JEDEC standard specification 2M word × 36 bit output configuration.

【００４１】図５に示されるように、ＪＥＤＥＣ標準仕
様の２Ｍワード×３６ビット出力構成のＤＲＡＭモジュ
ールにおいては、実装基板の表面側に、４Ｍビット（１
Ｍワード×４ビット出力構成）のＤＲＡＭデバイス５０
１，５０２，５０４，５０５，５０７，５０８，５１
０，５１１と、１Ｍビット（１Ｍワード×１ビット出力
構成）のＤＲＡＭデバイス５０３，５０６，５０９，５
１１とが搭載され、実装基板の裏面側に、４Ｍビット
（１Ｍワード×４ビット出力構成）のＤＲＡＭデバイス
５２１，５２２，５２４，５２５，５２７，５２８，５
３０，５３１と、１Ｍビット（１Ｍワード×１ビット出
力構成）のＤＲＡＭデバイス５２３，５２６，５２９，
５３２とが搭載される。この１Ｍビット（１Ｍワード×
１ビット出力構成）のＤＲＡＭデバイス５０３，５０
６，５０９，５１２，５２３，５２６，５２９，５３２
は、パリティビット用とされ、それぞれパリティチェッ
ク用データＤＱ８，ＤＱ１７，ＤＱ２６，ＤＱ３５の入
出力が可能とされる。このように、ＪＥＤＥＣ標準仕様
の２Ｍワード×３６ビット出力構成のＤＲＡＭモジュー
ルにおいては、パリティビット用として、１Ｍビット
（１Ｍワード×１ビット出力構成）のＤＲＡＭデバイス
５０３，５０６，５０９，５１２，５２３，５２６，５
２９，５３２を使用しているため、実装基板に搭載され
るＲＡＭデバイスの数が、全部で２４個となってしま
う。しかも、高さＢ＝２５．４ｍｍの実装基板には、こ
の２４個の全てのＤＲＡＭデバイスは搭載しきれないか
ら、高さＢ＝３１．７５ｍｍの実装基板を使用し、ＤＲ
ＡＭデバイスの配列は、長手方向に２列となる。As shown in FIG. 5, in the DRAM module having a 2M word × 36-bit output structure of JEDEC standard specifications, 4M bits (1
DRAM device 50 of M word × 4 bit output configuration)
1,502,504,505,507,508,51
0,511 and 1 Mbit DRAM devices 503, 506, 509, 5 of 1 M word x 1 bit output configuration
11 are mounted on the rear surface side of the mounting substrate, and DRAM devices 521, 522, 524, 525, 527, 528, 5 of 4M bits (1M words × 4 bits output configuration) are mounted.
30, 531 and DRAM devices 523, 526, 529 of 1 Mbit (1 M word × 1 bit output configuration)
And 532 are mounted. This 1M bit (1M word x
1-bit output configuration) DRAM devices 503, 50
6,509,512,523,526,529,532
Are used for parity bits, and the parity check data DQ8, DQ17, DQ26, and DQ35 can be input / output. As described above, in the DRAM module having a 2M word × 36 bit output structure of the JEDEC standard specification, 1M bit (1M word × 1 bit output structure) DRAM devices 503, 506, 509, 512, 523 are used for parity bits. 526,5
Since 29,532 are used, the total number of RAM devices mounted on the mounting board is 24. Moreover, since all of these 24 DRAM devices cannot be mounted on the mounting board of height B = 25.4 mm, the mounting board of height B = 31.75 mm is used, and DR
The AM devices are arranged in two rows in the longitudinal direction.

【００４２】それに対して、図４に示される本実施例Ｄ
ＲＡＭモジュール４００においては、パリティビット用
メモリデバイスとして、実装基板６００の表面側に２Ｃ
ＡＳタイプの１Ｍワード×２ビット出力構成のＤＲＡＭ
デバイス（４０３，４０８）が２個搭載され、裏面側に
２ＣＡＳタイプの１Ｍワード×２ビット出力構成のＤＲ
ＡＭデバイス（４１３，４１８）が２個搭載されること
から、ＤＲＡＭデバイス数は、実装基板６００の表面
側、及び裏面側ともに、それぞれ１０個となり、図６に
示されるように、実装ボードの長手方向の１列で収まる
から、実装基板の高さは２５．４ｍｍで十分とされ、Ｊ
ＥＤＥＣ標準仕様の２Ｍワード×３６ビット出力構成の
ＤＲＡＭモジュールに比べて、ＤＲＡＭモジュールの高
さ方向の寸法を小さくすることができる。このことは、
ＤＲＡＭモジュールをパーソナルコンピュータシステム
に装着することを考えた場合、システム内部におけるＤ
ＲＡＭモジュールの占有スペースの縮小を図る上で、非
常に有効とされる。また、ＤＲＡＭデバイスの配列が実
装基板の長手方向に１列の場合、各ＤＲＡＭデバイスの
外部端子から基板端子６０１までの配線長が短くて済む
から、基板配線の寄生容量を低減することができ、それ
により、配線間のクロストークや、信号遅延の減少を図
ることができる。しかも、全てのＤＲＡＭデバイスがＳ
ＯＪパッケージ使用のものであるため、ＴＳＯＰパッケ
ージ使用の場合に比べて、モジュールの低コスト化が可
能とされる。On the other hand, the present embodiment D shown in FIG.
In the RAM module 400, as a memory device for parity bit, 2C is mounted on the front surface side of the mounting substrate 600.
AS type DRAM with 1M word x 2 bit output configuration
Two devices (403, 408) are mounted, and 2 CAS type 1M word x 2 bit output DR is provided on the back side.
Since two AM devices (413, 418) are mounted, the number of DRAM devices is 10 on each of the front surface side and the rear surface side of the mounting substrate 600, and as shown in FIG. Since it fits in one row in the direction, the height of the mounting board should be 25.4 mm.
The size of the DRAM module in the height direction can be made smaller than that of the DRAM module having the 2M word × 36-bit output configuration of the EDEC standard specification. This is
Considering mounting the DRAM module on the personal computer system, the D
This is very effective in reducing the space occupied by the RAM module. Further, when the DRAM devices are arranged in one row in the longitudinal direction of the mounting substrate, the wiring length from the external terminal of each DRAM device to the substrate terminal 601 can be short, so that the parasitic capacitance of the substrate wiring can be reduced. As a result, crosstalk between wirings and signal delay can be reduced. Moreover, all DRAM devices are S
Since the OJ package is used, the cost of the module can be reduced as compared with the case of using the TSOP package.

【００４３】次に、本実施例ＤＲＡＭモジュール１０
０，４００において使用されるＤＲＡＭデバイスの内部
構成について説明する。Next, the DRAM module 10 of this embodiment.
The internal configuration of the DRAM device used in 0,400 will be described.

【００４４】図７には上記１Ｍワード×４ビット出力構
成のＤＲＡＭデバイスの構成例が示される。FIG. 7 shows an example of the structure of the DRAM device having the 1 M word × 4 bit output structure.

【００４５】図７に示されるＤＲＡＭデバイスは、特に
制限されないが、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
される。Although not particularly limited, the DRAM device shown in FIG. 7 is formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique.

【００４６】複数のダイナミック型メモリセルが配列さ
れて２５６Ｋビットのメモリセルアレイ（メモリアレイ
と略称する）マット７１３，７１５，７１６，７１８，
７２３，７２５，７２６，７２８，７３５，７３７，７
３８，７４０，７４５，７４７，７４８，７５０が設け
られる。そしてこのメモリアレイマット毎に、それに含
まれるワード線を選択レベルに駆動するためのロウドラ
イバ７１９，７２０，７２１，７２２，７２９，７３
０，７３１，７３２，７４１，７４２，７４３，７４
４，７５１，７５２，７５３，７５４が設けられる。ロ
ウアドレスバッファ７５５を介して入力されたロウアド
レスが、ロウデコーダ及び周辺回路７３３に入力され、
そこで、デコードされるようになっている。このデコー
ド結果に基づいて上記ロウドライバ７１９，７２０，７
２１，７２２，７２９，７３０，７３１，７３２，７４
１，７４２，７４３，７４４，７５１，７５２，７５
３，７５４によるワード線選択が行われる。また、Ｉ／
Ｏバス及びカラムデコーダ７１４，７１７，７２４，７
２７，７３６，７３９，７４６，７４９が設けられ、カ
ラムアドレスバッファ７５６を介して入力されたカラム
アドレスのデコード、及びそのデコード結果に基づくカ
ラム選択が行われるようになっている。４ビット単位で
のデータ入出力を可能とするため、４個のＩ／Ｏバッフ
ァ７０９，７１０，７１１，７１２が設けられ、このＩ
／Ｏバッファ７０９，７１０，７１１，７１２のデータ
入出力端子によってＩ／Ｏ１〜Ｉ／Ｏ４のデータ入出力
ポートが形成される。アドレス信号はＡ０〜Ａ９の１０
本で、ロウアドレス及びカラムアドレスの取込みが、共
通のアドレス端子を使用して時分割で行われるようにな
っている。すなわち、ロウアドレスの有効性を示すロウ
アドレスストローブ信号ＲＡＳ＊がローレベルにアサー
トされるタイミングに同期して、ロウアドレスの取込み
が行われ、カラムアドレスストローブ信号ＣＡＳ＊がロ
ーレベルにアサートされるタイミングに同期してカラム
アドレスの取込みが行われる。ロウアドレスストローブ
信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊
に基づく各部の動作制御は、ＲＡＳコントローラ７０
１、ＣＡＳコントローラ７０２によって行われる。ま
た、メモリセルデータの読出し／書込みの制御は、ライ
トイネーブル信号ＷＥ＊に基づいてＷＥコントローラ７
０３によって行われるようになっている。つまり、ライ
トイネーブル信号ＷＥ＊がハイレベルの状態ではメモリ
セルデータの読出しが可能とされるが、ライトイネーブ
ル信号ＷＥ＊がローレベルにアサートされると、ＷＥコ
ントローラ７０３の制御により書込みモードとされる。
そして、ＯＥコントローラ７０４が設けられ、アウトプ
ットイネーブル信号ＯＥ＊に基づいてメモリセルデータ
の外部出力が制御されるようになっている。A plurality of dynamic memory cells are arranged to form a 256K-bit memory cell array (abbreviated as a memory array) mat 713, 715, 716, 718.
723, 725, 726, 728, 735, 737, 7
38, 740, 745, 747, 748, 750 are provided. Then, for each memory array mat, row drivers 719, 720, 721, 722, 729, 73 for driving the word lines included in the memory array mat to the selection level are provided.
0,731,732,741,742,743,74
4,751,752,753,754 are provided. The row address input via the row address buffer 755 is input to the row decoder and peripheral circuit 733,
Therefore, it is designed to be decoded. Based on the decoding result, the row drivers 719, 720, 7
21,722,729,730,731,732,74
1,742,743,744,751,752,75
Word line selection by 3,754 is performed. Also, I /
O-bus and column decoders 714, 717, 724, 7
27, 736, 739, 746, 749 are provided, and the column address input via the column address buffer 756 is decoded, and the column selection based on the decoding result is performed. Four I / O buffers 709, 710, 711, 712 are provided to enable data input / output in units of 4 bits.
The data input / output terminals of the I / O buffers 709, 710, 711, 712 form the data input / output ports of I / O1 to I / O4. Address signal is A0 to A9, 10
In this book, the row address and the column address are fetched in a time division manner using a common address terminal. That is, the row address is taken in and the column address strobe signal CAS * is asserted to the low level in synchronization with the timing when the row address strobe signal RAS * indicating the validity of the row address is asserted to the low level. The column address is fetched in synchronization with. Row address strobe signal RAS *, column address strobe signal CAS *
The operation control of each unit based on
1. The CAS controller 702. Further, control of reading / writing of memory cell data is performed based on the write enable signal WE *.
03. That is, although the memory cell data can be read when the write enable signal WE * is at the high level, when the write enable signal WE * is asserted at the low level, the write mode is set by the control of the WE controller 703. .
An OE controller 704 is provided to control the external output of the memory cell data based on the output enable signal OE *.

【００４７】図８には本実施例ＤＲＡＭモジュール１０
０，４００における２ＣＡＳタイプの１Ｍワード×２ビ
ットＤＲＡＭデバイスの構成例が示される。FIG. 8 shows the DRAM module 10 of this embodiment.
A configuration example of a 2 CAS type 1M word × 2-bit DRAM device at 0,400 is shown.

【００４８】複数のダイナミック型メモリセルが配列さ
れて２５６Ｋビットのメモリセルアレイ（メモリアレイ
と略称する）マット８１０，８１２，８１３，８１５，
８２０，８２２，８２３，８２５が設けられる。そして
このメモリアレイマット毎に、それに含まれるワード線
を選択レベルに駆動するためのロウドライバ８１６，８
１７，８１８，８１９，８２６，８２７，８２８，８２
９が設けられる。ロウアドレスバッファ８３１を介して
入力されたロウアドレスが、ロウデコーダ及び周辺回路
８３０に入力され、そこで、デコードされるようになっ
ている。このデコード結果に基づいて上記ロウドライバ
８１６，８１７，８１８，８１９，８２６，８２７，８
２８，８２９によるワード線選択が行われる。また、Ｉ
／Ｏバス及びカラムデコーダ８１１，８１４，８２１，
８２４が設けられ、カラムアドレスバッファ８３２を介
して入力されたカラムアドレスのデコード、及びそのデ
コード結果に基づくカラム選択が行われるようになって
いる。さらに、２個のＩ／Ｏバッファ８０８，８０９が
設けられ、このＩ／Ｏバッファ８０８，８０９のデータ
入出力端子によってＩ／Ｏ１，Ｉ／Ｏ２のデータ入出力
ポートが形成される。このＤＲＡＭデバイスは、上記の
ように、２系統のカラムアドレスストローブ信号ＣＡＳ
１＊，ＣＡＳ２＊を使う「２ＣＡＳ方式」とされ、カラ
ムアドレスストローブ信号ＣＡＳ１＊，ＣＡＳ２＊によ
って、それぞれＩ／Ｏ１系，Ｉ／Ｏ２系の動作制御が行
われる。つまり、カラムアドレスストローブ信号ＣＡＳ
１＊がローレベルにアサートされた場合に、データ入出
力ポートＩ／Ｏ１に対応するカラム系選択が行われ、ま
た、カラムアドレスストローブ信号ＣＡＳ２＊がローレ
ベルにアサートされた場合に、データ入出力ポートＩ／
Ｏ２に対応するカラム系選択が行われる。アドレス信号
はＡ０〜Ａ９の１０本で、ロウアドレス及びカラムアド
レスの取込みが、共通のアドレス端子を使用して時分割
で行われるようになっている。すなわち、ロウアドレス
の有効性を示すロウアドレスストローブ信号ＲＡＳ＊が
ローレベルにアサートされるタイミングに同期して、ロ
ウアドレスの取込みが行われ、カラムアドレスストロー
ブ信号ＣＡＳ１＊又はＣＡＳ２＊がローレベルにアサー
トされるタイミングに同期してカラムアドレスの取込み
が行われる。ロウアドレスストローブ信号ＲＡＳ＊に基
づく各部の動作制御は、ＲＡＳコントローラ８０１によ
り、カラムアドレスストローブ信号ＣＡＳ１＊，ＣＡＳ
２＊に基づく各部の動作制御は、それぞれＣＡＳ１コン
トローラ８０２、ＣＡＳ２コントローラ８０３によって
行われる。また、メモリセルデータの読出し／書込みの
制御は、ライトイネーブル信号ＷＥ＊に基づいてＷＥコ
ントローラ８０４によって行われるようになっている。
つまり、ライトイネーブル信号ＷＥ＊がハイレベルの状
態ではメモリセルデータの読出しが可能とされるが、ラ
イトイネーブル信号ＷＥ＊がローレベルにアサートされ
ると、ＷＥコントローラ８０４の制御により書込みモー
ドとされる。そして、ＯＥコントローラ７０４が設けら
れ、アウトプットイネーブル信号ＯＥ＊に基づいてメモ
リセルデータの外部出力が制御されるようになってい
る。A plurality of dynamic memory cells are arranged to form a 256 Kbit memory cell array (abbreviated as memory array) mat 810, 812, 813, 815.
820, 822, 823 and 825 are provided. Then, for each memory array mat, row drivers 816, 8 for driving the word lines included therein to a selected level
17,818,819,826,827,828,82
9 are provided. The row address input via the row address buffer 831 is input to the row decoder and peripheral circuit 830, where it is decoded. Based on this decoding result, the row drivers 816, 817, 818, 819, 826, 827, 8
The word line selection is performed by 28 and 829. Also, I
/ O bus and column decoders 811, 814, 821
824 is provided to decode the column address input via the column address buffer 832 and perform column selection based on the decoding result. Further, two I / O buffers 808 and 809 are provided, and the data input / output terminals of the I / O buffers 808 and 809 form the data input / output ports of I / O1 and I / O2. As described above, this DRAM device has two systems of column address strobe signals CAS.
The "2CAS method" using 1 * and CAS2 * is adopted, and the operation control of the I / O1 system and the I / O2 system is performed by the column address strobe signals CAS1 * and CAS2 *, respectively. That is, the column address strobe signal CAS
When 1 * is asserted to low level, column system selection corresponding to the data input / output port I / O1 is performed, and when column address strobe signal CAS2 * is asserted to low level, data input / output is performed. Port I /
A column system selection corresponding to O2 is performed. There are ten address signals A0 to A9, and the row address and column address are fetched in a time division manner using a common address terminal. That is, the row address is fetched in synchronization with the timing when the row address strobe signal RAS * indicating the validity of the row address is asserted to the low level, and the column address strobe signal CAS1 * or CAS2 * is asserted to the low level. The column address is fetched in synchronization with the timing. The operation control of each unit based on the row address strobe signal RAS * is performed by the RAS controller 801 using the column address strobe signals CAS1 *, CAS.
The operation control of each unit based on 2 * is performed by the CAS1 controller 802 and the CAS2 controller 803, respectively. Control of reading / writing of memory cell data is performed by the WE controller 804 based on the write enable signal WE *.
That is, although the memory cell data can be read when the write enable signal WE * is at the high level, when the write enable signal WE * is asserted at the low level, the write mode is set by the control of the WE controller 804. . An OE controller 704 is provided to control the external output of the memory cell data based on the output enable signal OE *.

【００４９】上記実施例によれば、以下の作用効果を得
ることができる。According to the above embodiment, the following operational effects can be obtained.

【００５０】（１）複数ビットのデータ入出力端子と、
このデータ入出力端子に対応して設けられた複数のカラ
ムアドレスストローブ信号入力端子とを含んで、上記パ
リティビット用メモリデバイスを構成することにより、
ＪＥＤＥＣ標準仕様のモジュールに比べて、パリティビ
ット用のメモリデバイス数を低減することができるの
で、メモリモジュール全体としてのメモリデバイス数を
低減することができ、さらにはメモリデバイスの小型化
を図ることができる。(1) A plurality of bits of data input / output terminals,
By configuring the memory device for parity bits by including a plurality of column address strobe signal input terminals provided corresponding to the data input / output terminals,
Since the number of memory devices for parity bits can be reduced as compared with the module of JEDEC standard specifications, the number of memory devices as a whole memory module can be reduced, and further the size of the memory device can be reduced. it can.

【００５１】（２）実装基板３００に、１Ｍワード×４
ビット出力構成のＤＲＡＭデバイスが８個搭載されると
き、上記パリティビット用メモリデバイスとして、１Ｍ
ワード×２ビット出力構成のＤＲＡＭデバイスが２個搭
載されて、全体として１Ｍワード×３６ビット出力構成
とすることで、ＪＥＤＥＣ標準仕様の１Ｍワード×３６
ビット出力構成のＤＲＡＭモジュールと同等の機能を有
するＤＲＡＭモジュールを得ることができる。しかも、
パリティビット用として、１Ｍワード×２ビット出力構
成のＤＲＡＭデバイスを適用することにより、実装基板
の片面実装が可能となるから、ＪＥＤＥＣ標準仕様の１
Ｍワード×３６ビット出力構成のＤＲＡＭモジュールに
比べて、モジュールの厚みＣを薄くすることができる。
また、２Ｍワード×３６ビット出力構成のＤＲＡＭモジ
ュール４００と、実装基板の共通化を図ることができ、
実装基板の製造コストの低減、さらにはモジュールの製
造コストの低減を図る上で有利とされる。(2) 1 M word × 4 on the mounting substrate 300
When eight DRAM devices having a bit output configuration are mounted, the memory device for the parity bit is 1M.
Two DRAM devices having a word x 2 bit output configuration are mounted, and a 1 M word x 36 bit output configuration is provided as a whole, so that a JEDEC standard specification 1 M word x 36
It is possible to obtain a DRAM module having the same function as that of the bit output type DRAM module. Moreover,
By using a DRAM device with a 1M word x 2 bit output configuration for the parity bit, it is possible to mount the mounting board on one side.
The thickness C of the module can be reduced as compared with a DRAM module having an M word × 36 bit output configuration.
Further, the mounting board can be shared with the DRAM module 400 having a 2M word × 36-bit output configuration,
This is advantageous in reducing the manufacturing cost of the mounting board and further the manufacturing cost of the module.

【００５２】（３）実装基板６００に、１Ｍワード×４
ビット出力構成のＤＲＡＭデバイスが１６個搭載される
とき、上記パリティビット用メモリデバイスとして、１
Ｍワード×２ビット出力構成のＤＲＡＭデバイスが４個
搭載されて、全体として２Ｍワード×３６ビット出力構
成とすることで、ＪＥＤＥＣ標準仕様の２Ｍワード×３
６ビット出力構成のＤＲＡＭモジュールと同等の機能を
有するＤＲＡＭモジュールを得ることができる。しか
も、パリティビット用として、１Ｍワード×２ビット出
力構成のＤＲＡＭデバイスを適用することにより、ＪＥ
ＤＥＣ標準仕様の２Ｍワード×３６ビット出力構成のＤ
ＲＡＭモジュールに比べて、モジュールの高さＢの寸法
を短縮することができる。それにより、各ＤＲＡＭデバ
イスの外部端子から基板端子６０１までの配線長が短く
て済むから、基板配線の寄生容量を低減することがで
き、それにより、配線間のクロストークや、信号遅延の
減少を図ることができる。(3) 1 M word × 4 on the mounting substrate 600
When 16 DRAM devices having a bit output configuration are mounted, 1 is set as the parity bit memory device.
Four DRAM devices with an M word x 2 bit output configuration are mounted, and a 2 M word x 36 bit output configuration is provided as a whole, so that a JEDEC standard specification 2 M word x 3
It is possible to obtain a DRAM module having the same function as the DRAM module having the 6-bit output configuration. Moreover, by applying a DRAM device having a 1M word × 2 bit output configuration for the parity bit, the JE
DEC standard specification 2M word x 36 bit output D
The dimension of the height B of the module can be shortened as compared with the RAM module. As a result, the wiring length from the external terminal of each DRAM device to the substrate terminal 601 can be shortened, so that the parasitic capacitance of the substrate wiring can be reduced, thereby reducing crosstalk between wirings and signal delay. Can be planned.

【００５３】（４）ＤＲＡＭデバイス数の減少により、
さらにはＳＯＪパッケージ仕様のＤＲＡＭデバイスの使
用により、上記のように小型化されたＤＲＡＭモジュー
ルの製造コストの低減を図ることができる。(4) Due to the decrease in the number of DRAM devices,
Furthermore, by using the SOJ package specification DRAM device, the manufacturing cost of the miniaturized DRAM module as described above can be reduced.

【００５４】（５）実装基板の小型化により、ＤＲＡＭ
モジュールの形状を小さくすることができるので、それ
を搭載するパーソナルコンピュータシステムにおいて、
ＤＲＡＭモジュール搭載用スペースの縮小を図ることが
できるから、パーソナルコンピュータシステム本体の小
型化の点で有利となる。(5) Due to the miniaturization of the mounting substrate, the DRAM
Since the shape of the module can be reduced, in a personal computer system equipped with it,
Since the space for mounting the DRAM module can be reduced, it is advantageous in terms of downsizing the main body of the personal computer system.

【００５５】（６）１Ｍワード×４ビット出力構成のＤ
ＲＡＭデバイスに対して、１Ｍワード×１ビット出力構
成のＤＲＡＭモジュールは、製造プロセスからして旧世
代のデバイスとされ、ＪＥＤＥＣ標準仕様のモジュール
のように、異世代のＤＲＡＭデバイスを混載すること
は、旧世代側デバイスの生産縮小や生産中止などに起因
してモジュールの生産が困難になる虞があるが、上記実
施例のように、パリティビット用の１Ｍワード×２ビッ
ト出力構成のＤＲＡＭモジュールは、１Ｍワード×４ビ
ット出力構成のＤＲＡＭモジュールと同一プロセスで生
産が可能であることから、製品としてのＤＲＡＭモジュ
ールの寿命が比較的長くなる。(6) 1M word × 4 bits output D
A DRAM module having a 1M word × 1 bit output configuration is regarded as an old-generation device in view of the manufacturing process with respect to a RAM device, and it is not possible to mount a different-generation DRAM device together like a JEDEC standard specification module. Although there is a possibility that the module production may be difficult due to the production reduction of the old-generation side device or the discontinuation of production, the DRAM module having the 1 M word × 2 bit output configuration for the parity bit as in the above embodiment is Since it can be manufactured in the same process as a DRAM module having a 1M word × 4 bit output configuration, the life of the DRAM module as a product becomes relatively long.

【００５６】（７）例えば、２Ｍワード×３６ビット出
力構成のＤＲＡＭモジュールにおいて、パリティビット
用として、４ＣＡＳタイプの４Ｍビット（１Ｍワード×
４ビット出力構成）のＤＲＡＭデバイスを使用すること
により、デバイス数の減少を図ることが考えられるが、
その場合には、４Ｍビット（１Ｍワード×４ビット出力
構成）のうち、２Ｍビット（１Ｍワード×２ビット出力
構成）が未使用とされ、無駄ができるが、上記実施例に
よれば、そのような無駄が無く、１Ｍワード×４ビット
出力構成のＤＲＡＭデバイスと同一プロセスで形成可能
な２ＣＡＳタイプの１Ｍワード×２ビット出力構成のＤ
ＲＡＭデバイスを、パリティビット用として有効に使用
することができる。(7) For example, in a DRAM module having an output structure of 2 M words × 36 bits, 4 CAS type 4 M bits (1 M word ×
It is possible to reduce the number of devices by using a DRAM device with a 4-bit output configuration).
In that case, of the 4M bits (1M word × 4bit output configuration), 2Mbits (1M word × 2bit output configuration) are unused and can be wasted. 2 CAS type 1M word x 2 bit output configuration D that can be formed in the same process as a DRAM device with 1M word x 4 bit output configuration without unnecessary waste
RAM devices can be effectively used for parity bits.

【００５７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。The invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited thereto and needless to say, various modifications can be made without departing from the scope of the invention. Yes.

【００５８】例えば、上記実施例では１Ｍワード×３６
ビット出力構成のＤＲＡＭモジュール、２Ｍワード×３
６ビット出力構成のＤＲＡＭモジュールについて説明し
たが、次世代のメモリモジュールとされる４Ｍワード×
３６ビット出力構成のＤＲＡＭモジュール、８Ｍワード
×３６ビット出力構成のＤＲＡＭモジュールにおいて
も、パリティービット用として、２ＣＡＳタイプの８Ｍ
ビット（４Ｍワード×２ビット出力構成）ＤＲＡＭデバ
イスを使用することにより、上記実施例の場合と同様の
作用効果を得ることができる。For example, in the above embodiment, 1M words × 36.
DRAM module with bit output, 2M words x 3
The DRAM module with a 6-bit output configuration was explained, but 4M words × which will be the next-generation memory module ×
In a DRAM module with a 36-bit output configuration and a DRAM module with an 8M word x 36-bit output configuration, a 2CAS type 8M for parity bit is also used.
By using a bit (4M word × 2 bit output configuration) DRAM device, the same operation and effect as in the above embodiment can be obtained.

【００５９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるパーソ
ナルコンピュータシステムに適用した場合について説明
したが、本発明はそれに限定されるものではなく、ワー
クステーションやその他のデータ処理装置に広く適用す
ることができる。In the above description, the case where the invention made by the present inventor is applied mainly to the personal computer system which is the field of application which is the background of the invention has been described, but the present invention is not limited to this, and a workstation And can be widely applied to other data processing devices.

【００６０】本発明は、少なくとも複数のメモリデバイ
スを搭載することを条件に適用することができる。The present invention can be applied under the condition that at least a plurality of memory devices are mounted.

【００６１】[0061]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００６２】すなわち、複数ビットのデータ入出力端子
と、このデータ入出力端子に対応して設けられた複数の
カラムアドレスストローブ信号入力端子とを含んで、上
記パリティビット用メモリデバイスを構成することによ
り、ＪＥＤＥＣ標準仕様のモジュールに比べて、パリテ
ィビット用のメモリデバイス数を低減することができる
ので、メモリモジュール全体としてのメモリデバイス数
を低減することができ、さらにはメモリデバイスの小型
化を図ることができる。That is, the parity bit memory device is constructed by including a plurality of bits of data input / output terminals and a plurality of column address strobe signal input terminals provided corresponding to the data input / output terminals. , It is possible to reduce the number of memory devices for parity bits as compared with the module of JEDEC standard specifications, so that the number of memory devices as a whole memory module can be reduced, and further, the size of the memory device can be reduced. You can

【００６３】実装基板に１Ｍワード×４ビット出力構成
のＤＲＡＭデバイスが８個搭載されるとき、上記パリテ
ィビット用メモリデバイスとして、１Ｍワード×２ビッ
ト出力構成のＤＲＡＭデバイスを２個搭載して、全体と
して１Ｍワード×３６ビット出力構成とすることで、Ｊ
ＥＤＥＣ標準仕様の１Ｍワード×３６ビット出力構成の
ＤＲＡＭモジュールと同等の機能を有するＤＲＡＭモジ
ュールを得ることができる。しかも、実装基板の片面実
装により、ＪＥＤＥＣ仕様の１Ｍワード×３６ビット出
力構成のＤＲＡＭモジュールに比べて、モジュールの厚
みを薄くすることができ、ＤＲＡＭモジュールの占有ス
ペースの縮小を図る上で、有効とされる。また、１Ｍワ
ード×３６ビット出力構成のＤＲＡＭモジュールが実装
基板の片面実装で実現できるので、このモジュールと、
２Ｍワード×３６ビット出力構成のＤＲＡＭモジュール
との間で、実装基板の共通化を図ることができる。When eight DRAM devices each having a 1M word × 4 bit output structure are mounted on the mounting board, two DRAM devices each having a 1M word × 2 bit output structure are mounted as the above parity bit memory device, and the entire parity bit memory device is mounted. As a result of the 1 M word x 36 bit output configuration,
It is possible to obtain a DRAM module having a function equivalent to that of the EDEC standard specification 1 M word × 36 bit output configuration DRAM module. Moreover, by mounting the mounting board on one side, the module thickness can be made thinner than that of a DRAM module having a 1M word × 36-bit output configuration of JEDEC specifications, which is effective in reducing the occupied space of the DRAM module. To be done. Further, since a DRAM module having a 1M word × 36-bit output configuration can be realized by single-sided mounting on a mounting board,
The mounting board can be shared with the DRAM module having the 2M word × 36-bit output configuration.

【００６４】実装基板に１Ｍワード×４ビット出力構成
のＤＲＡＭデバイスが１６個搭載されるとき、上記パリ
ティビット用メモリデバイスとして、１Ｍワード×２ビ
ット出力構成のＤＲＡＭデバイスを４個搭載して、全体
として２Ｍワード×３６ビット出力構成とすることで、
ＪＥＤＥＣ標準仕様の２Ｍワード×３６ビット出力構成
のＤＲＡＭモジュールと同等の機能を有するＤＲＡＭモ
ジュールを得ることができる。しかも、パリティビット
用として、１Ｍワード×２ビット出力構成のＤＲＡＭデ
バイスを適用することにより、ＪＥＤＥＣ仕様の２Ｍワ
ード×３６ビット出力構成のＤＲＡＭモジュールに比べ
て、モジュールの高さを短縮することができるので、上
記のように、基板配線の寄生容量の低減により、配線間
のクロストークや、信号遅延の減少を図ることができ
る。When 16 DRAM devices each having a 1M word × 4 bit output structure are mounted on the mounting board, four DRAM devices each having a 1M word × 2 bit output structure are mounted as the above-mentioned parity bit memory device, and the entire parity bit memory device is mounted. 2M words x 36 bits output configuration,
It is possible to obtain a DRAM module having a function equivalent to that of the JEDEC standard specification 2M word × 36-bit output DRAM module. Moreover, by applying a DRAM device having a 1M word × 2 bit output configuration for the parity bit, the height of the module can be shortened as compared with a DRAM module having a 2M word × 36 bit output configuration of the JEDEC specification. Therefore, as described above, by reducing the parasitic capacitance of the substrate wiring, crosstalk between wirings and signal delay can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である１Ｍワード×３６ビッ
ト出力構成のＤＲＡＭモジュールの構成例ブロック図で
ある。FIG. 1 is a block diagram of a configuration example of a DRAM module having a 1M word × 36 bit output configuration according to an embodiment of the present invention.

【図２】ＪＥＤＥＣ標準仕様の１Ｍワード×３６ビット
出力構成のＤＲＡＭモジュールの構成ブロック図であ
る。FIG. 2 is a configuration block diagram of a DRAM module having a JEDEC standard specification 1 M word × 36 bit output configuration.

【図３】図１に示されるＤＲＡＭモジュールの外観図で
ある。FIG. 3 is an external view of the DRAM module shown in FIG.

【図４】本発明の他の実施例である２Ｍワード×３６ビ
ット出力構成のＤＲＡＭモジュールの構成例ブロック図
である。FIG. 4 is a block diagram showing a configuration example of a DRAM module having a 2M word × 36 bit output configuration according to another embodiment of the present invention.

【図５】ＪＥＤＥＣ標準仕様の２Ｍワード×３６ビット
出力構成のＤＲＡＭモジュールの構成ブロック図であ
る。FIG. 5 is a configuration block diagram of a DRAM module having a JEDEC standard specification 2M word × 36 bit output configuration.

【図６】図４に示されるＤＲＡＭモジュールの外観図で
ある。6 is an external view of the DRAM module shown in FIG.

【図７】上記ＤＲＡＭモジュールに使用される１Ｍワー
ド×４ビット出力構成のＤＲＡＭデバイスの構成例ブロ
ック図である。FIG. 7 is a block diagram of a configuration example of a DRAM device having a 1M word × 4 bit output configuration used in the DRAM module.

【図８】上記ＤＲＡＭモジュールに使用される１Ｍ×２
ビット出力構成のＤＲＡＭデバイスの構成例ブロック図
である。FIG. 8: 1M × 2 used in the above DRAM module
It is a block diagram of a configuration example of a DRAM device having a bit output configuration.

【図９】上記ＤＲＡＭモジュールを含むパーソナルコン
ピュータシステムの構成例ブロック図である。FIG. 9 is a block diagram of a configuration example of a personal computer system including the DRAM module.

【符号の説明】[Explanation of symbols]

１００ ＤＲＡＭモジュール １０１〜１１０，４０１〜４１０，４１１〜４２０ Ｄ
ＲＡＭデバイス ３００，６００ 実装基板 ３０１，６０１ 基板端子 ７０１ ＲＡＳコントローラ ７０２ ＣＡＳコントローラ ７０３ ＷＥコントローラ ７０４ ＯＥコントローラ ７０９〜７１２ Ｉ／Ｏバッファ ７１３，７１５，７１６，７１８，７２３，７２５，７
２６，７２８，７３５，７３７，７３８，７４０，７４
５，７４７，７４８，７５０ メモリアレイマット ７１４，７１７，７２４，７２７，７３６，７３９，７
４６，７４９ Ｉ／Ｏバス及びカラムデコーダ ７１９，７２０，７２１，７２２，７２９，７３０，７
３１，７３２，７４１，７４２，７４３，７４４，７５
１，７５２，７５３，７５４ ロウドライバ ７２０ ロウデコーダ及び周辺回路 ７５５ ロウアドレスバッファ ７５６ カラムアドレスバッファ ８０１ ＲＡＳコントローラ ８０２ ＣＡＳ１コントローラ ８０３ ＣＡＳ２コントローラ ８０４ ＷＥコントローラ ８０５ ＯＥコントローラ ８０８，８０９ バッファ ８１６，８１７，８１８，８１９，８２６，８２７，８
２８，８２９ ロウドライバ ８３０ ロウデコーダ及び周辺回路 ８３１ ロウアドレスバッファ ８３２ カラムアドレスバッファ ９０１ ＣＰＵ ９０２ ＤＲＡＭ ９０３ ＤＲＡＭ制御部 ９０４ バックアップ制御部 ９０５ ＲＯＭ ９０６ ＳＲＡＭ ９０７ 周辺装置制御部 ９０８ 外部記憶装置 ９０９ キーボード ９１０ 表示系 ９１１ 電源供給部 ９１２ ＣＲＴディスプレイ装置100 DRAM module 101-110, 401-410, 411-420 D
RAM device 300,600 Mounting board 301,601 Board terminal 701 RAS controller 702 CAS controller 703 WE controller 704 OE controller 709 to 712 I / O buffer 713, 715, 716, 718, 723, 725, 7
26,728,735,737,738,740,74
5,747,748,750 Memory array mats 714,717,724,727,736,739,7
46,749 I / O bus and column decoder 719,720,721,722,729,730,7
31,732,741,742,743,744,75
1, 752, 753, 754 Row driver 720 Row decoder and peripheral circuit 755 Row address buffer 756 Column address buffer 801 RAS controller 802 CAS1 controller 803 CAS2 controller 804 WE controller 805 OE controller 808, 809 buffer 816, 817, 817, 818, 819, 824,827,8
28,829 Row driver 830 Row decoder and peripheral circuit 831 Row address buffer 832 Column address buffer 901 CPU 902 DRAM 903 DRAM control unit 904 Backup control unit 905 ROM 906 SRAM 907 Peripheral device control unit 908 External storage device 909 Keyboard 910 Display system 911 Power supply unit 912 CRT display device

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳沢 一正 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 藤巻 政之 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazumasa Yanagisawa 5-20-1, Kamimizuhoncho, Kodaira-shi, Tokyo Hitachi Ltd. Semiconductor Division (72) Inventor Masayuki Fujimaki Moroyama-cho, Iruma-gun, Saitama Prefecture Asahidai No. 15 Inside Hitachi Tobu Semiconductor Co., Ltd.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 パリティチェックのためのパリティビッ
ト用メモリデバイスを含む複数のメモリデバイスを実装
基板に搭載して成るメモリモジュールにおいて、上記パ
リティビット用メモリデバイスは、複数ビット構成の入
出力ポートと、各ポート毎のカラム系選択動作を、互い
に異なるカラムアドレスストローブ信号に基づいて制御
可能な制御回路とを含んで成ることを特徴とするメモリ
モジュール。1. A memory module in which a plurality of memory devices including a parity bit memory device for parity check are mounted on a mounting substrate, wherein the parity bit memory device includes an input / output port having a plurality of bits. A memory module comprising a control circuit capable of controlling a column system selecting operation for each port based on different column address strobe signals. 【請求項２】 １Ｍワード×４ビット出力構成のＤＲＡ
Ｍデバイスが８個搭載されるとき、上記パリティビット
用メモリデバイスとして、１Ｍワード×２ビット出力構
成のＤＲＡＭデバイスが２個搭載されて、全体として１
Ｍワード×３６ビット出力構成とされた請求項１記載の
メモリモジュール。2. A DRA having a 1M word × 4 bit output configuration.
When eight M devices are mounted, two DRAM devices having a 1M word × 2 bit output configuration are mounted as the above-mentioned parity bit memory device, and the total of 1 is set.
The memory module according to claim 1, wherein the memory module has an M word × 36 bit output configuration. 【請求項３】 １Ｍワード×４ビット出力構成のＤＲＡ
Ｍデバイスが１６個搭載されるとき、上記パリティビッ
ト用メモリデバイスとして、１Ｍワード×２ビット出力
構成のＤＲＡＭデバイスが４個搭載されて、全体として
２Ｍワード×３６ビット出力構成とされた請求項１記載
のメモリモジュール。3. A DRA having a 1M word × 4 bit output configuration.
2. When 16 M devices are mounted, 4 DRAM devices having a 1 M word.times.2 bit output configuration are mounted as the parity bit memory device, and a 2 M word.times.36 bit output configuration is provided as a whole. The memory module described. 【請求項４】 請求項１乃至３のいずれか１項記載のメ
モリモジュールと、それをアクセス可能な中央処理装置
とを含んで成ることを特徴とするデータ処理装置。4. A data processing device comprising the memory module according to claim 1 and a central processing unit capable of accessing the memory module.