JPH08186489A - Pll device and signal reproducing device provided with pll device - Google Patents

Abstract

PURPOSE: To finely control the zero point and pore frequencies of a PLL loop filter by not using a passive element constant but using an electronic circuit. CONSTITUTION: A timing error detector 41 detects the extent of timing error between a timing clock 34 outputted from a controlled oscillator 44 and an input signal 33 and converts this detected extent of timing error in accordance with two set conversion coefficients different by values to output two converted extents of timing error. A loop filter 43 is provided with the transfer function, where the zero point frequency in the loop filter 43 is changed by two conversion coefficients, and the transfer function where a control signal is amplified in accordance with an indicated gain and the pole frequency in the loop filter 43 is changed by the indicated gain. A setting means sets and changes two conversion coefficients and the gain to control the zero point frequency and the pole frequency.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、データ転送装置もしく
はデータ記録装置等の信号受信装置に用いられ、転送デ
ータもしくは記録データの受信のためのタイミングクロ
ックを生成するＰＬＬ装置に関するものであり、特に、
磁気ディスク装置等の信号再生装置に好適な、タイミン
グクロック生成用ＰＬＬ装置に係る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL device which is used in a signal receiving device such as a data transfer device or a data recording device and which generates a timing clock for receiving transfer data or recording data, and more particularly to a PLL device. ,
The present invention relates to a timing clock generating PLL device suitable for a signal reproducing device such as a magnetic disk device.

【０００２】[0002]

【従来の技術】従来の受信装置に用いられるＰＬＬの構
成および動作について、図１３を用いて説明する。ＰＬ
Ｌの従来技術としては、特開平１−１４３４４７号公報
に記載されているものがある。2. Description of the Related Art The structure and operation of a conventional PLL used in a receiver will be described with reference to FIG. PL
As a conventional technique of L, there is one described in Japanese Patent Application Laid-Open No. 1-143447.

【０００３】図１３において、ＰＬＬは、入力信号から
タイミングクロックを生成するものであり、ＶＣＯ制御
電圧に従って発振周波数を変化することができる電圧制
御発振器（以下、ＶＣＯと略す）４４、入力信号とＶＣ
Ｏの出力信号であるサンプリングタイミングとの誤差量
を検出するタイミング誤差検出器４１、および、タイミ
ング誤差検出器４１から出力された誤差量を積分、平滑
してＶＣＯ制御電圧６８を出力するループフィルタ４３
を有する。タイミング誤差検出器４１は、コンパレータ
５１、１クロック遅延回路５２および５３、乗算器５４
および５５、加算器５６、および、デジタル信号をアナ
ログ値に変換するデジタル／アナログ変換器（以下、Ｄ
ＡＣと略す）４２を有する。In FIG. 13, a PLL generates a timing clock from an input signal, a voltage controlled oscillator (hereinafter abbreviated as VCO) 44 capable of changing an oscillation frequency according to a VCO control voltage, an input signal and a VC.
A timing error detector 41 that detects the amount of error from the sampling timing that is the output signal of O, and a loop filter 43 that integrates and smoothes the amount of error output from the timing error detector 41 and outputs the VCO control voltage 68.
Have. The timing error detector 41 includes a comparator 51, one clock delay circuits 52 and 53, and a multiplier 54.
And 55, an adder 56, and a digital / analog converter (hereinafter, D) for converting a digital signal into an analog value.
42).

【０００４】図１３において、まず、タイミング誤差検
出器４１は、入力されたデジタルデータ３３の値を用い
て本来のサンプリングタイミングからの誤差量を検出
し、その結果をＤＡＣ４２においてアナログ電流量に変
換し、出力電流６７を生成する。ループフィルタ４３
は、ＤＡＣ４２の出力電流６７を積分、平滑し、ＶＣＯ
制御電圧６８を生成する。ＶＣＯ４４は、ＶＣＯ制御電
圧６８に従い、その出力であるタイミングクロック３４
の位相および周波数を変化させる。In FIG. 13, the timing error detector 41 first detects the amount of error from the original sampling timing using the value of the input digital data 33, and converts the result into an analog current amount in the DAC 42. , Output current 67 is generated. Loop filter 43
Integrates and smooths the output current 67 of the DAC 42,
The control voltage 68 is generated. The VCO 44 outputs the timing clock 34, which is its output, according to the VCO control voltage 68.
Change the phase and frequency of.

【０００５】このように動作することによって、ＰＬＬ
は適切なサンプリングタイミングを与えるタイミングク
ロックを生成することができる。By operating in this way, the PLL
Can generate a timing clock that provides the appropriate sampling timing.

【０００６】また、ループフィルタ４３は、一般的に、
図１４に示すような構成をとり、C1およびC2の容量を備
える容量２個と抵抗値Rの抵抗１個とで構成される。こ
のフィルタの周波数特性を図１５に示す。図１５におい
て、周波数特性は、１次の積分特性と１次の零点と１次
の極との合成で表される。ここで、零点周波数は1/C1R
で、また極周波数は1/C2R（ただし、C1>>C2と仮定す
る）で表される。このため、零点および極周波数は、受
動素子である容量C1およびC2と抵抗Rとで決定される。
磁気ディスク装置などのデータ記録再生装置に用いられ
るＰＬＬでは、ディスクの回転変動に対して確実にロッ
ク（ＶＣＯの発振周波数が入力周波数に一致している状
態）できるような過渡応答特性を備え、また、デ−タビ
ットのジッタには追従しないように周波数帯域と過渡応
答特性とを調整する必要がある。これらの周波数帯域と
過渡応答特性とは、ループフィルタ４３の零点および極
周波数による周波数特性を変更させることにより調整す
ることができるので、零点および極周波数を変更させる
ために受動素子である容量C1およびC2と抵抗Rとを変更
することによりこれらの調整を行なっている。また、磁
気ディスクに複数のゾーンを設けてゾーンごとに回転速
度を異ならせる場合には、ゾーンの切り替えに応じて周
波数帯域と過渡応答特性とを調整する必要がある。Further, the loop filter 43 is generally
The configuration as shown in FIG. 14 is adopted, and it is composed of two capacitors having the capacitors C1 and C2 and one resistor having a resistance value R. The frequency characteristic of this filter is shown in FIG. In FIG. 15, the frequency characteristic is represented by a combination of the first-order integral characteristic, the first-order zero point, and the first-order pole. Where the zero frequency is 1 / C1R
, And the pole frequency is represented by 1 / C2R (provided that C1 >> C2). Therefore, the zero point and the pole frequency are determined by the capacitors C1 and C2 which are passive elements and the resistor R.
A PLL used in a data recording / reproducing device such as a magnetic disk device has a transient response characteristic that can reliably lock to a disk rotation fluctuation (a state in which the VCO oscillation frequency matches the input frequency). , It is necessary to adjust the frequency band and the transient response characteristic so as not to follow the jitter of the data bit. Since these frequency bands and transient response characteristics can be adjusted by changing the frequency characteristics of the zero point and pole frequency of the loop filter 43, the capacitance C1 and the passive element for changing the zero point and pole frequency can be adjusted. These adjustments are made by changing C2 and resistance R. Further, when a plurality of zones are provided on the magnetic disk and the rotation speeds are made different for each zone, it is necessary to adjust the frequency band and the transient response characteristic according to the switching of the zones.

【０００７】[0007]

【発明が解決しようとする課題】上記従来技術で述べた
ＰＬＬ制御方式では、ループフィルタの周波数特性を決
定するループフィルタの零点および極周波数が、受動素
子である容量C1およびC2と抵抗Rとで決まるため、前述
したゾーン切り替えや高速同期時に、ＰＬＬのループフ
ィルタの周波数特性の切り替えが必要な場合、受動素子
の抵抗値を切り替えることにより対応している。In the PLL control method described in the above-mentioned prior art, the zero point and pole frequency of the loop filter that determines the frequency characteristic of the loop filter are determined by the capacitances C1 and C2 which are passive elements and the resistance R. Therefore, when it is necessary to switch the frequency characteristics of the loop filter of the PLL at the time of zone switching or high-speed synchronization, the resistance value of the passive element is switched.

【０００８】しかし、磁気ディスクの大容量化に伴い、
ディスクへの書き込み速度のきめ細かい切り替えが必要
となり、ＰＬＬのループフィルタの周波数特性も多段階
切り替えが必須となっている。これを従来の抵抗値切り
替えで対応しようとした場合、外付け抵抗および切り替
えスイッチ（通常はＭＯＳスイッチ等を使用）の数が増
加し、磁気ディスク装置のコスト高、小型化への障害の
原因となってしまう。また、外付け抵抗の数を減らせ
ば、最適なループ特性が設定できなくなる。However, with the increase in capacity of magnetic disks,
It is necessary to finely switch the writing speed to the disk, and multi-step switching of the frequency characteristics of the PLL loop filter is also essential. If this is attempted by conventional resistance value switching, the number of external resistors and changeover switches (usually using MOS switches, etc.) increases, which may cause obstacles to high cost and downsizing of the magnetic disk device. turn into. Also, if the number of external resistors is reduced, the optimum loop characteristic cannot be set.

【０００９】また、磁気ディスク装置の大容量化に伴
い、ディスクへの書き込み速度が高速化し、ＶＣＯクロ
ック周波数の高速化が必須となってきた。そのため、ク
ロックジッタの低減が重要となってくるが、ループフィ
ルタの抵抗および切り替えスイッチは外付けであるた
め、外乱雑音の影響を受けやすく、ＶＣＯ制御電圧に雑
音がのりやすい。この雑音がＶＣＯクロックジッタの原
因となる。Further, as the capacity of the magnetic disk device has been increased, the writing speed to the disk has been increased, and the VCO clock frequency has been required to be increased. Therefore, it is important to reduce the clock jitter. However, since the resistance of the loop filter and the changeover switch are externally attached, they are easily affected by disturbance noise, and the VCO control voltage is apt to have noise. This noise causes VCO clock jitter.

【００１０】本発明の目的は、ループフィルタの周波数
特性の変更が高速に行なえるタイミングクロック生成用
ＰＬＬ装置を提供することにある。さらに、他の目的と
しては、低ジッタのタイミングクロック生成用ＰＬＬ装
置を提供することにある。An object of the present invention is to provide a PLL device for timing clock generation which can change the frequency characteristic of a loop filter at high speed. Still another object is to provide a PLL device for generating a timing clock with low jitter.

【００１１】[0011]

【課題を解決するための手段】本発明は、上記課題を解
決するために、入力信号に基づいてタイミングクロック
を生成するためのＰＬＬ装置において、前記タイミング
クロックの周波数および位相を入力した制御信号に応じ
て変化させ、当該タイミングクロックを出力する制御発
振器と、前記制御発振器から出力される前記タイミング
クロックと前記入力信号とのタイミング誤差量を検出
し、前記検出したタイミング誤差量を、それぞれ、値の
異なる２つの設定された変換係数に従って変換した２つ
の変換タイミング誤差量を出力するタイミング誤差検出
器と、前記タイミング誤差検出器における前記タイミン
グ誤差量が減少するように、前記電圧制御発振器に対し
て前記制御信号を出力するループフィルタと、前記２つ
の変換係数を設定変更するための設定手段とを有し、前
記ループフィルタは、前記２つの変換係数により当該ル
ープフィルタにおける零点周波数が変化する伝達関数を
備える。In order to solve the above problems, the present invention relates to a PLL device for generating a timing clock based on an input signal, in which a control signal to which a frequency and a phase of the timing clock are input. And a control oscillator that outputs the timing clock, and a timing error amount between the timing clock output from the control oscillator and the input signal is detected. A timing error detector that outputs two conversion timing error amounts converted according to two different set conversion coefficients, and the voltage-controlled oscillator to reduce the timing error amount in the timing error detector. A loop filter that outputs a control signal and the setting conversion of the two conversion coefficients And a setting means for, said loop filter comprises a transfer function wherein by two transform coefficients zero frequency in the loop filter changes.

【００１２】また、このＰＬＬ装置は、磁気ディスク装
置などの信号再生装置に備えるようにすることができ
る。Further, this PLL device can be provided in a signal reproducing device such as a magnetic disk device.

【００１３】[0013]

【作用】タイミング誤差検出器は、制御発振器から出力
される前記タイミングクロックと前記入力信号とのタイ
ミング誤差量を検出し、検出したタイミング誤差量を、
それぞれ、値の異なる２つの設定された変換係数に従っ
て変換し、２つの変換タイミング誤差量を出力する。The timing error detector detects the amount of timing error between the timing clock output from the controlled oscillator and the input signal, and detects the detected amount of timing error.
Conversion is performed according to two set conversion coefficients having different values, and two conversion timing error amounts are output.

【００１４】ループフィルタは、前記２つの変換タイミ
ング誤差量により差動することにより、前記タイミング
誤差検出器の出力に基づいて、前記電圧制御発振器に対
して前記制御信号を出力し、前記複数の変換係数の比に
従って当該ループフィルタにおける零点周波数が変化す
る。零点周波数は、前記２つの変換タイミング誤差量の
比と、ＣＲ回路の抵抗および容量により決定されるの
で、この２つの変換係数を、設定手段により設定変更す
ることで、零点周波数を制御することができる。The loop filter outputs the control signal to the voltage controlled oscillator based on the output of the timing error detector by performing a differential operation based on the two conversion timing error amounts, and the plurality of conversions. The zero frequency in the loop filter changes according to the ratio of the coefficients. Since the zero-point frequency is determined by the ratio of the two conversion timing error amounts and the resistance and capacitance of the CR circuit, the zero-point frequency can be controlled by changing the setting of these two conversion coefficients. it can.

【００１５】また、ループフィルタは、指示された利得
にしたがって前記制御信号を増幅し、指示された利得に
より当該ループフィルタにおける極周波数が変化する伝
達関数を備える場合には、極周波数は、増幅の利得と容
量とにより決定されるので、設定手段は、増幅回路の利
得をさらに設定変更することで、極周波数を制御するこ
とができる。Further, when the loop filter has a transfer function that amplifies the control signal according to the instructed gain and the pole frequency in the loop filter changes according to the instructed gain, the pole frequency is the amplification function. Since it is determined by the gain and the capacitance, the setting unit can control the pole frequency by further changing the setting of the gain of the amplifier circuit.

【００１６】このように、ＰＬＬループフィルタの零点
および極周波数を受動素子定数ではなく、電子回路を用
いてきめ細かく制御することができる。また、ループフ
ィルタの外付け抵抗および切り替えスイッチが不要とな
るため、外乱雑音の影響を受けることが少なくなり、低
ジッタのタイミングクロック生成用ＰＬＬ装置を実現で
きる。As described above, the zero point and the pole frequency of the PLL loop filter can be finely controlled by using the electronic circuit instead of the passive element constant. Further, since the external resistance of the loop filter and the changeover switch are not required, the influence of disturbance noise is reduced, and the PLL device for timing clock generation with low jitter can be realized.

【００１７】[0017]

【実施例】まず、図９を参照して本実施例における磁気
ディスク装置の信号再生系の全体構成を説明し、つぎ
に、本実施例におけるＰＬＬ装置の詳細について説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the overall structure of a signal reproducing system of a magnetic disk device according to this embodiment will be described with reference to FIG. 9, and then the details of a PLL device according to this embodiment will be described.

【００１８】図９において、磁気ディスク装置は、ディ
スク媒体１２を回転させるスピンドルモータ１１と、デ
ィスク媒体１２に記録されたデータを再生する磁気ヘッ
ド１３と、再生信号を処理するための信号再生系ブロッ
ク１０とを備える。また、信号再生系ブロック１０は、
ディスク媒体１２から読み出された読みだし信号３１を
受け取る受信装置に相当し、増幅率を変化させることが
できるオートゲインコントロールアンプ（以下ＡＧＣア
ンプと略す）１５、雑音等の信号を除去するためのフィ
ルタ１６、アナログ値をデジタル値に変換するアナログ
／デジタル変換器（以下ＡＤＣと略す）１７、ディジタ
ル値を波形等化するためのデジタルイコライザ１８、タ
イミングクロックを生成するためのＰＬＬ１９、ＡＧＣ
アンプ１５を制御するためのＡＧＣアンプ制御２０、読
みだした信号をデータに復号するためのデコーダ２１、
全体の制御を行うディスクコントローラ２２およびホス
トコンピュータと接続するためのインタフェース２３を
有する。また、デジタルイコライザ１８は、図５に示す
ように、１クロック遅延回路２０１および加算器２０２
を有する。In FIG. 9, the magnetic disk device includes a spindle motor 11 for rotating a disk medium 12, a magnetic head 13 for reproducing data recorded on the disk medium 12, and a signal reproducing system block for processing a reproduced signal. And 10. Further, the signal reproduction system block 10 is
An automatic gain control amplifier (hereinafter abbreviated as AGC amplifier) 15 that corresponds to a receiving device that receives the read signal 31 read from the disk medium 12 and that can change the amplification rate, and removes signals such as noise. Filter 16, analog / digital converter (hereinafter abbreviated as ADC) 17 for converting an analog value into a digital value, digital equalizer 18 for waveform equalizing the digital value, PLL 19 for generating a timing clock, AGC
An AGC amplifier control 20 for controlling the amplifier 15, a decoder 21 for decoding the read signal into data,
It has a disk controller 22 for overall control and an interface 23 for connecting to a host computer. Further, the digital equalizer 18 includes a 1-clock delay circuit 201 and an adder 202 as shown in FIG.
Have.

【００１９】図９において、磁気ディスク装置は、スピ
ンドルモータ１１でディスク媒体１２を回転させ、磁気
ヘッド１３を用いてディスク媒体１２に記録されたデー
タを再生する。磁気ヘッド１３で読み出された信号は、
信号再生系ブロック１０に入力され、ヘッドアンプ１４
で増幅され、読みだし信号３１として信号再生系ブロッ
ク１０に入力される。ＡＧＣアンプ１５は、ＡＧＣアン
プ制御２０から出力されるＡＧＣアンプ制御信号３５に
従い、読みだし信号３１の信号振幅を増幅もしくは減衰
させ、磁気ディスク装置として設定された所定の信号振
幅になるようにする。ＡＧＣアンプ１５によって一定振
幅となった読みだし信号は、フィルタ１６によって高周
波ノイズを除去され、ＡＤＣ１７でサンプリングされて
デジタル値となる。ＡＤＣ１７は、フィルタ１６の出力
である再生信号３２の電圧値をＰＬＬ１９の出力である
タイミングクロック３４を用い、アナログ／デジタル変
換器１７で取り込み、デジタルシグナルデータ３７を生
成する。デジタルシグナルデータ３７はデジタルイコラ
イザ１８に入力され、図５に示すように、１タイミング
前のディレイデジタルシグナルデータ９９と加算され、
波形等化されてデジタル等化シグナルデータ３３とな
り、ＰＬＬ１９に入力される。図９におけるデコーダ２
１では、デジタル等化シグナルデータ３３をＮＲＺデー
タ３６に復号し、ディスクコントローラ２２およびイン
タフェース２３を通し、データバス３８を介して、ホス
トコンピュータへ送られる。一方、ＰＬＬ１９は、デジ
タル等化シグナルデータ３３を用いてタイミングクロッ
ク３４の位相および周波数を制御し、適切なサンプリン
グタイミングをＡＤＣ１７へ与える。In FIG. 9, in the magnetic disk device, the spindle motor 11 rotates the disk medium 12, and the magnetic head 13 is used to reproduce the data recorded on the disk medium 12. The signal read by the magnetic head 13 is
The signal is input to the signal reproduction system block 10, and the head amplifier 14
Is amplified by and is input to the signal reproduction system block 10 as a read signal 31. The AGC amplifier 15 amplifies or attenuates the signal amplitude of the read signal 31 according to the AGC amplifier control signal 35 output from the AGC amplifier control 20 so that the signal amplitude becomes a predetermined signal amplitude set as the magnetic disk device. The read signal having a constant amplitude by the AGC amplifier 15 has high frequency noise removed by the filter 16 and is sampled by the ADC 17 to be a digital value. The ADC 17 uses the timing clock 34 that is the output of the PLL 19 to capture the voltage value of the reproduction signal 32 that is the output of the filter 16 by the analog / digital converter 17 to generate the digital signal data 37. The digital signal data 37 is input to the digital equalizer 18 and is added to the delay digital signal data 99 one timing before, as shown in FIG.
The waveform is equalized into digital equalized signal data 33, which is input to the PLL 19. Decoder 2 in FIG. 9
In No. 1, the digital equalized signal data 33 is decoded into NRZ data 36, which is sent to the host computer through the disk controller 22 and the interface 23 and the data bus 38. On the other hand, the PLL 19 controls the phase and frequency of the timing clock 34 using the digital equalized signal data 33, and gives the ADC 17 proper sampling timing.

【００２０】つぎに、磁気ディスク装置のデータフォー
マットを、図１０を参照して説明する。図１０に示すよ
うに、磁気ディスク装置では、磁気媒体上に同心円のト
ラックを形成し、１つのトラックは複数のセクタで構成
される。１セクタは大きく２つの領域から構成される。
１つはセクタ番号等を記憶しておくＩＤフィールドであ
り、もう１つはデータを格納しておくＤＡＴＡフィール
ドである。さらに、ＩＤフィールドおよびＤＡＴＡフィ
ールドには、それぞれ先頭部に、ＳＹＮＣフィールドが
設けられている。ＳＹＮＣフィールドは、データを読み
だす際に、受信側のタイミングクロックを読みだしデー
タに同期させるための領域であり、このＳＹＮＣフィー
ルドを読みだしている間に受信側は、ＰＬＬ装置におい
て、位相引込みを開始し、タイミングクロックに同期さ
せる。通常、このＳＹＮＣフィールドは約１２Ｂｙｔｅ
程度確保されているが、その分だけ磁気ディスク装置の
記憶容量が減少してしまうため、短ければ短いほどフォ
ーマット効率が良いことになる。ＰＬＬ装置において、
位相引込みを開始してからタイミングクロックに同期さ
せるまでの時間を短時間にすることができれば、ＳＹＮ
Ｃフィールドを短くすることができ、フォーマット効率
を上げることができ、データ容量を増加させることがで
きる。Next, the data format of the magnetic disk device will be described with reference to FIG. As shown in FIG. 10, in the magnetic disk device, concentric tracks are formed on the magnetic medium, and one track is composed of a plurality of sectors. One sector is roughly composed of two areas.
One is an ID field that stores a sector number and the like, and the other is a DATA field that stores data. Further, the ID field and the DATA field are each provided with a SYNC field at the beginning. The SYNC field is an area for reading the timing clock of the receiving side and synchronizing it with the data when reading the data. While the SYNC field is reading, the receiving side performs phase lock in the PLL device. Start and synchronize to the timing clock. Normally, this SYNC field is about 12 bytes.
However, since the storage capacity of the magnetic disk device is reduced by that amount, the shorter the length, the better the format efficiency. In the PLL device,
If the time from the start of phase acquisition to the synchronization with the timing clock can be shortened, SYN
The C field can be shortened, the format efficiency can be increased, and the data capacity can be increased.

【００２１】図９におけるタイミングクロック生成用Ｐ
ＬＬ装置１９の構成図を図１に示す。図１において、Ｐ
ＬＬ装置は、生成しているタイミングクロックと入力信
号との位相比較を行い、タイミング誤差を検出するタイ
ミング誤差検出器４１、高調波成分や雑音を除去し、タ
イミング誤差に従って発振周波数を制御するための制御
信号電圧を出力するループフィルタ４３、および、ルー
プフィルタ４３から出力される制御信号電圧に従って発
振周波数が決定されるＶＣＯ４４を有する。また、タイ
ミング誤差検出器４１は、デジタル等化シグナルデータ
３３のデータがゼロより大きいか否かを比較するコンパ
レータ５１、入力信号を１クロック分遅延させる１クロ
ック遅延回路５２および５３、積算器５４および５５、
加算器５６、および、２つの差動電流出力型デジタル／
アナログ変換器（以下、ＤＡＣという）７１および７２
を有する。P for timing clock generation in FIG.
A block diagram of the LL device 19 is shown in FIG. In FIG. 1, P
The LL device performs phase comparison between the generated timing clock and the input signal, detects a timing error, a timing error detector 41, removes harmonic components and noise, and controls the oscillation frequency according to the timing error. It has a loop filter 43 that outputs a control signal voltage, and a VCO 44 whose oscillation frequency is determined according to the control signal voltage output from the loop filter 43. The timing error detector 41 includes a comparator 51 for comparing whether or not the data of the digital equalized signal data 33 is larger than zero, 1-clock delay circuits 52 and 53 for delaying the input signal by 1 clock, an integrator 54, 55,
Adder 56 and two differential current output type digital /
Analog converters (hereinafter referred to as DACs) 71 and 72
Have.

【００２２】また、ＤＡＣ７１および７２の詳細な構成
を図６および図７に示す。図６は、ＤＡＣのブロック構
成の一例を示し、図７はその詳細回路構成の一例を示し
ている。ＤＡＣは、デジタル／電流変換部１０１と出力
電流ソース／シンク切替部１０２とを有する。Further, detailed configurations of the DACs 71 and 72 are shown in FIGS. 6 and 7. FIG. 6 shows an example of a block configuration of the DAC, and FIG. 7 shows an example of a detailed circuit configuration thereof. The DAC has a digital / current conversion unit 101 and an output current source / sink switching unit 102.

【００２３】また、本実施例におけるループフィルタ４
３は、図８（ａ）に示すような構成をとり、図８（ｂ）
に示すようなループフィルタの周波数特性特性（ループ
特性）を備える。図８（ａ）において、ループフィルタ
４３は、容量Ｃ１、抵抗Ｒ１、Ｒ２、ＣＭＦ（Common m
ode feedback）110、コンダクタンスアンプ１１１、１
１２、容量Ｃ２、および、電圧電流変換利得ｇｍ設定レ
ジスタ８００を有する。The loop filter 4 in this embodiment is also used.
3 has a configuration as shown in FIG. 8 (a), and FIG.
The frequency characteristic characteristic (loop characteristic) of the loop filter as shown in FIG. In FIG. 8A, the loop filter 43 includes a capacitor C1, resistors R1, R2, CMF (Common m
ode feedback) 110, conductance amplifier 111, 1
12, the capacitor C2, and the voltage-current conversion gain gm setting register 800.

【００２４】ループフィルタ４３は、容量Ｃ１、抵抗Ｒ
１、Ｒ２およびＣＭＦ（Common mode feedback）110を
備えるＣＲ回路と、コンダクタンスアンプ１１１、１１
２および容量Ｃ２を備える増幅回路とを備える。ＣＲ回
路では、ループフィルタの伝達関数の零点周波数を決定
し、増幅回路は、ループフィルタの伝達関数の極周波数
を決定する。The loop filter 43 includes a capacitor C1 and a resistor R.
1, a CR circuit including R2 and CMF (Common mode feedback) 110, and conductance amplifiers 111 and 11
2 and an amplifier circuit including a capacitor C2. The CR circuit determines the zero-point frequency of the transfer function of the loop filter, and the amplifier circuit determines the pole frequency of the transfer function of the loop filter.

【００２５】本実施例におけるループフィルタ４３は、
ＰＬＬのループ特性を決定する零点および極周波数を、
ループフィルタ４３における電流比と、コンダクタンス
アンプ１１１および１１２の電圧電流変換利得ｇｍとに
より制御できるような構成にしている。電圧電流変換利
得ｇｍはディスクコントローラ２２より電圧電流変換利
得ｇｍ設定レジスタ８００に設定指示される。また、ル
ープフィルタ４３の前段のＤＡＣ７１および７２では、
電流比を変換係数のｋ１およびｋ２としてディスクコン
トローラ２２より設定指示され、タイミング誤差検出器
４１においてもとめられた位相差に従った電流制御信号
を出力する。ディスクコントローラ２２では、ディスク
のゾーンが切り替え時やロック時、引込み時などループ
フィルタの周波数特性を変更する必要があるときに、こ
れらの電圧電流変換利得ｇｍ、変換係数のｋ１およびｋ
２を変更する。これらの変更方法については、後述する
読み出し動作説明時に詳述する。The loop filter 43 in this embodiment is
The zero and pole frequencies that determine the loop characteristics of the PLL are
The configuration is such that it can be controlled by the current ratio in the loop filter 43 and the voltage-current conversion gain gm of the conductance amplifiers 111 and 112. The voltage / current conversion gain gm is instructed to be set in the voltage / current conversion gain gm setting register 800 by the disk controller 22. Further, in the DACs 71 and 72 in the previous stage of the loop filter 43,
The current ratio is set and designated by the disk controller 22 as the conversion coefficients k1 and k2, and a current control signal according to the phase difference found in the timing error detector 41 is output. In the disk controller 22, when it is necessary to change the frequency characteristics of the loop filter when the disk zone is switched, locked, or pulled in, the voltage-current conversion gain gm and the conversion coefficients k1 and k are changed.
Change 2. These changing methods will be described in detail when the read operation is described later.

【００２６】つぎに、図１に示す本実施例におけるＰＬ
Ｌ装置の動作説明を図２を参照して説明する。図２に、
図９におけるＡＤＣ１７におけるサンプリングタイミン
グが本来のタイミングより遅れていた場合のタイミング
チャートを示す。図２において、左側の太文字で示す
「３２，３４，３７，９９，…１２３，１２４」の数字
は、図１、図５および図９にそれぞれ示す信号番号を示
し、各信号番号に対応して右側に示しているそれぞれの
数値は、各信号番号の各タイミング（Ｔ１〜Ｔ６）にお
ける出力値をそれぞれ示している。Next, the PL in this embodiment shown in FIG.
The operation of the L device will be described with reference to FIG. In Figure 2,
10 shows a timing chart when the sampling timing in the ADC 17 in FIG. 9 is behind the original timing. In FIG. 2, the numbers “32, 34, 37, 99, ... 123, 124” shown in bold letters on the left side indicate the signal numbers shown in FIGS. 1, 5 and 9, and correspond to the respective signal numbers. The respective numerical values shown on the right side of FIG. 3 indicate the output values at the respective timings (T1 to T6) of the respective signal numbers.

【００２７】図１において、コンパレータ５１は、図９
に示すデジタルイコライザ１８から出力されたデジタル
等化シグナルデータ３３を入力し、この値がゼロより大
きいか小さいかを判断し、ゼロより大きければ＋１を、
小さければ−１を、比較結果６１として出力する。例え
ば、図２に示す例においては、コンパレータ５１は、比
較結果６１として、タイミングＴ１，Ｔ４およびＴ５の
ときに−１、タイミングＴ２，Ｔ３およびＴ６のとき１
をそれぞれ出力している。デジタル等化シグナルデータ
３３と比較結果６１とは、それぞれ、１クロック遅延回
路５２および５３に入力され、ディレイ等化データ６２
とディレイ比較データ６３とがそれぞれ生成される。積
算器５４は、ディレイ等化データ６２と比較結果６１と
の積算を行い、積算結果６４を生成する。一方、積算器
５５は、デジタル等化シグナルデータ３３とディレイ比
較データ６３の積算を行い、積算結果６５を生成する。
加算器５６は、積算結果６４と積算結果６５との加算を
行い、加算結果６６を生成する。例えば、図２に示す例
においては、加算器５６は、加算結果６６として、全て
のタイミングにおいて０．４を出力している。この加算
結果６６は、ＰＬＬから出力しているクロック３４と、
読みだした再生信号のタイミングとの位相差を示してい
る。加算結果６６は、位相差の絶対値を示すｎビットの
電流値情報と、位相の遅れ／進み（＋／−）を示すソー
ス／シンク切替信号とで表されている。The comparator 51 in FIG.
The digital equalized signal data 33 output from the digital equalizer 18 shown in is input, and it is judged whether this value is larger or smaller than zero. If it is larger than zero, +1 is set,
If it is smaller, -1 is output as the comparison result 61. For example, in the example shown in FIG. 2, the comparator 51 determines that the comparison result 61 is −1 at timings T1, T4 and T5, and 1 at timings T2, T3 and T6.
Are output respectively. The digital equalized signal data 33 and the comparison result 61 are input to the 1-clock delay circuits 52 and 53, respectively, and the delay equalized data 62 is input.
And delay comparison data 63 are generated respectively. The integrator 54 integrates the delay equalization data 62 and the comparison result 61 to generate an integration result 64. On the other hand, the integrator 55 integrates the digital equalization signal data 33 and the delay comparison data 63 to generate an integration result 65.
The adder 56 adds the integration result 64 and the integration result 65 to generate an addition result 66. For example, in the example shown in FIG. 2, the adder 56 outputs 0.4 as the addition result 66 at all timings. The addition result 66 is obtained by adding the clock 34 output from the PLL,
It shows the phase difference from the timing of the read reproduction signal. The addition result 66 is represented by n-bit current value information indicating the absolute value of the phase difference and a source / sink switching signal indicating phase delay / advance (+/-).

【００２８】ＤＡＣ７１は、ディスクコントローラ２２
より指示された変換係数ｋ１を加算結果６６に掛けてア
ナログ電流１２１および１２２を生成する。同様に、Ｄ
ＡＣ７２は、ディスクコントローラ２２より指示された
変換係数ｋ２を加算結果６６に掛けてアナログ電流１２
３および１２４を生成する。ここでは、アナログ電流の
値が正の値（遅れている場合）であれば、ループフィル
タ４３へ電流を流し出し、アナログ電流の値が負の値
（進んでいる場合）であれば、ループフィルタ４３から
電流を引き出すことにしているため、たとえば、アナロ
グ電流１２１が正の値でループフィルタ４３へ電流を流
し出す時はアナログ電流１２２は負の値となり、アナロ
グ電流１２１と同じ絶対値のアナログ電流をループフィ
ルタ４３から引き出す。ＤＡＣ７２の差動出力電流１２
３および１２４についても同様である。The DAC 71 is a disk controller 22.
The addition result 66 is multiplied by the conversion coefficient k1 instructed to generate the analog currents 121 and 122. Similarly, D
The AC 72 multiplies the addition result 66 by the conversion coefficient k2 instructed by the disk controller 22 and outputs the analog current 12
3 and 124 are generated. Here, if the value of the analog current is a positive value (when delayed), the current is sent to the loop filter 43, and if the value of the analog current is a negative value (when it is advanced), the loop filter 43 Since the current is to be drawn from 43, for example, when the analog current 121 has a positive value and flows into the loop filter 43, the analog current 122 has a negative value, and the analog current 121 has the same absolute value as the analog current 121. From the loop filter 43. DAC 72 differential output current 12
The same applies to 3 and 124.

【００２９】ＤＡＣ７１および７２は同一の構成をして
いるため、ここではＤＡＣ７１についてその構成を図６
および図７を用いて説明する。Since the DACs 71 and 72 have the same structure, the structure of the DAC 71 is shown in FIG.
And it demonstrates using FIG.

【００３０】図６において、デジタル／電流変換部１０
１は、加算結果６６のうちのｎビットの電流値情報に従
い、変換係数ｋ１を電流値情報に掛けてアナログ電流７
１を生成する。出力電流ソース／シンク切替部１０２
は、加算結果６６のうちのソース／シンク切替信号に従
い、デジタル／電流変換部１０１で生成されたアナログ
電流７１をループフィルタ４３へ流し出す（ソース）
か、ループフィルタ４３から引き出す（シンク）かを決
定する。アナログ電流７１をループフィルタ４３へ流し
出す場合、アナログ電流１２１はループフィルタ４３へ
アナログ電流を流し出し、アナログ電流１２２は、ルー
プフィルタ４３からアナログ電流を引き出す。ここでア
ナログ電流１２１とアナログ電流１２２の電流量は同一
である。In FIG. 6, the digital / current conversion unit 10
1 is the analog current 7 obtained by multiplying the current value information by the conversion coefficient k1 according to the n-bit current value information in the addition result 66.
1 is generated. Output current source / sink switching unit 102
Outputs the analog current 71 generated by the digital / current conversion unit 101 to the loop filter 43 according to the source / sink switching signal of the addition result 66 (source).
It is determined whether it is to be pulled out from the loop filter 43 (sink). When the analog current 71 is supplied to the loop filter 43, the analog current 121 is supplied to the loop filter 43, and the analog current 122 is supplied from the loop filter 43. Here, the current amounts of the analog current 121 and the analog current 122 are the same.

【００３１】つぎに、図７を参照してデジタル／電流変
換部１０１と、出力電流ソース／シンク切替部１０２と
の動作について説明する。図７は、図６に示すデジタル
／電流変換部１０１の詳細な回路構成を示している。Next, the operations of the digital / current conversion unit 101 and the output current source / sink switching unit 102 will be described with reference to FIG. FIG. 7 shows a detailed circuit configuration of the digital / current conversion unit 101 shown in FIG.

【００３２】図７において、デジタル／電流変換部１０
１は、ＮＰＮトランジスタＱ１１〜Ｑ１６、電流源Ｉ０
〜Ｉｎ−１およびリファレンス電圧ＶＲを有する。電流
源Ｉ０〜Ｉｎ−１は２のべき乗の重み付けを持ち、ＮＰ
Ｎトランジスタは２つずつがペアとなり、電流スイッチ
を構成し、加算結果６６のｎビットの電流値情報に従
い、アナログ電流７１の生成に必要な電流源の選択を行
う。デジタル／電流変換部１０１の電流源I0、I1、In-
1、の値は、ＤＡＣ７１とＤＡＣ７２とで独立にそれぞ
れ変換係数ｋ１、ｋ２に従って設定される。変換係数ｋ
１、ｋ２は、後述するように、ディスクのゾーンごとに
対応する値などが、あらかじめディスクコントローラ２
２に設定されており、設定値を変更する必要があるとき
に指示され、ｋ１／ｋ２レジスタ６００に保持される。
ｋ１／ｋ２レジスタ６００では、設定された値にしたが
って電流源I0、I1、In-1の値が設定される。または、デ
ィスクコントローラ２２は、変換係数ｋ１、ｋ２の代わ
りに、直接電流源I0、I1、In-1の値を、ゾーン切り替え
時やロック時、引込み時などに従って指示するようにし
てもよい。In FIG. 7, the digital / current conversion unit 10
1 denotes NPN transistors Q11 to Q16 and a current source I0
˜In−1 and reference voltage VR. The current sources I0 to In-1 have a power of 2 weighting, and NP
Two N transistors are paired to form a current switch, and a current source required for generating the analog current 71 is selected according to the n-bit current value information of the addition result 66. Current sources I0, I1, In- of the digital / current converter 101
The value of 1 is independently set in the DAC 71 and the DAC 72 according to the conversion coefficients k1 and k2, respectively. Conversion factor k
As will be described later, 1 and k2 are values that correspond to the respective zones of the disk, which are previously stored in the disk controller 2.
It is set to 2, and is instructed when the set value needs to be changed, and is held in the k1 / k2 register 600.
In the k1 / k2 register 600, the values of the current sources I0, I1, In-1 are set according to the set values. Alternatively, the disk controller 22 may directly instruct the values of the current sources I0, I1, In-1 instead of the conversion coefficients k1, k2 in accordance with zone switching, locking, pulling, or the like.

【００３３】出力電流ソース／シンク切替部１０２は、
ＭＯＳトランジスタＭ１１〜Ｍ２４、論理インバータＶ
１１、Ｖ１２およびバイアス電圧ＶＢを有する。ＰＭＯ
ＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ２５および
Ｍ１５、Ｍ１６、Ｍ２６はそれぞれ電流ミラーを構成す
る。Ｍ１４はゲート接地ＭＯＳトランジスタであり、Ｍ
１２の出力抵抗を増大させ、ミラー精度を向上させる。
Ｍ１７〜２０およびインバータＶ１１は、電流ミラーで
生成されたソース電流およびシンク電流の切替を行う電
流スイッチを構成する。Ｍ２１〜２４およびインバータ
Ｖ１２は電流ミラーで生成されたソース電流およびシン
ク電流の切替を行う電流スイッチを構成する。The output current source / sink switching unit 102
MOS transistors M11 to M24, logic inverter V
11, V12 and bias voltage VB. PMO
The S transistors M11, M12, M13, M25 and M15, M16, M26 form current mirrors, respectively. M14 is a grounded-gate MOS transistor,
12 to increase the output resistance and improve the mirror accuracy.
M17 to M20 and the inverter V11 configure a current switch that switches the source current and the sink current generated by the current mirror. The M21 to M24 and the inverter V12 form a current switch that switches the source current and the sink current generated by the current mirror.

【００３４】今、加算結果６６のソース／シンク切替信
号Ｓ１１が”Ｈ”とすると、Ｍ１７はオフし、Ｍ１９は
オンとなる。その結果、Ｍ１８のソース端子電圧はＭ１
８がオンできる電位へと移行でき、Ｍ１３が生成するソ
ース電流をＭ１８を介し、アナログ電流１２１としてル
ープフィルタ４３へ流しだす。一方、Ｍ２０は、Ｍ１９
によって、ゲート・ソース間をショートされるためオフ
となり、Ｍ１６が生成するシンク電流はＭ１９を介して
バイアス電圧ＶＢから供給される。Now, when the source / sink switching signal S11 of the addition result 66 is "H", M17 is turned off and M19 is turned on. As a result, the source terminal voltage of M18 is M1.
8 can be turned on to a potential at which it can be turned on, and the source current generated by M13 is supplied to the loop filter 43 as an analog current 121 via M18. On the other hand, M20 is M19
As a result, the gate and source are short-circuited and turned off, and the sink current generated by M16 is supplied from the bias voltage VB via M19.

【００３５】また、Ｍ２３はオフし、Ｍ２１はオンとな
る。その結果、Ｍ２４のソース端子電圧はＭ２４がオン
できる電位へと移行でき、Ｍ２６が生成するシンク電流
をＭ２４を介し、アナログ電流１２２としてループフィ
ルタ４３から引き出す。一方、Ｍ２２は、Ｍ２１によっ
て、ゲート・ソース間をショートされるためオフとな
り、Ｍ２５が生成するソース電流はＭ２１を介してバイ
アス電圧ＶＢへ流し込まれる。Further, M23 is turned off and M21 is turned on. As a result, the source terminal voltage of M24 can be shifted to a potential at which M24 can be turned on, and the sink current generated by M26 is drawn from loop filter 43 as analog current 122 via M24. On the other hand, M22 is turned off because the gate and source are short-circuited by M21, and the source current generated by M25 is supplied to the bias voltage VB through M21.

【００３６】逆に、ソース／シンク切替信号６４が”
Ｌ”の時は、Ｍ１７がオンし、Ｍ１９がオフする。その
結果、Ｍ１８のゲート・ソース間はショートされ、Ｍ１
８はオフ状態となる。よって、Ｍ１３で生成されるソー
ス電流はＭ１７を介してバイアス電圧ＶＢへ流し込まれ
る。一方、Ｍ２０のソース端子電圧はＭ２０がオンでき
る電位へと移行でき、Ｍ１６が生成するシンク電流をＭ
２０を介し、アナログ電流１２１としてループフィルタ
４３から引き出す。また、Ｍ２３がオンし、Ｍ２１がオ
フする。その結果、Ｍ２４のゲート・ソース間はショー
トされ、Ｍ２４はオフ状態となる。よって、Ｍ２６で生
成されるソース電流は、Ｍ２３を介してバイアス電圧Ｖ
Ｂから供給される。一方、Ｍ２２のソース端子電圧はＭ
２２がオンできる電位へと移行でき、Ｍ２５が生成する
シンク電流をＭ２２を介し、アナログ電流１２２として
ループフィルタ４３へ流し出す。On the contrary, the source / sink switching signal 64 is "
When L ", M17 is turned on and M19 is turned off. As a result, the gate and source of M18 are short-circuited and M1
8 is turned off. Therefore, the source current generated in M13 flows into the bias voltage VB via M17. On the other hand, the source terminal voltage of M20 can shift to a potential at which M20 can be turned on, and the sink current generated by M16 is M
An analog current 121 is drawn from the loop filter 43 via 20. Also, M23 turns on and M21 turns off. As a result, the gate and source of M24 are short-circuited, and M24 is turned off. Therefore, the source current generated in M26 is the bias voltage V via M23.
Supplied from B. On the other hand, the source terminal voltage of M22 is M
22 can be shifted to a potential at which it can be turned on, and the sink current generated by M25 is sent out to the loop filter 43 as the analog current 122 via M22.

【００３７】ＤＡＣ７１は、以上のように動作し、ＤＡ
Ｃ７２もＤＡＣ７１と全く同様に動作する。ただし、デ
ジタル／電流変換部１０１の電流源I0、I1、In-1、の値
がＤＡＣ７１とＤＡＣ７２で独立にそれぞれ変換係数ｋ
１、ｋ２に従って設定される。図２に示すような場合に
は、サンプリングタイミングが遅れているためアナログ
電流１２１は+0.4ｋ1、アナログ電流１２２は-0.4ｋ1、
アナログ電流１２３は+0.4ｋ2、アナログ電流１２４は-
0.4ｋ2、となり、それぞれループフィルタ４３への電流
の流し込みおよび引き出しを行う。The DAC 71 operates as described above, and DA
The C72 operates exactly like the DAC71. However, the values of the current sources I0, I1, In-1 of the digital / current converter 101 are independently converted by the DAC 71 and the DAC 72, respectively.
1, k2. In the case shown in FIG. 2, since the sampling timing is delayed, the analog current 121 is + 0.4k1, the analog current 122 is -0.4k1,
Analog current 123 is + 0.4k2, analog current 124 is-
0.4 k2, and the current flows into and out of the loop filter 43, respectively.

【００３８】ループフィルタ４３の一構成例を図８
（ａ）および（ｂ）に示す。図８（ａ）に示すように、
ループフィルタ４３は、容量Ｃ１、Ｃ２、抵抗Ｒ１、Ｒ
２、ＣＭＦ（Common mode feedback）110、コンダクタ
ンスアンプ１１１および１１２を有する。ＤＡＣ７１お
よび７２から出力されるアナログ電流１２１、１２２、
１２３および１２４は、前述したように、それぞれI、
絶対値でc×ｋ１、Ic×ｋ１、Ic×ｋ２、Ic×ｋ２の値
を持っており、ＡＤＣ１７のサンプリングタイミングが
本来のタイミングより遅れていた場合はアナログ電流１
２１と１２３とはループフィルタ４３への流し出し電流
となり、アナログ電流１２２と１２４とはループフィル
タ４３からの引き出し電流となる。逆に、ＡＤＣ１７の
サンプリングタイミングが本来のタイミングより進んで
いた場合はアナログ電流１２１と１２３とはループフィ
ルタ４３からの引き出し電流となり、アナログ電流１２
２と１２４はループフィルタ４３への流し出し電流とな
る。ここで、Icはタイミング誤差検出器４１が検出した
タイミング誤差量に比例した電流値である。これら４つ
のアナログ電流を容量Ｃ１および抵抗Ｒ１、Ｒ２により
電圧に変換する。ＣＭＦ110は、ループフィルタ４３の
動作点（バイアス電圧）を制御するものであり、ループ
フィルタの入出力小信号動作に直接影響を与えるもので
はない。ＡＤＣ１７のサンプリングタイミングが本来の
タイミングより遅れていた場合はループフィルタ４３の
出力電圧Voは大きくなり、ＶＣＯ４４の発振周波数を高
くする。これにより、タイミングクロック３４の位相は
進む。A configuration example of the loop filter 43 is shown in FIG.
Shown in (a) and (b). As shown in FIG. 8 (a),
The loop filter 43 includes capacitors C1 and C2 and resistors R1 and R.
2. It has a CMF (Common mode feedback) 110 and conductance amplifiers 111 and 112. Analog currents 121, 122 output from the DACs 71 and 72,
As mentioned above, 123 and 124 are respectively I,
It has the values of c × k1, Ic × k1, Ic × k2, and Ic × k2 in absolute value, and if the sampling timing of ADC 17 is behind the original timing, analog current 1
21 and 123 serve as a current flowing out to the loop filter 43, and the analog currents 122 and 124 serve as a current drawing out from the loop filter 43. On the contrary, when the sampling timing of the ADC 17 is ahead of the original timing, the analog currents 121 and 123 become the current drawn from the loop filter 43 and the analog current 12
2 and 124 are currents flowing out to the loop filter 43. Here, Ic is a current value proportional to the amount of timing error detected by the timing error detector 41. These four analog currents are converted into voltages by the capacitance C1 and the resistors R1 and R2. The CMF 110 controls the operating point (bias voltage) of the loop filter 43 and does not directly affect the input / output small signal operation of the loop filter. When the sampling timing of the ADC 17 is delayed from the original timing, the output voltage Vo of the loop filter 43 is increased and the oscillation frequency of the VCO 44 is increased. As a result, the phase of the timing clock 34 advances.

【００３９】この電流電圧変換の伝達関数は、（１＋ｓ
Ｃ１（Ｒ１＋Ｒ２）Ｋ）／ｓＣ１で表され、図８（ｂ）
に示すように、この場合のループフィルタ４３の積分特
性および零点が与えられる。この特性は、周波数応答特
性を示すグラフの低周波領域での-20dB/decの傾きと、
１／（Ｃ１（Ｒ１＋Ｒ２）Ｋ）とで表される零点を与え
る。ここで、Ｋ＝ｋ１／（ｋ１＋ｋ２）であり、ＤＡＣ
７１および７２における電流への変換係数ｋ１およびｋ
２の比率でＫの値を変化させられる。すなわち、零点周
波数を変換係数ｋ１およびｋ２の比率で制御できること
を意味している。容量Ｃ１および抵抗Ｒ１、Ｒ２で生成
される電圧は、コンダクタンスアンプ１１１、１１２、
および、容量Ｃ２で構成される１次のローパスフィルタ
に入力される。このローパスフィルタの入出力伝達特性
は１／（ｓＣ２／ｇｍ＋１）で表され、この特性は周波
数応答特性を示すグラフの極を与え、その周波数はｇｍ
／Ｃ２となる。よってループフィルタの極周波数はコン
ダクタンスアンプ１１１および１１２の電圧電流変換利
得ｇｍで制御できることになる。The transfer function of this current-voltage conversion is (1 + s
C1 (R1 + R2) K) / sC1 shown in FIG. 8 (b).
As shown in, the integral characteristic and the zero point of the loop filter 43 in this case are given. This characteristic is the slope of -20 dB / dec in the low frequency region of the graph showing the frequency response characteristic,
A zero point represented by 1 / (C1 (R1 + R2) K) is given. Here, K = k1 / (k1 + k2), and DAC
Conversion factors k1 and k into currents at 71 and 72
The value of K can be changed by a ratio of 2. That is, it means that the zero-point frequency can be controlled by the ratio of the conversion coefficients k1 and k2. The voltages generated by the capacitance C1 and the resistors R1 and R2 are the conductance amplifiers 111 and 112,
Also, it is input to the first-order low-pass filter including the capacitor C2. The input / output transfer characteristic of this low-pass filter is represented by 1 / (sC2 / gm + 1), and this characteristic gives the pole of the graph showing the frequency response characteristic, and its frequency is gm.
/ C2. Therefore, the pole frequency of the loop filter can be controlled by the voltage-current conversion gain gm of the conductance amplifiers 111 and 112.

【００４０】以上説明したように、従来、受動素子であ
る容量および抵抗のみで決定されていた零点および極周
波数を変換係数比およびコンダクタンス利得で制御でき
るようになり、ＰＬＬのループ特性設定の最適化が可能
になる。As described above, the zero point and pole frequency, which are conventionally determined only by the capacitance and resistance of passive elements, can be controlled by the conversion coefficient ratio and the conductance gain, and the loop characteristic setting of the PLL is optimized. Will be possible.

【００４１】逆に、ＡＤＣ１７のサンプリングタイミン
グが本来のタイミングより進んでいた場合のタイミング
チャートを図３に示す。本来のタイミングより遅れてい
た場合と同様に、タイミング誤差検出器４１は動作する
が、本来のタイミングより進んでいるため、アナログ電
流１２１は-0.4ｋ1、アナログ電流１２２は+0.4ｋ1、ア
ナログ電流１２３は-0.4ｋ2、アナログ電流１２４は+0.
4ｋ2、となり、ループフィルタ４３から電流を引き出
す。ループフィルタ４３はアナログ電流１２１、１２
２、１２３、１２４を積分平滑化し、ＶＣＯ４４の発振
周波数を低くする。これにより、タイミングクロック３
４の位相は遅れる。On the contrary, a timing chart when the sampling timing of the ADC 17 is ahead of the original timing is shown in FIG. The timing error detector 41 operates in the same manner as when it is behind the original timing, but since it is ahead of the original timing, the analog current 121 is -0.4k1, the analog current 122 is + 0.4k1, and the analog current 123. Is -0.4k2, analog current 124 is +0.
4k2, and current is drawn from the loop filter 43. The loop filter 43 uses the analog currents 121 and 12
2, 123 and 124 are integrated and smoothed to lower the oscillation frequency of the VCO 44. This allows the timing clock 3
The phase of 4 is delayed.

【００４２】また、図４には、ＡＤＣ１７のサンプリン
グタイミングが本来のタイミングと一致している場合の
タイミングチャートを示す。本来のタイミングより遅れ
ていた場合と同様にタイミング誤差検出器４１は動作す
るが、本来のタイミングと一致しているため、アナログ
電流１２１、１２２、１２３、１２４は０．０となり、
ループフィルタ４３に対して何も作用しない。ループフ
ィルタ４３の出力電圧Voは変化せず、ＶＣＯ４４の発振
周波数も変化しない。これにより、タイミングクロック
３４の位相は現状のタイミングを保持する。以上のよう
にＰＬＬが動作することにより、ＡＤＣ１７のサンプリ
ングタイミングは図４に示す位相関係を保持することが
できる。Further, FIG. 4 shows a timing chart when the sampling timing of the ADC 17 coincides with the original timing. The timing error detector 41 operates in the same manner as when the timing is delayed from the original timing, but since the timing error detector 41 matches the original timing, the analog currents 121, 122, 123, 124 are 0.0,
Nothing acts on the loop filter 43. The output voltage Vo of the loop filter 43 does not change, and the oscillation frequency of the VCO 44 does not change either. As a result, the phase of the timing clock 34 holds the current timing. As the PLL operates as described above, the sampling timing of the ADC 17 can hold the phase relationship shown in FIG.

【００４３】本実施例においては、部分応答を用いた受
信装置のタイミングクロック生成用ＰＬＬ装置について
説明したが、もちろん、磁気ディスク装置で従来、多用
されている微分検出方式（Peak Detecting method）の
ＰＬＬでも同様のループフィルタを構成することができ
る。さらに、一般的なＰＬＬ回路においても同様の方法
でループフィルタを構成できる。また、上述したＰＬＬ
回路は、電圧電流変換利得ｇｍ、変換係数のｋ１および
ｋ２の設定が電子制御により可能であるので半導体集積
回路により構成できる。さらに、前述した図９に示す磁
気ディスク装置のＰＬＬ回路を含む信号再生ブロックを
において、Read Channel LSIを構成することができる。In this embodiment, the PLL device for generating the timing clock of the receiving device using the partial response has been described. Of course, the PLL of the differential detecting method (Peak Detecting method) which has been widely used in the conventional magnetic disk device. However, a similar loop filter can be configured. Further, a loop filter can be configured in the same manner also in a general PLL circuit. In addition, the above-mentioned PLL
The circuit can be configured by a semiconductor integrated circuit because the voltage-current conversion gain gm and the conversion coefficients k1 and k2 can be set by electronic control. Further, the read channel LSI can be configured in the signal reproduction block including the PLL circuit of the magnetic disk device shown in FIG.

【００４４】つぎに、上記タイミングクロック生成用Ｐ
ＬＬ装置を、図９に示す磁気ディスク装置において読み
出しを行なう場合の変換係数のｋ１およびｋ２と電圧電
流変換利得ｇｍとの設定フローを図１１を参照して説明
する。Next, the timing clock generating P
The setting flow of the conversion coefficients k1 and k2 and the voltage-current conversion gain gm when the LL device is read by the magnetic disk device shown in FIG. 9 will be described with reference to FIG.

【００４５】図１１に示すフローは、図９に示すディス
クコントローラ２２により処理される。また、ディスク
コントローラ２２は、各ゾーンごとの変換係数のｋ１お
よびｋ２と電圧電流変換利得ｇｍとをあらかじめテーブ
ルなどのメモリに設定しておく。このテーブルの設定値
は、その磁気ディスク装置における特性にあわせて求め
ておく。例えば、テーブルの設定値を決定する際には、
図１２に示すような利得および位相余裕特性を考慮して
決定する。図１２に、例えば、ループフィルタの周波数
特性を切り替えた場合の状態を図１２に示す。図１２に
おいて、〜Ａは、角周波数に対するゲイン特性を示
し、〜Ｂは、角周波数に対する位相特性を示す。図
１２に示す波形Ａ，Ｂのような周波数特性をしていた
ときに、ループゲイン（電圧電流変換利得ｇｍ）のみを
上げると、図１２に示す波形Ａ，Ｂのような状態に移
行する。この場合、位相余裕がφｍ１からφｍ２へと減
少してしまい、ループの安定性が失われる。このため、
図１２に示す波形Ａのように、ループゲインを変更し
た場合には、零点および極周波数の折点周波数を図１２
に示す波形Ｂに示すように変更するようにしておくこ
とにより、位相余裕をφｍ２からφｍ３にすることがで
き、ループの安定性を保つことができる。このように、
ループの安定性を保つように、電圧電流変換利得ｇｍ
と、零点および極周波数とを決定しておき、それに対応
する変換係数ｋ１およびｋ２を図８（ｂ）に示す式によ
り求めておく。The flow shown in FIG. 11 is processed by the disk controller 22 shown in FIG. Further, the disk controller 22 sets the conversion coefficients k1 and k2 and the voltage-current conversion gain gm for each zone in a memory such as a table in advance. The setting values of this table are obtained in accordance with the characteristics of the magnetic disk device. For example, when determining the setting value of the table,
It is determined in consideration of the gain and phase margin characteristics as shown in FIG. FIG. 12 shows a state in which the frequency characteristics of the loop filter are switched, for example. In FIG. 12, ~ A shows the gain characteristic with respect to the angular frequency, and ~ B shows the phase characteristic with respect to the angular frequency. If the loop gain (voltage-current conversion gain gm) alone is increased while the frequency characteristics shown in the waveforms A and B shown in FIG. 12 are obtained, the states shown in the waveforms A and B shown in FIG. 12 are entered. In this case, the phase margin decreases from φm1 to φm2, and the loop stability is lost. For this reason,
When the loop gain is changed as shown by the waveform A in FIG. 12, the zero-point and pole-frequency break points are shown in FIG.
The phase margin can be changed from φm2 to φm3 and the loop stability can be maintained by changing the waveform as shown by the waveform B in FIG. in this way,
Voltage-current conversion gain gm to maintain loop stability
, The zero point and the pole frequency are determined in advance, and the corresponding conversion coefficients k1 and k2 are obtained by the equation shown in FIG. 8B.

【００４６】このテーブルは、磁気ディスク装置に備え
るＲＡＭもしくはＲＯＭなどの記憶手段に記憶させてお
き、ディスクコントローラ２２は、この記憶手段にアク
セスすることによりテーブルの内容を読み出すことがで
きる。This table is stored in a storage means such as a RAM or a ROM provided in the magnetic disk device, and the disk controller 22 can read the contents of the table by accessing this storage means.

【００４７】図１１において、ディスクコントローラ２
２は、ホストコンピュータからの指示があると、データ
読み出しの指示か否かを判断し（Ｓ１１０）、ホストコ
ンピュータからデータ読み出し指示があると、読み出す
べきデータのゾーンをデータのアドレスにより判断す
る。また、ディスクコントローラ２２は、現在ヘッドが
位置しているゾーンの識別情報を保持している。データ
読み出し指示があり、読み出すべきデータのゾーンが、
現在ヘッドが位置しているゾーンと異なるか否かを判断
し、異なる場合にはヘッドのシーク動作が必要であると
する（Ｓ１１１）。読み出すべきデータのゾーンが、現
在ヘッドが位置しているゾーンと異なる場合には、読み
出すべきデータのゾーンを新たな目標ゾーンとし、テー
ブルを参照して目標ゾーンにおける変換係数のＫ１およ
びＫ２と電圧電流変換利得ｇｍとを抽出する（Ｓ１１
２）。抽出した変換係数のＫ１およびＫ２と電圧電流変
換利得ｇｍとを、それぞれ、Ｋ１／Ｋ２レジスタ６００
と、電圧電流変換利得ｇｍ設定レジスタ８００とに設定
して値を書き換える（Ｓ１１３）。書き換え後、ヘッド
シーク動作を行ない（Ｓ１１４）、目標ゾーンにおいて
指示されたデータを読み出す（Ｓ１１５）。また、書き
込み時にも同様に、書き込むべきゾーンと現在のヘッド
位置とを比較することによりゾーン切り替えが必要か否
かを判定することができる。In FIG. 11, the disk controller 2
When there is an instruction from the host computer, 2 determines whether it is a data read instruction (S110), and when there is a data read instruction from the host computer, the zone of the data to be read is determined from the data address. The disk controller 22 also holds identification information of the zone in which the head is currently located. There is a data read instruction, and the zone of the data to be read is
It is determined whether or not the zone in which the head is currently located is different, and if it is different, it is determined that the head seek operation is necessary (S111). If the zone of the data to be read is different from the zone where the head is currently located, the zone of the data to be read is set as a new target zone, and the conversion factors K1 and K2 and the voltage / current in the target zone are referred to by referring to the table. The conversion gain gm is extracted (S11
2). The extracted conversion coefficients K1 and K2 and the voltage-current conversion gain gm are respectively stored in the K1 / K2 register 600.
And the voltage-current conversion gain gm setting register 800 to rewrite the value (S113). After the rewriting, the head seek operation is performed (S114), and the instructed data in the target zone is read (S115). Similarly, at the time of writing, whether or not zone switching is necessary can be determined by comparing the zone to be written with the current head position.

【００４８】以上のように、磁気ディスクのアクセス時
に、ゾーン切り替えが必要な場合には、アクセスするゾ
ーンに対応する値に変換係数のＫ１およびＫ２と電圧電
流変換利得ｇｍとを設定することにより、前述したルー
プフィルタの零点および極周波数を、ゾーンごとに切り
替えることができる。As described above, when zone switching is required when accessing the magnetic disk, the conversion coefficients K1 and K2 and the voltage-current conversion gain gm are set to values corresponding to the zone to be accessed. The zero point and pole frequency of the loop filter described above can be switched for each zone.

【００４９】本実施例によれば、タイミングクロック生
成用ＰＬＬ装置において、ＰＬＬのループ特性を決定す
る零点および極周波数を、差動電流の電流比およびコン
ダクタンス利得といった電子制御可能なファクタで決定
できる。このため、等密度記録、ループゲインの切り替
えなどに対応してＰＬＬのループ特性を切り替える際
に、最適値に、かつ、多段階に設定できる。よって、磁
気ディスク装置等の信号再生装置において、高密度記録
に必要な高速、高帯域ＰＬＬを提供することができ、磁
気ディスク装置の大容量化を可能にすることができる。
また、ループフィルタの外付け抵抗および切り替えスイ
ッチが不要となるため、外乱雑音の影響を受けることが
少なくなり、低ジッタのタイミングクロック生成用ＰＬ
Ｌ装置を実現できる。According to the present embodiment, in the timing clock generation PLL device, the zero point and pole frequency that determine the loop characteristics of the PLL can be determined by electronically controllable factors such as the current ratio of the differential current and the conductance gain. Therefore, when switching the loop characteristics of the PLL in response to uniform density recording, switching of loop gain, etc., it is possible to set to an optimum value and in multiple stages. Therefore, in a signal reproducing device such as a magnetic disk device, it is possible to provide a high-speed, high-bandwidth PLL required for high-density recording, and it is possible to increase the capacity of the magnetic disk device.
Further, since the external resistor and the change-over switch of the loop filter are unnecessary, the influence of the disturbance noise is reduced, and the low-jitter timing clock generating PL is used.
L device can be realized.

【００５０】[0050]

【発明の効果】本発明によれば、ループフィルタの周波
数特性の変更が高速に行なえるタイミングクロック生成
用ＰＬＬ装置を実現できる。また、ループフィルタの外
付け抵抗および切り替えスイッチが不要となるため、外
乱雑音の影響を受けることが少なくなり、低ジッタのタ
イミングクロック生成用ＰＬＬ装置を実現できる。さら
に、より小型化が可能で、高密度記録を行なう磁気ディ
スク装置などに必要な高速クロックを生成できるタイミ
ングクロック生成用ＰＬＬ装置を実現できる。According to the present invention, it is possible to realize a PLL device for timing clock generation in which the frequency characteristic of a loop filter can be changed at high speed. Further, since the external resistance of the loop filter and the changeover switch are not required, the influence of disturbance noise is reduced, and the PLL device for timing clock generation with low jitter can be realized. Further, it is possible to realize a PLL device for timing clock generation which can be further miniaturized and can generate a high-speed clock required for a magnetic disk device or the like for high-density recording.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるＰＬＬの一実施例の構成図FIG. 1 is a configuration diagram of an embodiment of a PLL according to the present invention.

【図２】サンプリングタイミングが遅れている場合のＰ
ＬＬ動作説明図FIG. 2 shows P when the sampling timing is delayed.
LL operation explanatory diagram

【図３】サンプリングタイミングが進んでいる場合のＰ
ＬＬ動作説明図[Fig. 3] P when the sampling timing is advanced
LL operation explanatory diagram

【図４】サンプリングタイミングが理想状態の場合のＰ
ＬＬ動作説明図FIG. 4 shows P when the sampling timing is in an ideal state.
LL operation explanatory diagram

【図５】デジタルイコライザの一実施例の構成図FIG. 5 is a block diagram of an embodiment of a digital equalizer.

【図６】本発明のＰＬＬに用いるＤＡＣの一実施例の構
成図FIG. 6 is a configuration diagram of an embodiment of a DAC used in the PLL of the present invention.

【図７】デジタル／電流変換部、および出力電流ソース
／シンク切替部の一実施例の構成図FIG. 7 is a configuration diagram of an embodiment of a digital / current conversion unit and an output current source / sink switching unit.

【図８】本発明によるループフィルタの一実施例の構成
図FIG. 8 is a configuration diagram of an embodiment of a loop filter according to the present invention.

【図９】磁気ディスク装置の信号再生系ブロック構成図FIG. 9 is a block diagram of a signal reproducing system of a magnetic disk device.

【図１０】磁気ディスク装置のデータフォーマットFIG. 10: Data format of magnetic disk device

【図１１】本発明によるゾーン切り替え時のレジスタ設
定フロー図FIG. 11 is a flow chart of register setting when switching zones according to the present invention.

【図１２】ループフィルタの周波数特性を切り替えた場
合の状態を示す説明図FIG. 12 is an explanatory diagram showing a state in which the frequency characteristics of the loop filter are switched.

【図１３】従来のＰＬＬ構成図FIG. 13 is a conventional PLL configuration diagram.

【図１４】従来のループフィルタの一実施例の構成図FIG. 14 is a configuration diagram of an embodiment of a conventional loop filter.

【図１５】従来のループフィルタの周波数応答特性を示
す説明図FIG. 15 is an explanatory diagram showing frequency response characteristics of a conventional loop filter.

【符号の説明】[Explanation of symbols]

１０…信号再生系ブロック、１１…スピンドルモータ、
１２…ディスク媒体、１３…磁気ヘッド、１４…ヘッド
アンプ、１５…ＡＧＣアンプ、１６…フィルタ、１７…
アナログ／デジタル変換器（ＡＤＣ）、１８…デジタル
イコライザ、１９…ＰＬＬ、２０…ＡＧＣアンプ制御、
２１…デコーダ、２２…ディスクコントローラ、２３…
インタフェース、３１…読みだし信号、３２…再生信
号、３３…デジタル等化シグナルデータ、３４…タイミ
ングクロック、３５…ＡＧＣアンプ制御信号、３６…Ｎ
ＲＺデータ、３７…デジタルシグナルデータ、３８…デ
ータバス、４１…タイミング誤差検出器、４２…シング
ル電流出力型デジタル／アナログ変換器（ＤＡＣ）、４
３…ループフィルタ、４４…電圧制御発振器（ＶＣ
Ｏ）、５１…コンパレータ、５２…１クロック遅延回
路、５３…１クロック遅延回路、５４…乗算器、５５…
乗算器、５６…加算器、６１…比較結果、６２…ディレ
イ等化データ、６３…ディレイ比較データ、６４…乗算
結果、６５…乗算結果、６６…加算結果、６７…出力電
流、６８…ＶＣＯ制御電圧（正相）、６９…ＶＣＯ制御
電圧（逆相）、７１…差動電流出力型デジタル／アナロ
グ変換器（ＤＡＣ）、７２…差動電流出力型デジタル／
アナログ変換器（ＤＡＣ）、９９…ディレイデジタルシ
グナルデータ、１０１…デジタル／電流変換部、１０２
…出力電流ソース／シンク切替部、１１０…Common mod
e feedback、１１１…コンダクタンスアンプ、１１２…
コンダクタンスアンプ、１２０…アナログ出力電流、１
２１…アナログ出力電流、１２２…アナログ出力電流、
１２３…アナログ出力電流、１２４…アナログ出力電
流、２０１…１クロック遅延回路、２０２…加算器、Ｍ
１１…ＰＭＯＳトランジスタ、Ｍ１２…ＰＭＯＳトラン
ジスタ、Ｍ１３…ＰＭＯＳトランジスタ、Ｍ１４…ＰＭ
ＯＳトランジスタ、Ｍ１５…ＮＭＯＳトランジスタ、Ｍ
１６…ＮＭＯＳトランジスタ、Ｍ１７…ＮＭＯＳトラン
ジスタ、Ｍ１８…ＰＭＯＳトランジスタ、Ｍ１９…ＮＭ
ＯＳトランジスタ、Ｍ２０…ＮＭＯＳトランジスタ、Ｍ
２１…ＮＭＯＳトランジスタ、Ｍ２２…ＰＭＯＳトラン
ジスタ、Ｍ２３…ＮＭＯＳトランジスタ、Ｍ２４…ＮＭ
ＯＳトランジスタ、Ｍ２５…ＰＭＯＳトランジスタ、Ｍ
２６…ＮＭＯＳトランジスタ、Ｑ１１…ＮＰＮトランジ
スタ、Ｑ１２…ＮＰＮトランジスタ、Ｑ１３…ＮＰＮト
ランジスタ、Ｑ１４…ＮＰＮトランジスタ、Ｑ１５…Ｎ
ＰＮトランジスタ、Ｑ１６…ＮＰＮトランジスタ、Ｃ１
…容量、Ｃ２…容量、Ｒ１…抵抗、Ｒ２…抵抗、Ｖｏ…
ＶＣＯ差動制御電圧、ＶＲ…リファレンス電圧、ＶＢ…
バイアス電圧、Ｉ０…電流源、Ｉ１…電流源、Ｉｎ−１
：電流源、ｋ１…変換係数、ｋ２…変換係数、ｇｍ…
コンダクタンス利得。10 ... Signal reproduction system block, 11 ... Spindle motor,
12 ... Disk medium, 13 ... Magnetic head, 14 ... Head amplifier, 15 ... AGC amplifier, 16 ... Filter, 17 ...
Analog / digital converter (ADC), 18 ... Digital equalizer, 19 ... PLL, 20 ... AGC amplifier control,
21 ... Decoder, 22 ... Disk controller, 23 ...
Interface, 31 ... Read-out signal, 32 ... Reproduction signal, 33 ... Digital equalized signal data, 34 ... Timing clock, 35 ... AGC amplifier control signal, 36 ... N
RZ data, 37 ... Digital signal data, 38 ... Data bus, 41 ... Timing error detector, 42 ... Single current output type digital / analog converter (DAC), 4
3 ... Loop filter, 44 ... Voltage controlled oscillator (VC
O), 51 ... Comparator, 52 ... 1-clock delay circuit, 53 ... 1-clock delay circuit, 54 ... Multiplier, 55 ...
Multiplier, 56 ... Adder, 61 ... Comparison result, 62 ... Delay equalization data, 63 ... Delay comparison data, 64 ... Multiplication result, 65 ... Multiplication result, 66 ... Addition result, 67 ... Output current, 68 ... VCO control Voltage (positive phase), 69 ... VCO control voltage (negative phase), 71 ... Differential current output type digital / analog converter (DAC), 72 ... Differential current output type digital /
Analog converter (DAC), 99 ... Delay digital signal data, 101 ... Digital / current converter, 102
… Output current source / sink switching unit, 110… Common mod
e feedback, 111 ... Conductance amplifier, 112 ...
Conductance amplifier, 120 ... Analog output current, 1
21 ... Analog output current, 122 ... Analog output current,
123 ... Analog output current, 124 ... Analog output current, 201 ... 1-clock delay circuit, 202 ... Adder, M
11 ... PMOS transistor, M12 ... PMOS transistor, M13 ... PMOS transistor, M14 ... PM
OS transistor, M15 ... NMOS transistor, M
16 ... NMOS transistor, M17 ... NMOS transistor, M18 ... PMOS transistor, M19 ... NM
OS transistor, M20 ... NMOS transistor, M
21 ... NMOS transistor, M22 ... PMOS transistor, M23 ... NMOS transistor, M24 ... NM
OS transistor, M25 ... PMOS transistor, M
26 ... NMOS transistor, Q11 ... NPN transistor, Q12 ... NPN transistor, Q13 ... NPN transistor, Q14 ... NPN transistor, Q15 ... N
PN transistor, Q16 ... NPN transistor, C1
... capacitance, C2 ... capacity, R1 ... resistor, R2 ... resistor, Vo ...
VCO differential control voltage, VR ... Reference voltage, VB ...
Bias voltage, I0 ... Current source, I1 ... Current source, In-1
: Current source, k1 ... conversion coefficient, k2 ... conversion coefficient, gm ...
Conductance gain.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/085 // Ｈ０３Ｈ 21/00 8842−5Ｊ (72)発明者 奈良 孝 群馬県高崎市西横手町111番地 株式会社 日立製作所汎用半導体本部内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification number Reference number within the agency FI Technical display location H03L 7/085 // H03H 21/00 8842-5J (72) Inventor Takashi Nara Nishi, Takasaki, Gunma Prefecture 111 Yokote-cho, Hitachi, Ltd. General-purpose Semiconductor Division

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】入力信号に基づいてタイミングクロックを
生成するためのＰＬＬ装置において、前記タイミングク
ロックの周波数および位相を入力した制御信号に応じて
変化させ、当該タイミングクロックを出力する制御発振
器と、前記制御発振器から出力される前記タイミングク
ロックと前記入力信号とのタイミング誤差量を検出し、
前記検出したタイミング誤差量を、それぞれ、値の異な
る２つの設定された変換係数に従って変換した２つの変
換タイミング誤差量を出力するタイミング誤差検出器
と、前記タイミング誤差検出器における前記タイミング
誤差量が減少するように、前記電圧制御発振器に対して
前記制御信号を出力するループフィルタと、前記２つの
変換係数を設定変更するための設定手段とを有し、前記
ループフィルタは、前記２つの変換係数により当該ルー
プフィルタにおける零点周波数が変化する伝達関数を備
えることを特徴とするタイミングクロック生成用ＰＬＬ
装置。1. A PLL device for generating a timing clock based on an input signal, the control oscillator changing the frequency and phase of the timing clock according to an input control signal, and outputting the timing clock, Detecting the timing error amount between the timing clock output from the controlled oscillator and the input signal,
A timing error detector that outputs two conversion timing error amounts obtained by converting the detected timing error amount according to two set conversion coefficients having different values, and the timing error amount in the timing error detector is reduced. So that it has a loop filter for outputting the control signal to the voltage controlled oscillator, and setting means for changing the setting of the two conversion coefficients, and the loop filter uses the two conversion coefficients. PLL for timing clock generation, which is provided with a transfer function in which the zero-point frequency in the loop filter changes
apparatus. 【請求項２】請求項１において、前記ループフィルタ
は、指示された利得にしたがって前記制御信号を増幅
し、指示された利得により当該ループフィルタにおける
極周波数が変化する伝達関数を備え、前記設定手段は、
前記利得をさらに設定変更することを特徴とするタイミ
ングクロック生成用ＰＬＬ装置。2. The setting means according to claim 1, wherein the loop filter includes a transfer function that amplifies the control signal according to an instructed gain and changes a pole frequency in the loop filter according to the instructed gain. Is
A PLL device for timing clock generation, characterized in that the gain is further changed. 【請求項３】請求項２において、前記ループフィルタ
は、当該ループフィルタにおける零点周波数を決定する
ＣＲ回路と、前記ＣＲ回路の出力を増幅する、当該ルー
プフィルタにおける極周波数を決定する増幅回路とを備
えることを特徴とするタイミングクロック生成用ＰＬＬ
装置。3. The loop filter according to claim 2, wherein the loop filter includes a CR circuit that determines a zero frequency in the loop filter, and an amplifier circuit that amplifies an output of the CR circuit and determines a pole frequency in the loop filter. PLL for timing clock generation characterized by comprising
apparatus. 【請求項４】データを記録する記録媒体から信号を読み
出し、当該読み出した信号からタイミングクロックを生
成し、当該タイミングクロックに基づいて前記読み出し
た信号から記録されたデータを再生する再生装置におい
て、前記タイミングクロックの周波数および位相を入力
した制御信号に応じて変化させ、当該タイミングクロッ
クを出力する制御発振器と、前記制御発振器から出力さ
れる前記タイミングクロックと前記入力信号とのタイミ
ング誤差量を検出し、前記検出したタイミング誤差量
を、それぞれ、値の異なる２つの設定された変換係数に
従って変換した２つの変換タイミング誤差量を出力する
タイミング誤差検出器と、前記タイミング誤差検出器の
出力を積分、平滑し、前記タイミング誤差量が減少する
ように、前記電圧制御発振器に対して前記制御信号を出
力するループフィルタと、前記２つの変換係数を設定変
更する制御部とを備えるＰＬＬ部を有し、前記ループフ
ィルタは、前記２つの変換係数により当該ループフィル
タにおける零点周波数が変化する伝達関数を備えること
を特徴とする信号再生装置。4. A reproducing apparatus which reads a signal from a recording medium for recording data, generates a timing clock from the read signal, and reproduces the recorded data from the read signal based on the timing clock. The frequency and the phase of the timing clock are changed according to the input control signal, and the control oscillator that outputs the timing clock and the timing error amount between the timing clock output from the control oscillator and the input signal are detected, A timing error detector that outputs two converted timing error amounts obtained by converting the detected timing error amounts according to two set conversion coefficients having different values, and integrates and smoothes the output of the timing error detector. , The voltage control so that the timing error amount is reduced. A PLL unit including a loop filter that outputs the control signal to an oscillator and a control unit that changes the settings of the two conversion coefficients, and the loop filter uses the two conversion coefficients to achieve a zero point in the loop filter. A signal reproducing apparatus comprising a transfer function of which frequency changes. 【請求項５】請求項４において、前記ループフィルタ
は、指示された利得にしたがって前記制御信号を増幅
し、指示された利得により当該ループフィルタにおける
極周波数が変化する伝達関数を備え、前記制御部は、前
記利得をさらに設定変更することを特徴とする信号再生
装置。5. The loop filter according to claim 4, wherein the loop filter includes a transfer function that amplifies the control signal according to an instructed gain, and a pole frequency in the loop filter changes according to the instructed gain. Is a signal reproducing apparatus characterized by further changing the setting of the gain. 【請求項６】請求項５において、前記記録媒体は、複数
の記録領域ごとに記録密度が異なり、前記制御部は、異
なる記録領域を読みだすときに前記設定変更を行なうこ
とを特徴とする信号再生装置。6. The signal according to claim 5, wherein the recording medium has a different recording density for each of a plurality of recording areas, and the control unit changes the setting when reading different recording areas. Playback device. 【請求項７】入力信号に基づいてタイミングクロックを
生成するためのＰＬＬの半導体集積装置において、前記
タイミングクロックの周波数および位相を入力した制御
信号に応じて変化させ、当該タイミングクロックを出力
する制御発振器と、前記制御発振器から出力される前記
タイミングクロックと前記入力信号とのタイミング誤差
量を検出し、前記検出したタイミング誤差量を、それぞ
れ、値の異なる２つの設定された変換係数に従って変換
した２つの変換タイミング誤差量を出力するタイミング
誤差検出器と、前記タイミング誤差検出器の出力を積
分、平滑し、前記タイミング誤差量が減少するように、
前記電圧制御発振器に対して前記制御信号を出力するル
ープフィルタと、前記複数の変換係数を設定変更するた
めの設定手段とを有し、前記ループフィルタは、変換し
た２つの変換タイミング誤差量を入力し、当該ループフ
ィルタにおける零点周波数を決定するＣＲ回路と、前記
ＣＲ回路の出力を増幅する、当該ループフィルタにおけ
る極周波数を決定する増幅回路とを備え、前記設定手段
は、前記増幅回路における利得を設定変更することを特
徴とするＰＬＬの半導体集積回路。7. A PLL semiconductor integrated device for generating a timing clock based on an input signal, wherein a frequency and a phase of the timing clock are changed according to an input control signal, and the control oscillator outputs the timing clock. And a timing error amount between the timing clock output from the control oscillator and the input signal is detected, and the detected timing error amount is converted according to two set conversion coefficients having different values. A timing error detector that outputs a conversion timing error amount and an output of the timing error detector are integrated and smoothed so that the timing error amount decreases.
A loop filter that outputs the control signal to the voltage controlled oscillator and a setting unit that changes the settings of the plurality of conversion coefficients are provided, and the loop filter inputs two converted conversion timing error amounts. And a CR circuit that determines a zero-point frequency in the loop filter, and an amplifier circuit that amplifies the output of the CR circuit and determines a pole frequency in the loop filter, and the setting unit sets the gain in the amplifier circuit. A PLL semiconductor integrated circuit characterized by changing settings.