JPH08185321A - Pipeline processor - Google Patents
Pipeline processorInfo
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- JPH08185321A JPH08185321A JP32548294A JP32548294A JPH08185321A JP H08185321 A JPH08185321 A JP H08185321A JP 32548294 A JP32548294 A JP 32548294A JP 32548294 A JP32548294 A JP 32548294A JP H08185321 A JPH08185321 A JP H08185321A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、処理回路とパイプライ
ンレジスタとが交互に縦続接続されると共に、上記パイ
プラインレジスタの入出力を制御するパイプラインクロ
ックを出力するパイプラインクロック制御回路を備えた
パイプライン処理装置に係るものであり、特に、処理回
路に入力されるデータに応じて生じる処理時間の変動
を、パイプラインクロック周期に反映させることによ
り、パイプラインの平均の処理性能を向上させる技術に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention comprises a pipeline clock control circuit for outputting a pipeline clock for controlling input / output of the pipeline register, in which processing circuits and pipeline registers are alternately connected in cascade. In particular, the present invention relates to a pipeline processing device, and in particular, improves the average processing performance of a pipeline by reflecting the fluctuation of the processing time generated according to the data input to the processing circuit in the pipeline clock cycle. It is about technology.
【０００２】[0002]
【従来の技術、及び発明が解決しようとする課題】通
常、パイプライン処理によりデータ処理を行う場合、先
ず、各パイプラインレジスタ間にどのような処理を割り
振るかを検討し、続いて割り振った各処理に必要とする
時間を見積もり、偏りがある場合には処理の割り振りを
見直す等の作業を行った後、最も時間のかかる処理に要
する時間をパイプライン動作クロックの一周期として周
波数を決定する。しかし、処理の都合上どうしても、パ
イプラインレジスタにより分割できない処理を実行する
部分がある場合には、その処理にかかる時間をもってパ
イプライン動作クロックを決定せざるを得ないため、パ
イプラインの処理性能は時間のかかる処理を行う部分に
律せられ、十分な性能を得ることができない場合があ
る。2. Description of the Related Art Generally, in the case of performing data processing by pipeline processing, first, what kind of processing is to be allocated between each pipeline register is examined, and subsequently each allocated After estimating the time required for the processing and reassessing the processing allocation if there is a bias, the frequency is determined by using the time required for the most time-consuming processing as one cycle of the pipeline operation clock. However, for processing convenience, if there is a part that executes a process that cannot be divided by the pipeline register, the pipeline operation clock must be determined based on the time taken for that process, so the pipeline processing performance is There are cases where sufficient performance cannot be obtained due to the limitation of the part that performs time-consuming processing.
【０００３】このような状況を解決するために、図１１
（特開昭６２ー４３７２９）にあるように、処理に時間
のかかる部分に関しては、その部分のみパイプラインを
多重化し、かつ、その部分のみ他の部分のパイプライン
動作クロックを２分周したクロックにて動作させ、出力
を分周後のクロック信号によりマルチプレクスすること
により、パイプライン動作クロックの周期を、処理に時
間のかかる部分の時間に律せられないようにしている。
図１１に於いて、１１１、１１３、１１４及び１１８は
パイプラインレジスタ、１１２、１１５及び１１６はそ
れぞれセグメント１、セグメント２、及びセグメント３
であり、所定の演算処理を行う処理回路であるが、セグ
メント２とセグメント３は、全く同一の演算処理を行
う、同一構成の処理回路である。更に、１１７はマルチ
プレクサ、１１９は１／２分周回路、１２０及び１２１
はインバータである。セグメント１の出力は、パイプラ
インレジスタ１１３及び１１４に交互に入力され、マル
チプレクサ１１７によって、セグメント２及び３の出力
が交互にパイプラインレジスタ１１８へ出力される。し
かしながら、この方法によれば、パイプラインを２重化
することにより回路量が増加するため、処理に時間のか
かる部分がパイプラインの随所に存在する場合には回路
量が大きなものとなってしまう場合がある。また、近
年、画像データを扱うパイプライン処理が増加してお
り、このような処理では現データの処理結果をすぐに次
のデータに反映させる必要のある処理部分がある、この
ような部分では処理は必ず１クロックにて完了する必要
があるが、図１１の構成では２重化した各部分は２クロ
ックの時間をかけて処理しているため、このような部分
に対しての適用は不可能である。In order to solve such a situation, FIG.
As described in (Japanese Patent Laid-Open No. 62-43729), for a part requiring a long processing time, the pipeline is multiplexed only in that part, and the pipeline operation clock of that part is halved. , And the output is multiplexed with the divided clock signal, so that the cycle of the pipeline operation clock is not limited to the time of the portion where the processing takes time.
In FIG. 11, 111, 113, 114 and 118 are pipeline registers, and 112, 115 and 116 are segment 1, segment 2 and segment 3, respectively.
The segment 2 and the segment 3 are processing circuits of the same configuration that perform exactly the same arithmetic processing. Further, 117 is a multiplexer, 119 is a 1/2 frequency dividing circuit, 120 and 121.
Is an inverter. The output of the segment 1 is alternately input to the pipeline registers 113 and 114, and the multiplexer 117 alternately outputs the outputs of the segments 2 and 3 to the pipeline register 118. However, according to this method, the circuit amount is increased by duplicating the pipeline, so that the circuit amount becomes large when there is a time-consuming part in the pipeline everywhere. There are cases. Further, in recent years, pipeline processing for handling image data is increasing, and in such processing, there is a processing portion that needs to immediately reflect the processing result of the current data to the next data. Must be completed in one clock, but in the configuration of FIG. 11, since each duplicated portion takes two clocks to process, it cannot be applied to such a portion. Is.
【０００４】また、図１２の従来技術（特開平４−２２
７５３３）によれば上位ビット用加算回路を２つ（１３
３及び１３４）用意し、一方（１３３）はキャリー入力
が発生しているものとして加算を実行し、もう一方（１
３４）ではキャリー入力が発生していないものとして加
算を実行し、各々の出力を下位ビット用加算回路１３５
からのキャリー出力信号により制御されるマルチプレク
サ１３６によってマルチプレクスして出力することによ
り、加算実行のための処理時間を短縮しているが、この
方法でも回路を２重化しているため、パイプラインの随
所でこのような処理が必要となる場合には回路量が増加
してしまうことになる。尚、図１２に於いて、１３１，
１３２及び１３７はパイプラインレジスタである。In addition, the prior art shown in FIG.
7533), two high-order bit addition circuits (13
3 and 134), one (133) performs addition assuming that a carry input has occurred, and the other (1)
In 34), addition is performed assuming that a carry input has not occurred, and each output is added to the lower bit addition circuit 135.
The multiplexer 136 controlled by the carry output signal from the C.sub.1 outputs the multiplexed output to reduce the processing time for executing the addition. However, even in this method, the circuit is duplicated so that the pipeline is If such processing is required everywhere, the circuit amount will increase. Incidentally, in FIG. 12, 131,
132 and 137 are pipeline registers.
【０００５】本発明は上記に鑑みなされたものであり、
回路を多重化すること無く、入力データに応じて変化す
る処理回路の処理時間に応じて、パイプラインクロック
を動的に制御することにより、回路量を増加させる事な
く、最も処理時間のかかる部分に合わせた固定周期のパ
イプライン動作クロックで処理を行う場合に比べて、全
体としてのパイプラインの平均処理性能を向上させよう
とするものである。The present invention has been made in view of the above,
Dynamically controlling the pipeline clock according to the processing time of the processing circuit that changes according to the input data without multiplexing the circuit, and the part that takes the most processing time without increasing the circuit amount. It is intended to improve the average processing performance of the pipeline as a whole, as compared with the case where processing is performed with a pipeline operation clock of a fixed cycle adapted to.
【０００６】すなわち本発明は一つのデータの処理時間
にのみ注目するのではなく、多くのデータを連続で処理
した場合のトータルの処理時間を短縮することを目的と
するものである。That is, the present invention is not intended to focus only on the processing time of one data, but it is an object of the present invention to reduce the total processing time when many data are processed continuously.
【０００７】[0007]
【課題を解決するための手段】本発明のパイプライン処
理装置は、処理回路とパイプラインレジスタとが交互に
縦続接続されると共に、上記パイプラインレジスタの入
出力を制御するパイプラインクロックを出力するパイプ
ラインクロック制御回路を備えたパイプライン処理装置
に於いて、上記複数の処理回路の少なくとも一つが、入
力データに応じて、処理が所定の基準時間内に終わる場
合と、上記基準時間を越える場合とがある処理回路であ
って、且つ、上記パイプラインクロック制御回路が、上
記処理回路より出力される、処理が上記基準時間を越え
ることを示す信号（以下、「遅延要求信号」）に応じ
て、上記パイプラインクロックの周期を長くする手段を
有することを特徴とするものである（請求項１）。In the pipeline processing apparatus of the present invention, processing circuits and pipeline registers are alternately connected in cascade, and a pipeline clock for controlling input / output of the pipeline registers is output. In a pipeline processing device equipped with a pipeline clock control circuit, when at least one of the plurality of processing circuits finishes processing within a predetermined reference time in accordance with input data, and when the processing exceeds the reference time. According to a signal output from the processing circuit indicating that the processing exceeds the reference time (hereinafter, "delay request signal"). A means for increasing the cycle of the pipeline clock is provided (Claim 1).
【０００８】また、上記処理時間に長短が生じる処理回
路が、下位ビット用加算回路と上位ビット用加算回路と
から成る加算回路であり、且つ、上記下位ビット用加算
回路より出力されるキャリー信号を上記遅延要求信号と
したことを特徴とするものである（請求項２）。Further, the processing circuit which causes the processing time to be short or long is an addition circuit including an addition circuit for lower bits and an addition circuit for higher bits, and the carry signal output from the addition circuit for lower bits is The delay request signal is used (claim 2).
【０００９】さらに、上記パイプラインクロック制御回
路が、基本クロックを出力する発振器と、上記基本クロ
ックを分周して上記パイプラインクロックを出力する分
周回路とを含み、更に、上記処理回路よりの遅延要求信
号に応じて、上記基本クロックの上記分周回路への入力
を所定期間禁止する手段を有することを特徴とするもの
である（請求項３）。Further, the pipeline clock control circuit includes an oscillator for outputting a basic clock and a frequency dividing circuit for frequency-dividing the basic clock and outputting the pipeline clock. According to the delay request signal, there is provided means for inhibiting the input of the basic clock to the frequency dividing circuit for a predetermined period (claim 3).
【００１０】また、上記請求項１のパイプライン処理装
置において、複数の処理回路が、上記処理時間に長短が
生じる処理回路であり、且つ、上記パイプラインクロッ
ク制御回路が、上記複数の処理回路より出力される各遅
延要求信号に応じ、一の遅延要求信号が出力された場合
は、当該遅延要求信号に対応した時間、上記パイプライ
ンクロックの周期を長くし、複数の遅延要求信号が出力
された場合は、最長の遅延を要求する遅延要求信号に対
応した時間、上記パイプラインクロックの周期を長くす
る手段を含むことを特徴とするものである（請求項
４）。Further, in the pipeline processing device according to the first aspect, the plurality of processing circuits are processing circuits that cause a difference in processing time, and the pipeline clock control circuit is more than the plurality of processing circuits. When one delay request signal is output according to each output delay request signal, the period of the pipeline clock is lengthened for a time corresponding to the delay request signal, and a plurality of delay request signals are output. In this case, a means for lengthening the period of the pipeline clock for a time corresponding to the delay request signal requesting the longest delay is included (claim 4).
【００１１】さらに、上記請求項４のパイプライン処理
装置において、上記パイプラインクロック制御回路が、
基本クロックを出力する発振器と、上記基本クロックを
分周して上記パイプラインクロックを出力する分周回路
とを含み、更に、上記複数の処理回路より出力される各
遅延要求信号に応じ、一の遅延要求信号が出力されたと
きは、当該遅延要求信号に対応した期間、上記基本クロ
ックの上記分周回路への入力を禁止し、複数の遅延要求
信号が出力されたときは、最長の遅延を要求する遅延要
求信号に対応した期間、上記基本クロックの上記分周回
路への入力を禁止する手段を有することを特徴とするも
のである（請求項５）。Further, in the pipeline processing device according to claim 4, the pipeline clock control circuit comprises:
An oscillator that outputs a basic clock and a frequency dividing circuit that divides the basic clock to output the pipeline clock are further included. Further, according to each delay request signal output from the plurality of processing circuits, one When the delay request signal is output, the input of the basic clock to the divider circuit is prohibited during the period corresponding to the delay request signal, and when the plurality of delay request signals are output, the longest delay is set. It is characterized in that it has means for inhibiting the input of the basic clock to the frequency dividing circuit during a period corresponding to the required delay request signal (claim 5).
【００１２】[0012]
【作用】本発明によれば、入力データに応じて変化する
各処理回路のその時々の処理時間に応じてパイプライン
クロックの周期が動的に制御される。According to the present invention, the period of the pipeline clock is dynamically controlled according to the processing time of each processing circuit which changes according to the input data.
【００１３】また、上記パイプラインクロックの動的制
御は、処理回路より出力される遅延要求信号に応じて、
パイプラインクロック作成用の基本クロックを所定期
間、間引くことによって行われる。Further, the dynamic control of the pipeline clock is performed according to a delay request signal output from the processing circuit.
This is performed by thinning out the basic clock for pipeline clock generation for a predetermined period.
【００１４】さらに、複数の処理回路から同時に複数の
遅延要求信号が出力された場合は、最長の遅延を要求す
る遅延要求信号に対応した期間、パイプラインクロック
の周期が引き延ばされる。Further, when a plurality of delay request signals are simultaneously output from a plurality of processing circuits, the period of the pipeline clock is extended for a period corresponding to the delay request signal requesting the longest delay.
【００１５】[0015]
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。EXAMPLES The present invention will be described in detail below based on examples.
【００１６】図１は、本発明の一実施例の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【００１７】図に於いて、１１及び１３はパイプライン
レジスタである。また、１２は所定の演算処理を行う処
理回路であり、入力データに応じて、処理が所定の基準
時間内に終わる場合と、上記基準時間を越える場合とが
ある処理回路である。図１はパイプライン処理装置の一
部を示すものであり、全体は、所定数の処理回路とパイ
プラインレジスタとが交互に縦続接続されて構成されて
いる。そして、上記所定数の処理回路の内の少なくとも
一つが、入力データに応じて、その処理時間に長短が生
じる処理回路で構成されている。更に、１４は、上記パ
イプラインレジスタの入出力を制御するパイプラインク
ロックＰＬＣＫを出力するパイプラインクロック制御回
路であり、上記処理回路１２より、処理が上記基準時間
を越えることを示す信号Ｃ（遅延要求信号）が出力され
たときは、所定の期間、その周期が引き延ばされたパイ
プラインクロックＰＬＣＫを出力し、上記遅延要求信号
Ｃが出力されないときは、予め定められた周期を有する
パイプラインクロックＰＬＣＫを出力するものである。In the figure, 11 and 13 are pipeline registers. Reference numeral 12 is a processing circuit for performing a predetermined arithmetic processing, and depending on the input data, the processing circuit may or may not be completed within a predetermined reference time. FIG. 1 shows a part of a pipeline processing device, and the whole thereof is configured by alternately connecting a predetermined number of processing circuits and pipeline registers in cascade. Then, at least one of the predetermined number of processing circuits is configured by a processing circuit whose processing time varies depending on the input data. Further, 14 is a pipeline clock control circuit for outputting a pipeline clock PLCK for controlling the input / output of the pipeline register, and a signal C (delayed by the processing circuit 12 indicating that the processing exceeds the reference time). (Request signal) is output, a pipeline clock PLCK whose period is extended for a predetermined period is output, and when the delay request signal C is not output, a pipeline having a predetermined period is output. The clock PLCK is output.
【００１８】図２にパイプラインクロック制御回路１４
の構成図を、また、図３に動作タイミングチャートを示
す。FIG. 2 shows the pipeline clock control circuit 14
3 and the operation timing chart is shown in FIG.
【００１９】図２（ａ）に示すように、パイプラインク
ロック制御回路１４は、基本クロックＣＫを出力する発
振器２１と、上記基本クロックＣＫを受けパイプライン
クロックＰＬＣＫを出力する分周及び基本クロックマス
ク回路２２とから成る。分周及び基本クロックマスク回
路２２は、基本構成として、上記基本クロックＣＫ、正
確には、後述する基本クロックマスク信号ＭＳＫにより
マスキングされたマスク後基本クロックＣＫ′を１／４
分周してパイプラインクロックＰＬＣＫ（Ｓ1）を出力
する２ビットカウンタ２４を含む。尚、Ｓ0は１／２分
周信号の反転信号である。回路２２は、更に、処理回路
１２より出力される遅延要求信号Ｃに応答して、一基本
クロック期間、上記基本クロックＣＫの２ビットカウン
タ２４への入力を禁止する回路を含む。該回路は、アン
ドゲート２３及び２５、並びに基本クロックマスク信号
ＭＳＫを出力するマスク信号発生回路２６から成り、マ
スク信号発生回路２６は、図２（ｂ）に示すように、ア
ンドゲート２５の出力を受けるＤ型フリップフロップ２
８と、基本クロックＣＫを反転して上記Ｄ型フリップフ
ロップ２８のクロックとするためのインバータと、アン
ドゲート２５の出力とフリップフロップ２８のＱバー出
力との否定論理積をとるナンドゲート２９とから構成さ
れる。尚、Ｄ型フリップフロップ２８は、クロックＣＫ
バーの立上り直前の入力データをラッチし、出力する。As shown in FIG. 2A, the pipeline clock control circuit 14 includes an oscillator 21 which outputs a basic clock CK, a frequency dividing and basic clock mask which receives the basic clock CK and outputs a pipeline clock PLCK. And a circuit 22. The frequency division and basic clock mask circuit 22 has, as a basic configuration, the basic clock CK, to be precise, a quarter of a masked basic clock CK 'masked by a basic clock mask signal MSK described later.
It includes a 2-bit counter 24 that divides and outputs the pipeline clock PLCK (S 1 ). Incidentally, S 0 is an inverted signal of the 1/2 frequency-divided signal. The circuit 22 further includes a circuit which, in response to the delay request signal C output from the processing circuit 12, inhibits the input of the basic clock CK to the 2-bit counter 24 for one basic clock period. The circuit comprises AND gates 23 and 25, and a mask signal generation circuit 26 that outputs a basic clock mask signal MSK. The mask signal generation circuit 26 outputs the output of the AND gate 25 as shown in FIG. D-type flip-flop 2 to receive
8, an inverter for inverting the basic clock CK and using it as the clock of the D-type flip-flop 28, and a NAND gate 29 for performing the NAND operation of the output of the AND gate 25 and the Q-bar output of the flip-flop 28. To be done. The D-type flip-flop 28 uses the clock CK.
Input data immediately before the rising edge of the bar is latched and output.
【００２０】上記構成により、図３のタイミングチャー
トに示す如く、遅延要求信号Ｃが出力されたときは、５
基本クロック時間の周期を有するパイプラインクロック
ＰＬＣＫが出力され（期間Ａ）、遅延要求信号Ｃが出力
されないときは、４基本クロック時間の周期を有するパ
イプラインクロックＰＬＣＫが出力される。（期間
Ｂ）。すなわち、遅延要求信号が出力されない限り、本
実施例のパイプライン処理装置は、４基本クロック時間
を周期として、データを処理・転送していくが、処理回
路１２より遅延要求信号が出力された場合は、パイプラ
インクロックＰＬＣＫの周期が１基本クロック時間分引
き延ばされ、これによって、処理回路１２に於ける処理
が終了した後に、その出力データが、次段のパイプライ
ンレジスタ１３を介して、次の処理回路に転送される。
尚、パイプラインレジスタは、パイプラインクロックＰ
ＬＣＫの立上り直前の入力データを取り込み、次段の処
理回路に出力する。With the above configuration, when the delay request signal C is output, as shown in the timing chart of FIG.
When pipeline clock PLCK having a cycle of basic clock time is output (period A) and delay request signal C is not output, pipeline clock PLCK having a cycle of four basic clock times is output. (Period B). That is, unless the delay request signal is output, the pipeline processing device of the present embodiment processes and transfers data with a cycle of four basic clocks, but when the delay request signal is output from the processing circuit 12. Of the pipeline clock PLCK is extended by one basic clock time, so that after the processing in the processing circuit 12 is completed, its output data is transmitted through the pipeline register 13 of the next stage. It is transferred to the next processing circuit.
Incidentally, the pipeline register is set to the pipeline clock P.
The input data immediately before the rise of LCK is fetched and output to the processing circuit of the next stage.
【００２１】このように、処理回路１２に於ける処理時
間に応じて、パイプラインクロックＰＬＣＫの周期が動
的に制御される点が本発明の特徴である。As described above, the feature of the present invention is that the cycle of the pipeline clock PLCK is dynamically controlled according to the processing time in the processing circuit 12.
【００２２】図４に、上記処理回路１２が、上位ビット
用加算回路４３と下位ビット用加算回路４４とから成
り、且つ、上記下位ビット用加算回路４４より出力され
るキャリー信号Ｃを上記遅延要求信号とした実施例の構
成を示す。すなわち、本例は、パイプライン前段からの
２つの２ｎビットの入力データを加算し、その結果を次
段へ出力する場合の例である。In FIG. 4, the processing circuit 12 comprises an adder circuit 43 for upper bits and an adder circuit 44 for lower bits, and the carry signal C output from the adder circuit 44 for lower bits is the delay request. The configuration of the embodiment as a signal is shown. That is, this example is an example in which two 2n-bit input data from the previous stage of the pipeline are added and the result is output to the next stage.
【００２３】図に於いて、４１及び４２は、パイプライ
ンレジスタであり、それぞれ前段よりの２ｎビットのデ
ータを受ける。そして、その内の上位ｎビットは共に上
位ビット用加算回路４３に入力され、下位ｎビットは共
に下位ビット用加算回路４４に入力される そして、両
加算回路のｎビット出力は、共にパイプラインレジスタ
４５に入力され、次段の処理回路に転送される。尚、４
６は基本クロックＣＫを出力する発振器、４７は、下位
ビット用加算回路４４より出力されるキャリー信号Ｃが
遅延要求信号として入力され、パイプラインクロックＰ
ＬＣＫを出力する分周及び基本クロックマスク回路であ
り、該回路４７の構成は図２の構成と同一である。In the figure, 41 and 42 are pipeline registers, which receive 2n-bit data from the preceding stage. Then, the upper n bits of them are both input to the upper bit adder circuit 43, the lower n bits are both input to the lower bit adder circuit 44, and the n bit outputs of both adder circuits are both pipeline registers. It is input to 45 and transferred to the processing circuit of the next stage. 4
Reference numeral 6 denotes an oscillator that outputs a basic clock CK, and 47, a carry signal C output from the lower-bit addition circuit 44 is input as a delay request signal, and a pipeline clock P
It is a frequency division and basic clock mask circuit that outputs LCK, and the configuration of the circuit 47 is the same as that of FIG.
【００２４】２つの２ｎビット入力データは各々上位ｎ
ビット及び下位ｎビットに分割され、それぞれ上位ビッ
ト用加算回路４３及び下位ビット用加算回路４４へ入力
される。各々の加算回路にデータが入力されると同時に
加算が始まるが、下位ビット用加算回路ではキャリー入
力は無いためそれ自身が処理にかかる時間で下位ｎビッ
トの加算結果を出力することが出来るが、上記ビット用
加算回路では、それ自身へのデータ入力に対する結果出
力までに要する時間は下位ビット用加算回路のそれと同
じであるが、下位ビット用加算回路にてキャリーＣが発
生した場合には、上記ビット用加算回路ではそのキャリ
ー入力を受けた時点から再計算が開始されるため、下位
ビット用加算回路でキャリーが発生した場合には、キャ
リーが発生しなかった場合よりも処理に時間がかかるた
め、パイプライン動作クロックの周期としては処理時間
の多くかかる場合に合わせるのが通常であるが、本発明
では下位ビット加算回路で生成されるキャリー信号を分
周及び基本クロックマスク回路４７に入力し、この部分
にて下位ビット用加算回路の出力が確定するタイミング
でキャリー信号の有無を判断し、キャリーが発生してい
る場合にはパイプラインクロックＰＬＣＫの周期を長く
する。こうすることによって通常のパイプラインクロッ
クの周期としてはキャリーの発生しない時の時間を設定
することができる。The two 2n-bit input data are the upper n
It is divided into bits and lower n bits, and is input to the upper bit addition circuit 43 and the lower bit addition circuit 44, respectively. Addition starts at the same time as data is input to each adder circuit, but since the adder circuit for lower bits does not have a carry input, it can output the addition result of the lower n bits in the time it takes for processing. In the bit adder circuit described above, the time required to output a result to the data input to itself is the same as that of the lower bit adder circuit. However, when carry C occurs in the lower bit adder circuit, Since the recalculation is started in the adder circuit for bits when the carry input is received, when the carry circuit occurs in the lower bit adder circuit, the processing takes longer than in the case where the carry circuit does not occur. As for the pipeline operation clock cycle, it is usually adjusted when the processing time is long, but in the present invention, the lower bit adder circuit is used. The generated carry signal is input to the frequency division and basic clock mask circuit 47, and the presence or absence of the carry signal is determined at this portion at the timing when the output of the lower bit adder circuit is determined. Lengthens the cycle of the pipeline clock PLCK. By doing so, the time when no carry occurs can be set as the cycle of the normal pipeline clock.
【００２５】パイプライン処理装置を構成する所定数の
処理回路の内、複数の処理回路が、処理時間に長短が生
じる処理回路であって、且つ、該処理回路毎に、要求す
る遅延時間が異なる場合の実施例について、次に説明す
る。Of the predetermined number of processing circuits that make up the pipeline processing apparatus, a plurality of processing circuits are processing circuits that have different processing times, and the required delay time is different for each processing circuit. An example of such a case will be described below.
【００２６】図５は、そのブロック構成図である。FIG. 5 is a block diagram of the configuration.
【００２７】図に於いて、５１、５３及び５５は処理回
路、５２及び５４はパイプラインレジスタである。図１
と同様に一部を示している。パイプライン処理装置を構
成する所定数の処理回路の内、ｍ個の処理回路が、処理
時間に長短を生じるものであり、該ｍ個の処理回路のそ
れぞれより、遅延要求信号Ｃ1，…，Ｃｍが出力され
る。図では、処理回路５１より遅延要求信号Ｃ2が出力
され、処理回路５３より遅延要求信号Ｃ3が出力される
ことを示している。パイプラインクロック制御回路５６
は、上記各遅延要求信号に基づき、何れの遅延要求信号
も出ていないときは、予め定められている周期のパイプ
ラインクロックＰＬＣＫを出力し、何れか一つの遅延要
求信号が出力されたときは、当該遅延要求信号に対応し
た時間、パイプラインクロックＰＬＣＫの周期を長く
し、複数の遅延要求信号が出力されたときは、最長の遅
延を要求する遅延要求信号に対応した時間、パイプライ
ンクロックＰＬＣＫの周期を長くする。In the figure, 51, 53 and 55 are processing circuits, and 52 and 54 are pipeline registers. FIG.
A part is shown as well. Of the predetermined number of processing circuits that make up the pipeline processing device, m processing circuits cause a difference in processing time. The delay request signals C 1 , ..., From each of the m processing circuits. Cm is output. The drawing shows that the processing circuit 51 outputs the delay request signal C 2 and the processing circuit 53 outputs the delay request signal C 3 . Pipeline clock control circuit 56
On the basis of the delay request signals, when none of the delay request signals is output, the pipeline clock PLCK having a predetermined cycle is output, and when any one of the delay request signals is output, , The time corresponding to the delay request signal is lengthened, the period of the pipeline clock PLCK is lengthened, and when a plurality of delay request signals are output, the time corresponding to the delay request signal requesting the longest delay, the pipeline clock PLCK Lengthen the cycle of.
【００２８】図６に、パイプラインクロック制御回路５
６を構成する、分周及び基本クロックマスク回路の構成
を示す。６２は基本クロックＣＫを１／４分周してパイ
プラインクロックＰＬＣＫを出力する２ビットカウン
タ、７０は遅延要求信号Ｃ1，…，Ｃｍの論理和信号
（総合遅延要求信号）Ｃを出力するオアゲート、６３は
所定のタイミングで上記総合遅延要求信号Ｃの有無を検
出する遅延要求信号検出部、７１は入力遅延要求信号の
内、最長の遅延を要求する遅延要求信号に対応したセレ
クト信号を出力するプライオリティエンコーダである。
６５は、上記検出部６３及びプライオリティエンコーダ
７１の出力を受け、所定の基本クロックマスク信号ＭＳ
Ｋを出力するマスク期間調整部であり、ｍ個のＤ型フリ
ップフロップ６６1，…，６６ｍ、（ｍ−１）個のアン
ドゲート６７1，…，６７m-1，マルチプレクサ６８及び
ナンドゲート６９から成る。尚、６４は基本クロックＣ
Ｋを反転して上記フリップフロップのクロック入力とす
るためのインバータである。そして、６１が、基本クロ
ックＣＫと上記基本クロックマスク信号ＭＳＫを、その
入力とし、マスク後基本クロックＣＫ′を出力するアン
ドゲートである。FIG. 6 shows the pipeline clock control circuit 5
6 shows a configuration of a frequency division and basic clock mask circuit which constitutes No. 6. Reference numeral 62 is a 2-bit counter that divides the basic clock CK by 1/4 and outputs a pipeline clock PLCK. Reference numeral 70 is an OR gate that outputs a logical sum signal (total delay request signal) C of the delay request signals C 1 , ..., Cm. Reference numeral 63 denotes a delay request signal detecting section for detecting the presence or absence of the total delay request signal C at a predetermined timing, and 71 outputs a select signal corresponding to the delay request signal requesting the longest delay among the input delay request signals. It is a priority encoder.
65 receives the outputs of the detection unit 63 and the priority encoder 71 and receives a predetermined basic clock mask signal MS.
Is a mask period adjusting unit for outputting K, and includes m D-type flip-flops 66 1 , ..., 66 m, (m-1) AND gates 67 1 , ..., 67 m-1 , a multiplexer 68 and a NAND gate 69. Become. 64 is the basic clock C
It is an inverter for inverting K to be used as the clock input of the flip-flop. An AND gate 61 receives the basic clock CK and the basic clock mask signal MSK as its inputs and outputs the masked basic clock CK '.
【００２９】図７にｍ＝４の場合の構成図を示す。ま
た、図８にその動作タイミングチャートを示す。FIG. 7 shows a block diagram when m = 4. Further, FIG. 8 shows an operation timing chart thereof.
【００３０】遅延要求信号検出部６３は、Ｓ1＝Ｌ、Ｓ0
＝Ｈ、ＣＫ′＝Ｌのタイミングで、総合遅延要求信号Ｃ
の有無を検出し、有のときは、遅延要求信号検出信号Ｄ
Ｃ＝Ｈを出力する。本実施例においては、遅延要求信号
Ｃ1は１基本クロック時間の遅延を要求する信号、Ｃ2は
２基本クロック時間の遅延を要求する信号、Ｃ3は３基
本クロック時間の遅延を要求する信号、Ｃ4は４基本ク
ロック時間の遅延を要求する信号である。プライオリテ
ィエンコーダ７１は、遅延要求信号Ｃ4の入力があれ
ば、他の信号の有無にかかわらず、セレクト信号Ａ＝
Ｈ，Ｂ＝Ｈを出力する。信号Ｃ4の入力が無く、遅延要
求信号Ｃ3の入力があれば、他の信号の有無にかかわら
ず、セレクト信号Ａ＝Ｌ，Ｂ＝Ｈを出力する。信号Ｃ3
及びＣ4の入力が無く、遅延要求信号Ｃ2の入力があれ
ば、信号Ｃ1の有無にかかわらず、セレクト信号Ａ＝
Ｈ，Ｂ＝Ｌを出力する。遅延要求信号Ｃ1のみが入力さ
れたときはセレクト信号Ａ＝Ｌ，Ｂ＝Ｌを出力する。マ
スク期間調整部６５に設けられるマルチプレクサ６８
は、セレクト信号Ａ，Ｂに応じて、Ｄ型フリップフロッ
プ６６1から６６4までのＱバー出力の内の何れかを出力
する。すなわち、セレクト信号Ａ＝Ｌ，Ｂ＝Ｌのとき
は、フリップフロップ６６1のＱバー出力を出力する。
同様に、Ａ＝Ｈ、Ｂ＝Ｌのときはフリップフロップ６６
2のＱバー出力を、また、Ａ＝Ｌ，Ｂ＝Ｈのときは、フ
リップフロップ６６3のＱバー出力を、更に、Ａ＝Ｈ，
Ｂ＝Ｈのときはフリップフロップ６６4のＱバー出力を
出力する。このマルチプレクサ６８の出力と上記遅延要
求信号検出信号ＤＣの否定論理積が基本クロックマスク
信号ＭＳＫとして、アンドゲート６１の一方の入力に入
力される。The delay request signal detector 63 has S 1 = L, S 0
= H, CK '= L, the total delay request signal C
The presence / absence of a delay request signal is detected.
Output C = H. In this embodiment, the delay request signal C 1 is a signal requesting a delay of 1 basic clock time, C 2 is a signal requesting a delay of 2 basic clock times, and C 3 is a signal requesting a delay of 3 basic clock times. , C 4 are signals requesting a delay of 4 basic clock times. Priority encoder 71, if there is input of the delay request signals C 4, without other signals, the select signals A =
Outputs H and B = H. If the signal C 4 is not input and the delay request signal C 3 is input, the select signals A = L and B = H are output regardless of the presence or absence of other signals. Signal C 3
And without the input of C 4 is, if there is an input of the delay request signals C 2, or without the signal C 1, the select signal A =
Outputs H and B = L. When only the delay request signal C 1 is input, the select signals A = L and B = L are output. Multiplexer 68 provided in mask period adjustment unit 65
Outputs any one of the Q-bar outputs of the D-type flip-flops 66 1 to 66 4 according to the select signals A and B. That is, when the select signals A = L and B = L, the Q-bar output of the flip-flop 66 1 is output.
Similarly, when A = H and B = L, the flip-flop 66
2 Q bar output, and when A = L and B = H, the Q bar output of the flip-flop 66 3 is further changed to A = H,
When B = H, the Q-bar output of the flip-flop 66 4 is output. The NAND of the output of the multiplexer 68 and the delay request signal detection signal DC is input to one input of the AND gate 61 as the basic clock mask signal MSK.
【００３１】上記構成により、何れの遅延要求信号の入
力も無いときは、基本クロックマスク信号ＭＳＫがＬレ
ベルになることは無いので、４基本クロック時間の周期
を有するパイプラインクロックＰＬＣＫが出力され、こ
れにより、各段間のデータの転送が制御される。一方、
何れかの遅延要求信号の入力があったときは、それに対
応する期間、また、複数の遅延要求信号の入力があった
ときは、最長の遅延を要求する遅延要求信号に対応する
期間、基本クロックマスク信号ＭＳＫがＬレベルとな
り、これにより基本クロックが所定個数間引かれて、所
定の周期延長がなされたパイプラインクロックＰＬＣＫ
が出力され、該修正パイプラインクロックＰＬＣＫによ
って各段間の転送が制御される。With the above configuration, when no delay request signal is input, the basic clock mask signal MSK never goes to L level, so that the pipeline clock PLCK having a period of 4 basic clock times is output. This controls the transfer of data between the stages. on the other hand,
When any one of the delay request signals is input, the corresponding period, and when a plurality of delay request signals are input, the period corresponding to the delay request signal requesting the longest delay, the basic clock The mask signal MSK becomes L level, whereby a predetermined number of basic clocks are thinned and a predetermined period is extended to the pipeline clock PLCK.
Is output, and the transfer between the stages is controlled by the modified pipeline clock PLCK.
【００３２】図８に示すように、例えば、遅延要求信号
Ｃ1が出力されたときは、パイプラインクロックＰＬＣ
Ｋの周期が５基本クロック時間に延長され（期間Ｃ）、
遅延要求信号Ｃ2が出力されたときは、パイプラインク
ロックの周期が６基本クロック時間に延長される（期間
Ｄ）。As shown in FIG. 8, for example, when the delay request signal C 1 is output, the pipeline clock PLC
The period of K is extended to 5 basic clock times (period C),
When the delay request signal C 2 is output, the period of the pipeline clock is extended to 6 basic clock times (period D).
【００３３】図７の例では、基本クロックＣＫを１／４
分周してパイプラインクロックＰＬＣＫを得ていたが、
勿論１／４分周に限定されない。例えば、基本クロック
ＣＫを１／１６分周してパイプラインクロックＰＬＣＫ
を得るようにしてもよい。この場合は、図７に示す回路
部分７２を図９に示すものに置き換えればよい。In the example of FIG. 7, the basic clock CK is 1/4.
I got the pipeline clock PLCK by dividing,
Of course, the frequency division is not limited to 1/4. For example, the basic clock CK is divided by 1/16 to generate a pipeline clock PLCK.
May be obtained. In this case, the circuit portion 72 shown in FIG. 7 may be replaced with that shown in FIG.
【００３４】図９に於いて、９１は基本クロックＣＫと
基本クロックマスク信号ＭＳＫとを入力とし、マスク後
基本クロックＣＫ′を出力するアンドゲート、９２は基
本クロックＣＫ′を１／１６分周してパイプラインクロ
ックＰＬＣＫを出力する４ビットカウンタ、９３は、Ｓ
3＝Ｌ、Ｓ2＝Ｓ1＝Ｓ0＝Ｈ、ＣＫ′＝Ｌのタイミングで
総合遅延要求信号Ｃの有無を検出し、有の場合、検出信
号ＤＣ＝Ｈを出力する検出部である。In FIG. 9, reference numeral 91 is an AND gate which receives the basic clock CK and the basic clock mask signal MSK and outputs the masked basic clock CK ', and 92 divides the basic clock CK' by 1/16. 4-bit counter for outputting pipeline clock PLCK, 93 is S
3 = L, S 2 = S 1 = S 0 = H, detects the presence or absence of total delay request signal C at the timing of CK '= L, when the organic, a detection unit for outputting a detection signal DC = H.
【００３５】この場合のタイミングチャートを図１０に
示す。A timing chart in this case is shown in FIG.
【００３６】期間Ｅに於いては、遅延要求信号Ｃ1が出
力され、１７基本クロック時間の周期を有するパイプラ
インクロックＰＬＣＫが出力され、期間Ｆに於いては、
遅延要求信号Ｃ2が出力され、１８基本クロック時間の
周期を有するパイプラインクロックＰＬＣＫが出力され
る。In the period E, the delay request signal C 1 is output, the pipeline clock PLCK having a period of 17 basic clock times is output, and in the period F,
The delay request signal C 2 is output, and the pipeline clock PLCK having a period of 18 basic clock times is output.
【００３７】本実施例によれば、図７の時の４倍の周波
数の基本クロックを使用し、かつ分周を４倍とする事に
より、図７の回路と同じ周期のパイプラインクロックで
通常動作をさせつつ、パイプラインクロックの周期の延
長時間の制御を１／４の細かさで行うことが出来る。According to the present embodiment, the basic clock having a frequency four times that of FIG. 7 is used and the frequency division is four times, so that the pipeline clock having the same cycle as that of the circuit of FIG. While operating, it is possible to control the extension time of the pipeline clock period with a fineness of 1/4.
【００３８】[0038]
【発明の効果】以上詳細に説明したように、本発明によ
れば、回路量を増加させること無く、処理性能を向上さ
せることができるものである。本発明によれば、例えば
自然画像データの様に大量のデータ（各データの下位ビ
ットはランダムであると考えられる）を連続して入力
し、一連の処理を実行する様なパイプライン処理装置に
おいて、回路量を大きく増加させる事なく、最も時間の
かかる部分にあわせた固定周期のパイプライン動作クロ
ックで処理を行う場合に比べて、平均の処理性能を向上
させることが出来るものである。As described in detail above, according to the present invention, the processing performance can be improved without increasing the circuit amount. According to the present invention, in a pipeline processing device for continuously inputting a large amount of data such as natural image data (the lower bits of each data are considered to be random) and executing a series of processes. It is possible to improve the average processing performance without significantly increasing the circuit amount, as compared with the case where processing is performed with a pipeline operation clock of a fixed cycle that matches the most time-consuming part.
【００３９】図４の実施例の場合について述べれば、仮
に、ｎビットの加算にかかる時間をＴｎ、２ｎビットの
加算にかかる時間をＴｎ＋ａとし、ｍ個の２ｎビットデ
ータをパイプラインにて処理をするものとし、また、下
位ｎビットの加算によりキャリーが発生する確率をｑ
（０＜ｑ＜１）とすると、最も時間のかかる部分に合わ
せた固定周期のパイプラインでの処理時間は ｍ＊（Ｔｎ＋ａ） となり、本発明による方法を用いれば、 ｑ＊ｍ＊（Ｔｎ＋ａ）＋（１−ｑ）＊ｍ＊Ｔｎ＝ｍ＊
（Ｔｎ＋ｑ＊ａ） となり、ｑ＜１を考慮すれば、本発明による方法での処
理時間の方が短いことがわかる。In the case of the embodiment shown in FIG. 4, assuming that the time required to add n bits is Tn, the time required to add 2n bits is Tn + a, and m pieces of 2n-bit data are processed by a pipeline. And the probability that a carry will occur due to the addition of the lower n bits is q
When (0 <q <1), the processing time in the pipeline with a fixed cycle matched to the most time-consuming part is m * (Tn + a), and using the method according to the present invention, q * m * (Tn + a). + (1-q) * m * Tn = m *
It becomes (Tn + q * a), and it can be seen that the processing time in the method according to the present invention is shorter when q <1 is taken into consideration.
【図１】本発明のブロック構成図である。FIG. 1 is a block configuration diagram of the present invention.
【図２】パイプラインクロック制御回路の構成図であ
る。FIG. 2 is a configuration diagram of a pipeline clock control circuit.
【図３】図２に示す制御回路の動作タイミングチャート
である。3 is an operation timing chart of the control circuit shown in FIG.
【図４】本発明の一実施例のブロック構成図である。FIG. 4 is a block diagram of an embodiment of the present invention.
【図５】本発明の他の実施例のブロック構成図である。FIG. 5 is a block diagram showing another embodiment of the present invention.
【図６】図５に於けるパイプラインクロック制御回路を
構成する、分周および基本クロックマスク回路の構成図
である。FIG. 6 is a configuration diagram of a frequency dividing and basic clock mask circuit that constitutes the pipeline clock control circuit in FIG.
【図７】図６の構成に於いてｍ＝４の場合の構成図であ
る。FIG. 7 is a configuration diagram when m = 4 in the configuration of FIG. 6;
【図８】図７の回路の動作タイミングチャートである。8 is an operation timing chart of the circuit of FIG.
【図９】分周および基本クロックマスク回路の他の例の
主要部の構成図である。FIG. 9 is a configuration diagram of the main part of another example of the frequency division and basic clock mask circuit.
【図１０】図９に示す回路の動作タイミングチャートで
ある。10 is an operation timing chart of the circuit shown in FIG.
【図１１】従来技術のブロック構成図である。FIG. 11 is a block diagram of a conventional technique.
【図１２】他の従来技術のブロック構成図である。FIG. 12 is a block diagram of another conventional technique.
１１，１３ パイプラインレジスタ １２ 処理回路 １４ パイプラインクロック制御回路 Ｃ 遅延要求信号 ＰＬＣＫ パイプラインクロック ５１，５３，５５ 処理回路 ５２，５４ パイプラインレジスタ ５６ パイプラインクロック制御回路 Ｃ1，…，Ｃｍ 遅延要求信号11, 13 Pipeline register 12 Processing circuit 14 Pipeline clock control circuit C Delay request signal PLCK Pipeline clock 51, 53, 55 Processing circuit 52, 54 Pipeline register 56 Pipeline clock control circuit C 1 , ..., Cm Delay request signal
Claims (5)
互に縦続接続されると共に、上記パイプラインレジスタ
の入出力を制御するパイプラインクロックを出力するパ
イプラインクロック制御回路を備えたパイプライン処理
装置に於いて、 上記複数の処理回路の少なくとも一つが、入力データに
応じて、処理が所定の基準時間内に終わる場合と、上記
基準時間を越える場合とがある処理回路であって、且
つ、上記パイプラインクロック制御回路が、上記処理回
路より出力される、処理が上記基準時間を越えることを
示す信号（以下、「遅延要求信号」）に応じて、上記パ
イプラインクロックの周期を長くする手段を有すること
を特徴とするパイプライン処理装置。1. A pipeline processing apparatus comprising a processing circuit and a pipeline register alternately connected in cascade, and a pipeline clock control circuit for outputting a pipeline clock for controlling input / output of the pipeline register. At least one of the plurality of processing circuits is a processing circuit that may be processed within a predetermined reference time or may exceed the reference time in accordance with input data, and the pipe is The line clock control circuit has means for lengthening the cycle of the pipeline clock in response to a signal output from the processing circuit and indicating that the processing exceeds the reference time (hereinafter, "delay request signal"). A pipeline processing device characterized by the above.
が、下位ビット用加算回路と上位ビット用加算回路とか
ら成る加算回路であり、且つ、上記下位ビット用加算回
路より出力されるキャリー信号を上記遅延要求信号とし
たことを特徴とする、請求項１に記載のパイプライン処
理装置。2. The processing circuit that causes a short or long processing time is an adder circuit including an adder circuit for lower bits and an adder circuit for higher bits, and a carry signal output from the adder circuit for lower bits is used. The pipeline processing device according to claim 1, wherein the delay request signal is used.
基本クロックを出力する発振器と、上記基本クロックを
分周して上記パイプラインクロックを出力する分周回路
とを含み、更に、上記処理回路よりの遅延要求信号に応
じて、上記基本クロックの上記分周回路への入力を所定
期間禁止する手段を有することを特徴とする、請求項１
に記載のパイプライン処理装置。3. The pipeline clock control circuit comprises:
It includes an oscillator for outputting a basic clock and a frequency dividing circuit for frequency-dividing the basic clock and outputting the pipeline clock, and further, in accordance with a delay request signal from the processing circuit, the frequency division of the basic clock. 2. A means for inhibiting input to the circuit for a predetermined period of time.
The pipeline processing device according to 1.
において、複数の処理回路が、上記処理時間に長短が生
じる処理回路であり、且つ、上記パイプラインクロック
制御回路が、上記複数の処理回路より出力される各遅延
要求信号に応じ、一の遅延要求信号が出力された場合
は、当該遅延要求信号に対応した時間、上記パイプライ
ンクロックの周期を長くし、複数の遅延要求信号が出力
された場合は、最長の遅延を要求する遅延要求信号に対
応した時間、上記パイプラインクロックの周期を長くす
る手段を含むことを特徴とするパイプライン処理装置。4. The pipeline processing device according to claim 1, wherein the plurality of processing circuits are processing circuits that cause a difference in processing time, and the pipeline clock control circuit includes the plurality of processing circuits. When one delay request signal is output in response to each delay request signal output, the cycle of the pipeline clock is lengthened for a time corresponding to the delay request signal, and a plurality of delay request signals are output. In this case, the pipeline processing device includes means for lengthening the period of the pipeline clock for a time corresponding to the delay request signal requesting the longest delay.
において、上記パイプラインクロック制御回路が、基本
クロックを出力する発振器と、上記基本クロックを分周
して上記パイプラインクロックを出力する分周回路とを
含み、更に、上記複数の処理回路より出力される各遅延
要求信号に応じ、一の遅延要求信号が出力されたとき
は、当該遅延要求信号に対応した期間上記基本クロック
の上記分周回路への入力を禁止し、複数の遅延要求信号
が出力されたときは、最長の遅延を要求する遅延要求信
号に対応した期間、上記基本クロックの上記分周回路へ
の入力を禁止する手段を有することを特徴とするパイプ
ライン処理装置。5. The pipeline processing apparatus according to claim 4, wherein the pipeline clock control circuit divides the basic clock by an oscillator that outputs a basic clock, and outputs the pipeline clock by dividing the basic clock. Circuit, and when one delay request signal is output according to each delay request signal output from the plurality of processing circuits, the frequency division of the basic clock is performed for a period corresponding to the delay request signal. When the input to the circuit is prohibited and a plurality of delay request signals are output, a means for prohibiting the input of the basic clock to the frequency divider circuit during the period corresponding to the delay request signal requesting the longest delay is provided. A pipeline processing device having.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548294A JPH08185321A (en) | 1994-12-27 | 1994-12-27 | Pipeline processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548294A JPH08185321A (en) | 1994-12-27 | 1994-12-27 | Pipeline processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08185321A true JPH08185321A (en) | 1996-07-16 |
Family
ID=18177374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32548294A Pending JPH08185321A (en) | 1994-12-27 | 1994-12-27 | Pipeline processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08185321A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233554A (en) * | 2006-02-28 | 2007-09-13 | National Institute Of Advanced Industrial & Technology | Search method of high-speed pattern matching device |
-
1994
- 1994-12-27 JP JP32548294A patent/JPH08185321A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233554A (en) * | 2006-02-28 | 2007-09-13 | National Institute Of Advanced Industrial & Technology | Search method of high-speed pattern matching device |
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