JPH0818410A - Clock selection device - Google Patents
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- JPH0818410A JPH0818410A JP6146323A JP14632394A JPH0818410A JP H0818410 A JPH0818410 A JP H0818410A JP 6146323 A JP6146323 A JP 6146323A JP 14632394 A JP14632394 A JP 14632394A JP H0818410 A JPH0818410 A JP H0818410A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のクロック信号源
から基準クロックを選択出力し、デジタル回路に供給す
るクロック選択装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock selection device for selectively outputting a reference clock from a plurality of clock signal sources and supplying it to a digital circuit.
【０００２】[0002]
【従来の技術】近年、複数のクロック信号より１個のク
ロック信号を選択しデジタル回路に供給するために、ク
ロック選択装置が多く利用されるようになっている（例
えば、特開昭６３−１６９８１４号公報）。2. Description of the Related Art In recent years, a clock selection device has been widely used to select one clock signal from a plurality of clock signals and supply it to a digital circuit (for example, Japanese Patent Laid-Open No. 63-169814). Issue).
【０００３】デジタル回路に入力されるクロック信号の
周期は、デジタル回路が正常に動作できる最小周期より
常に長いことが必要である。よって、クロック選択装置
の出力クロック信号にハザード等が発生しないようにす
る必要がある。The cycle of the clock signal input to the digital circuit must always be longer than the minimum cycle in which the digital circuit can operate normally. Therefore, it is necessary to prevent a hazard or the like from occurring in the output clock signal of the clock selection device.
【０００４】以下に、従来のクロック選択装置の一例に
ついて説明を行う。図５は従来のクロック選択装置の構
成図である。以下に図５について説明する。An example of a conventional clock selection device will be described below. FIG. 5 is a block diagram of a conventional clock selection device. FIG. 5 will be described below.
【０００５】従来のクロック選択装置は、デジタル回路
に供給されるクロック信号５１１を発生するクロック信
号源５０１と、デジタル回路に供給されるクロック信号
５１２を発生するクロック信号源５０２と、ＣＰＵから
の選択指示タイミング信号５５７に同期してＣＰＵから
の選択指示信号５５８を記憶する記憶手段５４２と、前
記タイミング信号５５７に同期してハイレベルを記憶
し、クリア信号５５５をもとにクリアされる記憶手段５
４１と、前記記憶手段５４１の出力信号５５１をクロッ
ク信号５１１及び５１２にそれぞれ同期して記憶する記
憶手段５２１及び５２２と、前記記憶手段５２１及び５
２２の反転出力信号５３１及び５３２を入力とし、信号
５５４を出力するＮＯＲ回路５４３と、前記記憶手段５
４２の出力信号５５２を前記信号５５４に同期して記憶
する記憶手段５４４と、前記信号５５４を前記クロック
信号５１２に同期して記憶し、前記クリア信号５５５を
出力するクリア手段５４７と、前記記憶手段５４４の出
力信号５５３をもとに前記クロック信号５１１及び５１
２からクロック信号５５６を選択出力するクロック選択
手段５４５と、前記信号５５４をもとに前記クロック選
択手段５４５の選択機能を停止し前記クロック信号５５
６の信号レベルを固定とする選択機能禁止手段５４６と
で構成されている。The conventional clock selection device selects from a clock signal source 501 for generating a clock signal 511 supplied to a digital circuit, a clock signal source 502 for generating a clock signal 512 supplied to a digital circuit, and a CPU. A storage unit 542 that stores the selection instruction signal 558 from the CPU in synchronization with the instruction timing signal 557, and a storage unit 5 that stores the high level in synchronization with the timing signal 557 and that is cleared based on the clear signal 555.
41, storage means 521 and 522 for storing the output signal 551 of the storage means 541 in synchronization with clock signals 511 and 512, respectively, and the storage means 521 and 5
NOR circuit 543 which receives the inverted output signals 531 and 532 of 22 and outputs a signal 554, and the storage means 5
Storage means 544 for storing the output signal 552 of 42 in synchronization with the signal 554, clearing means 547 for storing the signal 554 in synchronization with the clock signal 512 and outputting the clear signal 555, and the storage means. The clock signals 511 and 51 based on the output signal 553 of 544.
2 to select and output the clock signal 556, and the clock signal 55 by stopping the selection function of the clock selecting means 545 based on the signal 554.
6 and a selection function prohibiting means 546 for fixing the signal level.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、以上の
ようなクロック選択装置では、クロック信号選択の動作
時において、最悪前記クロック信号５１２の２周期の
間、前記クロック信号５５６がハイレベルに固定され、
動作クロック５５６の周期が長くなるので、例えば、一
定時間毎にデータのリフレッシュを要するダイナミック
ＲＡＭのリフレッシュ回路のようなデジタル回路の動作
クロックとして用いる場合制限が大きいという課題があ
り、現在選択されているクロック信号と同じ選択指示を
行った場合でも、前記クロック信号５５６の周期が変動
するいう課題がある。また、クロック信号源の数と同じ
数の記憶手段（５２１及び５２２）が必要な為、クロッ
ク信号源の数が増えるに従い回路規模も比例して大きく
なるという課題がある。さらに、クロック信号の選択指
示を行ってから次のクロック信号の選択指示が無効とな
る期間が長いので、クロックの選択指示の間隔に対する
制限が大きいという課題がある。However, in the clock selecting device as described above, the clock signal 556 is fixed to the high level during the worst two cycles of the clock signal 512 during the operation of selecting the clock signal.
Since the cycle of the operation clock 556 becomes long, there is a problem that there is a large limitation when it is used as an operation clock of a digital circuit such as a refresh circuit of a dynamic RAM that requires data refreshing at regular intervals, and is currently selected. Even if the same selection instruction as the clock signal is given, there is a problem that the cycle of the clock signal 556 changes. In addition, since the same number of storage units (521 and 522) as the number of clock signal sources are required, there is a problem that the circuit scale increases proportionally as the number of clock signal sources increases. Furthermore, since there is a long period in which the next clock signal selection instruction becomes invalid after the clock signal selection instruction is issued, there is a problem that there is a large restriction on the interval between clock selection instructions.
【０００７】本発明は、従来のクロック選択装置のこの
ような課題を考慮し、クロック信号選択の動作時に出力
クロック信号の周期変動がより少なく、同一のクロック
信号の選択指示をした場合にはクロック信号の周期が変
動することがなく、クロック信号源の数が増えても回路
規模が従来より小さく、クロック信号選択の間隔に対す
る制限を従来より少ないクロック選択装置を提供するこ
とを目的とするものである。In consideration of such a problem of the conventional clock selection device, the present invention has a smaller fluctuation of the cycle of the output clock signal during the operation of selecting the clock signal, and when the same clock signal is instructed to be selected, the clock is selected. An object of the present invention is to provide a clock selection device in which the signal cycle does not fluctuate, the circuit scale is smaller than the conventional one even if the number of clock signal sources increases, and the clock signal selection interval is less restricted than the conventional one. is there.
【０００８】[0008]
【課題を解決するための手段】本発明のクロック選択装
置は、デジタル回路に供給される互いに異なるクロック
信号を発生する第１及び第２のクロック信号源と、前記
第１及び第２クロック信号源の出力の一方を第１のクロ
ック信号として選択出力し、他方を第２のクロック信号
として選択出力するクロック選択手段と、ＣＰＵあるい
は手動スイッチ等からのクロック選択指示信号を前記第
１のクロック信号に同期して記憶する第１の記憶手段
と、前記第１の記憶手段の出力信号を前記第２のクロッ
ク信号に同期して記憶する第２の記憶手段と、前記第１
の記憶手段の出力信号と前記第２の記憶手段の出力信号
をもとに、ゲート信号を生成するゲート信号生成手段
と、前記ゲート信号をもとに前記第１のクロック信号の
信号レベルを固定とし、第３のクロック信号を出力する
ゲート手段とを備え、前記クロック選択手段の選択信号
として前記第２の記憶手段の出力信号を用いるよう構成
したものである。A clock selection device according to the present invention comprises first and second clock signal sources for generating different clock signals supplied to a digital circuit, and the first and second clock signal sources. And a clock selection instruction signal from a CPU, a manual switch, or the like, as the first clock signal, and a clock selection means for selectively outputting one of the outputs as the first clock signal and the other as the second clock signal. First storage means for storing in synchronization, second storage means for storing the output signal of the first storage means in synchronization with the second clock signal, and the first storage means
Gate signal generation means for generating a gate signal based on the output signal of the storage means and the output signal of the second storage means, and the signal level of the first clock signal based on the gate signal is fixed. And a gate means for outputting a third clock signal, and the output signal of the second storage means is used as the selection signal of the clock selection means.
【０００９】[0009]
【作用】本発明は、複数のクロック信号より任意のクロ
ック信号を選択するクロック選択手段を２手段設け、一
方のクロック選択手段は選択しようするクロック信号を
選択出力し、他方のクロック選択手段は現在選択してい
るクロック信号を選択出力し、後者のクロック選択手段
の選択信号は選択しようとするクロック信号に同期して
動作することにより、また、前記２個のクロック信号の
位相差の期間のみゲート手段により後者のクロック選択
手段から出力されるクロック信号の信号レベルを固定と
することにより、デジタル回路の動作クロックとして用
いるのに好適なクロック信号を出力する。According to the present invention, two clock selecting means for selecting an arbitrary clock signal from a plurality of clock signals are provided, one clock selecting means selectively outputs the clock signal to be selected, and the other clock selecting means is currently used. The selected clock signal is selectively output, and the selection signal of the latter clock selection means operates in synchronization with the clock signal to be selected, and the gate is gated only during the phase difference between the two clock signals. By fixing the signal level of the clock signal output from the latter clock selecting means by the means, a clock signal suitable for use as an operation clock of the digital circuit is output.
【００１０】[0010]
【実施例】請求項１の発明を図１に示す。クロック信号
源１０１及び１０２からは、クロック信号１１１及び１
１２が出力され、クロック選択手段１２１に印加され
る。クロック選択手段１２１はクロック信号１３１及び
１３２を出力する。記憶手段１４１は、クロック選択指
示信号１３３をクロック信号１３１に同期して記憶す
る。記憶手段１４２は、記憶手段１４１の出力信号１３
４をクロック信号１３２に同期して記憶する。ゲート信
号発生手段１４３は、信号１３４と記憶手段１４２の出
力信号１３５を入力とし、ゲート信号１３６を生成す
る。ゲート手段１４４は、ゲート信号１３６によってク
ロック信号１３１の信号レベルを固定とし、クロック信
号１３７を出力する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention of claim 1 is shown in FIG. From the clock signal sources 101 and 102, the clock signals 111 and 1
12 is output and applied to the clock selection means 121. The clock selection means 121 outputs the clock signals 131 and 132. The storage unit 141 stores the clock selection instruction signal 133 in synchronization with the clock signal 131. The storage means 142 outputs the output signal 13 of the storage means 141.
4 is stored in synchronization with the clock signal 132. The gate signal generation means 143 receives the signal 134 and the output signal 135 of the storage means 142 as input, and generates the gate signal 136. The gate means 144 fixes the signal level of the clock signal 131 by the gate signal 136 and outputs the clock signal 137.
【００１１】以下に、上記構成のより具体的な実施例を
図３及び図４を参照して説明する。図３は、本発明にか
かる一実施例のクロック選択装置であり、図４は、上記
クロック選択装置のタイミング図である。すなわち、ク
ロック選択装置は、クロック信号源３０１で生成される
ＣＬＫ１信号及びクロック信号源３０２で生成されるＣ
ＬＫ２信号から任意のクロック信号すなわちＣＬＫ信号
を選択出力し、ゲート手段の含まれるクロック選択回路
３０４と、上記ＣＬＫ１信号及び上記ＣＬＫ２信号から
任意のクロック信号すなわちＣＬＫ０信号を選択出力す
るクロック選択回路３０５と、ＣＰＵからの選択指示信
号を記憶するレジスタ３１２と、クロック選択手段３０
４及び３０５の制御を行う制御回路３０６により構成さ
れている。A more specific embodiment of the above construction will be described below with reference to FIGS. 3 and 4. FIG. 3 is a clock selection device according to an embodiment of the present invention, and FIG. 4 is a timing diagram of the clock selection device. That is, the clock selection device has a CLK1 signal generated by the clock signal source 301 and a C signal generated by the clock signal source 302.
A clock selection circuit 304 which selectively outputs an arbitrary clock signal, that is, a CLK signal from the LK2 signal, and a clock selection circuit 305 which selectively outputs an arbitrary clock signal, that is, a CLK0 signal from the CLK1 signal and the CLK2 signal. , A register 312 for storing a selection instruction signal from the CPU, and a clock selection means 30.
The control circuit 306 is configured to control 4 and 305.
【００１２】クロック信号源３０１及び３０２は、相互
に位相関係が規定されることなく、任意の周波数のクロ
ック信号、ＣＬＫ１信号及びＣＬＫ２信号を生成する。
実施例においては、ＣＬＫ１信号の周波数は８ＭＨｚと
し、ＣＬＫ２信号の周波数は１０ＭＨｚとする。The clock signal sources 301 and 302 generate a clock signal, a CLK1 signal, and a CLK2 signal of arbitrary frequencies without mutually defining the phase relationship.
In the embodiment, the frequency of the CLK1 signal is 8 MHz and the frequency of the CLK2 signal is 10 MHz.
【００１３】否定入力のＮＡＮＤ回路３１１は、ＣＰＵ
のチップセレクト信号（ＣＳ信号）とライト信号（ＷＲ
信号）を入力とし、ＲＥＧＷＲ信号を出力する。Ｄフリ
ップフロップ３１２は、選択指示信号の内容、すなわ
ち、ＣＰＵのＤ０ビットをＲＥＧＷＲ信号に同期して記
憶する。The NAND circuit 311 having a negative input is a CPU
Chip select signal (CS signal) and write signal (WR
Signal) as an input and outputs a REGWR signal. The D flip-flop 312 stores the content of the selection instruction signal, that is, the D0 bit of the CPU in synchronization with the REGWR signal.
【００１４】ＮＯＴ回路３１３とＡＮＤ回路３１４及び
３１５とＯＲ回路３１６は、ゲート手段を含むクロック
選択回路３０４を構成し、ＣＬＫ１信号及びＣＬＫ２信
号とＣＳＥＬ信号とＣＬＫＥＮ信号が入力され、ＣＬＫ
信号を出力する。上記クロック選択回路３０４は、ＣＬ
ＫＥＮ信号がローレベルである場合は、ＣＳＥＬ信号が
ローレベルであるとＣＬＫ１信号を選択出力し、ＣＳＥ
Ｌ信号がハイレベルであるとＣＬＫ２信号を選択出力す
る。ＣＬＫＥＮ信号がハイレベルである場合は、ＣＬＫ
信号はハイレベルに固定される。The NOT circuit 313, the AND circuits 314 and 315, and the OR circuit 316 constitute a clock selection circuit 304 including a gate means, to which the CLK1 signal, the CLK2 signal, the CSEL signal, and the CLKEN signal are input, and the CLK signal.
Output a signal. The clock selection circuit 304 is CL
When the KEN signal is low level, when the CSEL signal is low level, the CLK1 signal is selectively output and the CSE signal is output.
When the L signal is at high level, the CLK2 signal is selectively output. If the CLKEN signal is high level, CLK
The signal is fixed at high level.
【００１５】ＮＯＴ回路３１７とＡＮＤ回路３１８及び
３１９とＯＲ回路３２０は、クロック選択回路３０５を
構成し、ＣＬＫ１信号及びＣＬＫ２信号とＣＳＥＬ２信
号が入力され、ＣＬＫ２信号を出力する。上記クロック
選択回路３０５は、ＣＳＥＬ２信号がローレベルである
とＣＬＫ１信号を選択出力し、ＣＳＥＬ２信号がハイレ
ベルであるとＣＬＫ２信号を選択出力する。The NOT circuit 317, the AND circuits 318 and 319, and the OR circuit 320 form a clock selection circuit 305, which receives the CLK1 signal, the CLK2 signal and the CSEL2 signal and outputs the CLK2 signal. The clock selection circuit 305 selectively outputs the CLK1 signal when the CSEL2 signal is at the low level, and selectively outputs the CLK2 signal when the CSEL2 signal is at the high level.
【００１６】Ｄフリップフロップ３２２ないし３２５と
ＮＯＴ回路３２１と排他論理和回路３２６は、制御回路
３０６を構成し、ＳＥＬＥＣＴ信号が入力され、ＣＬＫ
信号あるいはＣＬＫ０信号に同期して、クロック選択回
路３０４及び３０５の制御を行う為の信号、すなわち、
ＣＬＫＥＮ信号とＣＳＥＬ信号とＣＳＥＬ２信号を生成
する。The D flip-flops 322 to 325, the NOT circuit 321 and the exclusive OR circuit 326 form a control circuit 306, to which the SELECT signal is input and the CLK signal is input.
Signal or a signal for controlling the clock selection circuits 304 and 305 in synchronization with the CLK0 signal, that is,
It generates the CLKEN signal, the CSEL signal, and the CSEL2 signal.
【００１７】以下に図４のタイミング図により説明を行
う。図４の例は、ＣＬＫ１信号を選択出力しているとき
に、ＣＰＵよりクロックの選択指示があり、ＣＬＫ２信
号を選択出力する例である。A description will be given below with reference to the timing chart of FIG. In the example of FIG. 4, when the CLK1 signal is being selectively output, the CPU issues a clock selection instruction, and the CLK2 signal is selectively output.
【００１８】ＣＰＵから出力された選択指示信号、すな
わち、Ｄ０信号は、図４の４０１において、ＣＰＵのＣ
Ｓ信号及びＷＲ信号から生成されたＲＥＧＷＲ信号に同
期して、Ｄフリップフロップ３１２に記憶され、ＳＥＬ
ＥＣＴ信号を出力する。The selection instruction signal output from the CPU, that is, the D0 signal is the C of the CPU in 401 of FIG.
The SEL signal is stored in the D flip-flop 312 in synchronization with the REGWR signal generated from the S signal and the WR signal, and
Output an ECT signal.
【００１９】上記ＳＥＬＥＣＴ信号は、Ｄフリップフロ
ップ３２２により、図４の４０２においてＣＬＫ信号の
立ち上がりエッジに同期して記憶され、Ｑ１信号を出力
する。上記Ｑ１信号は、Ｄフリップフロップ３２３によ
り、図４の４０３においてＣＬＫ０信号の立ち上がりエ
ッジに同期して記憶され、Ｑ２信号を出力する。上記Ｑ
２信号は、Ｄフリップフロップ３２４により、図４の４
０４においてＣＬＫ０信号の立ち下がりエッジに同期し
て記憶され、ＣＳＥＬ信号を出力する。上記ＣＳＥＬ信
号は、Ｄフリップフロップ３２５により、図４の４０５
においてＣＬＫ０信号の立ち上がりエッジに同期して記
憶され、ＣＳＥＬ２信号を出力する。Ｑ１信号及びＣＳ
ＥＬ信号は、ＥＸＯＲ回路３２６に入力されＣＬＫＥＮ
信号を生成し、ＣＬＫ信号の立ち上がりエッジから次の
ＣＬＫ０信号のたち下がりエッジの間、すなわち、図４
の４０２から４０４までの間、ハイレベルを出力する。The SELECT signal is stored by the D flip-flop 322 in synchronization with the rising edge of the CLK signal at 402 in FIG. 4, and outputs the Q1 signal. The Q1 signal is stored by the D flip-flop 323 in synchronization with the rising edge of the CLK0 signal at 403 in FIG. 4, and outputs the Q2 signal. Q above
The two signals are input to the 4 of FIG.
At 04, it is stored in synchronization with the falling edge of the CLK0 signal and outputs the CSEL signal. The CSEL signal is transferred to the 405 of FIG. 4 by the D flip-flop 325.
At the same time, it is stored in synchronization with the rising edge of the CLK0 signal and outputs the CSEL2 signal. Q1 signal and CS
The EL signal is input to the EXOR circuit 326 and input to CLKEN.
Signal from the rising edge of the CLK signal to the falling edge of the next CLK0 signal, that is, in FIG.
The high level is output from 402 to 404.
【００２０】ＣＳＥＬ信号は、クロック選択回路３０４
に入力され、ＣＬＫ１信号またはＣＬＫ２信号からＣＬ
Ｋ信号を選択出力する。The CSEL signal is a clock selection circuit 304.
To CL from the CLK1 signal or CLK2 signal
Selectively outputs the K signal.
【００２１】ＣＬＫＥＮ信号もまた、上記クロック選択
回路３０４に入力され、ＣＬＫＥＮ信号がハイレベルで
ある区間は、ＣＬＫ信号がハイレベルとなるので、ＣＬ
Ｋ信号にハザードが発生することはない。The CLKEN signal is also input to the clock selection circuit 304, and the CLK signal is at the high level in the section in which the CLKEN signal is at the high level.
There is no hazard in the K signal.
【００２２】ＣＳＥＬ２信号は、クロック選択回路３０
５に入力され、ＣＬＫ１信号またはＣＬＫ信号からＣＬ
Ｋ０信号を選択する。ＣＬＫ０信号は図４の４０５にお
けるようなハザードが発生する可能性があるが、ＣＬＫ
０信号のハザードはＣＬＫ信号に影響することはない。The CSEL2 signal is supplied to the clock selection circuit 30.
5 and CL from the CLK1 signal or CLK signal
Select the K0 signal. The CLK0 signal may cause a hazard as in 405 of FIG.
The hazard of the 0 signal does not affect the CLK signal.
【００２３】請求項２の発明を図２に示す。ｎ個のクロ
ック信号源２０（１）〜２０（ｎ）から供給されるクロ
ック信号２１（１）〜２１（ｎ）がクロック選択手段２
２１に印加され、クロック選択手段２２１は、クロック
信号２３１を選択出力する。ｎ個のクロック信号２１
（１）〜２１（ｎ）は同様にクロック選択手段２２２に
も印加され、クロック選択手段２２２は、クロック信号
２３２を選択出力する。記憶手段２４１は、クロック選
択指示信号２３３をクロック信号２３１に同期して記憶
する。記憶手段２４２は、記憶手段２４１の出力信号２
３４をクロック信号２３２に同期して記憶する。ゲート
信号発生手段２４３は、信号２３４と記憶手段２４２の
出力信号２３５を入力とし、ゲート信号２３６を出力す
る。ゲート手段２４４は、ゲート信号２３６により、ク
ロック信号２３１の信号レベルを固定とし、クロック信
号２３７を出力する。The invention of claim 2 is shown in FIG. Clock signals 21 (1) to 21 (n) supplied from n clock signal sources 20 (1) to 20 (n) are clock selection means 2
21, the clock selection means 221 selects and outputs the clock signal 231. n clock signals 21
Similarly, (1) to 21 (n) are applied to the clock selecting means 222, and the clock selecting means 222 selectively outputs the clock signal 232. The storage unit 241 stores the clock selection instruction signal 233 in synchronization with the clock signal 231. The storage unit 242 outputs the output signal 2 of the storage unit 241.
34 is stored in synchronization with the clock signal 232. The gate signal generation means 243 receives the signal 234 and the output signal 235 of the storage means 242 as input, and outputs the gate signal 236. The gate means 244 fixes the signal level of the clock signal 231 by the gate signal 236 and outputs the clock signal 237.
【００２４】請求項２の発明は、上記請求項１の発明と
ほとんど同様の構成であり、請求項１の本発明の説明と
同様な説明で理解できる。The invention of claim 2 has almost the same structure as the invention of claim 1, and can be understood from the same explanation as the description of the invention of claim 1.
【００２５】また、本発明は上記実施例の構成に限定さ
れるものではなく、本発明の主旨に基づいて種々の変形
が可能であり、それらを本発明の範囲から除外するもの
ではない。Further, the present invention is not limited to the constitution of the above-mentioned embodiment, but various modifications can be made based on the gist of the present invention, and they are not excluded from the scope of the present invention.
【００２６】[0026]
【発明の効果】以上で述べたところから明らかなように
本発明は、従来のクロック選択装置に比べて、以下のよ
うな長所を有する。複数の同程度の周波数を有するクロ
ック信号源からの基準クロックを選択出力するクロック
選択装置について、クロック信号選択の動作時に出力ク
ロック信号の周期変動がより少ない。同一のクロック信
号の選択指示をした場合にはクロック信号の周期が変動
することがなく。クロック信号源の数が増えても回路規
模が従来より小さい。クロック信号の選択指示の間隔に
対する制限がより少ない。As is apparent from the above description, the present invention has the following advantages over the conventional clock selection device. Regarding the clock selection device that selectively outputs the reference clocks from the plurality of clock signal sources having the same frequency, the cycle variation of the output clock signal is smaller during the operation of the clock signal selection. When the same clock signal selection instruction is issued, the cycle of the clock signal does not change. Even if the number of clock signal sources increases, the circuit scale is smaller than the conventional one. There are less restrictions on the spacing of clock signal selection instructions.
【図１】本発明の一実施例のクロック選択装置の構成図FIG. 1 is a configuration diagram of a clock selection device according to an embodiment of the present invention.
【図２】本発明の一実施例のクロック選択装置の構成図FIG. 2 is a configuration diagram of a clock selection device according to an embodiment of the present invention.
【図３】本発明の一実施例のにかかるクロック選択装置
の回路図FIG. 3 is a circuit diagram of a clock selection device according to an embodiment of the present invention.
【図４】同実施例のクロック選択装置の動作を説明する
タイミング図FIG. 4 is a timing diagram illustrating the operation of the clock selection device of the same embodiment.
【図５】従来のクロック選択装置の構成図FIG. 5 is a block diagram of a conventional clock selection device.
１０１、１０２ クロック信号源 １１１、１１２、１３１、１３２ クロック信号 １２１ クロック選択手段 １３３ 選択指示信号 １３４ 記憶手段１４１の出力信号 １３５ 選択信号 １３６ ゲート信号 １３７ 選択出力されたクロック信号 １４１、１４２ 記憶手段 １４３ ゲート信号発生手段 １４４ ゲート手段 ２０（１）〜２０（ｎ） クロック信号源 ２１（１）〜２１（ｎ）、２３１、２３２ クロック信
号 ２２１、２２２ クロック選択手段 ２３３ 選択指示信号 ２３４、２４５ 選択信号 ２３６ ゲート信号 ２３７ 選択出力されたクロック信号 ２４１、２４２ 記憶手段 ２４３ ゲート信号発生手段 ２４４ ゲート手段 ３０１、３０２ クロック信号源 ３０３ ＣＰＵ ３０４ ゲート手段の付加されたクロック選択回路 ３０５ クロック選択装置 ３０６ 制御回路 ３１１ 否定入力のＮＡＮＤ回路 ３１２、３２２、３２３、３２４、３２５ Ｄフリップ
フロップ ３１３、３１７、３２１ ＮＯＴ回路 ３１４、３１５、３１８、３１９ ＡＮＤ回路 ３１６、３２０ ＯＲ回路 ３２６ 排他論理和回路 ４０１ ＷＲ信号の立ち上がりエッジ ４０２ ＣＬＫ信号の立ち上がりエッジ ４０３ ＣＬＫ０信号の立ち上がりエッジ ４０４ ＣＬＫ０信号の立ち下がりエッジ ４０５ ＣＬＫ０信号の立ち上がりエッジ ５０１、５０２ クロック信号源 ５１１、５１２、５３１、５３２ クロック信号 ５２１、５２２、５４２、５４４ 記憶手段 ５４１ クリア端子付き記憶手段 ５４３ ＮＯＲ回路 ５４５ クロック選択手段 ５４６ 選択機能禁止手段 ５４７ クリア手段 ５５１ 記憶手段５５１の出力信号 ５５２ 記憶手段５４２の出力信号 ５５３ 選択信号 ５５４ ＮＯＲ回路５４３の出力信号 ５５５ クリア信号 ５５６ 選択出力されたクロック信号101, 102 Clock signal sources 111, 112, 131, 132 Clock signal 121 Clock selection means 133 Selection instruction signal 134 Output signal of storage means 141 135 Selection signal 136 Gate signal 137 Selected output clock signals 141, 142 Storage means 143 Gate Signal generation means 144 Gate means 20 (1) to 20 (n) Clock signal source 21 (1) to 21 (n), 231, 232 Clock signal 221, 222 Clock selection means 233 Selection instruction signal 234, 245 Selection signal 236 Gate Signal 237 Selectively output clock signal 241, 242 Storage means 243 Gate signal generating means 244 Gate means 301, 302 Clock signal source 303 CPU 304 Clock selection circuit with gate means 305 Clock selection device Position 306 Control circuit 311 Negative input NAND circuit 312, 322, 323, 324, 325 D flip-flop 313, 317, 321 NOT circuit 314, 315, 318, 319 AND circuit 316, 320 OR circuit 326 Exclusive OR circuit 401 WR Rising edge of signal 402 rising edge of CLK signal 403 rising edge of CLK0 signal 404 falling edge of CLK0 signal 405 rising edge of CLK0 signal 501, 502 clock source 511, 512, 531, 532 clock signal 521, 522, 542, 544 storage means 541 storage means with clear terminal 543 NOR circuit 545 clock selection means 546 selection function prohibition means 547 clear means 551 output signal of storage means 551 552 Output signals of the output signal 553 selects signal 554 NOR circuit 543 of 憶 means 542 555 clear signal 556 selects the output clock signal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八幡 和彦 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Kazuhiko Yawata 4-3-1, Tsunashima-higashi, Kohoku-ku, Yokohama-shi, Kanagawa Matsushita Communication Industrial Co., Ltd.
Claims (2)
ロック信号を発生する第１及び第２のクロック信号源
と、前記第１及び第２クロック信号源の出力の一方を第
１のクロック信号として選択出力し、他方を第２のクロ
ック信号として選択出力するクロック選択手段と、ＣＰ
Ｕあるいは手動スイッチ等からのクロック選択指示信号
を前記第１のクロック信号に同期して記憶する第１の記
憶手段と、前記第１の記憶手段の出力信号を前記第２の
クロック信号に同期して記憶する第２の記憶手段と、前
記第１の記憶手段の出力信号と前記第２の記憶手段の出
力信号をもとに、ゲート信号を生成するゲート信号生成
手段と、前記ゲート信号をもとに前記第１のクロック信
号の信号レベルを固定とし、第３のクロック信号を出力
するゲート手段とを備え、前記クロック選択手段の選択
信号として前記第２の記憶手段の出力信号を用いること
を特徴とするクロック選択装置。1. A first and second clock signal source for generating different clock signals to be supplied to a digital circuit, and one of outputs of the first and second clock signal sources is selected as a first clock signal. A clock selecting means for outputting and selectively outputting the other as a second clock signal;
U or a first storage means for storing a clock selection instruction signal from a manual switch or the like in synchronization with the first clock signal, and an output signal of the first storage means in synchronization with the second clock signal. And a gate signal generation unit for generating a gate signal based on the output signal of the first storage unit and the output signal of the second storage unit. And a gate means for fixing the signal level of the first clock signal and outputting a third clock signal, and using the output signal of the second storage means as the selection signal of the clock selection means. Characteristic clock selection device.
信号を発生するｎ個のクロック信号源と、前記ｎ個のク
ロック信号源の出力から第１のクロック信号を選択する
第１のクロック選択手段と、前記ｎ個のクロック信号源
の出力から第２のクロック信号を選択する第２のクロッ
ク選択手段と、ＣＰＵあるいは手動スイッチ等からのク
ロック選択指示信号を前記第１のクロック信号に同期し
て記憶する第１の記憶手段と、前記第１の記憶手段の出
力信号を前記第２のクロック信号に同期して記憶する第
２の記憶手段と、前記第１の記憶手段の出力信号と前記
第２の記憶手段の出力信号をもとに、ゲート信号を生成
するゲート信号生成手段と、前記ゲート信号をもとに前
記第１のクロック信号の信号レベルを固定とし、第３の
クロック信号を出力するゲート手段とを備え、前記第１
のクロック選択手段の選択信号として前記第１の記憶手
段の出力信号を、前記第２のクロック選択手段の選択信
号として前記第２の記憶手段の出力信号を用いることを
特徴とするクロック選択装置。2. An n number of clock signal sources for generating n number of clock signals to be supplied to a digital circuit, and a first clock selection for selecting a first clock signal from outputs of the n number of clock signal sources. Means, second clock selection means for selecting a second clock signal from the outputs of the n clock signal sources, and a clock selection instruction signal from a CPU, a manual switch or the like in synchronization with the first clock signal. And a first storage means for storing the output signal of the first storage means, a second storage means for storing the output signal of the first storage means in synchronization with the second clock signal, an output signal of the first storage means and the A gate signal generation unit that generates a gate signal based on the output signal of the second storage unit, and a signal level of the first clock signal based on the gate signal are fixed, and a third clock signal is generated. Out And a gate means for, first
The clock selection device is characterized in that the output signal of the first storage means is used as the selection signal of the clock selection means and the output signal of the second storage means is used as the selection signal of the second clock selection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146323A JPH0818410A (en) | 1994-06-28 | 1994-06-28 | Clock selection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146323A JPH0818410A (en) | 1994-06-28 | 1994-06-28 | Clock selection device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818410A true JPH0818410A (en) | 1996-01-19 |
Family
ID=15405079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146323A Pending JPH0818410A (en) | 1994-06-28 | 1994-06-28 | Clock selection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818410A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336759B1 (en) * | 1999-09-28 | 2002-05-16 | 박종섭 | Clock signal selection circuit |
| KR100448961B1 (en) * | 2001-09-27 | 2004-09-18 | 가부시끼가이샤 도시바 | Computer system |
-
1994
- 1994-06-28 JP JP6146323A patent/JPH0818410A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336759B1 (en) * | 1999-09-28 | 2002-05-16 | 박종섭 | Clock signal selection circuit |
| KR100448961B1 (en) * | 2001-09-27 | 2004-09-18 | 가부시끼가이샤 도시바 | Computer system |
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