JPH08181584A - Variable delay circuit and delay time check method - Google Patents
Variable delay circuit and delay time check methodInfo
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- JPH08181584A JPH08181584A JP6320437A JP32043794A JPH08181584A JP H08181584 A JPH08181584 A JP H08181584A JP 6320437 A JP6320437 A JP 6320437A JP 32043794 A JP32043794 A JP 32043794A JP H08181584 A JPH08181584 A JP H08181584A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路の可変遅
延回路に関し、特に可変遅延回路の遅延時間の変化の検
査手段に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable delay circuit for a semiconductor integrated circuit, and more particularly to an inspection means for a change in delay time of the variable delay circuit.
【０００２】[0002]
【従来の技術】従来用いられていた可変遅延回路として
は、特開平４−２１５３１４号公報で開示されたよう
に、図６に示す構成のものがよく知られている。2. Description of the Related Art As a conventionally used variable delay circuit, as shown in Japanese Patent Application Laid-Open No. 4-215314, the configuration shown in FIG. 6 is well known.
【０００３】図６は従来の可変遅延回路の回路図であ
る。可変遅延回路はトランジスタＱ６１およびＱ６２、
定電流源Ｉ６１、ならびに抵抗Ｒ６１およびＲ６２から
なるエミッタ結合型差動回路と、トランジスタＱ６３お
よび定電流源Ｉ６２からなるエミッタフォロワと、トラ
ンジスタＱ６３のエミッタに接続される負荷容量ＣＬと
コンパレータＣＭＰと、コンパレータＣＭＰに接続され
るＤ／Ａコンバータ（電圧出力）ＤＡＣとにより構成さ
れている。FIG. 6 is a circuit diagram of a conventional variable delay circuit. The variable delay circuit includes transistors Q61 and Q62,
A constant current source I61 and an emitter-coupled differential circuit including resistors R61 and R62, an emitter follower including a transistor Q63 and a constant current source I62, a load capacitance CL connected to the emitter of the transistor Q63, a comparator CMP, and a comparator. It is composed of a D / A converter (voltage output) DAC connected to the CMP.
【０００４】本回路ではＤ／ＡコンバータＤＡＣに入力
されるデータ信号の制御により、出力信号の入力信号か
らの遅延量を変化させて外部に出力する。In this circuit, the delay amount of the output signal from the input signal is changed and output to the outside by controlling the data signal input to the D / A converter DAC.
【０００５】次に、本回路の動作を図７に示す従来の可
変遅延回路の動作を説明した電圧波形図を参照して説明
する。入力端子ＩＮに負のパルスの信号が入力される
と、入力がハイレベルからローレベルに降下するのでト
ランジスタＱ６３はオフ状態となり、負荷容量ＣＬに充
電されていた電荷が定電流源Ｉ６２を通じて放電され、
Ａ点の電位はハイレベルから次第に降下する、この時、
電位の変化が比較的緩やかになるよう定電流源Ｉ６２を
設定しておく。Ａ点の電位がＤ／ＡコンバータＤＡＣの
出力（Ｂ点）の電位まで降下すると、コンパレータＣＭ
Ｐの出力信号はその時点でハイレベルからローレベルに
変化する。Next, the operation of this circuit will be described with reference to the voltage waveform diagram for explaining the operation of the conventional variable delay circuit shown in FIG. When a negative pulse signal is input to the input terminal IN, the input drops from the high level to the low level, the transistor Q63 is turned off, and the charge stored in the load capacitance CL is discharged through the constant current source I62. ,
The potential at point A gradually drops from high level. At this time,
The constant current source I62 is set so that the change in potential is relatively gentle. When the potential at the point A drops to the potential at the output of the D / A converter DAC (point B), the comparator CM
At that time, the output signal of P changes from the high level to the low level.
【０００６】入力信号がハイレベルからローレベルに変
化してから、出力信号がハイレベルからローレベルに変
化するまでには、負荷容量ＣＬの放電量とＤＡＣの出力
の電位の関係からＴＤだけの遅延時間を生ずる。逆に、
入力信号がローレベルからハイレベルに変化した場合
は、トランジスタＱ６３の出力により負荷容量ＣＬが比
較的急速に充電されるため、ほとんど遅延がなく出力信
号がローレベルからハイレベルに変化する。この様にし
て入力信号がハイレベルからローレベルに変化した場合
のみ出力信号の変化を遅らせることが出来る。From the change of the input signal from the high level to the low level until the change of the output signal from the high level to the low level, from the relationship between the discharge amount of the load capacitance CL and the potential of the output of the DAC, only TD is required. It causes a delay time. vice versa,
When the input signal changes from the low level to the high level, the load capacitance CL is charged relatively quickly by the output of the transistor Q63, so that the output signal changes from the low level to the high level with almost no delay. In this way, the change of the output signal can be delayed only when the input signal changes from the high level to the low level.
【０００７】遅延時間ＴＤを変化させる手段は、Ｄ／Ａ
コンバータＤＡＣの制御入力ＤＡＴＡの信号によりＤＡ
Ｃの出力レベルを変化させることにより行う。例えば、
制御入力が４端子あると２4 ＝１６段階に出力レベルを
変化させることができ、１ビット当たり２０ｐｓの変化
となるようＣＬとＩ６２の値を設定すると計２０×（１
６−１）＝３００ｐｓの範囲で遅延時間を変化させるこ
とができる。Means for changing the delay time TD is D / A
DA by the signal of the control input DATA of the converter DAC
This is done by changing the output level of C. For example,
If the control input has 4 terminals, the output level can be changed in 2 4 = 16 steps, and if the values of CL and I62 are set so that the change per bit is 20 ps, a total of 20 × (1
The delay time can be changed within the range of 6-1) = 300 ps.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の可変遅
延回路において、正常動作を検査するためには遅延時間
の測定を行わねばならないが、一般に市販されているＬ
ＳＩ検査装置（ＬＳＩテスタ）では試験できないという
欠点がある。現在、市販されているＬＳＩテスタの遅延
時間測定精度は一般に±１．５ｎｓ程度であり、最新の
ものでは±２００ｐｓも存在するが大変高価である。何
れにしても、１ビット当たり２０ｐｓの遅延時間の変化
を確認することができず、何等かの専用の試験装置を準
備する必要があった。In the conventional variable delay circuit described above, the delay time must be measured in order to check the normal operation.
It has a drawback that it cannot be tested with an SI inspection device (LSI tester). The accuracy of delay time measurement of LSI testers currently on the market is generally about ± 1.5 ns, and the latest one has ± 200 ps, but it is very expensive. In any case, the change in the delay time of 20 ps per bit could not be confirmed, and it was necessary to prepare some dedicated test apparatus.
【０００９】本発明の目的は、以上のような欠点を克服
し、可変遅延回路の遅延時間の検査を、市販のＬＳＩテ
スタを用いて容易にかつ正確に行える可変遅延回路と遅
延時間検査方法を提供することにある。An object of the present invention is to provide a variable delay circuit and a delay time inspection method which overcome the above drawbacks and can easily and accurately inspect the delay time of a variable delay circuit using a commercially available LSI tester. To provide.
【００１０】[0010]
【課題を解決するための手段】本発明の可変遅延回路に
おいては、可変遅延回路を構成するＤ／Ａコンバータの
出力が接続された電極パッドを有する。The variable delay circuit of the present invention has an electrode pad to which the output of the D / A converter constituting the variable delay circuit is connected.
【００１１】また、電極パッドには、コンパレータに出
力が接続するＤ／Ａコンバータ内のエミッタフォロワと
入力が共通な他一方のエミッタフォロワの出力が接続さ
れてもよく、さらに電極パッドの接続にあたり静電保護
素子が接続されてもよい。The electrode pad may be connected to the output of the other emitter follower having a common input with the emitter follower in the D / A converter whose output is connected to the comparator. An electric protection element may be connected.
【００１２】本発明の可変遅延回路の遅延時間検査方法
においては、Ｄ／Ａコンバータの出力が接続された電極
パッドを介してコンパレータの基準電位を計測すること
により、可変遅延回路の遅延時間を演算して検査を行う
ことができる。In the delay time inspection method of the variable delay circuit of the present invention, the delay time of the variable delay circuit is calculated by measuring the reference potential of the comparator via the electrode pad to which the output of the D / A converter is connected. You can do the inspection.
【００１３】[0013]
【作用】半導体集積回路のＤ／Ａコンバータの出力を接
続した電極パットには、コンパレータに供給される基準
電位が出力され、外部から計測でき演算により可変遅延
回路の遅延時間を検査することができる。The reference potential supplied to the comparator is output to the electrode pad connected to the output of the D / A converter of the semiconductor integrated circuit, which can be measured from the outside and the delay time of the variable delay circuit can be inspected by calculation. .
【００１４】コンパレータに基準電位を出力するＤ／Ａ
コンバータのエミッタフォロワと入力が共通で別に設け
られたエミッタフォロワの出力を電極パッドに接続した
場合には、コンパレータへの出力に影響を与えない。D / A for outputting reference potential to comparator
When the output of the emitter follower, which has a common input to the emitter follower of the converter and is separately provided, is connected to the electrode pad, the output to the comparator is not affected.
【００１５】電極パッドへの接続回路に静電保護素子を
接続した場合には、外部からのサージによる回路の静電
破壊が防止される。When the electrostatic protection element is connected to the connection circuit to the electrode pad, electrostatic breakdown of the circuit due to external surge is prevented.
【００１６】[0016]
【実施例】次に本発明について図面を参照して説明す
る。 図１は本発明の第１の実施例の可変遅延回路の回
路図である。可変遅延回路はトランジスタＱ１１および
Ｑ１２、定電流源Ｉ１１、ならびに抵抗Ｒ１１およびＲ
１２からなるエミッタ結合型差動回路と、トランジスタ
Ｑ１３および定電流源Ｉ１２からなるエミッタフォロワ
と、トランジスタＱ１３のエミッタに接続される負荷容
量ＣＬとコンパレータＣＭＰと、コンパレータＣＭＰに
接続されるＤ／Ａコンバータ（電圧出力）ＤＡＣと、コ
ンバータＤＡＣの出力が接続された電極パッドＰＡＤよ
り構成されている。The present invention will be described below with reference to the drawings. 1 is a circuit diagram of a variable delay circuit according to a first embodiment of the present invention. The variable delay circuit includes transistors Q11 and Q12, a constant current source I11, and resistors R11 and R12.
An emitter-coupled differential circuit composed of 12; an emitter follower composed of a transistor Q13 and a constant current source I12; a load capacitance CL connected to the emitter of the transistor Q13; a comparator CMP; and a D / A converter connected to the comparator CMP. It is composed of a (voltage output) DAC and an electrode pad PAD to which the output of the converter DAC is connected.
【００１７】本回路ではＤ／ＡコンバータＤＡＣに入力
されるデータ信号ＤＡＴＡの制御により、コンパレータ
ＣＭＰの基準電位が制御され、可変遅延回路の出力信号
の入力信号からの遅延量を変化させて外部に出力され
る。In this circuit, the reference potential of the comparator CMP is controlled by controlling the data signal DATA input to the D / A converter DAC, and the delay amount of the output signal of the variable delay circuit from the input signal is changed to the outside. Is output.
【００１８】また、Ｄ／ＡコンバータＤＡＣの出力が半
導体集積回路チップのパッドＰＡＤに接続され、コンパ
レータＣＭＰの基準電位Ｂが直接外部からモニターでき
る。次に、図２を用いて可変遅延回路の検査方法につい
て説明する。図２は本発明の可変遅延回路の検査方法を
示した電圧波形図である。この電波波形は入力端子ＩＮ
に負のパルスの信号が入力された時の図１のＡ点の電位
の変化を示す。入力端子ＩＮに入力される信号が６００
ｍＶ振幅とし、ノイズマージンに３００ｍＶを設けるこ
ととする。そこで抵抗Ｒ１２の論理振幅が３／２倍の９
００ｍＶとなるよう設定され、ハイレベル領域とローレ
ベル領域の各３００ｍＶをノイズマージンとし、中間の
３００ｍＶ領域が遅延時間を変えるために使用される。Further, the output of the D / A converter DAC is connected to the pad PAD of the semiconductor integrated circuit chip, and the reference potential B of the comparator CMP can be directly monitored from the outside. Next, a method of inspecting the variable delay circuit will be described with reference to FIG. FIG. 2 is a voltage waveform diagram showing the inspection method of the variable delay circuit of the present invention. This radio wave waveform is input terminal IN
The change in the potential at point A in FIG. 1 when a negative pulse signal is input is shown in FIG. The signal input to the input terminal IN is 600
The amplitude is mV, and the noise margin is 300 mV. Therefore, the logical amplitude of the resistor R12 is 3/2 times 9
The noise margin is set to 300 mV in each of the high level region and the low level region, and the intermediate 300 mV region is used to change the delay time.
【００１９】いま、Ｄ／ＡコンバータＤＡＣの制御入力
端子数が４端子だとすれば、ＤＡＣの出力は２4 ＝１６
段階に変化するから、１ビット当たりで３００／（１６
−１）＝２０ｍＶ出力が変化するＤＡＣ回路を構成する
ことができる。既存のＬＳＩテスタのＤＣレベル測定精
度は一般に±２ｍＶ程度であるから、充分にＤＡＣの出
力レベルの変化の計測を行うことができ、例えば上述の
従来例で１ビット当たり２０ｐｓの変化となるようにＣ
Ｌ、Ｉ１２の値を設定したように、１ビット当たりの遅
延時間を設定しておけば、ＤＣＡの出力レベルの計測値
から可変遅延回路の遅延時間を演算して検査することが
できる。Now, assuming that the D / A converter DAC has four control input terminals, the output of the DAC is 2 4 = 16.
Since it changes in stages, 300 / (16 bits per bit
−1) = 20 mV A DAC circuit whose output changes can be configured. Since the DC level measurement accuracy of the existing LSI tester is generally about ± 2 mV, it is possible to sufficiently measure the change in the output level of the DAC. For example, in the above-mentioned conventional example, a change of 20 ps per bit is obtained. C
If the delay time per bit is set like the values of L and I12 are set, the delay time of the variable delay circuit can be calculated and inspected from the measured value of the output level of the DCA.
【００２０】図３は本発明の第２の実施例の可変遅延回
路の回路図である。Ｄ／ＡコンバータＤＡＣの出力を半
導体集積回路チップの電極パッドＰＡＤへの接続する方
法を除いては第１の実施例と同じなので、説明を省略す
る。FIG. 3 is a circuit diagram of a variable delay circuit according to the second embodiment of the present invention. Except for the method of connecting the output of the D / A converter DAC to the electrode pad PAD of the semiconductor integrated circuit chip, it is the same as that of the first embodiment, and therefore its explanation is omitted.
【００２１】電極パッドＰＡＤへのＤ／ＡコンバータＤ
ＡＣからの出力Ｃは、コンパレータＣＭＰへの出力Ｂと
独立して行われ、コンパレータへ出力する基準電位に与
える影響を防止している。D / A converter D to electrode pad PAD
The output C from AC is performed independently of the output B to the comparator CMP to prevent the influence on the reference potential output to the comparator.
【００２２】図４は、本発明の第２の実施例のＤ／Ａコ
ンバータＤＡＣの回路図である。４端子の制御信号入力
端子Ｓ０、Ｓ１、Ｓ２、Ｓ３がそれぞれ１／４、１／
２、１、２倍の比率で電流を切り換えるエミッタ接合型
差動回路に接続されており、抵抗Ｒ４１に流れる電流が
計１６段階に切り換えられる。この信号レベルが２個の
エミッタフォロワ回路により出力され、一方がコンパレ
ータＣＭＰの基準電位としてコンパレータＣＭＰに接続
され、他の一方が電極パッドＰＡＤに接続され基準電位
がモニターされる。FIG. 4 is a circuit diagram of the D / A converter DAC of the second embodiment of the present invention. The four-terminal control signal input terminals S0, S1, S2, and S3 are 1/4 and 1 /, respectively.
It is connected to an emitter junction type differential circuit that switches the current at a ratio of 2, 1, or 2, and the current flowing through the resistor R41 is switched to a total of 16 steps. This signal level is output by the two emitter follower circuits, one of which is connected to the comparator CMP as the reference potential of the comparator CMP, and the other of which is connected to the electrode pad PAD to monitor the reference potential.
【００２３】図５は、本発明の第３の実施例の可変遅延
回路の回路図である。Ｄ／ＡコンバータＤＡＣの出力の
半導体集積回路チップの電極パッドＰＡＤへの接続回路
に設けられた静電保護素子を除いては第２の実施例と同
じなので、説明を省略する。静電保護素子は、ダイオー
ドＤ５１、Ｄ５２と抵抗Ｒ５３とにより構成され、パッ
ドへの接続に起因する外部からのサージによる半導体集
積回路チップの静電破壊が防止される。FIG. 5 is a circuit diagram of a variable delay circuit according to the third embodiment of the present invention. Except for the electrostatic protection element provided in the circuit for connecting the output of the D / A converter DAC to the electrode pad PAD of the semiconductor integrated circuit chip, the description is omitted because it is the same as the second embodiment. The electrostatic protection element is composed of diodes D51 and D52 and a resistor R53, and electrostatic breakdown of the semiconductor integrated circuit chip due to external surge caused by connection to the pad is prevented.
【００２４】[0024]
【発明の効果】以上説明したように本発明の可変遅延回
路は、Ｄ／Ａコンバータの出力レベルを半導体集積回路
のパッドに接続したことにより、特別な試験装置を必要
とせず市販のＬＳＩテスタを使用して、２０ｐｓ相当の
微細な遅延時間の変化を基準電位レベルを測定すること
で代替測定できるという効果がある。As described above, in the variable delay circuit of the present invention, by connecting the output level of the D / A converter to the pad of the semiconductor integrated circuit, a commercially available LSI tester can be used without requiring a special test device. There is an effect that a minute change in delay time corresponding to 20 ps can be used as an alternative measurement by measuring the reference potential level.
【００２５】また、請求項２に示すコンパレータに基準
電位を出力するＤ／Ａコンバータのエミッタフォロワと
入力が共通で別に設けられたエミッタフォロワの出力を
電極パッドに接続した場合には、コンパレータへ出力す
る基準電位にノイズ等の影響を与えるおそれなく、コン
パレータの出力を計測する回路が形成できる。When the output of the emitter follower, which has a common input and the emitter follower of the D / A converter that outputs the reference potential to the comparator, is separately connected to the electrode pad, the output is output to the comparator. A circuit for measuring the output of the comparator can be formed without the possibility of noise or the like affecting the reference potential.
【００２６】さらに請求項３に示す電極パッドへの接続
回路に静電保護素子を接続した場合には、外部からのサ
ージによる半導体集積回路チップの静電破壊が防止され
る。Further, when the electrostatic protection element is connected to the connection circuit to the electrode pad according to the third aspect, electrostatic breakdown of the semiconductor integrated circuit chip due to external surge is prevented.
【図１】本発明の第１の実施例の可変遅延回路の回路図
である。FIG. 1 is a circuit diagram of a variable delay circuit according to a first embodiment of the present invention.
【図２】本発明の可変遅延回路の検査方法を示した電圧
波形図である。FIG. 2 is a voltage waveform diagram showing an inspection method of the variable delay circuit of the present invention.
【図３】本発明の第２の実施例の可変遅延回路の回路図
である。FIG. 3 is a circuit diagram of a variable delay circuit according to a second embodiment of the present invention.
【図４】本発明の第２の実施例のＤ／Ａコンバータの回
路図である。FIG. 4 is a circuit diagram of a D / A converter according to a second embodiment of the present invention.
【図５】本発明の第３の実施例の可変遅延回路の回路図
である。FIG. 5 is a circuit diagram of a variable delay circuit according to a third embodiment of the present invention.
【図６】従来の可変遅延回路の回路図である。FIG. 6 is a circuit diagram of a conventional variable delay circuit.
【図７】従来の可変遅延回路の動作を説明した電圧波形
図である。FIG. 7 is a voltage waveform diagram illustrating an operation of a conventional variable delay circuit.
ＤＡＣ Ｄ／Ａコンバータ ＣＭＰ コンパレータ Ｑ１１〜１３、Ｑ３１〜３３、Ｑ４０１〜４１４ ト
ランジスタ Ｑ５１〜５３、 Ｑ６１〜６３ トランジスタ Ｒ１１、Ｒ１２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ５１〜５
３ 抵抗 Ｒ６１、Ｒ６２ 抵抗 Ｉ１１、Ｉ１２、Ｉ３１、Ｉ３２、Ｉ４１〜４８ 定
電流源 Ｉ５１、Ｉ５２、Ｉ６１、Ｉ６２ 定電流源 ＣＬ 負荷容量 ＧＮＤ 接地電位 ＶＥＥ 負の電源電位 Ｖref エミッタ結合型差動回路の基準電位 ＩＮ 入力端子 ＯＵＴ 出力端子 ＤＡＴＡ Ｄ／Ａコンバータ回路の制御入力端子 ＰＡＤ 半導体集積回路チップの電極パッドDAC D / A converter CMP comparator Q11-13, Q31-33, Q401-414 transistor Q51-53, Q61-63 transistor R11, R12, R31, R32, R41, R51-5
3 resistors R61, R62 resistors I11, I12, I31, I32, I41 to 48 constant current sources I51, I52, I61, I62 constant current source CL load capacitance GND ground potential VEE negative power supply potential V ref of emitter coupled differential circuit. Reference potential IN input terminal OUT output terminal DATA D / A converter circuit control input terminal PAD Semiconductor integrated circuit chip electrode pad
Claims (4)
るエミッタフォロワと、前記トランジスタのエミッタに
接続される容量負荷と、前記トランジスタのエミッタに
接続されるコンパレータと、前記コンパレータに接続さ
れるＤ／Ａコンバータとを備える集積回路の可変遅延回
路において、 前記Ｄ／Ａコンバータの出力が接続された電極パッドを
有することを特徴とする可変遅延回路。1. An emitter follower composed of a constant current source and a transistor, a capacitive load connected to the emitter of the transistor, a comparator connected to the emitter of the transistor, and a D / A connected to the comparator. A variable delay circuit of an integrated circuit including a converter, comprising: an electrode pad to which an output of the D / A converter is connected.
続されるエミッタフォロワと入力が共通で、前記Ｄ／Ａ
コンバータ内に別に設けられたエミッタフォロワの出力
が接続された電極パッドを有することを特徴とする可変
遅延回路。2. The variable delay circuit according to claim 1, wherein an input is common to an emitter follower whose output is connected to the comparator in the D / A converter, and the D / A
A variable delay circuit having an electrode pad to which an output of an emitter follower provided separately in a converter is connected.
おいて、 前記Ｄ／Ａコンバータと前記電極パッドを接続する回路
に、静電保護素子が接続されていることを特徴とする可
変遅延回路。3. The variable delay circuit according to claim 1, wherein an electrostatic protection element is connected to a circuit connecting the D / A converter and the electrode pad.
るエミッタフォロワと、前記トランジスタのエミッタに
接続される容量負荷と、前記トランジスタのエミッタに
接続されるコンパレータと、前記コンパレータに接続さ
れるＤ／Ａコンバータとを備える集積回路の可変遅延回
路の遅延時間検査方法において、 前記Ｄ／Ａコンバータの出力が接続された電極パッドを
介して前記コンパレータの基準電位を計測することによ
り、可変遅延回路の遅延時間を演算して検査することを
特徴とする遅延時間検査方法。4. An emitter follower composed of a constant current source and a transistor, a capacitive load connected to the emitter of the transistor, a comparator connected to the emitter of the transistor, and a D / A connected to the comparator. In a method of inspecting a delay time of a variable delay circuit of an integrated circuit including a converter, the delay time of the variable delay circuit is measured by measuring a reference potential of the comparator via an electrode pad to which an output of the D / A converter is connected. A delay time inspection method characterized by calculating and inspecting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320437A JP2991065B2 (en) | 1994-12-22 | 1994-12-22 | Variable delay circuit and delay time inspection method |
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| JPH08181584A true JPH08181584A (en) | 1996-07-12 |
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| US6466076B2 (en) | 2000-05-15 | 2002-10-15 | Nec Corporation | Variable delay circuit having a ramp voltage generating unit |
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Also Published As
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| JP2991065B2 (en) | 1999-12-20 |
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