JPH08181088A - Forming method of micro contact hole - Google Patents

Abstract

PURPOSE: To provide a method of forming a micro contact hole which is capable of surely making an electrical connection between a semiconductor substrate and an electrode wiring layer preventing the electrode wiring layer from being disconnected. CONSTITUTION: An insulating layer 9 and a glass layer 10 are formed in layers on the surface of a semiconductor substrate 8, and an opening 12 is provided to the glass layer 10 using a first resist mask 11. Thereafter, the glass layer 10 is fused by heating to make the opening 12 gently sloped. Furthermore, the insulating layer 6 exposed on the base of the opening 12 is partially removed by etching with a second resist, mask 13 for the formation of a micro contact hole 14.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路におけ
る微細コンタクトホ−ルの形成方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine contact hole in a semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】近年、半導体装置においては電気回路の
集積度を高めるため、配線パタ−ンの面積を狭めること
が一般的に行われている。このため、電極配線層と半導
体基板の接続を行なうための微細コンタクトホ−ルを確
実に形成し、しかも電極配線の段切れを防止することが
極めて重要な技術要素となっている。2. Description of the Related Art In recent years, in order to increase the degree of integration of electric circuits in semiconductor devices, it has been common practice to reduce the area of wiring patterns. For this reason, it is a very important technical element to reliably form a fine contact hole for connecting the electrode wiring layer and the semiconductor substrate and to prevent the electrode wiring from being disconnected.

【０００３】従来、いろいろな微細コンタクトホ−ルの
形成方法が検討されており、特公昭６２−３４１４９号
公報に記載されたコンタクトホ−ルの形成方法につい
て、図２（ａ）乃至（ｅ）を用いて説明する。Conventionally, various methods for forming a fine contact hole have been studied, and the contact hole forming method described in Japanese Patent Publication No. 62-34149 is shown in FIGS. 2 (a) to 2 (e). Will be explained.

【０００４】図２（ａ）のように、所望の素子１が形成
されたシリコン基板２の表面に、０．２μｍの酸化シリ
コン膜３を形成し、更にその上に０．５μｍの燐ガラス
（ＰＳＧ）膜４を積層する。素子１は、例えばＭＯＳ集
積回路であれば、ソ−ス、ドレイン等のための拡散層で
ある。As shown in FIG. 2 (a), a silicon oxide film 3 of 0.2 μm is formed on the surface of a silicon substrate 2 on which a desired element 1 is formed, and 0.5 μm of phosphorus glass ( PSG) film 4 is laminated. The element 1 is a diffusion layer for a source, a drain, etc. in the case of a MOS integrated circuit, for example.

【０００５】次に、ＰＳＧ膜４の表面にフォトレジスト
膜を塗布した後、フォトリソグラフィ技術を用いて、所
定形状のレジストマスク５を形成する。フォトリソグラ
フィ技術とは、所定のマスクパタ−ンを用いてフォトレ
ジスト膜を露光、現像し、所定部分のフォトレジスト膜
を除去して、所定形状のレジストマスク５を形成する方
法である。さらに、代表的なドライエッチング法の一種
である反応性イオンエッチング法を施すと、レジスト膜
で覆われていないＰＳＧ膜４および酸化シリコン膜３は
エッチングされて、図２（ｂ）のように、コンタクトホ
−ルを形成するための開口部６が形成される。この場
合、開口部６の底部には、シリコン基板２に形成された
素子１の表面が露出しないように、酸化シリコン膜３
を、０．１〜０．２μｍ程度エッチングせずに残してお
く。Next, after coating a photoresist film on the surface of the PSG film 4, a resist mask 5 having a predetermined shape is formed by using a photolithography technique. The photolithography technique is a method of forming a resist mask 5 having a predetermined shape by exposing and developing the photoresist film using a predetermined mask pattern and removing the photoresist film in a predetermined portion. Further, when a reactive ion etching method, which is one of typical dry etching methods, is applied, the PSG film 4 and the silicon oxide film 3 not covered with the resist film are etched, and as shown in FIG. An opening 6 for forming a contact hole is formed. In this case, the silicon oxide film 3 is formed on the bottom of the opening 6 so that the surface of the element 1 formed on the silicon substrate 2 is not exposed.
Is left without being etched by about 0.1 to 0.2 μm.

【０００６】レジストマスク５を除去した後に加熱処理
してＰＳＧ膜４を溶融流動させ、図２（ｃ）のように、
側壁が垂直に切り立つように形成された開口部６をなだ
らかに形成する。After removing the resist mask 5, heat treatment is performed to melt and flow the PSG film 4, and as shown in FIG.
The opening 6 is formed so that the side wall is vertically raised.

【０００７】この後、反応性イオンエッチング法をＰＳ
Ｇ膜４の表面から再度施し、開口部６の底部に残った酸
化シリコン膜３を完全に除去し、図２（ｄ）のように、
開口部６の底部のシリコン基板２に形成した素子１の表
面を露出させる。この場合、酸化シリコン膜３とシリコ
ン基板２のエッチング速度が２０：１と異なるため、酸
化シリコン膜３が選択的にエッチングされるが、シリコ
ン基板２はエッチングされにくい。After that, the reactive ion etching method is applied to PS.
It is applied again from the surface of the G film 4 to completely remove the silicon oxide film 3 remaining at the bottom of the opening 6, and as shown in FIG.
The surface of the element 1 formed on the silicon substrate 2 at the bottom of the opening 6 is exposed. In this case, since the etching rates of the silicon oxide film 3 and the silicon substrate 2 are different from each other at 20: 1, the silicon oxide film 3 is selectively etched, but the silicon substrate 2 is difficult to be etched.

【０００８】次に、所定のマスクパタ−ンを用いて、開
口部６の上にアルミニウム等の導体を蒸着すると、図２
（ｅ）のように、シリコン基板２に形成した素子１の表
面と接続する薄膜状の電極配線層７が形成される。Next, a conductor such as aluminum is vapor-deposited on the opening 6 using a predetermined mask pattern.
As shown in (e), a thin-film electrode wiring layer 7 connected to the surface of the element 1 formed on the silicon substrate 2 is formed.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、反応性
イオンエッチング法を用いて開口部６の底部に残った酸
化シリコン膜３を完全に除去する際、エッチング速度が
異なるためにシリコン基板２はエッチングされにくいも
のの、実際上は、シリコン基板２の表面が僅かにエッチ
ングされてしまうという欠点があった。このため、電極
配線層７と素子１の接触抵抗が著しく大きくなったり、
接合不良の原因となっていた。However, when the silicon oxide film 3 remaining on the bottom of the opening 6 is completely removed by the reactive ion etching method, the silicon substrate 2 is etched because the etching rate is different. Although difficult, in practice, there was a drawback that the surface of the silicon substrate 2 was slightly etched. Therefore, the contact resistance between the electrode wiring layer 7 and the element 1 is significantly increased,
It was a cause of poor bonding.

【００１０】また、反応性イオンエッチング法の中で、
ＣＨＦ３のようなフッ化炭素系のガスを使用してドライ
エッチングした場合には、シリコン基板２と反応して、
シリコン基板２の表面にフロロカ−ボン等の堆積層が形
成されることがあった。このため、電極配線層７とシリ
コン基板２との間のオ−ミックコンタクトが得られなか
ったり、接触抵抗が大きくなる等の原因となっていた。In the reactive ion etching method,
When dry etching is performed using a fluorocarbon gas such as CHF3, it reacts with the silicon substrate 2,
A deposition layer of fluorocarbon or the like was sometimes formed on the surface of the silicon substrate 2. For this reason, ohmic contact between the electrode wiring layer 7 and the silicon substrate 2 cannot be obtained, and contact resistance is increased.

【００１１】さらに、ドライエッチング法に比べて簡便
なウエットエッチング法を用いて、開口部６の底部に残
った酸化シリコン膜３を完全に除去しようとすると、Ｐ
ＳＧ膜４はエッチング速度が速いため、レジストマスク
５の下部には非常に大きなアンダ−カットが生じ、微細
な開口部６を形成することができなかった。Further, if it is attempted to completely remove the silicon oxide film 3 remaining at the bottom of the opening 6 by using a wet etching method which is simpler than the dry etching method, P
Since the SG film 4 has a high etching rate, a very large undercut was generated in the lower portion of the resist mask 5, and the fine opening 6 could not be formed.

【００１２】そこで、本発明は、電極配線層と半導体基
板との間の電気的接続が確実にでき、しかも電極配線層
の配線切れを防止することができる微細なコンタクトホ
−ルの製造方法を提供することを目的とする。Therefore, the present invention provides a method for manufacturing a fine contact hole capable of ensuring electrical connection between an electrode wiring layer and a semiconductor substrate and preventing disconnection of the electrode wiring layer. The purpose is to provide.

【００１３】[0013]

【課題を解決するための手段】本発明の、微細コンタク
トホ−ルの製造方法は、上記目的を達成するために次の
ような構成が用いられる。すなわち、第一に、半導体基
板の表面に絶縁層とガラス層を積層状に形成する工程
と、ガラス層の表面に第一のレジストマスクを形成後、
ドライエッチングを施してガラス層を除去して開口部を
形成する工程と、第一のレジストマスクを除去後、加熱
処理して開口部をなだらかに形成する工程と、第二のレ
ジストマスクを形成した後、ウエットエッチングを施し
て開口部の底部に露出した絶縁層の一部を除去してコン
タクトホ−ルを形成する工程とからなるものであり、第
二に、上記の発明において、ウエットエッチングする際
には、絶縁層とのみ反応するバッファードフッ化水素を
用い、開口部の底部に露出した絶縁層の中央部を除去す
ることを特徴とするものである。In order to achieve the above object, the method of manufacturing a fine contact hole according to the present invention has the following construction. That is, first, a step of forming an insulating layer and a glass layer in a laminated form on the surface of the semiconductor substrate, and after forming a first resist mask on the surface of the glass layer,
A step of performing dry etching to remove the glass layer to form the opening, a step of removing the first resist mask and then heat-treating to form the opening gently, and forming a second resist mask And wet etching to remove a part of the insulating layer exposed at the bottom of the opening to form a contact hole. Secondly, in the above invention, wet etching is performed. In this case, buffered hydrogen fluoride that reacts only with the insulating layer is used to remove the central portion of the insulating layer exposed at the bottom of the opening.

【００１４】[0014]

【作用】最初のドライエッチングでは、ガラス層のみが
エッチングされて開口部が形成される。すなわち、半導
体基板の表面は絶縁層で保護されている。ドライエッチ
ングでは、ガラス層と絶縁層のエッチング速度が異なる
ため、ガラス層のみをエッチングすることができる。ガ
ラス層を加熱処理した後、再度レジストマスクを用いて
ウエットエッチングし、開口部の底部に露出した絶縁膜
の一部分をエッチング除去する。ウエットエッチングで
は、絶縁層のみがエッチングされ、半導体基板の表面は
エッチングされない。この結果、半導体基板の表面には
影響を及ぼすことなく、微細なコンタクトホ−ルを形成
することができる。この後、コンタクトホ−ルの上から
導電材を蒸着して、半導体基板の表面と接続する電極配
線層を形成する。In the first dry etching, only the glass layer is etched to form the opening. That is, the surface of the semiconductor substrate is protected by the insulating layer. In dry etching, since the glass layer and the insulating layer have different etching rates, only the glass layer can be etched. After the glass layer is heat-treated, wet etching is performed again using the resist mask to remove a part of the insulating film exposed at the bottom of the opening by etching. In wet etching, only the insulating layer is etched and the surface of the semiconductor substrate is not etched. As a result, a fine contact hole can be formed without affecting the surface of the semiconductor substrate. After that, a conductive material is vapor-deposited on the contact hole to form an electrode wiring layer connected to the surface of the semiconductor substrate.

【００１５】[0015]

【実施例】本発明に係る微細なコンタクトホ−ルの製造
方法の実施例を、図１（ａ）乃至（ｆ）を用いて説明す
る。従来例と、同様な製造方法については説明を簡略化
する。EXAMPLE An example of a method for manufacturing a fine contact hole according to the present invention will be described with reference to FIGS. 1 (a) to 1 (f). The description of the manufacturing method similar to that of the conventional example is simplified.

【００１６】図１（ａ）のように、シリコンあるいはゲ
ルマニウム等の単結晶からなる半導体基板８の表面に
は、厚みが約０．３μｍの絶縁層９と、厚みが約１．０
μｍのガラス層１０を積層状に形成する。絶縁層９は、
半導体基板８の表面を熱酸化して形成されたシリコン酸
化膜でも良いし、半導体基板８の表面にＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法
を用いて成膜したＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜でも良いし、シリコン酸化
膜およびＮＳＧ膜とからなる積層であっても良い。ま
た、ガラス層１０は、ＣＶＤ法を用いて形成された、厚
みが約１．０μｍのＰＳＧ膜や、ボロンガラス（ＢＳ
Ｇ）膜である。As shown in FIG. 1A, an insulating layer 9 having a thickness of about 0.3 μm and a thickness of about 1.0 are formed on the surface of a semiconductor substrate 8 made of a single crystal such as silicon or germanium.
A glass layer 10 having a thickness of μm is formed in a laminated shape. The insulating layer 9 is
A silicon oxide film formed by thermally oxidizing the surface of the semiconductor substrate 8 may be used, or a CVD (Che) film may be formed on the surface of the semiconductor substrate 8.
NSG (Non-Doped Sil) formed by using a chemical vapor deposition method.
It may be an icate glass) film, or may be a laminate of a silicon oxide film and an NSG film. Further, the glass layer 10 is formed by using a CVD method and has a thickness of about 1.0 μm, such as a PSG film or boron glass (BS.
G) Membrane.

【００１７】次に、ガラス層１０の表面にフォトレジス
ト膜を塗布した後、フォトリソグラフィ技術を用いて、
図１（ｂ）のように、所定形状の第一のレジストマスク
１１を形成する。この後、第一のレジストマスク１１の
上から、例えば反応性イオンエッチング法等を用いてド
ライエッチングを行う。第一のレジストマスク１１によ
って覆われていないガラス層１０はエッチング除去さ
れ、開口部１２が形成される。なお、ドライエッチング
する際、ガラス層１０と、絶縁層９のエッチング速度が
異なるためにガラス層１０のみがエッチングされて、絶
縁層９はエッチングされずに残る。この後、第一のレジ
ストマスク１１は除去される。Next, after applying a photoresist film on the surface of the glass layer 10, the photolithography technique is used to
As shown in FIG. 1B, a first resist mask 11 having a predetermined shape is formed. Then, dry etching is performed on the first resist mask 11 by using, for example, a reactive ion etching method. The glass layer 10 not covered with the first resist mask 11 is removed by etching to form the opening 12. During dry etching, since the glass layer 10 and the insulating layer 9 have different etching rates, only the glass layer 10 is etched and the insulating layer 9 remains without being etched. After that, the first resist mask 11 is removed.

【００１８】次に、ガラス層１０の軟化温度である約１
０００℃に加熱してガラス層１０を溶融流動させ、図１
（ｃ）のように、垂直に切り立つ開口部１２の側壁の断
面勾配を半導体基板８の表面に対してなだらかに形成す
る。この場合、ガラス層１０に含まれる燐成分は、ガラ
ス層１０の内部を熱拡散するが、ガラス層１０の下部に
は絶縁層９が形成されているため、半導体基板８には拡
散しない。Next, the softening temperature of the glass layer 10 is about 1.
The glass layer 10 is melted and fluidized by heating to 000 ° C.
As shown in (c), the cross-sectional gradient of the sidewall of the opening 12 that rises vertically is gently formed with respect to the surface of the semiconductor substrate 8. In this case, the phosphorus component contained in the glass layer 10 thermally diffuses inside the glass layer 10, but does not diffuse into the semiconductor substrate 8 because the insulating layer 9 is formed below the glass layer 10.

【００１９】この後、図１（ｄ）のように、フォトリソ
グラフ技術を再度用いて、ガラス層１０の表面に所定パ
タ−ンの第二のレジストマスク１３を形成する。第二の
レジストマスク１３によって、開口部１２の底部に露出
した絶縁層９の表面は、開口部１２の周壁から一定幅Ｌ
だけレジスト膜で覆われ、開口部１２の底部の中央部の
絶縁層９のみが露出する。Thereafter, as shown in FIG. 1D, the second resist mask 13 having a predetermined pattern is formed on the surface of the glass layer 10 by using the photolithography technique again. The surface of the insulating layer 9 exposed at the bottom of the opening 12 by the second resist mask 13 has a constant width L from the peripheral wall of the opening 12.
Only the insulating film 9 in the center of the bottom of the opening 12 is exposed.

【００２０】次に、第二のレジストマスク１３の上から
フッ酸とフッ化アンモニウムとの混合液からなるバッフ
ァ−ドフッ化水素（ＢＨＦ）を用いて、ウエットエッチ
ングを行なう。第二のレジストマスク１３によって覆わ
れていない、開口部１２の底部の中央部の絶縁層９はエ
ッチング除去される。この結果、図（ｅ）のように、開
口部１２の底部の面積より小さい微細なコンタクトホ−
ル１４が形成され、半導体基板８の表面が露出する。な
お、ＢＨＦと半導体基板８とは反応しないため、接触抵
抗が著しく大きくなったりする原因や、接合不良の原因
となることはない。Next, wet etching is performed on the second resist mask 13 using buffered hydrogen fluoride (BHF) made of a mixed solution of hydrofluoric acid and ammonium fluoride. The insulating layer 9 at the center of the bottom of the opening 12 which is not covered with the second resist mask 13 is removed by etching. As a result, a fine contact hole smaller than the area of the bottom of the opening 12 as shown in FIG.
And the surface of the semiconductor substrate 8 is exposed. Since BHF and the semiconductor substrate 8 do not react with each other, they do not cause a contact resistance to become extremely large or cause a joint failure.

【００２１】第二のレジストマスク１３を除去した後、
所定のマスクパタ−ンを用いて、コンタクトホ−ル１４
の上にアルミニウム、金、銅等の導体を蒸着すると、図
１（ｅ）のように、半導体基板８と接続する薄膜状の電
極配線層１５が形成される。After removing the second resist mask 13,
Using the prescribed mask pattern, contact hole 14
When a conductor such as aluminum, gold, or copper is vapor-deposited thereon, a thin-film electrode wiring layer 15 connected to the semiconductor substrate 8 is formed as shown in FIG.

【００２２】[0022]

【発明の効果】本発明は、上述のようであるから次のよ
うな効果を有する。すなわち、微細なコンタクトホ−ル
が形成でき、この微細なコンタクトホ−ルを介して、電
極配線層と半導体基板との間の電気的接続が確実にでき
る。さらに、コンタクトホ−ル部での電極配線層の配線
切れを防止することができるので、半導体装置の品質お
よび信頼性が向上し、また製造時の歩留まりが高くな
る。As described above, the present invention has the following effects. That is, a fine contact hole can be formed, and electrical connection between the electrode wiring layer and the semiconductor substrate can be surely made through the fine contact hole. Further, it is possible to prevent wiring breakage of the electrode wiring layer in the contact hole portion, so that the quality and reliability of the semiconductor device are improved, and the yield at the time of manufacturing is increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る、微細コンタクトホ−ルの製造方
法を示す概略図である。FIG. 1 is a schematic view showing a method for manufacturing a fine contact hole according to the present invention.

【図２】従来の発明に係る、微細コンタクトホ−ルの製
造方法を示す概略図である。FIG. 2 is a schematic view showing a method of manufacturing a fine contact hole according to a conventional invention.

【符号の説明】[Explanation of symbols]

１ 素子 ２ シリコン基板 ３ 酸化シリコン膜 ４ ＰＳＧ膜 ５ レジストマスク ６ 開口部 ７ 電極配線層 ８ 半導体基板 ９ 絶縁層 １０ ガラス層 １１ 第一のレジストマスク １２ 開口部 １３ 第二のレジストマスク １４ 微細コンタクトホ−ル １５ 電極配線層 1 Element 2 Silicon Substrate 3 Silicon Oxide Film 4 PSG Film 5 Resist Mask 6 Opening 7 Electrode Wiring Layer 8 Semiconductor Substrate 9 Insulating Layer 10 Glass Layer 11 First Resist Mask 12 Opening 13 Second Resist Mask 14 Fine Contact Hole -Rule 15 Electrode wiring layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI Technical indication H01L 21/768 H01L 21/90 C

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板の表面に絶縁層とガラス層を
積層状に形成する工程と、ガラス層の表面に第一のレジ
ストマスクを形成後、ドライエッチングを施してガラス
層を除去して開口部を形成する工程と、第一のレジスト
マスクを除去後、加熱処理して開口部をなだらかに形成
する工程と、第二のレジストマスクを形成した後、ウエ
ットエッチングを施して開口部の底部に露出した絶縁層
の一部を除去してコンタクトホ−ルを形成する工程とか
らなる微細コンタクトホ−ルの形成方法。1. A step of forming an insulating layer and a glass layer in a laminated shape on the surface of a semiconductor substrate, and a step of forming a first resist mask on the surface of the glass layer, followed by dry etching to remove the glass layer to form an opening. A step of forming a portion, a step of removing the first resist mask, a step of heat-treating to form a gentle opening, and a step of forming a second resist mask, and then performing wet etching on the bottom of the opening. A method for forming a fine contact hole, which comprises a step of forming a contact hole by removing a part of the exposed insulating layer. 【請求項２】 ウエットエッチングする際には、絶縁層
とのみ反応するバッファードフッ化水素を用い、開口部
の底部に露出した絶縁層の中央部を除去することを特徴
とする請求項１記載の微細コンタクトホ−ルの形成方
法。2. The wet etching uses buffered hydrogen fluoride that reacts only with the insulating layer to remove the central portion of the insulating layer exposed at the bottom of the opening. Method for forming fine contact hole of.