JPH08180588A - Reproduced data extracting apparatus - Google Patents
Reproduced data extracting apparatusInfo
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- JPH08180588A JPH08180588A JP33477094A JP33477094A JPH08180588A JP H08180588 A JPH08180588 A JP H08180588A JP 33477094 A JP33477094 A JP 33477094A JP 33477094 A JP33477094 A JP 33477094A JP H08180588 A JPH08180588 A JP H08180588A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、例えばピットエッジ
記録方式などにより記録されたデータの再生時におい
て、再生信号からデータを正確に抜き出すようにする再
生データの抜き出し装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reproduction data extracting device for accurately extracting data from a reproduction signal when reproducing data recorded by, for example, a pit edge recording system.
【0002】[0002]
【従来の技術】一般に、光ディスクの記録に際しては、
レーザ光ビームのエネルギーを用いて記録媒体を加熱す
ることにより、その光学的ないしは磁気光学的性質を変
化させて、データを記録するようにしている。2. Description of the Related Art Generally, when recording an optical disk,
By heating the recording medium with the energy of the laser light beam, its optical or magneto-optical property is changed to record data.
【0003】そして、記録信号の反転間隔とピットのエ
ッジとを対応させる、ピットエッジ記録方式では、理想
的には、図6Bに示すように、光ディスク上のトラック
方向に、ピットの前縁および後縁が、それぞれ所定の位
置となるように、ピットが形成される。Then, in the pit edge recording system in which the inversion interval of the recording signal and the edge of the pit are made to correspond to each other, ideally, as shown in FIG. Pits are formed such that the edges are at predetermined positions.
【0004】ところが、実際には、記録層の熱拡散のよ
うな、光ディスクの熱特性などに影響されて、図6A,
Cに示すように、ピットの前縁および後縁がそれぞれ所
定の位置から前および後に変移し、いわゆるアシンメト
リ状態に、ピットが形成されてしまう。However, in actuality, due to the thermal characteristics of the optical disk such as the thermal diffusion of the recording layer, FIG.
As shown in C, the leading edge and the trailing edge of the pit shift from the predetermined position to the front and the rear, respectively, and the pit is formed in a so-called asymmetry state.
【0005】図6Bに示すような理想的なピット列の場
合、光ピックアップからの再生信号が、模式的に、図6
Eに示すようになるのに対して、図6A,Cに示すよう
なアシンメトリ状態のピット列の場合には、再生信号
が、それぞれ図6D,Fに示すようになる。In the case of an ideal pit train as shown in FIG. 6B, the reproduction signal from the optical pickup is schematically shown in FIG.
On the other hand, in the case of the asymmetric pit train as shown in FIGS. 6A and 6C, the reproduced signal becomes as shown in FIGS. 6D and 6F, respectively.
【0006】これらの再生信号を所定レベルで抜き出す
(スライスする)と、理想的なピット列に対応する再生
データ(以下、再生パルス列という)は、図6Hに示す
ようになる。一方、アシンメトリ状態のピット列に対応
する再生パルス列は、それぞれ図6G,Jに示すように
なり、ピットの前縁および後縁の位置の変移が、そのま
ま、再生パルスの前縁および後縁の時間変移として現れ
る。When these reproduction signals are extracted (sliced) at a predetermined level, reproduction data (hereinafter referred to as reproduction pulse train) corresponding to an ideal pit train becomes as shown in FIG. 6H. On the other hand, the reproduction pulse trains corresponding to the pit train in the asymmetry state are as shown in FIGS. 6G and 6G, respectively, and the changes in the positions of the leading edge and the trailing edge of the pits are the same as the time of the leading edge and the trailing edge of the reproducing pulse. Appears as a transition.
【0007】そして、再生パルス列から「1」「0」の
2値化データを再現するためのウィンドウマージンは、
図6Hに示すような、理想的なピット列からの再生パル
ス列に対して所定幅のマージンをもって設定されるの
で、図6G,Jに示すような、アシンメトリ状態のピッ
ト列に対応する再生パルス列では、パルスの前縁および
後縁の変移分だけ、ウインドウマージンが減少して、エ
ラーレートの劣化につながってしまう。The window margin for reproducing the binary data of "1" and "0" from the reproduction pulse train is
Since the reproduction pulse train from an ideal pit train as shown in FIG. 6H is set with a margin of a predetermined width, in the reproduction pulse train corresponding to the pit train in the asymmetry state as shown in FIGS. 6G and J, The window margin is reduced by the amount of transition of the leading edge and the trailing edge of the pulse, which leads to deterioration of the error rate.
【0008】上述のような、アシンメトリ状態のピット
列に起因する問題を解消する手法としては、従来、図7
に示すように、抜き出し回路に負帰還をかけることがよ
く知られている。As a method for solving the above-mentioned problem caused by the asymmetry-state pit train, the conventional method shown in FIG.
It is well known to apply negative feedback to the extraction circuit, as shown in FIG.
【0009】図7において、10は負帰還型の抜き出し
回路であって、その入力端子10iから、再生信号Spb
(前出図6D〜F参照)が、コンパレータ(レベル比較
回路)11の非反転入力端子に供給される。コンパレー
タ11の出力端子には、前出図6G〜Jに示すような再
生パルス列が生成されて、出力端子10dに導出される
と共に、低域フィルタ12と増幅器13とを通じて、コ
ンパレータ11の反転入力端子に負帰還される。In FIG. 7, reference numeral 10 denotes a negative feedback type extraction circuit, which reproduces a reproduction signal Spb from its input terminal 10i.
(See FIGS. 6D to 6F described above) is supplied to the non-inverting input terminal of the comparator (level comparison circuit) 11. A reproduction pulse train as shown in FIGS. 6G to 6J is generated at the output terminal of the comparator 11 and is led to the output terminal 10d. At the same time, the inverting input terminal of the comparator 11 is passed through the low-pass filter 12 and the amplifier 13. Be negatively fed back to.
【0010】原記録データが、“H”の期間と“L”の
期間とが等しくて、直流成分を持たない場合には、光デ
ィスク上のピット列がアシンメトリ状態に形成されて
も、このアシンメトリ状態によって再生パルス列に生じ
た直流成分が、上述の負帰還により相殺されて、コンパ
レータ11の出力端子には、直流成分を持たない、原記
録データと同様の再生パルス列が得られる。When the original recording data has the same "H" period and "L" period and no direct current component, even if the pit train on the optical disk is formed in the asymmetry state, this asymmetry state is generated. The DC component generated in the reproduction pulse train is canceled by the above-mentioned negative feedback, and a reproduction pulse train similar to the original recording data, which has no DC component, is obtained at the output terminal of the comparator 11.
【0011】[0011]
【発明が解決しようとする課題】ところが、図7に示す
ような、負帰還方式の抜き出し回路は、原記録データが
直流成分を持たない、いわゆるDCフリーの場合にだけ
有効であって、例えば、可変長符号のように、原記録デ
ータがDCフリーではない場合には、前述のようなピッ
トのアシンメトリ状態を補償することができなかった。However, the negative feedback type extraction circuit as shown in FIG. 7 is effective only when the original recording data does not have a DC component, that is, when it is so-called DC-free. When the original recording data is not DC-free like the variable length code, it was not possible to compensate the asymmetry state of the pit as described above.
【0012】そして、原記録データがDCフリーではな
い場合であっても、前述のようなピットのアシンメトリ
状態を補償する手法としては、例えば、1990年電子
情報通信学会秋期全国大会において、分離エッジ検出方
式が提案されている。Even if the original recorded data is not DC-free, a method for compensating for the asymmetry state of the pits described above is, for example, the separation edge detection at the 1990 Autumn National Convention of the Institute of Electronics, Information and Communication Engineers. A scheme has been proposed.
【0013】この分離エッジ検出方式では、再生パルス
の前縁および後縁がそれぞれ分離・検出されて、前縁パ
ルスおよび後縁パルスが形成され、両パルスから、図8
に示すような回路により、データが合成されて、通常の
復調器に入力することができる。In this separated edge detection method, the leading edge and the trailing edge of the reproduction pulse are separated and detected to form the leading edge pulse and the trailing edge pulse.
Data can be combined by a circuit as shown in FIG. 1 and input to a normal demodulator.
【0014】図8において、21LDおよび21TR
は、上述のような前縁パルスPLDおよび後縁パルスPTR
にそれぞれ対応するエッジデータ検出回路である。In FIG. 8, 21LD and 21TR are shown.
Is the leading edge pulse PLD and trailing edge pulse PTR as described above.
The edge data detection circuits respectively correspond to.
【0015】一方のエッジデータ検出回路21LDで
は、PLL(Phase Locked Loop )22LDと同期マー
ク検出回路23LDとに前縁パルスPLDが供給され、こ
の前縁パルスPLDと、PLL22LDにおいて作成され
たクロックとがデータ検出回路24LDに供給されて、
前縁パルスPLDに対応する2値化データが検出される。
この2値化データは、基準クロック発生回路26からの
クロックに従って、FIFO(First In First Out)メ
モリ25LDに順次供給される。In the one edge data detection circuit 21LD, the leading edge pulse PLD is supplied to the PLL (Phase Locked Loop) 22LD and the synchronization mark detection circuit 23LD, and the leading edge pulse PLD and the clock generated in the PLL 22LD are supplied. It is supplied to the data detection circuit 24LD,
Binarized data corresponding to the leading edge pulse PLD is detected.
The binarized data is sequentially supplied to a FIFO (First In First Out) memory 25LD according to a clock from the reference clock generation circuit 26.
【0016】同期マーク検出回路23LDにより、再生
データ中の同期マークが検出されると、FIFOメモリ
25LDに格納されたデータ中の同期マーク対応データ
の格納番号を各エッジデータについて知ることができ
る。そして、この番号に基づいて、データの先頭番地か
ら順次に別のメモリに取り込まれる。When the sync mark detecting circuit 23LD detects the sync mark in the reproduced data, the storage number of the sync mark corresponding data in the data stored in the FIFO memory 25LD can be known for each edge data. Then, based on this number, the data is sequentially taken into another memory from the head address of the data.
【0017】上述と同様に構成された、他方のエッジデ
ータ検出回路21TRにおいても、後縁パルスPTRが供
給されて、上述と同様の処理が行われる。The trailing edge pulse PTR is also supplied to the other edge data detection circuit 21TR having the same configuration as described above, and the same processing as described above is performed.
【0018】両エッジデータ検出回路21LD,21T
Rの各FIFOメモリ25LD,25TRから、発生回
路26の基準クロックを用いて、上述のような2値化デ
ータが読み出され、データ合成回路27において、順次
に論理和を取ることにより、一連のデータ列が得られ
て、通常のデータ復調回路28に入力される。Both edge data detection circuits 21LD and 21T
The binarized data as described above is read from each of the R FIFO memories 25LD and 25TR by using the reference clock of the generation circuit 26, and the data synthesis circuit 27 sequentially obtains a logical sum to obtain a series of data. A data string is obtained and input to the normal data demodulation circuit 28.
【0019】上述のような分離エッジ検出方式では、F
IFOメモリにより、前述のようなピットのアシンメト
リ状態が吸収されて、実効的に検出ウィンドウ幅を広げ
ることができると共に、光ディスクおよび記録・再生装
置のばらつきの許容値を拡大することができる。In the separated edge detecting method as described above, F
The IFO memory absorbs the asymmetry state of the pits as described above, so that the detection window width can be effectively widened and the allowable value of the variation of the optical disc and the recording / reproducing apparatus can be enlarged.
【0020】しかしながら、上述の分離エッジ検出方式
では、再生パルスの前縁および後縁にそれぞれ対応す
る、1対のPLLが必要であって、構成が複雑になると
いう問題があった。However, the above-mentioned separated edge detection method has a problem that a pair of PLLs respectively corresponding to the leading edge and the trailing edge of the reproduction pulse are required, which complicates the configuration.
【0021】かかる点に鑑み、この発明の目的は、直流
成分を含むと共にセルフクロックが可能な符号からなる
再生データに対して、比較的簡単な構成で、検出ウィン
ドウ・マージンを拡大して、エラーレートを低減するこ
とができる、再生データの抜き出し装置を提供するとこ
ろにある。In view of the above point, an object of the present invention is to increase the detection window margin and to reduce the error with respect to the reproduced data including a DC component and a code capable of self-clocking with a relatively simple structure. An object is to provide a reproduction data extraction device capable of reducing the rate.
【0022】[0022]
【課題を解決するための手段】前記課題を解決するた
め、この発明による再生データの抜き出し装置は、後述
の実施例の参照符号を対応させると、直流成分を含むと
共にセルフクロックが可能な符号からなる再生データを
所定の基準レベルでスライスして2値化するレベル比較
回路31と、レベル比較回路31の出力信号S31の立
ち上がりもしくは立ち下がりの一方S42に位相同期す
る再生データ用のクロック信号を発生する位相同期回路
44と、この位相同期回路44からのクロック信号S4
4と、レベル比較回路31の出力信号の立ち上がりもし
くは立ち下がりの他方S43との位相差に応じた誤差信
号を発生する回路45と、上記位相差に応じた誤差信号
S45をレベル比較回路31での比較用スライスレベル
に加算する加算回路36とを備えることを特徴とするも
のである。In order to solve the above-mentioned problems, the reproducing data extracting device according to the present invention, when the reference numerals of the embodiments described later are made to correspond to the codes including a DC component and capable of self-clocking. And a level comparison circuit 31 for slicing the reproduction data into a binary value by slicing the reproduction data with a predetermined reference level, and a clock signal for the reproduction data that is phase-locked with one of the rising and falling S42 of the output signal S31 of the level comparison circuit 31. And a clock signal S4 from the phase synchronization circuit 44
4 and an error signal S45 corresponding to the phase difference between the output signal of the level comparison circuit 31 and the other rising or falling S43 of the output signal of the level comparison circuit 31, and the level comparison circuit 31. And an adder circuit 36 for adding to the slice level for comparison.
【0023】[0023]
【作用】かかる構成によれば、原データがアシンメトリ
状態で記録され場合にも、位相差検出回路45からの誤
差信号S45により、レベル比較回路31の出力信号S
31の立ち上がりS42と立ち下がりS43がPLL4
4の再生クロックS44の位相と同期するように、レベ
ル比較回路31の基準レベルが制御されて、原データの
記録時のアシンメトリ状態が補正される。With this configuration, even when the original data is recorded in the asymmetry state, the output signal S of the level comparison circuit 31 is generated by the error signal S45 from the phase difference detection circuit 45.
The rising S42 and the falling S43 of 31 are PLL4
The reference level of the level comparison circuit 31 is controlled so as to be synchronized with the phase of the reproduction clock S44 of No. 4, and the asymmetry state at the time of recording the original data is corrected.
【0024】[0024]
【実施例】以下、図1〜図5を参照しながら、この発明
による再生データの抜き出し装置の一実施例について説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a reproduction data extracting device according to the present invention will be described below with reference to FIGS.
【0025】[実施例の構成]この発明の一実施例の構
成を図1に示す。図1において、30は抜き出し回路を
全体として示し、その入力端子30iからの再生信号S
pbが、コンパレータ(レベル比較回路)31の非反転入
力端子に供給されると共に、正側の包絡線検出回路32
および負側の包絡線検出回路33に共通に供給される。
両包絡線検出回路32,33の出力信号S32およびS
33は、平均回路34に供給され、これより両出力信号
S32とS33との平均値((S32+S33)/2)
の出力信号が得られる。この平均回路34の出力信号S
34が低域フィルタ35と加算回路36とを通じて、コ
ンパレータ31の反転入力端子に供給される。[Structure of Embodiment] FIG. 1 shows the structure of an embodiment of the present invention. In FIG. 1, reference numeral 30 designates an extraction circuit as a whole, and a reproduction signal S from its input terminal 30i.
pb is supplied to the non-inverting input terminal of the comparator (level comparison circuit) 31 and the positive envelope detection circuit 32
And the negative envelope detection circuit 33 are commonly supplied.
Output signals S32 and S of both envelope detection circuits 32 and 33
33 is supplied to the averaging circuit 34, from which the average value of both output signals S32 and S33 ((S32 + S33) / 2)
Is obtained. The output signal S of this averaging circuit 34
34 is supplied to the inverting input terminal of the comparator 31 through the low-pass filter 35 and the adder circuit 36.
【0026】コンパレータ31の出力信号S31が、D
型フリップフロップ回路41のデータ入力端子に供給さ
れると共に、立上り検出回路42および立下り検出回路
43に共通に供給される。立上り検出回路42の出力信
号S42がPLL44に供給される。PLL44は、出
力信号S42に位相同期するクロックS44を出力す
る。このクロックS44と立下り検出回路43の出力信
号S43とが位相比較回路45に供給される。The output signal S31 of the comparator 31 is D
It is supplied to the data input terminal of the type flip-flop circuit 41 and is commonly supplied to the rising edge detection circuit 42 and the falling edge detection circuit 43. The output signal S42 of the rising edge detection circuit 42 is supplied to the PLL 44. The PLL 44 outputs a clock S44 that is in phase with the output signal S42. The clock S44 and the output signal S43 of the fall detection circuit 43 are supplied to the phase comparison circuit 45.
【0027】位相比較回路45の出力信号S45は、低
域フィルタ46と加算回路47と増幅器48とを通じ
て、加算回路36に供給される。そして、D型フリップ
フロップ回路41の出力データD41が出力端子30d
に導出されると共に、PLL44からの再生クロックS
44が出力端子30ckに導出される。The output signal S45 of the phase comparison circuit 45 is supplied to the addition circuit 36 through the low-pass filter 46, the addition circuit 47, and the amplifier 48. Then, the output data D41 of the D-type flip-flop circuit 41 is output to the output terminal 30d.
And the recovered clock S from the PLL 44.
44 is led to the output terminal 30ck.
【0028】また、コンパレータ31の出力信号S31
が、リシンク検出回路51とランレングス判定回路52
とに共通に供給され、PLL44からの再生クロックS
44がリシンク検出回路51に供給されると共に、リシ
ンク検出回路51の出力信号S51がランレングス判定
回路52に供給される。Further, the output signal S31 of the comparator 31
However, the resync detection circuit 51 and the run length determination circuit 52
And the reproduction clock S from the PLL 44.
44 is supplied to the resync detection circuit 51, and the output signal S51 of the resync detection circuit 51 is supplied to the run length determination circuit 52.
【0029】このランレングス判定回路52には、クロ
ック発生回路53から、PLL44の再生クロック周波
数f44の所定整数倍の周波数の、判定用クロックS5
3も供給され、ランレングス判定回路52の出力信号S
52が電圧発生回路54に供給され、電圧発生回路54
の出力信号S54が、低域フィルタ55を通じて、加算
回路47に供給される。The run-length judging circuit 52 includes a judging clock S5 having a frequency from the clock generating circuit 53 which is a predetermined integral multiple of the reproduction clock frequency f44 of the PLL 44.
3 is also supplied, and the output signal S of the run length determination circuit 52
52 is supplied to the voltage generation circuit 54, and the voltage generation circuit 54
The output signal S54 of is supplied to the adder circuit 47 through the low-pass filter 55.
【0030】[処理対象データ]次に、図2を参照しな
がら、この発明の一実施例の処理対象データについて説
明する。[Processing Target Data] Next, the processing target data according to the embodiment of the present invention will be described with reference to FIG.
【0031】図1の実施例では、ライトワンス(Write
Once)型や、書き換え可能な光磁気(Magneto-Optical
)型の光ディスクに、図2に示すようなセクタ・フォ
ーマットで記録されたデータが処理対象とされる。In the embodiment shown in FIG. 1, write once
Once type and rewritable magneto-optical (Magneto-Optical
The data recorded in the sector format as shown in FIG. 2 is processed on the) type optical disc.
【0032】そして、ディスクへのデータ記録には、適
宜の可変長符号、例えば(1−7)ランレングス・リミ
テッド(Run Length Limited )コードが用いられる。
この(1−7)RLL符号は、“1”と“1”との間
に、“0”が最小で1個から最大で7個まで挿入される
ような符号であって、所定の符号器により、例えば、8
ビットのデータから変換される。An appropriate variable length code, for example, (1-7) run length limited code is used for recording data on the disc.
The (1-7) RLL code is a code in which "1" is inserted between "1" and "1" at a minimum of 1 to a maximum of 7, and a predetermined encoder Therefore, for example, 8
Converted from bit data.
【0033】記録データの変調方式としてNRZIが使
用される場合、“1”は記録信号の反転となり、“0”
は非反転となるので、RLL符号を用いることにより、
反転の間隔が開いて、伝送帯域を狭めることができる。When NRZI is used as the modulation method of the recording data, "1" is the inversion of the recording signal and "0".
Becomes non-inverted, so by using the RLL code,
The inversion interval can be opened, and the transmission band can be narrowed.
【0034】図2Aに示すように、ディスクの各セクタ
は、プリフォーマット(プリピット)領域とデータ領域
とからなり、プリフォーマット領域には、図2Bに示す
ような各領域が設けられ、データ領域には、図2Cに示
すような各領域が設けられる。As shown in FIG. 2A, each sector of the disk is composed of a preformat (prepit) area and a data area. The preformat area is provided with each area as shown in FIG. 2B. Are provided with respective regions as shown in FIG. 2C.
【0035】プリフォーマット領域には、最初のセクタ
マークSMに続いて、PLLを予め引き込むためのVF
O(Variable Freqency Oscilator )と、アドレスマー
クAMと、物理的なアドレスを示す識別データID(ID
entifier)とが、例えば、2回繰り返された後に、ポス
トアンブルPAと空白部GAPが設けられる。In the pre-formatted area, the VF for pulling in the PLL in advance following the first sector mark SM
O (Variable Freqency Oscilator), address mark AM, and identification data ID (ID
entifier) is repeated twice, for example, and then a postamble PA and a blank portion GAP are provided.
【0036】セクタマークSMは、容易に抜き出せるこ
とが必要であり、上述の(1−7)RLL符号のルール
に基づかないで、かつ、DCフリーとなる、例えば、5
個の“1”の間に、それぞれ5個,11個,11個,5
個の“0”が挿入されるような、特定のデータパターン
が用いられる。The sector mark SM needs to be easily extracted, is not based on the rule of the above (1-7) RLL code, and is DC-free, for example, 5
Between each "1", 5, 11, 11, 5
A specific data pattern is used such that "0" s are inserted.
【0037】VFOには、最短周期でDCフリーの、例
えば「010101010101」のような、データパ
ターンが用いられる。アドレスマークAMには、(1−
7)RLL符号のルールに基づかず、DCフリーではな
い、例えば、「0000000010」のような、ユニ
ークなデータパターンが用いられる。For VFO, a DC-free data pattern such as "010101010101" is used in the shortest cycle. The address mark AM includes (1-
7) A unique data pattern such as "0000000010" that is not based on the rule of the RLL code and is not DC-free is used.
【0038】ID領域には、(1−7)RLL符号のル
ールに従って、トラック番号やセクタ番号がプリフォー
マットされている。ポストアンブルPAには、上述のV
FOと類似の、例えば「01010101‥‥01」の
ような、DCフリーのデータパターンが用いられる。In the ID area, track numbers and sector numbers are pre-formatted according to the rule of (1-7) RLL code. The postamble PA has the above-mentioned V
A DC-free data pattern similar to FO, such as “01010101 ... 01”, is used.
【0039】また、データ領域には、上述と同様のVF
Oと、同期信号SYNCに続いて、例えば、32バイト
のデータDATAと、1〜2バイトのリシンクRESY
NCとが複数回繰り返された後に、誤り訂正符号ECC
が設けられ、データDATAから誤り訂正符号ECCま
でが複数回繰り返された後に、空白部GAPが設けられ
る。In the data area, the same VF as above is used.
After O and the synchronization signal SYNC, for example, 32 bytes of data DATA and 1 to 2 bytes of resync RESY
After NC and NC are repeated multiple times, the error correction code ECC
Is provided, and the blank part GAP is provided after the data DATA to the error correction code ECC are repeated a plurality of times.
【0040】この実施例では、上述のように、データD
ATAが(1−7)RLL符号であって、DCフリーで
はない。また、誤り訂正符号ECCも(1−7)RLL
符号であって、DCフリーではない。In this embodiment, as described above, the data D
ATA is a (1-7) RLL code, not DC-free. The error correction code ECC is also (1-7) RLL.
Code, not DC-free.
【0041】なお、リシンクRESYNCは、データ中
に欠陥があった場合に、誤差の伝搬を防ぐために挿入さ
れる再同期用の信号であって、DCフリーが望ましく、
長さが既知の固定パターン、例えば「10000000
10000001」のような(1−7)RLL符号の最
長パターンが用いられる。The resync RESYNC is a signal for resynchronization that is inserted to prevent the propagation of an error when there is a defect in the data, and DC-free is desirable,
A fixed pattern of known length, eg "10000000
The longest pattern of the (1-7) RLL code such as "10000001" is used.
【0042】[実施例の動作]次に、図3〜図5をも参
照しながら、この発明の一実施例の動作について説明す
る。[Operation of Embodiment] Next, the operation of the embodiment of the present invention will be described with reference to FIGS.
【0043】図1の実施例では、まず、低域フィルタ3
5の出力信号S35中、前述のようなプリフォーマット
領域のDCフリーのパターンに対応する部分を用いて、
コンパレータ31の、反転入力端子における、スライス
レベルを粗く設定する。次に、低域フィルタ46の出力
信号S46を加えて、コンパレータ31のスライスレベ
ルを微細に設定する。そして、低域フィルタ55の出力
信号S55を加えて、コンパレータ31のスライスレベ
ルを補正する。In the embodiment of FIG. 1, first, the low pass filter 3
In the output signal S35 of No. 5, using the portion corresponding to the DC-free pattern of the preformatted area as described above,
The slice level at the inverting input terminal of the comparator 31 is roughly set. Next, the output signal S46 of the low-pass filter 46 is added to finely set the slice level of the comparator 31. Then, the output signal S55 of the low-pass filter 55 is added to correct the slice level of the comparator 31.
【0044】[スライスレベルの設定]図3Aに示すよ
うな再生信号Spbが正側および負側の包絡線検出回路3
2,33に供給されると、両包絡線検出回路32,33
からは、それぞれ図3B,3Cに示すような出力信号S
32,S33が得られる。包絡線検出回路32,33の
出力信号S32,S33が平均回路34において平均さ
れて、図3Dに示すように、平均回路34の出力信号S
34は、再生信号Spb中のDCフリーのパターンに対応
する部分のレベルがゼロVとなる。[Setting of Slice Level] Envelope detection circuit 3 in which the reproduction signal Spb as shown in FIG. 3A has positive and negative sides.
2 and 33, both envelope detection circuits 32 and 33
From the output signal S as shown in FIGS. 3B and 3C, respectively.
32 and S33 are obtained. The output signals S32 and S33 of the envelope detection circuits 32 and 33 are averaged in the averaging circuit 34, and as shown in FIG.
34, the level of the portion corresponding to the DC-free pattern in the reproduction signal Spb becomes zero V.
【0045】この平均回路34の出力信号S34が低域
フィルタ35に供給されて、図3Eに示すように、高域
成分が除去された低域フィルタ35の出力信号S35が
コンパレータ31の反転入力端子に供給され、上述のよ
うな再生信号Spb中のDCフリーパターン対応の、ゼロ
Vレベルの部分により、コンパレータ31のスライスレ
ベルが粗く設定される。The output signal S34 of the averaging circuit 34 is supplied to the low-pass filter 35, and as shown in FIG. 3E, the output signal S35 of the low-pass filter 35 from which the high-pass components have been removed is output from the inverting input terminal of the comparator 31. The slice level of the comparator 31 is coarsely set by the zero V level portion corresponding to the DC free pattern in the reproduction signal Spb as described above.
【0046】なお、低域フィルタ35の出力信号S35
のうち、DCフリーのパターンに対応する部分をサンプ
ルホールドするようにしてもよい。The output signal S35 of the low pass filter 35
Of these, a portion corresponding to the DC-free pattern may be sample-held.
【0047】一方、再生信号Spb中のDCフリーではな
いデータパターンに対応する部分では、コンパレータ3
1の出力信号S31が、例えば、図4Aに示すようにな
る。この図4Aでは、再生信号Spbが理想的なピット列
に対応する場合は実線で示され、再生信号Spbが前述の
アシンメトリ状態のピット列に対応する場合には、それ
ぞれ点線と破線とで示される。On the other hand, in the portion corresponding to the non-DC-free data pattern in the reproduction signal Spb, the comparator 3
The output signal S31 of 1 becomes, for example, as shown in FIG. 4A. In FIG. 4A, when the reproduction signal Spb corresponds to an ideal pit row, it is shown by a solid line, and when the reproduction signal Spb corresponds to the pit row in the asymmetry state, it is shown by a dotted line and a broken line, respectively. .
【0048】このようなコンパレータ31の出力信号S
31が立ち上がりおよび立ち下がりの検出回路42,4
3に供給されると、立上り検出回路42からは、図4B
に示すような出力信号S42が得られ、立下り検出回路
43からは、図4Cに示すような出力信号S43が得ら
れる。この図4Cでも、再生信号Spbが理想的なピット
列に対応する場合の出力信号S43が実線で示され、再
生信号Spbがアシンメトリ状態のピット列に対応する場
合の出力信号S43は、それぞれ点線と破線とで示され
る。The output signal S of such a comparator 31
31 is a rising and falling detection circuit 42, 4
4B from the rising edge detection circuit 42.
The output signal S42 as shown in FIG. 4 is obtained, and the output signal S43 as shown in FIG. 4C is obtained from the fall detection circuit 43. Also in FIG. 4C, the output signal S43 when the reproduced signal Spb corresponds to an ideal pit string is shown by a solid line, and the output signal S43 when the reproduced signal Spb corresponds to a pit string in an asymmetric state is a dotted line, respectively. It is indicated by a broken line and.
【0049】図4Bに示すような立上り検出回路42の
出力信号S42がPLL44に供給されると、PLL4
4が立上り検出回路42の出力信号S42に位相同期す
るように動作して、PLL44からは、図4Dに示すよ
うな再生クロックS44が得られる。なお、この実施例
では、PLL44の周波数f44は、データ周波数の所
定整数倍に設定される。When the output signal S42 of the rising edge detection circuit 42 as shown in FIG. 4B is supplied to the PLL 44, the PLL 4
4 operates in phase with the output signal S42 of the rising edge detection circuit 42, and the reproduction clock S44 as shown in FIG. 4D is obtained from the PLL 44. In this embodiment, the frequency f44 of the PLL 44 is set to a predetermined integer multiple of the data frequency.
【0050】このような再生クロックS44と立下り検
出回路43の出力信号S43とが位相比較回路45に供
給されると、再生信号Spbが理想的なピット列に対応す
る場合は、立下り検出回路43の出力信号S43と再生
クロックS44との位相差がないので、図4Eの中間部
に示すように、位相比較回路45の出力信号S45はゼ
ロVとなる。When the reproduction clock S44 and the output signal S43 of the falling edge detection circuit 43 are supplied to the phase comparison circuit 45, if the reproduced signal Spb corresponds to an ideal pit train, the falling edge detection circuit. Since there is no phase difference between the output signal S43 of S43 and the reproduced clock S44, the output signal S45 of the phase comparison circuit 45 becomes zero V as shown in the intermediate portion of FIG. 4E.
【0051】また、再生信号Spbがアシンメトリ状態の
ピット列に対応する場合には、再生クロックS44に対
して、立下り検出回路43の出力信号S43の位相が遅
れ、あるいは、進むので、位相比較回路45の出力信号
S45は、図4Eの上側と下側とに示すように、信号S
43の位相の遅れ、進みにそれぞれ対応する、正または
負のパルス列に応じた信号となる。Further, when the reproduction signal Spb corresponds to the pit train in the asymmetry state, the phase of the output signal S43 of the falling detection circuit 43 is delayed or advanced with respect to the reproduction clock S44. The output signal S45 of S.45 is signal S, as shown in the upper and lower sides of FIG. 4E.
The signal becomes a signal corresponding to a positive or negative pulse train corresponding to the delay or advance of the phase of 43, respectively.
【0052】このような位相比較回路45の出力信号S
45が低域フィルタ46に供給されると、再生信号Spb
がアシンメトリ状態のピット列に対応する場合には、図
4Fの上側と下側とに示すように、高域成分が除去され
た、位相誤差信号S46が得られる。The output signal S of the phase comparison circuit 45 as described above.
When 45 is supplied to the low-pass filter 46, the reproduction signal Spb
Corresponds to the pit row in the asymmetry state, the phase error signal S46 from which the high frequency component is removed is obtained as shown in the upper side and the lower side of FIG. 4F.
【0053】そして、この位相誤差信号S46が、増幅
器48により適宜に増幅されて、コンパレータ31の反
転入力端子に負帰還され、スライスレベルを制御するこ
とにより、最終的には、図4Fの中間部に示すように、
位相誤差信号S46がゼロVとされる。Then, the phase error signal S46 is appropriately amplified by the amplifier 48 and is negatively fed back to the inverting input terminal of the comparator 31 to control the slice level, so that finally, the intermediate portion of FIG. 4F is obtained. As shown in
The phase error signal S46 is set to zero V.
【0054】換言すれば、再生信号Spbがアシンメトリ
状態のピット列に対応する場合であっても、コンパレー
タ31の出力信号S31の立ち上がりと立ち下がりが、
PLL44の再生クロックS44の位相と同期して、前
述のような、ピット列のアシンメトリ状態が補正され
る。これにより、再生データの検出ウィンドウ・マージ
ンが拡大され、エラーレートが低減される。In other words, even when the reproduction signal Spb corresponds to the pit train in the asymmetry state, the rising and falling edges of the output signal S31 of the comparator 31 are
The asymmetry state of the pit train as described above is corrected in synchronization with the phase of the reproduction clock S44 of the PLL 44. As a result, the reproduction data detection window margin is expanded, and the error rate is reduced.
【0055】なお、コンパレータ31の出力信号S31
の立ち上がりおよび立ち下がりの検出回路42,43
と、PLL44および位相比較回路45との関係を、図
1の実施例とは逆にすることもできる。The output signal S31 of the comparator 31
Rising and falling detection circuits 42 and 43
, And the relationship between the PLL 44 and the phase comparison circuit 45 can be reversed from that in the embodiment of FIG.
【0056】[スライスレベルの補正]前述のように、
PLL44からのクロックS44の周波数f44は、デ
ータ周波数の所定整数倍に設定されているので、設定と
は異なる整数比で、PLL44がデータに位相ロックす
ることがあり得る。[Correction of slice level] As described above,
Since the frequency f44 of the clock S44 from the PLL 44 is set to a predetermined integer multiple of the data frequency, the PLL 44 may be phase locked to the data with an integer ratio different from the setting.
【0057】この場合、コンパレータ31の出力信号S
31の立ち下がりがPLL44の出力クロック周期の1
/2以上ずれると、位相比較回路45を通じて、コンパ
レータ31の反転入力端子に至る経路が正帰還となっ
て、結果的に、1T(Tは1データ周期でPLL44の
出力クロックS44の1周期に対応)ずれたところで、
スライスレベルが設定されるおそれがある。例えば、
「101000010001」のようなデータが「11
0000001010」や「100100010000
01」のようになって、誤ったアシンメトリ補正が行わ
れるおそれがある。In this case, the output signal S of the comparator 31
The falling edge of 31 is 1 of the output clock cycle of the PLL 44.
If it deviates by more than / 2, the path to the inverting input terminal of the comparator 31 becomes positive feedback through the phase comparison circuit 45, and as a result, 1T (T is one data cycle corresponds to one cycle of the output clock S44 of the PLL 44). ) Where there is a shift,
The slice level may be set. For example,
Data such as “101000010001” becomes “11
"0000001010" and "100100010000
There is a possibility that erroneous asymmetry correction will be performed as in "01".
【0058】そこで、この実施例では、設定されたスラ
イスレベルを、既知のパターンで出現頻度が高い信号を
用いて、チェックすることにより、正帰還状態の発生を
防止している。このチェックのための信号として、この
実施例では、前述のリシンク(RESYNC)信号が利
用される。Therefore, in this embodiment, a positive feedback state is prevented by checking the set slice level using a signal having a known pattern and a high appearance frequency. As the signal for this check, the above-mentioned resync signal is used in this embodiment.
【0059】(1−7)RLL符号の場合、リシンク信
号のパターンは、図5Aにも示すように、例えば「10
00000010000001」のようになり、コンパ
レータ31の出力信号S31中、リシンク信号に対応す
る部分の波形は、図5Bに示すようになる。In the case of (1-7) RLL code, the pattern of the resync signal is, for example, "10" as shown in FIG. 5A.
00000010000001 ", and the waveform of the portion corresponding to the resync signal in the output signal S31 of the comparator 31 is as shown in FIG. 5B.
【0060】このリシンク信号は、リシンク検出回路5
1において、パターンマッチングにより検出され、図5
Cに示すような検出信号S51がランレングス判定回路
52に供給される。This resync signal is supplied to the resync detection circuit 5
1 is detected by pattern matching in FIG.
The detection signal S51 as shown in C is supplied to the run length determination circuit 52.
【0061】この判定回路52においては、コンパレー
タ31からの信号S31中、図5Bに示すような、リシ
ンク信号対応波形の「H」の期間T1と「L」の期間T
2とを、クロック発生回路53からの、図5Dに示すよ
うな判定用クロックS53を用いて計測することによ
り、コンパレータ31のスライスレベルの設定が正しい
か、あるいは、どちらにずれているかが判定される。In the determination circuit 52, in the signal S31 from the comparator 31, as shown in FIG. 5B, a period T1 of "H" and a period T of "L" of the waveform corresponding to the resync signal.
2 is measured by using the determination clock S53 from the clock generation circuit 53 as shown in FIG. 5D, it is determined whether the slice level setting of the comparator 31 is correct or deviated. It
【0062】図5Bに示すリシンク信号対応波形の
「H」の期間T1と「L」の期間T2とは、それぞれ8
データ周期と7データ周期であり、両者の差が1データ
周期であることがわかっている。The "H" period T1 and the "L" period T2 of the resync signal corresponding waveform shown in FIG.
It is known that the data period is 7 data periods and the difference between the two is 1 data period.
【0063】この実施例では、判定用クロックS53の
周波数が、例えば、PLL44の出力クロックS44の
周波数の10倍に設定されており、従って、図5Bの期
間T1およびT2に対応する、図5Dの判定用クロック
S53の波数N1およびN2は、例えば、それぞれ80
および70となり、両者の差は10波となる。In this embodiment, the frequency of the determination clock S53 is set to, for example, 10 times the frequency of the output clock S44 of the PLL 44, and thus the frequency of the period T1 and T2 of FIG. The wave numbers N1 and N2 of the determination clock S53 are, for example, 80
And 70, and the difference between the two becomes 10 waves.
【0064】コンパレータ31のスライスレベルが正し
く設定されていて、図5Bのリシンク信号対応波形の立
ち下がりが正しい位置にある場合、判定回路52から出
力される誤差信号S52は[0]となる。When the slice level of the comparator 31 is set correctly and the falling edge of the waveform corresponding to the resync signal in FIG. 5B is at the correct position, the error signal S52 output from the determination circuit 52 is [0].
【0065】立ち下がりクロックがクロック周期の1/
2だけ進んで、図5Bのリシンク信号対応波形の立ち下
がりが、正しい位置からデータ周期の1/2だけ進んだ
場合は、図5Dの判定用クロックS53の波数N1,N
2が、いずれも75となる。この場合、判定回路52か
らは[−10]の誤差信号S52が出力される。The falling clock is 1 / of the clock cycle
If the trailing edge of the waveform corresponding to the resync signal in FIG. 5B advances by 2 by ½ of the data cycle from the correct position, the wave numbers N1 and N of the determination clock S53 in FIG. 5D are advanced.
2 becomes 75 in all cases. In this case, the determination circuit 52 outputs the error signal S52 of [-10].
【0066】また、立ち下がりクロックがクロック周期
の1/2だけ遅れて、図5Bのリシンク信号対応波形の
立ち下がりが、正しい位置からデータ周期の1/2だけ
遅れた場合は、図5Dの判定用クロックS53の波数N
1,N2が、それぞれ85,75となり、判定回路52
からは[+10]の誤差信号S52が出力される。When the falling clock is delayed by 1/2 of the clock cycle and the falling edge of the waveform corresponding to the resync signal of FIG. 5B is delayed by 1/2 of the data cycle from the correct position, the determination of FIG. 5D is made. Wave number N for clock S53
1 and N2 become 85 and 75, respectively, and the determination circuit 52
Outputs an error signal S52 of [+10].
【0067】上述のような判定回路52からの誤差信号
S52は、電圧発生回路54において、それぞれ対応す
るアナログ電圧S54に変換され、低域フィルタ55を
通じて、加算器47に供給されて、低域フィルタ46か
らのアシンメトリ補正信号S46に加算され、コンパレ
ータ31のスライスレベルの設定が補正される。The error signal S52 from the determination circuit 52 as described above is converted into the corresponding analog voltage S54 in the voltage generation circuit 54, supplied to the adder 47 through the low pass filter 55, and then the low pass filter. It is added to the asymmetry correction signal S46 from 46, and the slice level setting of the comparator 31 is corrected.
【0068】そして、この実施例では、低域フィルタ5
5の時定数に比べて、低域フィルタ46の時定数が、例
えば、1桁程度小さく設定されて、立下り検出回路43
と位相比較回路45とを含む、アシンメトリ補正ループ
が速やかに応答するようにされている。In this embodiment, the low pass filter 5
The time constant of the low-pass filter 46 is set smaller by, for example, about one digit than the time constant of 5, and the fall detection circuit 43 is set.
The asymmetry correction loop including the phase comparison circuit 45 and the phase comparison circuit 45 responds promptly.
【0069】なお、低域フィルタ55に代えて、その入
力信号S54をサンプルホールドするようにしてもよ
い。また、判定用クロックS53に代えて、PLL44
からの再生クロックS44を適宜に周波数逓倍して用い
るすることもできるが、この実施例では、万一の暴走を
回避するため、別にクロック発生回路53を設けてい
る。Instead of the low pass filter 55, the input signal S54 may be sampled and held. Further, instead of the determination clock S53, the PLL 44
It is also possible to appropriately use the reproduced clock S44 from FIG. 1 by multiplying the frequency, but in this embodiment, a separate clock generation circuit 53 is provided in order to avoid runaway.
【0070】更に、リシンク信号に代えて、VFO信号
ないしはSYNC信号を利用することもできる。Further, instead of the resync signal, a VFO signal or a SYNC signal can be used.
【0071】[他の実施例]上述の実施例では、この発
明を光ディスクの再生データに適用した場合について説
明したが、磁気記録媒体からの再生データに対しても、
全く同様に、この発明を適用することができる。[Other Embodiments] In the above embodiments, the case where the present invention is applied to the reproduction data of the optical disk has been described, but the reproduction data from the magnetic recording medium is also described.
The present invention can be applied in exactly the same manner.
【0072】[0072]
【発明の効果】以上説明したように、この発明によれ
ば、セルフクロックが可能な符号からなる再生データを
所定の基準レベルでスライスして2値化するレベル比較
回路を備える再生データの抜き出し装置において、レベ
ル比較回路から出力されるパルス信号の立ち上がりもし
くは立ち下がりの一方にPLLを位相同期させると共
に、このPLLの出力信号と、パルス信号の立ち上がり
もしくは立ち下がりの他方との位相差を検出し、この位
相差に応じた誤差信号をレベル比較回路の基準レベルに
加算するようにしたので、再生データが直流成分を含む
場合にも、比較的簡単な構成で、原データの記録時のア
シンメトリ状態を補正することができて、再生データの
検出ウィンドウ・マージンを拡大して、再生データのエ
ラーレートを低減することができる。As described above, according to the present invention, the reproduction data extracting device is provided with the level comparison circuit for binarizing the reproduction data composed of the code capable of self-clocking by slicing it at a predetermined reference level. In, the phase of the PLL is synchronized with one of the rising edge and the falling edge of the pulse signal output from the level comparison circuit, and the phase difference between the output signal of this PLL and the other rising edge or the falling edge of the pulse signal is detected. Since the error signal corresponding to this phase difference is added to the reference level of the level comparison circuit, even if the reproduced data includes a DC component, the asymmetry state at the time of recording the original data can be determined with a relatively simple configuration. Can be compensated to expand the playback data detection window margin and reduce the playback data error rate Door can be.
【図1】この発明による再生データの抜き出し装置の一
実施例の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a reproduction data extracting device according to the present invention.
【図2】この発明の一実施例の記録フォーマットを示す
概念図である。FIG. 2 is a conceptual diagram showing a recording format of an embodiment of the present invention.
【図3】この発明の一実施例の動作を説明するためのタ
イムチャートである。FIG. 3 is a time chart for explaining the operation of the embodiment of the present invention.
【図4】この発明の一実施例の動作を説明するためのタ
イムチャートである。FIG. 4 is a time chart for explaining the operation of the embodiment of the present invention.
【図5】この発明の一実施例の動作を説明するための概
念図である。FIG. 5 is a conceptual diagram for explaining the operation of the embodiment of the present invention.
【図6】この発明を説明するための概念図である。FIG. 6 is a conceptual diagram for explaining the present invention.
【図7】従来の再生データの抜き出し回路の構成例を示
すブロック図である。FIG. 7 is a block diagram showing a configuration example of a conventional reproduction data extracting circuit.
【図8】他の従来例の構成を示すブロック図である。FIG. 8 is a block diagram showing the configuration of another conventional example.
30 抜き出し回路 31 コンパレータ(レベル比較回路) 32,33 包絡線検出回路 41 D型フリップフロップ回路 42 立上り検出回路 43 立下り検出回路 44 PLL 45 位相比較回路 51 リシンク検出回路 52 ランレングス判定回路 30 Extraction Circuit 31 Comparator (Level Comparison Circuit) 32, 33 Envelope Detection Circuit 41 D-Type Flip-Flop Circuit 42 Rise Detection Circuit 43 Fall Detection Circuit 44 PLL 45 Phase Comparison Circuit 51 Resync Detection Circuit 52 Run Length Judgment Circuit
Claims (3)
能な符号からなる再生データを所定のスライスレベルで
スライスして2値化するレベル比較回路と、 上記レベル比較回路の出力信号の立ち上がりもしくは立
ち下がりの一方に位相同期する上記再生データ用のクロ
ック信号を発生する位相同期回路と、 この位相同期回路からのクロック信号と、上記レベル比
較回路の出力信号の立ち上がりもしくは立ち下がりの他
方との位相差に応じた誤差信号を発生する回路と、 上記位相差に応じた誤差信号を上記レベル比較回路での
比較用スライスレベルに加算する加算回路とを備える再
生データの抜き出し装置。1. A level comparison circuit for binarizing reproduced data composed of a code including a DC component and capable of self-clocking by slicing at a predetermined slice level, and a rising or falling edge of an output signal of the level comparison circuit. A phase synchronization circuit that generates a clock signal for the reproduction data that is phase-locked to one side, and a phase difference between the clock signal from this phase synchronization circuit and the other rising or falling edge of the output signal of the level comparison circuit. A reproduction data extracting device comprising a circuit for generating a corresponding error signal and an adder circuit for adding the error signal corresponding to the phase difference to the comparison slice level in the level comparing circuit.
レングスを判定し、この判定結果を上記誤差信号に加算
するようにした請求項1に記載の再生データの抜き出し
装置。2. The reproduction data extracting device according to claim 1, wherein the run length of a predetermined pattern in the reproduction data is judged and the judgment result is added to the error signal.
結果の経路の時定数とが異なる請求項1に記載の再生デ
ータの抜き出し装置。3. The reproduction data extracting device according to claim 1, wherein the time constant of the path of the error signal is different from the time constant of the path of the determination result.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33477094A JPH08180588A (en) | 1994-12-20 | 1994-12-20 | Reproduced data extracting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33477094A JPH08180588A (en) | 1994-12-20 | 1994-12-20 | Reproduced data extracting apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08180588A true JPH08180588A (en) | 1996-07-12 |
Family
ID=18281040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33477094A Pending JPH08180588A (en) | 1994-12-20 | 1994-12-20 | Reproduced data extracting apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08180588A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000072322A1 (en) * | 1999-05-20 | 2000-11-30 | Hitachi Maxell Limited | Removable memory and removable memory drive |
KR100524901B1 (en) * | 1997-08-20 | 2006-01-27 | 삼성전자주식회사 | Channel Data Extraction Device of Digital Video Disc |
-
1994
- 1994-12-20 JP JP33477094A patent/JPH08180588A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100524901B1 (en) * | 1997-08-20 | 2006-01-27 | 삼성전자주식회사 | Channel Data Extraction Device of Digital Video Disc |
WO2000072322A1 (en) * | 1999-05-20 | 2000-11-30 | Hitachi Maxell Limited | Removable memory and removable memory drive |
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