JPH0817368B2 - Reception status detection Synchronous serial communication method - Google Patents
Reception status detection Synchronous serial communication methodInfo
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- JPH0817368B2 JPH0817368B2 JP1207235A JP20723589A JPH0817368B2 JP H0817368 B2 JPH0817368 B2 JP H0817368B2 JP 1207235 A JP1207235 A JP 1207235A JP 20723589 A JP20723589 A JP 20723589A JP H0817368 B2 JPH0817368 B2 JP H0817368B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、クロック同期半二重シリアル通信方式に
関する。TECHNICAL FIELD The present invention relates to a clock synchronous half-duplex serial communication system.
この発明は、クロック同期半二重シリアル通信方式に
おいて送信側で不要な受信線に受信側で不要な送信線を
介し受信データをクロック信号に同期して送り返し、送
信側で送信データと受信データを比較する。この返信デ
ータは受信側でのデータ処理が正常に行われた場合その
まま返信するが、データ処理が正常に行われなかった場
合、反転したデータを送り返す。これにより受信側のデ
ータ処理が正常に行われた否かが送信側で検知できるよ
うにしたものである。According to the present invention, in the clock-synchronized half-duplex serial communication system, the receiving side sends back the received data to the unnecessary receiving line on the receiving side via the unnecessary transmitting line in synchronization with the clock signal, and the transmitting side sends the transmitting data and the receiving data Compare. This reply data is returned as it is when the data processing is normally performed on the receiving side, but the inverted data is sent back when the data processing is not normally performed. As a result, the transmitting side can detect whether or not the data processing on the receiving side is normally performed.
従来、クロック同期半二重シリアル通信方式では該当
する技術はなく、全二重シリアル通信方式によって行わ
れていた。Conventionally, there is no corresponding technology in the clock synchronous half-duplex serial communication method, and the full-duplex serial communication method is used.
しかし、従来の技術の全二重シリアル通信方式では、
論理規模が大きく、半二重シリアル通信で充分な場合に
は余分な論理が必要となるという欠点があった。However, in the conventional full-duplex serial communication system,
There is a drawback that extra logic is required when the logic scale is large and half-duplex serial communication is sufficient.
この発明は、従来のこのような欠点を解決するため
に、より簡単なクロック同期式シリアル通信方式を用い
て、受信側の状態を検知できることを目的としている。An object of the present invention is to detect the state of the receiving side by using a simpler clock-synchronous serial communication system in order to solve the conventional drawbacks.
上記課題を解決するために、この発明は送信データを
送信側送信線から送信すると同時に１ビットシフトされ
たデータを比較器に入力し、受信側は受信したデータを
処理すると同時に、シフトレジスタにより１ビットデー
タをシフトし、データリード検出回路出力を反転コント
ロールとしている反転回路を経由し、受信側送信線，送
信側受信線を経由して送信側比較器の他方入力線に入力
し前記の入力と比較することにより、送信側から受信側
へ正常にデータが転送され処理されたか否かがわかるよ
うにした。In order to solve the above-mentioned problems, the present invention transmits transmission data from a transmission line on the transmission side and simultaneously inputs 1-bit shifted data to a comparator, and the reception side processes the received data and, at the same time, shifts it to 1 by a shift register. The bit data is shifted, and the data read detection circuit output is inverted and input to the other input line of the transmission side comparator via the inversion circuit that uses the inversion control and the reception side transmission line and the transmission side reception line. By comparing, it is possible to know whether or not the data is normally transferred and processed from the transmitting side to the receiving side.
クロック線によりシフトされたデータが送信側の送信
線から送出され、受信側は受信側受信線によりこのデー
タをクロックに同期して受信する。送信側は、送信デー
タをシフトクロックにより１ビットシフトして比較器に
入力する。受信側は受信したデータを１ビットシフトし
て反転回路へ入力する。反転コントロール信号はデータ
リード検出回路の出力であり、シフトレジスタで受けた
データがRAM等に書かれるなどの正常処理が行われた場
合、反転回路は非反転，正常動作が行われなかった場
合、反転回路は反転する。The data shifted by the clock line is transmitted from the transmission line on the transmitting side, and the receiving side receives this data by the receiving line on the receiving side in synchronization with the clock. The transmission side shifts the transmission data by 1 bit by the shift clock and inputs it to the comparator. The receiving side shifts the received data by 1 bit and inputs it to the inverting circuit. The inversion control signal is the output of the data read detection circuit, and when the normal processing such as the data received by the shift register is written in RAM etc. is performed, the inversion circuit is non-inversion, when the normal operation is not performed, The inverting circuit inverts.
反転回路の出力はクロックで同期して受信側送信線，
送信側受信線を経由して送信側へ送り返される。送信側
で前述の１ビットシフトされた送信データと送り返され
たデータの比較を行う。通信回線の故障の場合、断続的
に比較結果は不一致、受信側データ処理が正常に行われ
なかった場合、継続的に不一致する。The output of the inverting circuit is synchronized with the clock, and the transmission line on the receiving side,
It is sent back to the transmitting side via the transmitting side receiving line. On the transmission side, the above-mentioned transmission data shifted by 1 bit and the data transmitted back are compared. In the case of a failure of the communication line, the comparison results intermittently disagree with each other, and if the data processing on the receiving side is not normally performed, the comparison results continuously disagree with each other.
以下に、この発明の実施例を図面に基づいて説明す
る。第１図においてシフトレジスタ1,1′は送信時には
データバス14から読んだパラレルデータ２を送信線６か
らクロック信号４に同期して送出し、受信時には受信線
11よりシリアルデータをクロック信号４に同期して読み
込みCPUがパラレルデータ12をデータバス20を介し読み
込む。送信側送信線６と受信側受信線11、受信側送信線
10と送信側受信線７、送信側クロック線８と受信側クロ
ック線９は通信回線13により結合される。送信データ
は、送信側から送出される一方、シフトレジスタ１の後
の１ビットシフトレジスタにより１ビット分データがシ
フトされ比較器５へ入力される。送出された前記１ビッ
トシフトレジスタに入る前のデータは、送信側送信線
６、受信側受信線11を経由し、シフトレジスタ１′によ
り１ビット分データがシフトされ、シフトデータ15とし
て反転回路21へ入力され、その出力は受信側送信線10、
送信側受信線７を経由して比較器５に入力される。デー
タリード検出回路17は、クロック信号４をデータ長分カ
ウントした後にデータリードリクエスト18をCPUに対し
発生する。ここでCPUがデータリード19を発生し、デー
タバス20を介しパラレルデータ12を読み、同時にデータ
リード検出回路の出力である反転コントロール信号16は
反転回路を非反転とする。もしCPUがビィジー等でデー
タリード19を発生しなかった場合は、パラレルデータ12
は読み込まれず、同時にデータリード検出回路の出力で
ある反転コントロール信号16は反転回路を反転とする。
比較器に入る１つの信号はこの反転回路を通る為、送信
側で受信側がデータ処理を正常に行ったか否かを比較器
出力３により検知できる。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, shift registers 1, 1'transmit parallel data 2 read from a data bus 14 from a transmission line 6 in synchronization with a clock signal 4 at the time of transmission, and receive lines at the time of reception.
The serial data is read from 11 in synchronization with the clock signal 4, and the CPU reads the parallel data 12 via the data bus 20. Transmission line 6, transmission line 11, reception line 11, reception line
The communication line 13 connects the transmission line 10 and the reception line 7, and the transmission clock line 8 and the reception clock line 9. The transmission data is sent from the transmission side, and the 1-bit shift register after the shift register 1 shifts the data by 1 bit and the data is input to the comparator 5. The data sent out before entering the 1-bit shift register passes through the transmission line 6 on the transmission side and the reception line 11 on the reception side, and the shift register 1 ′ shifts the data by 1 bit. Input to the receiving transmission line 10,
It is input to the comparator 5 via the transmission side reception line 7. The data read detection circuit 17 issues a data read request 18 to the CPU after counting the clock signal 4 for the data length. Here, the CPU generates the data read 19, reads the parallel data 12 via the data bus 20, and at the same time, the inversion control signal 16 which is the output of the data read detection circuit causes the inversion circuit to be non-inversion. If the CPU does not generate data read 19 due to busy, parallel data 12
Is not read, and at the same time, the inversion control signal 16 output from the data read detection circuit inverts the inversion circuit.
Since one signal entering the comparator passes through this inverting circuit, the comparator output 3 can detect whether the receiving side has normally performed data processing on the transmitting side.
比較出力３が継続的に不一致の場合は、受信側データ
処理が異常であり、断続的に不一致の場合は通信回線の
異常であることも検知できる。When the comparison output 3 continuously disagrees, the receiving side data processing is abnormal, and when the comparison output 3 intermittently disagrees, it can be detected that the communication line is abnormal.
以上説明したように、この発明は簡単な同期式シリア
ル通信に、簡単な論理回路の追加により従来、全二重通
信方式で行っていたような受信側の状態を検知可能と
し、通信のユーティリティーの向上、及び通信データの
品質の向上を図れる。As described above, according to the present invention, by adding a simple logic circuit to the simple synchronous serial communication, it is possible to detect the state of the receiving side which is conventionally performed by the full-duplex communication system, and the communication utility It is possible to improve the quality of communication data.
又、従来の同期式シリアル通信方式とも比較出力を無
視すれば通信は可能である。Also, communication is possible with the conventional synchronous serial communication system if the comparison output is ignored.
第１図はこの発明のブロック図である。 １……シフトレジスタ（送信） １′……シフトレジスタ（受信） ２……パラレル送信データ ３……比較出力 ４……クロック信号 ５……比較器 ６……送信側送信線 ７……送信側受信線 ８……送信側クロック線 ９……受信側クロック線 10……受信側送信線 11……受信側受信線 12……パラレル受信データ 13……通信回線 14……送信側データバス 15……シフトデータ 16……反転コントロール信号 17……データリード検出回路 18……データリードリクエスト 19……データリード 20……受信側データバス 21……反転回路 FIG. 1 is a block diagram of the present invention. 1 ... Shift register (transmission) 1 '... Shift register (reception) 2 ... Parallel transmission data 3 ... Comparison output 4 ... Clock signal 5 ... Comparator 6 ... Transmission side transmission line 7 ... Transmission side Receiving line 8 …… Sending side clock line 9 …… Receiving side clock line 10 …… Receiving side transmitting line 11 …… Receiving side receiving line 12 …… Parallel received data 13 …… Communication line 14 …… Sending side data bus 15… … Shift data 16 …… Inversion control signal 17 …… Data read detection circuit 18 …… Data read request 19 …… Data read 20 …… Reception side data bus 21 …… Inversion circuit
Claims (1)
れをシリアルデータとして出力する送信側シフトレジス
タと、通信回線及び受信側の受信動作を検査するデータ
比較器が設けられ、受信側には、送信側からのシリアル
データを入力としこれをパラレルデータとして出力する
出力側シフトレジスタと、前記出力側シフトレジスタが
受けたデータを記憶する記憶手段と、前記記憶手段の正
常又は非正常動作に応じて非反転又は反転命令を発する
反転コントロール信号を前記データ比較器の一方の入力
端へ出力するデータリード検出回路と、前記反転コント
ロール信号に応じて入力信号を非反転又は反転する反転
回路とが設けられ、送信側と受信側シフトレジスタ間、
及び、前記データ比較器と反転回路間が通信回線で接続
されクロック信号により動作するデータ比較同期式シリ
アル通信方式であって、 前記送信側シフトレジスタは、入力データ用シフトレジ
スタの他にその出力端に設けられた１ビット分の付加シ
フトレジスタとからなるシフトレジスタであり、前記受
信側シフトレジスタは、その入力端に１ビット分の付加
シフトレジスタが出力データ用シフトレジスタに前置さ
れたシフトレジスタからなり、 前記送信側と前記受信側とに設けられたそれぞれの付加
シフトレジスタは、その入力端同士が接続され、送信側
の出力端は前記データ比較器の他方の入力端に、受信側
の出力端は前記反転回路の入力端に接続されていること
を特徴とするデータ比較同期式シリアル通信方式。1. A transmitting side is provided with a transmitting side shift register for inputting parallel data and outputting it as serial data, and a data comparator for inspecting a receiving operation of a communication line and a receiving side. An output side shift register that receives serial data from the transmission side and outputs the serial data as parallel data; a storage unit that stores the data received by the output side shift register; and a normal or abnormal operation of the storage unit. A data read detection circuit for outputting an inversion control signal for issuing a non-inversion or inversion command to one input terminal of the data comparator, and an inversion circuit for non-inversion or inversion of the input signal according to the inversion control signal. Between the transmitter and receiver shift registers,
And a data comparison / synchronization serial communication system in which the data comparator and the inverting circuit are connected by a communication line and operated by a clock signal, wherein the transmission side shift register has an output terminal in addition to the input data shift register. A shift register provided with a 1-bit additional shift register, wherein the receiving-side shift register has a 1-bit additional shift register in front of the output data shift register at its input end. The input terminals of the additional shift registers provided on the transmission side and the reception side are connected to each other, and the output terminal of the transmission side is connected to the other input terminal of the data comparator, An output terminal is connected to an input terminal of the inverting circuit, and is a data comparison / synchronization serial communication system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207235A JPH0817368B2 (en) | 1989-08-09 | 1989-08-09 | Reception status detection Synchronous serial communication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207235A JPH0817368B2 (en) | 1989-08-09 | 1989-08-09 | Reception status detection Synchronous serial communication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0370230A JPH0370230A (en) | 1991-03-26 |
| JPH0817368B2 true JPH0817368B2 (en) | 1996-02-21 |
Family
ID=16536465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207235A Expired - Lifetime JPH0817368B2 (en) | 1989-08-09 | 1989-08-09 | Reception status detection Synchronous serial communication method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817368B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440163B2 (en) * | 1974-06-27 | 1979-12-01 | ||
| JPH0332122Y2 (en) * | 1984-10-31 | 1991-07-08 | ||
| JPH0775342B2 (en) * | 1987-06-22 | 1995-08-09 | 沖電気工業株式会社 | Error control communication method |
| JPH0195636A (en) * | 1987-10-08 | 1989-04-13 | Fanuc Ltd | Signal transfer equipment |
-
1989
- 1989-08-09 JP JP1207235A patent/JPH0817368B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370230A (en) | 1991-03-26 |
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