JPH08172182A - High electron mobility field effect transistor - Google Patents
High electron mobility field effect transistorInfo
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- JPH08172182A JPH08172182A JP6317116A JP31711694A JPH08172182A JP H08172182 A JPH08172182 A JP H08172182A JP 6317116 A JP6317116 A JP 6317116A JP 31711694 A JP31711694 A JP 31711694A JP H08172182 A JPH08172182 A JP H08172182A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、高速・高周波動作に
適する高電子移動度電界効果トランジスタ（ＨＥＭＴ）
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high electron mobility field effect transistor (HEMT) suitable for high speed and high frequency operation.
It is about.
【０００２】[0002]
【従来の技術】近年、素子の高速化・高周波化に対する
ニーズが高まりつつある。高電子移動度電界効果トラン
ジスタ（ＨＥＭＴ）は、電子を供給するための電子供給
層（ドープ層）と、電子が走行するチャネル層とをバン
ドギャップの異なる材料で作製し、電子を不純物の少な
いチャネル層の量子効果により閉じ込めることにより、
ドープ層に添加されているドナー不純物から電子を分離
して、散乱を防止し動作速度を向上できるという特徴が
ある。尚、電子の蓄積されるチャネル層部分を量子井戸
と呼ぶこともある。2. Description of the Related Art In recent years, there is an increasing need for higher speed and higher frequency of devices. In a high electron mobility field effect transistor (HEMT), an electron supply layer (doped layer) for supplying electrons and a channel layer in which electrons travel are made of materials having different band gaps, and electrons are contained in a channel having a small amount of impurities. By confining by the quantum effect of layers,
It is characterized in that electrons can be separated from the donor impurities added to the doped layer to prevent scattering and improve the operation speed. The channel layer portion where electrons are stored may be called a quantum well.
【０００３】ＨＥＭＴを高速化するためには、チャネル
層に電子移動度の高い材料を用いることが有効である。
このため、チャネル層の材質には例えばＧａＡｓよりも
ＩｎＧａＡｓが適しており、特にＩｎＧａＡｓはＩｎの
含有率が高いほど移動度が高くなるため、基板材料のＩ
ｎＰと等しい格子定数を持つＩｎ0.53Ｇａ0.47Ａｓや、
さらにＩｎの含有率を高めたＩｎ0.8 Ｇａ0.2 Ａｓがチ
ャネル層に用いられている。In order to increase the speed of HEMT, it is effective to use a material having a high electron mobility for the channel layer.
Therefore, InGaAs is more suitable than GaAs for the material of the channel layer. In particular, the higher the In content of InGaAs, the higher the mobility.
In 0.53 Ga 0.47 As having a lattice constant equal to nP,
Further, In 0.8 Ga 0.2 As having a higher In content is used for the channel layer.
【０００４】このようなＩｎＧａＡｓと組み合わせて用
いられるドープ層の材質はＩｎＡｌＡｓが一般的であ
る。図１４にこのようなＨＥＭＴの具体的な構造を示
す。半導体膜は、ＩｎＰ基板４１上に、ＩｎＡｌＡｓバ
ッファ層４２、ＩｎＧａＡｓチャネル層４３、ＩｎＡｌ
Ａｓスペーサ層４４、ｎ+ ＩｎＡｌＡｓドープ層４５、
ＩｎＡｌＡｓゲートコンタクト層４６、ｎ+ ＩｎＧａＡ
ｓキャップ層４７を順次積層した構造をとる。又、ｎ+
ＩｎＡｌＡｓドープ層４５の代わりに、１原子層に電子
を集中してドープしたプレーナドープ層を用いる場合も
ある。ソース電極４８およびドレイン電極４９はｎ+ Ｉ
ｎＧａＡｓキャップ層４７に形成され、ゲート電極５０
はｎ+ ＩｎＧａＡｓキャップ層４７をエッチング除去
し、ＩｎＡｌＡｓゲートコンタクト層４６を露出させた
のちに形成する。尚、このゲート形成時のエッチングを
リセスエッチングと呼んでいる。InAlAs is generally used as the material of the doped layer used in combination with InGaAs. FIG. 14 shows a specific structure of such a HEMT. The semiconductor film includes an InAlAs buffer layer 42, an InGaAs channel layer 43, an InAl substrate on an InP substrate 41.
As spacer layer 44, n + InAlAs doped layer 45,
InAlAs gate contact layer 46, n + InGaA
It has a structure in which the s cap layer 47 is sequentially laminated. Also, n +
In some cases, instead of the InAlAs-doped layer 45, a planar-doped layer in which electrons are concentrated and doped in one atomic layer is used. The source electrode 48 and the drain electrode 49 are n + I
The gate electrode 50 is formed on the nGaAs cap layer 47.
Is formed after the n + InGaAs cap layer 47 is removed by etching to expose the InAlAs gate contact layer 46. The etching for forming the gate is called recess etching.
【０００５】ところが、図１４に示した従来構造では、
ドープ濃度を高めて導電率を上げたｎ+ ＩｎＧａＡｓキ
ャップ層４７がゲート電極５０の近傍に位置するため、
ゲート電極５０に加える電圧を高めた場合に、キャップ
層４７とゲート電極５０との間に加わる電界が増大し、
ゲートの耐圧が低くなるという問題がある。However, in the conventional structure shown in FIG.
Since the n + InGaAs cap layer 47 whose conductivity is increased by increasing the doping concentration is located near the gate electrode 50,
When the voltage applied to the gate electrode 50 is increased, the electric field applied between the cap layer 47 and the gate electrode 50 increases,
There is a problem that the breakdown voltage of the gate becomes low.
【０００６】そこで、ゲート耐圧の改善を行うために
は、例えば、図１４において破線で示すように、リセス
エッチングの時間を長くし、横方向にもエッチング（サ
イドエッチング）を行ってｎ+ ＩｎＧａＡｓキャップ層
４７をゲート電極５０から遠ざければよい。Therefore, in order to improve the gate breakdown voltage, for example, as shown by the broken line in FIG. 14, the recess etching time is lengthened, and etching (side etching) is also performed in the lateral direction to perform n + InGaAs capping. The layer 47 may be separated from the gate electrode 50.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、ゲート
電極５０の周辺において広範囲にわたりエッチングを行
うと、サイドエッチングによってゲート電極５０の周辺
の広範囲にわたりＩｎＡｌＡｓゲートコンタクト層４６
が露出することとなる。その結果、以下のような問題が
生じる。However, when etching is performed over a wide area around the gate electrode 50, the InAlAs gate contact layer 46 extends over a wide area around the gate electrode 50 by side etching.
Will be exposed. As a result, the following problems occur.
【０００８】一般に、ＩｎＡｌＡｓは、その表面（半導
体表面）が空気中に晒されると酸化され易く、この酸化
膜中に負の電荷を蓄積してしまうという特性を持つ。こ
の蓄積された負の電荷（固定電荷）はＨＥＭＴの電流電
圧特性にキンクという急激な曲がり（電流増加現象）を
発生させる要因となることが報告されている。例えば、
１９９４年第５５回応用物理学会学術講演会講演予稿集
Ｎｏ．３、ｐ．１０６９には次の３つことが報告されて
いる。（１）露出したＩｎＡｌＡｓ表面に蓄積された負
の固定電荷が表面空乏層を形成し、ソース抵抗（寄生抵
抗）増加となる。（２）ドレイン電圧の印加とともに、
衝突イオン化により生じた正孔（ホール）が負の固定電
荷を打ち消し、表面空乏層を小さくし、寄生抵抗を減ら
してキンクを発生させる。（３）リセスエッチングの横
方向のエッチング量（サイドエチング量）が大きいとキ
ンクが顕著になる。In general, InAlAs has a characteristic that its surface (semiconductor surface) is easily oxidized when exposed to the air, and negative charges are accumulated in this oxide film. It has been reported that the accumulated negative charges (fixed charges) cause a sharp bend (current increase phenomenon) called kink in the current-voltage characteristics of the HEMT. For example,
1994 Proceedings of 55th Academic Meeting of the Japan Society of Applied Physics No. 3, p. The following three are reported in 1069. (1) Negative fixed charges accumulated on the exposed InAlAs surface form a surface depletion layer, which increases the source resistance (parasitic resistance). (2) With the application of drain voltage,
Holes generated by impact ionization cancel out negative fixed charges, reduce the surface depletion layer, reduce parasitic resistance, and generate kinks. (3) If the lateral etching amount (side etching amount) of the recess etching is large, the kink becomes remarkable.
【０００９】尚、ゲート耐圧を確保する方法として、東
芝レビュー１９９２年、Ｖｏｌ．４７，Ｎｏ．１、ｐ．
１５〜１８には２段リセス（ダブルリセス）構造が示さ
れている。つまり、図１５に示すように、ｎ+ ＩｎＧａ
Ａｓ層５８を二段階に分けてエッチングしている。しか
しながら、依然としてゲート電極５９の近傍には一段目
のエッチングで除去されないｎ+ ＩｎＧａＡｓが残って
おり、ｎ+ ＩｎＧａＡｓをゲート電極５９に近づける
と、やはりゲート耐圧は低下する傾向にある。As a method for ensuring the gate breakdown voltage, Toshiba Review 1992, Vol. 47, No. 1, p.
Two-stage recess (double recess) structures are shown in 15-18. That is, as shown in FIG. 15, n + InGa
The As layer 58 is etched in two steps. However, n + InGaAs that is not removed by the first etching still remains in the vicinity of the gate electrode 59, and when n + InGaAs is brought close to the gate electrode 59, the gate breakdown voltage also tends to decrease.
【００１０】この発明は上記のような点を鑑みてなされ
たものであり、その目的は耐圧を確保しつつキンクを最
小限に抑制することができ、さらに、実用上好ましい高
電子移動度電界効果トランジスタを提供することにあ
る。The present invention has been made in view of the above points, and it is an object of the present invention to suppress the kink to a minimum while ensuring the breakdown voltage, and further, it is practically preferable to have a high electron mobility electric field effect. To provide a transistor.
【００１１】[0011]
【課題を解決するための手段】本発明者らは、まずはじ
めに、キンクの原因の一つであるＩｎＡｌＡｓの表面酸
化層について分析を行った。具体的には、空気中に数時
間以上晒したＩｎＡｌＡｓ膜の表面を、Ａｒイオンで除
々にスパッタリング（イオンによるエッチング）しなが
らオージェ電子分光法により分析した。この結果、Ｉｎ
ＡｌＡｓの酸化層の厚さは約５ｎｍ程度であることが判
明した。尚、同様の手法によりＩｎＧａＡｓの酸化層の
厚さについても分析を行った結果、約２ｎｍとＩｎＡｌ
Ａｓに比べて薄いことが分かった。The present inventors first analyzed the surface oxide layer of InAlAs, which is one of the causes of kinks. Specifically, the surface of the InAlAs film exposed to air for several hours or more was analyzed by Auger electron spectroscopy while gradually sputtering (etching by ions) with Ar ions. As a result, In
It was found that the thickness of the AlAs oxide layer was about 5 nm. The thickness of the oxide layer of InGaAs was also analyzed by the same method.
It was found to be thinner than As.
【００１２】上記の分析結果をもとに、従来構造（図１
４に示した構造）の半導体のバンド構造と量子井戸に蓄
積された電子の分布とを計算した。計算は、ポアソンの
式とシュレディンガー波動方程式とを自己無撞着に解く
手法を用いており、この計算法は量子井戸の電子解析に
用いられる一般的手法である。前述したようにＨＥＭＴ
構造では、チャネル層に極めて移動度の高い材質を用い
ており、チャネル層すなわち量子井戸部分により多くの
電子を蓄積させることで半導体層の抵抗を下げることが
できる。従って、量子井戸に蓄積される電子量を計算す
ることで、寄生抵抗の大小を推測することができる。Based on the above analysis results, the conventional structure (see FIG.
The structure of the semiconductor shown in FIG. 4) and the distribution of electrons accumulated in the quantum well were calculated. The calculation uses a method of solving Poisson's equation and Schrodinger wave equation in a self-consistent manner, and this calculation method is a general method used for electronic analysis of quantum wells. As mentioned above, HEMT
In the structure, a material having an extremely high mobility is used for the channel layer, and the resistance of the semiconductor layer can be reduced by accumulating more electrons in the channel layer, that is, the quantum well portion. Therefore, the magnitude of the parasitic resistance can be estimated by calculating the amount of electrons accumulated in the quantum well.
【００１３】図１１には、バンド形状と電子分布の計算
に用いた構造を、図１２，１３には計算結果をそれぞれ
示す。この計算例では、図１１に示すように、ＩｎＧａ
Ａｓチャネル層５１は２０ｎｍ、ＩｎＡｌＡｓスペーサ
層５２は５ｎｍ、ｎ+ ＩｎＡｌＡｓドープ層５３は１０
ｎｍ、ＩｎＡｌＡｓゲートコンタクト層５４は１０ｎ
ｍ、ｎ+ ＩｎＧａＡｓキャップ層５５は２０ｎｍとし
た。ＩｎＧａＡｓチャネル層５１におけるＩｎ含有率は
８０％とし、他の層におけるＩｎＧａＡｓのＩｎ含有率
は５３％とし、ＩｎＡｌＡｓにおけるＩｎ含有率は５２
％とＩｎＰ基板と格子定数が等しくした。又、ｎ+ 層の
ドープ濃度はｎ＝５×１０18ｃｍ-3とした。FIG. 11 shows the structure used for calculating the band shape and electron distribution, and FIGS. 12 and 13 show the calculation results. In this calculation example, as shown in FIG.
The As channel layer 51 is 20 nm, the InAlAs spacer layer 52 is 5 nm, and the n + InAlAs doped layer 53 is 10 nm.
nm, InAlAs gate contact layer 54 is 10 n
The m, n + InGaAs cap layer 55 has a thickness of 20 nm. The In content in the InGaAs channel layer 51 is 80%, the In content in InGaAs in the other layers is 53%, and the In content in InAlAs is 52%.
% And the InP substrate have the same lattice constant. The doping concentration of the n + layer was set to n = 5 × 10 18 cm -3 .
【００１４】図１２には、図１１のＡ−Ａ断面での計算
結果を示す。ここで、図１１に示すように、エッチング
により露出したＩｎＡｌＡｓゲートコンタクト層５４に
おいては、その膜厚１０ｎｍのうち、表面の５ｎｍは酸
化されて酸化層５６が形成されており、実質的なＩｎＡ
ｌＡｓゲートコンタクト層５４の膜厚は５ｎｍと考え
た。又、酸化層５６と半導体部分の界面がＩｎＡｌＡｓ
の真性準位にピニングされていると仮定した。このよう
な前提での計算の結果、図１２の実線にて示すように、
量子井戸すなわちＩｎＧａＡｓチャネル層５１には電子
が最大量の半分程度（１．５×１０18ｃｍ-3）しか蓄積
されていないことが分かった。FIG. 12 shows the calculation result in the AA cross section of FIG. Here, as shown in FIG. 11, in the InAlAs gate contact layer 54 exposed by etching, 5 nm on the surface of the InAlAs gate contact layer 54 having a thickness of 10 nm is oxidized to form an oxide layer 56.
The thickness of the 1As gate contact layer 54 was considered to be 5 nm. In addition, the interface between the oxide layer 56 and the semiconductor portion is InAlAs.
It is assumed that they are pinned to the intrinsic level of. As a result of the calculation on such a premise, as shown by the solid line in FIG.
It was found that only about half the maximum amount (1.5 × 10 18 cm −3 ) of electrons were accumulated in the quantum well, that is, the InGaAs channel layer 51.
【００１５】一方、図１１での、エッチングされずに残
っているｎ+ ＩｎＧａＡｓキャップ層５５におけるＢ−
Ｂ断面での計算結果を図１３に示す。ここで、図１１に
示すように、ｎ+ ＩｎＧａＡｓキャップ層５５の酸化層
５７は２ｎｍと仮定した。図１３に実線で示すように表
面から４５ｎｍ〜６５ｎｍの部分に位置する量子井戸す
なわちＩｎＧａＡｓチャネル層５１にはほぼ最大量の
２．６×１０18ｃｍ-3の電子が蓄積されている。尚、表
面から２０ｎｍ以下の領域のｎ+ ＩｎＧａＡｓキャップ
層５５内にも電子が蓄積されているが、キャップ層５５
の電子の移動度は量子井戸（チャネル層）の移動度に比
べて１／５以下なので、膜全体の抵抗にはあまり影響し
ない。On the other hand, B− in the n + InGaAs cap layer 55 remaining without being etched in FIG.
The calculation result in the B cross section is shown in FIG. Here, as shown in FIG. 11, the oxide layer 57 of the n + InGaAs cap layer 55 is assumed to be 2 nm. As shown by the solid line in FIG. 13, approximately the maximum amount of electrons of 2.6 × 10 18 cm −3 is accumulated in the quantum well, that is, the InGaAs channel layer 51 located at a portion of 45 nm to 65 nm from the surface. Although electrons are also accumulated in the n + InGaAs cap layer 55 in a region of 20 nm or less from the surface, the cap layer 55
Since the mobility of electrons is 1/5 or less of the mobility of the quantum well (channel layer), it does not affect the resistance of the entire film.
【００１６】以上の結果から、ＩｎＡｌＡｓゲートコン
タクト層５４の露出部分（図１１のＡ−Ａ断面部分）は
ｎ+ ＩｎＧａＡｓキャップ層５５の配置部分（図１１の
Ｂ−Ｂ断面部分）に比べて抵抗が高く、寄生抵抗として
作用していると考えられる。From the above results, the exposed portion of the InAlAs gate contact layer 54 (the AA cross section of FIG. 11) has a higher resistance than that of the n + InGaAs cap layer 55 (the BB cross section of FIG. 11). Is high and is considered to act as a parasitic resistance.
【００１７】ところが、酸化膜中の負の固定電荷が打ち
消されると、酸化膜と半導体との界面の電位は正の側に
シフトする。例えば、界面の電位が＋０．５ボルト程度
変動したと仮定すると、図１２において破線にて併せて
示したように、量子井戸に蓄積される電子はほぼ最大量
の２．６×１０18ｃｍ-3程度まで増加する。この場合に
は、膜の抵抗はキャップ層５５の配置部分（図１３に示
す状態）と同程度まで緩和される。However, when the negative fixed charges in the oxide film are canceled, the potential at the interface between the oxide film and the semiconductor shifts to the positive side. For example, assuming that the potential of the interface fluctuates by about +0.5 V, the electrons accumulated in the quantum well are almost the maximum amount of 2.6 × 10 18 cm − , as also shown by the broken line in FIG. Increase to about 3 . In this case, the resistance of the film is relaxed to the same extent as the portion where the cap layer 55 is arranged (the state shown in FIG. 13).
【００１８】以上の解析から従来構造では、固定電荷を
緩和すると寄生抵抗が減少することが確認できた。寄生
抵抗が小さくなるとドレイン電流は増大するため、これ
がキンクの原因であると推測できる。尚、この固定電荷
の緩和現象は前述したようにドレインバイアスを増した
時に発生する衝突電離によるホールがＩｎＡｌＡｓ露出
部分に達することによると考えられる。今回は図１１に
示した構造で行ったが、他の膜構造でも一段リセスにお
いて、ゲートバイアスが０ボルト近傍でゲートが作用す
るように、言い換えればゲートバイアスを変えた時にド
レイン電流が変動するようにリセスエッチング深さを設
計する限り、ゲート近傍のＩｎＡｌＡｓ露出部分でも同
様の抵抗変動が発生することになる。From the above analysis, it was confirmed that in the conventional structure, the parasitic resistance decreases when the fixed charges are relaxed. Since the drain current increases as the parasitic resistance decreases, it can be speculated that this is the cause of the kink. It is considered that the relaxation phenomenon of the fixed charges is due to the holes reaching the InAlAs exposed portion due to impact ionization generated when the drain bias is increased as described above. This time, the structure shown in FIG. 11 was used. However, even in other film structures, in the one-step recess, the gate acts so that the gate bias is close to 0 volt, in other words, the drain current varies when the gate bias is changed. As long as the recess etching depth is designed to be the same, the same resistance variation occurs in the exposed InAlAs portion near the gate.
【００１９】そこで、以上に述べた分析と数値解析の結
果に基づいて、以下のような構成を採ることとした。図
１６に示すように、請求項１に記載の発明は、半絶縁性
基板の上に、電子移動領域である第１のアンドープ半導
体層と、電子供給層である第１のドープ半導体層と、ゲ
ート電極とコンタクトをとるための第２のアンドープ半
導体層と、ソース・ドレイン電極とコンタクトをとるた
めの第２のドープ半導体層とが積層された構造をなす高
電子移動度電界効果トランジスタであって、前記第２の
アンドープ半導体層の厚さを、量子井戸を電子で満たす
に十分な厚さとし、前記第２のドープ半導体層の広範囲
において当該第２のドープ半導体層を選択的にリセスエ
ッチングして前記第２のアンドープ半導体層を露出させ
るとともに、その第２のアンドープ半導体層の露出部の
うちの一部領域において当該第２のアンドープ半導体層
を、ピンチオフ電圧の印加にてドレイン電流が流れない
厚さまでリセスエッチングした高電子移動度電界効果ト
ランジスタをその要旨とする。Therefore, based on the results of the above-mentioned analysis and numerical analysis, the following configuration is adopted. As shown in FIG. 16, the invention according to claim 1 is such that, on a semi-insulating substrate, a first undoped semiconductor layer that is an electron transfer region, and a first doped semiconductor layer that is an electron supply layer, A high electron mobility field effect transistor having a structure in which a second undoped semiconductor layer for making contact with a gate electrode and a second doped semiconductor layer for making contact with source / drain electrodes are laminated. The thickness of the second undoped semiconductor layer is set to a thickness sufficient to fill the quantum well with electrons, and the second doped semiconductor layer is selectively recess-etched in a wide range of the second doped semiconductor layer. The second undoped semiconductor layer is exposed, and the second undoped semiconductor layer is pinched off in a partial region of the exposed portion of the second undoped semiconductor layer. The high electron mobility field effect transistor having a drain current has recess etching to a thickness which does not flow at pressure applied to its gist.
【００２０】請求項２に記載の発明は、請求項１に記載
の発明における前記第２のアンドープ半導体層は単層構
造をなすものである高電子移動度電界効果トランジスタ
をその要旨とする。A second aspect of the present invention has as its gist a high electron mobility field effect transistor in which the second undoped semiconductor layer in the first aspect of the invention has a single layer structure.
【００２１】請求項３に記載の発明は、請求項１に記載
の発明における前記第２のアンドープ半導体層は、上側
層と下側層との２層構造をなし、前記一段目のリセスエ
ッチングにより上側層が露出するとともに二段目のリセ
スエッチングにより下側層が露出するものである高電子
移動度電界効果トランジスタをその要旨とする。According to a third aspect of the invention, the second undoped semiconductor layer in the first aspect of the invention has a two-layer structure of an upper layer and a lower layer, and is formed by the recess etching of the first step. The gist is a high electron mobility field effect transistor in which the upper layer is exposed and the lower layer is exposed by recess etching in the second step.
【００２２】請求項４に記載の発明は、請求項３に記載
の発明における前記第２のアンドープ半導体層の上側層
の材料は下側層の材料よりも、空気との接触により形成
される酸化層の厚さが薄いものである高電子移動度電界
効果トランジスタをその要旨とする。According to a fourth aspect of the invention, the material of the upper layer of the second undoped semiconductor layer in the invention of the third aspect is oxidized by contact with air rather than the material of the lower layer. A high electron mobility field effect transistor having a thin layer is featured in the present invention.
【００２３】請求項５に記載の発明は、請求項１に記載
の発明における前記一段目のリセスエッチングの深さ
を、高電子移動度電界効果トランジスタを作製するため
の半導体積層体上にソース及びドレイン電極を形成した
状態でリセスエッチングを行った際の両電極間の抵抗値
の変化が大きくなるまでの低変化領域でのエッチング深
さとしたものである高電子移動度電界効果トランジスタ
をその要旨とする。According to a fifth aspect of the present invention, the depth of the recess etching of the first step in the first aspect of the invention is set on a semiconductor laminate for manufacturing a high electron mobility field effect transistor, and A high electron mobility field effect transistor, which is the etching depth in the low change region until the change in the resistance value between the two electrodes when recess etching is performed with the drain electrode formed, is summarized as follows. To do.
【００２４】[0024]
【作用】請求項１に記載の発明によれば、一段目のリセ
スエッチングによる凹部の下方における第１のアンドー
プ半導体層には量子井戸を電子で満たすに十分な状態と
なっている。又、二段目のリセスエッチングにより凹部
が形成され、ピンチオフ電圧の印加にてドレイン電流が
流れなくなる。According to the first aspect of the invention, the first undoped semiconductor layer below the recess formed by the recess etching of the first stage is in a state sufficient to fill the quantum well with electrons. In addition, a recess is formed by the second-stage recess etching, and the drain current stops flowing when the pinch-off voltage is applied.
【００２５】よって、第２のアンドープ半導体層におけ
る一段目のリセスエッチングにて露出した部分の下方で
の第１のアンドープ半導体層では、量子井戸にほぼ最大
量の電子が蓄積されているため、寄生抵抗成分とはなら
ない。しかも、表面の酸化層内の負の固定電荷が緩和さ
れたとしても、量子井戸の電子の量はそれ以上増えるこ
とはなく、従って寄生抵抗成分も変動せず、キンクの発
生を防止することができる。又、耐圧に関しては、一段
目のエッチングを広範囲とすることによりゲート電極と
ソース・ドレイン領域との距離（図１６でＷで示す）を
長くでき耐圧が向上するとともに、一段目のリセスエッ
チングで露出する第２のアンドープ半導体層が、ゲート
電極の近傍に存在してもリークは発生しにくく、耐圧を
高く保つことができる。Therefore, in the first undoped semiconductor layer below the portion exposed by the first-stage recess etching in the second undoped semiconductor layer, almost the maximum amount of electrons is accumulated in the quantum well, so that parasitic It does not become a resistance component. Moreover, even if the negative fixed charges in the oxide layer on the surface are alleviated, the amount of electrons in the quantum well does not increase any more, and therefore the parasitic resistance component does not change, and the occurrence of kinks can be prevented. it can. Regarding the breakdown voltage, the distance between the gate electrode and the source / drain regions (indicated by W in FIG. 16) can be increased by widening the first-stage etching to improve the breakdown voltage, and the first-stage recess etching exposes it. Even if the second undoped semiconductor layer that exists is present in the vicinity of the gate electrode, leakage does not easily occur, and the breakdown voltage can be kept high.
【００２６】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、第２のアンドープ半導体層
は単層構造をなしているので、層の数が最小になる。請
求項３に記載の発明によれば、請求項１に記載の発明の
作用に加え、第２のアンドープ半導体層において一段目
のリセスエッチングにより上側層が露出するとともに二
段目のリセスエッチングにより下側層が露出する。つま
り、機能別の２層構造としたので確実にキンクの減少と
ゲート耐圧とを両立できる。According to the invention of claim 2, claim 1
In addition to the effect of the invention described in (1), since the second undoped semiconductor layer has a single layer structure, the number of layers is minimized. According to the invention described in claim 3, in addition to the function of the invention described in claim 1, in the second undoped semiconductor layer, the upper layer is exposed by the recess etching of the first step and the upper layer is exposed by the recess etching of the second step. The side layer is exposed. That is, since the two-layer structure for each function is adopted, it is possible to reliably achieve both reduction of kinks and gate breakdown voltage.
【００２７】請求項４に記載の発明によれば、請求項３
に記載の発明の作用に加え、第２のアンドープ半導体層
の上側層の材料は下側層の材料よりも、空気との接触に
より形成される酸化層の厚さが薄いものである。よっ
て、一段目のリセスエッチングにより露出される半導体
層の表面酸化膜の厚さを極力薄くできる。According to the invention of claim 4, claim 3
In addition to the effect of the invention described in (3), the material of the upper layer of the second undoped semiconductor layer is thinner than the material of the lower layer in the thickness of the oxide layer formed by contact with air. Therefore, the thickness of the surface oxide film of the semiconductor layer exposed by the recess etching of the first step can be made as thin as possible.
【００２８】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、一段目のリセスエッチング
の深さが、高電子移動度電界効果トランジスタを作製す
るための半導体積層体上にソース及びドレイン電極を形
成した状態で、リセスエッチングを行った際の両電極間
の抵抗値の変化が大きくなるまでの低変化領域でのエッ
チング深さとなる。このようにして、確実に、一段目の
リセスエッチングによる凹部の下方における第１のアン
ドープ半導体層には量子井戸を電子で満たすに十分な状
態となる。According to the invention of claim 5, claim 1
In addition to the function of the invention described in 1), the depth of the recess etching in the first step is such that the recess etching is performed in the state where the source and drain electrodes are formed on the semiconductor laminate for producing the high electron mobility field effect transistor. It is the etching depth in the low change region until the change in the resistance value between both electrodes becomes large. In this way, it is ensured that the first undoped semiconductor layer below the recess formed by the recess etching in the first step is in a state sufficient to fill the quantum well with electrons.
【００２９】[0029]
（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。(First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings.
【００３０】尚、以下の説明ではＦＥＴの一般的な呼称
の原則に従い、図面の左右方向であるソースからドレイ
ン電極の方向を長さと呼ぶことにする。図１には、本実
施例におけるＨＥＭＴの断面図を示す。In the following description, the direction from the source to the drain electrode, which is the left-right direction of the drawing, will be referred to as the length in accordance with the general name principle of the FET. FIG. 1 shows a cross-sectional view of the HEMT in this embodiment.
【００３１】半絶縁性のＩｎＰ基板１上に、ＩｎＡｌＡ
ｓバッファ層２が１００ｎｍ、電子移動領域であるＩｎ
ＧａＡｓチャネル層３（但しＩｎの含有率８０％）が２
０ｎｍ、ＩｎＡｌＡｓスペーサ層４が５ｎｍ、電子供給
層であるｎ+ ＩｎＡｌＡｓドープ層５が１０ｎｍ、Ｉｎ
ＡｌＡｓゲートコンタクト層６が１７ｎｍ、ｎ+ ＩｎＧ
ａＡｓキャップ層７が２０ｎｍ積層されている。尚、こ
こで、ｎ+ の層はｎ＝５×１０18ｃｍ-3となるようにＳ
ｉがドープされており、特に記述の無い層はアンドープ
層である。又、Ｉｎの含有率は、チャネル層３を除き、
ＩｎＧａＡｓが５３％、ＩｎＡｌＡｓが５２％とＩｎＰ
基板１と格子定数が等しくなるように設定されている。On the semi-insulating InP substrate 1, InAlA
s buffer layer 2 is 100 nm, In which is an electron transfer region
GaAs channel layer 3 (however, In content 80%) is 2
0 nm, InAlAs spacer layer 4 is 5 nm, n + InAlAs doped layer 5 which is an electron supply layer is 10 nm, In
AlAs gate contact layer 6 is 17 nm, n + InG
The aAs cap layer 7 is stacked to a thickness of 20 nm. Here, the n + layer is S so that n = 5 × 10 18 cm −3.
A layer which is doped with i and which is not particularly described is an undoped layer. In addition, the content ratio of In, excluding the channel layer 3,
InGaAs 53%, InAlAs 52% and InP
The lattice constant is set to be equal to that of the substrate 1.
【００３２】ＩｎＡｌＡｓゲートコンタクト層６の厚さ
ｔ１（＝１７ｎｍ）は、電子移動領域であるＩｎＧａＡ
ｓチャネル層３において量子井戸を電子で満たすに十分
な厚さである。ｎ+ ＩｎＧａＡｓキャップ層７の広範囲
において凹部８が形成され、ＩｎＡｌＡｓゲートコンタ
クト層６が露出している。又、ＩｎＡｌＡｓゲートコン
タクト層６の露出部のうちの中央部分において凹部９が
形成されている。ここで、凹部９の底面におけるＩｎＡ
ｌＡｓゲートコンタクト層６の厚さは、ピンチオフ電圧
の印加にてドレイン電流が流れない厚さとなっている。The thickness t1 (= 17 nm) of the InAlAs gate contact layer 6 is InGaA which is the electron transfer region.
The thickness is sufficient to fill the quantum well with electrons in the s-channel layer 3. A recess 8 is formed in a wide area of the n + InGaAs cap layer 7, and the InAlAs gate contact layer 6 is exposed. A recess 9 is formed in the central portion of the exposed portion of the InAlAs gate contact layer 6. Here, InA on the bottom surface of the concave portion 9
The thickness of the 1As gate contact layer 6 is such that no drain current flows when a pinch-off voltage is applied.
【００３３】ｎ+ ＩｎＧａＡｓキャップ層７の上にはソ
ース電極１０およびドレイン電極１１が配置されてい
る。又、凹部９の底面にはゲート電極１２が配置されて
いる。次に、製造方法を説明する。A source electrode 10 and a drain electrode 11 are arranged on the n + InGaAs cap layer 7. A gate electrode 12 is arranged on the bottom surface of the recess 9. Next, a manufacturing method will be described.
【００３４】まず、図２に示すように、ＩｎＰ基板１の
上に各半導体層２，３，４，５，６，７を積層する。そ
して、ＡｕＧｅ／Ｎｉ／Ａｕの積層構造からなるソース
電極１０とドレイン電極１１とを真空蒸着し、３６０
℃，２分間の熱処理を行ってオーミック接合する。First, as shown in FIG. 2, semiconductor layers 2, 3, 4, 5, 6, 7 are laminated on the InP substrate 1. Then, the source electrode 10 and the drain electrode 11 having a laminated structure of AuGe / Ni / Au are vacuum-deposited, and 360
Ohmic junction is performed by heat treatment at ℃ for 2 minutes.
【００３５】引き続き、図３に示すように、ソース電極
１０とドレイン電極１１のほぼ中央部分に長さ０．８μ
ｍの領域にわたって一段目のリセスエッチングを行い一
段目の凹部（リセス）８を形成する。詳しくは、一段目
の凹部８は、例えば５０％クエン酸水溶液：３０％過酸
化水素水＝１：１の混合液で１０秒間エッチングするこ
とにより、ｎ+ ＩｎＧａＡｓキャップ層７のみを選択的
に除去することで形成する。その結果、ＩｎＡｌＡｓゲ
ートコンタクト層６が露出する。Subsequently, as shown in FIG. 3, a length of 0.8 μ is formed in the substantially central portion of the source electrode 10 and the drain electrode 11.
The first-stage recess etching is performed over the region of m to form the first-stage recess (recess) 8. Specifically, the first-stage concave portion 8 is selectively removed by removing only the n + InGaAs cap layer 7 by etching with a mixed solution of, for example, 50% citric acid solution: 30% hydrogen peroxide solution = 1: 1 for 10 seconds. It is formed by doing. As a result, the InAlAs gate contact layer 6 is exposed.
【００３６】続いて、図４に示すように、電子ビーム描
画法を用いてレジストパターンを形成した後に、一段目
のリセスエッチングの時に用いたものと同一のエッチン
グ液で３０秒間エッチングすることにより、一段目の凹
部８の中央部に、二段目の凹部（リセス）９を形成す
る。この際、ゲート電極１２の接触する極く近傍のみ
を、ＩｎＡｌＡｓゲートコンタクト層６の表面に形成さ
れる酸化層の膜厚である５ｎｍ以上の深さでエッチング
する。さらに、図１に示すように、Ｔｉ／Ｐｔ／Ａｕを
真空蒸着を行うことによりＴ型ゲート電極１２を形成す
る。Subsequently, as shown in FIG. 4, after forming a resist pattern by using an electron beam drawing method, etching is performed for 30 seconds with the same etching solution as that used in the recess etching of the first step. A second-stage recess (recess) 9 is formed in the center of the first-stage recess 8. At this time, only in the very vicinity of contact with the gate electrode 12 is etched to a depth of 5 nm or more, which is the film thickness of the oxide layer formed on the surface of the InAlAs gate contact layer 6. Further, as shown in FIG. 1, T / Pt / Au is vacuum-deposited to form a T-type gate electrode 12.
【００３７】尚、本実施例では、二段目の凹部９の長さ
は約０．２μｍ、深さは７ｎｍ、Ｔ型ゲート電極１２の
上部の長さは約０．５μｍ、Ｔ型ゲート脚部の長さは
０．１μｍとした。In this embodiment, the length of the recess 9 in the second step is about 0.2 μm, the depth is 7 nm, the length of the upper portion of the T-type gate electrode 12 is about 0.5 μm, and the T-type gate leg. The length of the part was 0.1 μm.
【００３８】本実施例に示したキャリア濃度、Ｉｎ含有
量などはすべて一例であり、目的によって異なるキャリ
ア濃度を用いる。この場合に、一段目の凹部（リセス）
８の深さは、直下の量子井戸に電子をほぼ最大量蓄積で
きるように設計する必要があり、二段目の凹部（リセ
ス）９の深さは所望のピンチオフ電圧が得られるように
設計する必要がある。これらエッチング深さを決める方
法は２種類あるが、以下にその具体的手法を説明する。The carrier concentration, In content, etc. shown in this embodiment are all examples, and different carrier concentrations are used depending on the purpose. In this case, the first-stage recess (recess)
It is necessary to design the depth of 8 so that electrons can be stored in the quantum well immediately below in a maximum amount, and the depth of the recess 9 in the second stage is designed to obtain a desired pinch-off voltage. There is a need. There are two methods for determining the etching depth, and the specific method will be described below.
【００３９】第１の方法は理論計算によるものである。
前述したようなポアソンの式とシュレディンガー波動方
程式とを自己無撞着に解く解析手法によれば、量子井戸
に蓄積される電子の量（シートキャリア濃度Ｎｓ）を計
算することができる。The first method is based on theoretical calculation.
The amount of electrons accumulated in the quantum well (sheet carrier concentration Ns) can be calculated by the self-consistent analysis method for solving the Poisson's equation and the Schrodinger wave equation as described above.
【００４０】つまり、一段目の凹部（リセス）８の深さ
は、表面に露出した層の種類に応じた酸化膜の厚さ（Ｉ
ｎＧａＡｓの場合２ｎｍ、ＩｎＡｌＡｓの場合５ｎｍ）
を考慮して、エッチングされずに残った膜構造について
解析を行うことにより、量子井戸に電子をほぼ最大量近
く蓄積しうる値を決定することができる。That is, the depth of the recess 8 of the first step is the thickness (I) of the oxide film according to the type of the layer exposed on the surface.
(2 nm for nGaAs, 5 nm for InAlAs)
In consideration of the above, by analyzing the film structure left unetched, it is possible to determine a value capable of accumulating electrons in the quantum well near the maximum amount.
【００４１】二段目の凹部（リセス）９の深さは、素子
が所望のピンチオフ電圧になるように設計すればよい。
ＨＥＭＴにおいては量子井戸に蓄積される電子の量と、
飽和ドレイン電流とは比例する。ピンチオフ電圧とは、
ドレイン電流がゼロになる場合のゲートバイアス電圧の
ことであるから、ゲート電極１２が接触する直下の膜構
造に対して、半導体とゲート電極１２との界面にピンチ
オフ電圧が加わったとして解析を行い、量子井戸内に蓄
積される電子が丁度ゼロになるように決めればよい。The depth of the recess 9 of the second step may be designed so that the device has a desired pinch-off voltage.
In HEMT, the amount of electrons accumulated in the quantum well,
It is proportional to the saturated drain current. What is the pinch-off voltage?
Since it is the gate bias voltage when the drain current becomes zero, the film structure immediately below where the gate electrode 12 contacts is analyzed assuming that a pinch-off voltage is applied to the interface between the semiconductor and the gate electrode 12, It is sufficient to determine that the electrons accumulated in the quantum well will be exactly zero.
【００４２】第２の方法はテスト用の試料を作製し、そ
の特性を測定する方法である。ドープ層のキャリア濃度
やＩｎ含有率等のＨＥＭＴに用いる膜構造を決めた後
に、図５のような構造体を作製する。即ち、ＨＥＭＴ用
膜構造体（半導体積層体）３１の表面に一対のＡｕＧｅ
／Ｎｉ／Ａｕからなる電極３２および３３を形成し、熱
処理によってオーミック接合を得た後、中央部に凹部
（リセス）３４を形成する。ここで、リセスエッチング
の時間を調整して、凹部（リセス）３４の深さｔを変え
た試料を幾つか用意する。次に各々の試料に対し、電極
３２および３３間の抵抗値を図のように配線した電源３
５、電流計３６および電圧計３７を用いて測定する。
尚、このテスト用試料の電極間の距離が、実際のＨＥＭ
Ｔのソースドレイン間のように数μｍ程度の狭い場合に
は、電極間の電流・電圧特性が非線形になるので、抵抗
測定時に加える電圧は、測定精度に問題が無い範囲でな
るべく小さいことが望ましい。The second method is to prepare a test sample and measure its characteristics. After the film structure used for HEMT such as the carrier concentration and the In content of the doped layer is determined, a structure as shown in FIG. 5 is produced. That is, a pair of AuGe is formed on the surface of the HEMT film structure (semiconductor laminated body) 31.
The electrodes 32 and 33 made of / Ni / Au are formed, and after ohmic contact is obtained by heat treatment, a recess 34 is formed in the central portion. Here, the recess etching time is adjusted to prepare some samples in which the depth t of the recess (recess) 34 is changed. Next, for each sample, the power source 3 was wired with the resistance value between the electrodes 32 and 33 as shown in the figure.
5, the ammeter 36 and the voltmeter 37 are used for measurement.
The distance between the electrodes of this test sample is the actual HEM
In the case where the distance between the source and drain of T is as small as several μm, the current-voltage characteristics between the electrodes become non-linear, so it is desirable that the voltage applied during resistance measurement be as small as possible within the range where there is no problem in measurement accuracy. .
【００４３】テスト用試料の電極間の抵抗値を、凹部
（リセス）３４の深さｔに対してプロットすると図６の
ような特性になる。即ち、凹部（リセス）３４の深さｔ
が小さい場合には、量子井戸の容量最大に電子が蓄積さ
れており、残りの電子は量子井戸に比べて電子が流れに
くい、即ち、移動度の低い部分に溢れだしているため、
ｔを変えても抵抗はほとんど変化しない。一方、凹部
（リセス）３４の深さｔが膜構造で決まるある一定値ｔ
ａよりも大きくなると、凹部（リセス）３４の深さｔを
大きくするにつれ、量子井戸に蓄積される電子が最大値
よりも少なくなって減少しはじめるため、抵抗は増大す
る。When the resistance value between the electrodes of the test sample is plotted against the depth t of the recess 34, the characteristics shown in FIG. 6 are obtained. That is, the depth t of the recess 34
If is small, electrons are accumulated in the maximum capacity of the quantum well, and the rest of the electrons are less likely to flow as compared with the quantum well, that is, overflowing into the low mobility part.
The resistance hardly changes even when t is changed. On the other hand, the depth t of the recess 34 is a certain value t determined by the film structure.
If it becomes larger than a, as the depth t of the recess (recess) 34 becomes larger, the number of electrons accumulated in the quantum well becomes smaller than the maximum value and starts to decrease, so that the resistance increases.
【００４４】以上のような実験結果をもとに、ＨＥＭＴ
の一段目の凹部（リセス）の深さを図６に示す抵抗変化
の少ない領域Ｚ１に設定すればよい。より詳しくは、ｎ
+ ＩｎＧａＡｓキャップ層の厚さ以上で、かつ、領域Ｚ
１内となるように設定する。Based on the above experimental results, HEMT
The depth of the first-stage recess (recess) may be set to the region Z1 in which the resistance change is small as shown in FIG. More specifically, n
+ The thickness of the InGaAs cap layer or more and the region Z
Set it to be within 1.
【００４５】二段目の凹部（リセス）の深さに関して
は、理論計算を用いない場合には実際に凹部（リセス）
の深さを変えてテスト用トランジスタを試作し評価する
必要がある。しかしながら、二段目の凹部（リセス）の
深さの決定方法は一段リセスＨＥＭＴのリセス深さ決定
方法と同様であり、本方法を用いることにより特に設計
が困難になるわけではない。With respect to the depth of the recess (recess) in the second step, the recess (recess) is actually used if theoretical calculation is not used.
It is necessary to change the depth of the test transistor and make a prototype of the test transistor for evaluation. However, the method of determining the depth of the recess of the second step is the same as the method of determining the recess depth of the first step HEMT, and the use of this method does not make the design particularly difficult.
【００４６】このように本実施例では、ＩｎＡｌＡｓゲ
ートコンタクト層６（第２のアンドープ半導体層）の厚
さを、量子井戸を電子で満たすに十分な厚さとし、ｎ+
ＩｎＧａＡｓキャップ層７（第２のドープ半導体層）の
広範囲においてキャップ層７を選択的にリセスエッチン
グしてゲートコンタクト層６を露出させるとともに、そ
のゲートコンタクト層６の露出部のうちの一部領域にお
いてゲートコンタクト層６を、ピンチオフ電圧の印加に
てドレイン電流が流れない厚さまでリセスエッチングし
た。よって、ＩｎＡｌＡｓゲートコンタクト層６におけ
る一段目のリセスエッチングにて露出した部分の下方で
のＩｎＧａＡｓチャネル層３（第１のアントープ半導体
層）では、量子井戸にほぼ最大量の電子が蓄積されてい
るため、寄生抵抗成分とはならない。しかも、表面の酸
化層内の負の固定電荷が緩和されたとしても、量子井戸
の電子の量はそれ以上増えることはなく、従って寄生抵
抗成分も変動せず、キンクの発生を防止することができ
る。又、耐圧に関しては、一段目のエッチングを広範囲
とすることによりゲート電極とソース・ドレイン領域と
の距離（図１でＷで示す）を長くでき耐圧が向上すると
ともに、一段目のリセスエッチングで露出するＩｎＡｌ
Ａｓゲートコンタクト層６が、ゲート電極の近傍に存在
してもリークは発生しにくく、耐圧を高く保つことがで
きる。さらに、ゲートコンタクト層６をピンチオフ電圧
の印加にてドレイン電流が流れない厚さまでリセスエッ
チングしたので、実用上好ましいものとなる。As described above, in this embodiment, the thickness of the InAlAs gate contact layer 6 (second undoped semiconductor layer) is set to a thickness sufficient to fill the quantum well with electrons, and n +
In the wide area of the InGaAs cap layer 7 (second doped semiconductor layer), the cap layer 7 is selectively recess-etched to expose the gate contact layer 6, and at a part of the exposed portion of the gate contact layer 6. The gate contact layer 6 was recess-etched by applying a pinch-off voltage to a thickness at which a drain current did not flow. Therefore, in the InGaAs channel layer 3 (first antorp semiconductor layer) below the portion exposed by the first-stage recess etching in the InAlAs gate contact layer 6, almost the maximum amount of electrons is accumulated in the quantum well. , It does not become a parasitic resistance component. Moreover, even if the negative fixed charges in the oxide layer on the surface are alleviated, the amount of electrons in the quantum well does not increase any more, and therefore the parasitic resistance component does not change, and the occurrence of kinks can be prevented. it can. Regarding the breakdown voltage, by widening the first-stage etching, the distance between the gate electrode and the source / drain region (indicated by W in FIG. 1) can be increased to improve the breakdown voltage, and the first-stage recess etching exposes it. InAl
Even if the As gate contact layer 6 exists in the vicinity of the gate electrode, a leak is unlikely to occur and the breakdown voltage can be kept high. Further, the gate contact layer 6 is recess-etched by applying a pinch-off voltage to a thickness at which a drain current does not flow, which is practically preferable.
【００４７】このように、実用上問題のない耐圧を確保
しつつキンクを最小限に抑制することにより、例えば高
周波の微小信号を歪みなく増幅させる低雑音・低歪み増
幅器などに適したＨＥＭＴとして使用できる。As described above, by suppressing the kink to the minimum while ensuring the breakdown voltage which is practically no problem, it is used as a HEMT suitable for a low noise / low distortion amplifier for amplifying a high frequency minute signal without distortion. it can.
【００４８】又、ＩｎＡｌＡｓゲートコンタクト層６は
単層構造をなすものとしたので、層の数が最小になる。
又、図５，６に示すように、一段目のリセスエッチング
の深さを、高電子移動度電界効果トランジスタを作製す
るための半導体積層体３１上にソース及びドレイン電極
３２，３３を形成した状態でリセスエッチングを行った
際の両電極間の抵抗値の変化が大きくなるまでの低変化
領域Ｚ１でのエッチング深さとした。このようにして、
確実に、一段目のリセスエッチングによる凹部の下方に
おけるＩｎＧａＡｓチャネル層３には量子井戸が電子で
満たすに十分な状態となる。又、ドープ濃度やＩｎ含有
量が異なる膜構造についても本方法を適用することがで
きる。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。Since the InAlAs gate contact layer 6 has a single layer structure, the number of layers is minimized.
In addition, as shown in FIGS. 5 and 6, the depth of the first-stage recess etching is such that the source and drain electrodes 32 and 33 are formed on the semiconductor laminate 31 for manufacturing the high electron mobility field effect transistor. The etching depth in the low change region Z1 until the change in the resistance value between the two electrodes during recess etching was large. In this way,
Certainly, the InGaAs channel layer 3 below the recess formed by the recess etching in the first stage is in a state sufficient to fill the quantum well with electrons. The method can also be applied to film structures having different doping concentrations and In contents. (Second Embodiment) Next, the second embodiment will be described focusing on the differences from the first embodiment.
【００４９】図７には、本実施例におけるＨＥＭＴの断
面図を示す。本実施例は、第１実施例における第２のア
ンドープ半導体層（６）を、上側層のＩｎＧａＡｓ表面
保護層１９と、下側層とＩｎＡｌＡｓゲートコンタクト
層１８との２層構造としたものである。つまり、二段リ
セスのうちの一段目リセスによる露出部分をアンドープ
のＩｎＧａＡｓ（１９）で覆った構造としたものであ
る。又、ＩｎＡｌＡｓゲートコンタクト層１８とＩｎＧ
ａＡｓ表面保護層１９の合計の厚さｔ１は、量子井戸を
電子で満たすに十分な厚さとなっている。FIG. 7 shows a sectional view of the HEMT in this embodiment. In the present embodiment, the second undoped semiconductor layer (6) in the first embodiment has a two-layer structure of an upper layer InGaAs surface protective layer 19 and a lower layer and an InAlAs gate contact layer 18. . That is, the exposed portion of the first-stage recess of the two-stage recess is covered with undoped InGaAs (19). InAlAs gate contact layer 18 and InG
The total thickness t1 of the aAs surface protective layer 19 is sufficient to fill the quantum well with electrons.
【００５０】以下、製造工程に従って説明する。図８に
示すように、半絶縁性のＩｎＰ基板１３上に、ＩｎＡｌ
Ａｓバッファ層１４を１００ｎｍ、ＩｎＧａＡｓチャネ
ル層１５（但しＩｎの含有率８０％）を２０ｎｍ、Ｉｎ
ＡｌＡｓスペーサ層１６を５ｎｍ、ｎ+ ＩｎＡｌＡｓド
ープ層１７を１０ｎｍ、ＩｎＡｌＡｓゲートコンタクト
層１８を１０ｎｍ、ＩｎＧａＡｓ表面保護層１９を５ｎ
ｍ、ｎ+ ＩｎＧａＡｓキャップ層２０を２０ｎｍ積層す
る。尚、ドープ濃度、Ｉｎの含有率などは第１実施例と
同じである。The manufacturing process will be described below. As shown in FIG. 8, InAl is formed on the semi-insulating InP substrate 13.
The As buffer layer 14 is 100 nm, the InGaAs channel layer 15 (however, the In content is 80%) is 20 nm, In
The AlAs spacer layer 16 is 5 nm, the n + InAlAs doped layer 17 is 10 nm, the InAlAs gate contact layer 18 is 10 nm, and the InGaAs surface protection layer 19 is 5 n.
An m, n + InGaAs cap layer 20 is stacked to a thickness of 20 nm. The doping concentration and the In content are the same as those in the first embodiment.
【００５１】そして、第１の実施例と同様の製造工程を
用いてソース電極２１とドレイン電極２２とを形成す
る。その後、図９に示すように、一段目の凹部（リセ
ス）２３を形成する。この際、このリセスエッチング
は、例えば５０％クエン酸水溶液：３０％過酸化水素水
＝１：１０の混合液で２５秒間エッチングすることによ
り、所定領域におけるｎ+ ＩｎＧａＡｓキャップ層２０
をすべて除去し、ＩｎＧａＡｓ表面保護層１９を露出さ
せる。前述したとおり、ＩｎＧａＡｓはＩｎＡｌＡｓに
比べて酸化しにくいため、表面の劣化を抑えることがで
きる。つまり、表面に露出したＩｎＧａＡｓ表面保護層
１９の酸化層は発明者等の分析によれば２ｎｍ程度であ
り、酸化をＩｎＧａＡｓ内にとどめることができる。Then, the source electrode 21 and the drain electrode 22 are formed by using the same manufacturing process as that of the first embodiment. After that, as shown in FIG. 9, a first-stage recess (recess) 23 is formed. At this time, the recess etching is performed, for example, by etching with a mixed solution of 50% citric acid aqueous solution: 30% hydrogen peroxide solution = 1: 10 for 25 seconds, whereby the n + InGaAs cap layer 20 in a predetermined region is etched.
Are all removed to expose the InGaAs surface protective layer 19. As described above, since InGaAs is less likely to be oxidized than InAlAs, surface deterioration can be suppressed. That is, the oxide layer of the InGaAs surface protective layer 19 exposed on the surface is about 2 nm according to the analysis of the inventors, and the oxidation can be limited to InGaAs.
【００５２】引き続いて、図１０に示すように、二段目
の凹部（リセス）２４を形成する。さらに、図７に示す
ように、Ｔ型ゲート電極２５を形成する。ここで、二段
目の凹部（リセス）２４の形成の際に、例えば５０％ク
エン酸水溶液：３０％過酸化水素水＝１：１の混合液で
５秒間エッチングすることにより、ＩｎＧａＡｓ表面保
護層１９を除去し、ＩｎＡｌＡｓゲートコンタクト層１
８を露出させる。この実施例に示した組成１：１の混合
液は、ＩｎＧａＡｓのエッチング速度がＩｎＡｌＡｓの
エッチング速度に比べて１０倍程度早いため、二段目の
凹部２４の形成時にＩｎＧａＡｓのみを選択的に除去
し、ＩｎＡｌＡｓをほとんど溶かさずに残すことがで
き、ゲート電極２５の直下の膜厚のばらつきを無くし、
特性を均一に保つことができる。このように、二段目の
リセスエッチング時にＩｎＧａＡｓのみを選択的に除去
できるエッチング液を用いることにより、素子のピンチ
オフ電圧（ドレイン電流が流れなくなる、即ちトランジ
スタがオフとなるゲートバイアス電圧）を決める要因と
なる、ゲート電極直下の膜厚を正確に制御できる。Subsequently, as shown in FIG. 10, a second-stage recess (recess) 24 is formed. Further, as shown in FIG. 7, a T-type gate electrode 25 is formed. Here, when the recess 24 of the second stage is formed, etching is performed for 5 seconds with a mixed solution of, for example, 50% citric acid aqueous solution: 30% hydrogen peroxide solution = 1: 1, to thereby form the InGaAs surface protective layer. 19 is removed and InAlAs gate contact layer 1
Expose 8. In the mixed solution of composition 1: 1 shown in this embodiment, the etching rate of InGaAs is about 10 times faster than the etching rate of InAlAs, so only InGaAs is selectively removed when forming the recess 24 in the second step. , InAlAs can be left without being melted, the variation of the film thickness immediately below the gate electrode 25 can be eliminated,
The characteristics can be kept uniform. As described above, by using an etching solution that can selectively remove only InGaAs during the second-stage recess etching, a factor that determines the pinch-off voltage of the device (the gate bias voltage at which the drain current stops flowing, that is, the transistor turns off) Therefore, the film thickness just below the gate electrode can be accurately controlled.
【００５３】このように本実施例では、第２のアンドー
プ半導体層として、上側層としてのＩｎＧａＡｓ表面保
護層１９と下側層としてのＩｎＡｌＡｓゲートコンタク
ト層１８との２層構造を採用し、一段目のリセスエッチ
ングにより上側層が露出するとともに二段目のリセスエ
ッチングにより下側層が露出するようにした。つまり、
機能別に二層構造としたので、確実にキンクの減少と、
ゲート耐圧の確保とを両立させることができる。As described above, in this embodiment, as the second undoped semiconductor layer, a two-layer structure of the InGaAs surface protective layer 19 as the upper layer and the InAlAs gate contact layer 18 as the lower layer is adopted, and the first stage is adopted. The upper layer is exposed by the recess etching of (1) and the lower layer is exposed by the second recess etching. That is,
Since it has a two-layer structure for each function, it surely reduces kink,
The gate withstand voltage can be ensured at the same time.
【００５４】又、第２のアンドープ半導体層の上側層の
材料ＩｎＧａＡｓは下側層の材料ＩｎＡｌＡｓよりも、
空気との接触により形成される酸化層の厚さが薄いもの
である。よって、一段目のリセスエッチングにより露出
される半導体層の表面酸化膜の厚さを極力薄くできる。Further, the material InGaAs of the upper layer of the second undoped semiconductor layer is more than the material InAlAs of the lower layer,
The oxide layer formed by contact with air has a small thickness. Therefore, the thickness of the surface oxide film of the semiconductor layer exposed by the recess etching of the first step can be made as thin as possible.
【００５５】尚、この発明の他の態様として、ドープ層
の代わりに１原子層に不純物を集中してドーピングす
る、いわゆるデルタドープを用いた膜構造の場合にも同
様の手法で適用可能である。As another aspect of the present invention, the same method can be applied to the case of a film structure using so-called delta doping, in which impurities are concentrated in one atomic layer instead of the doped layer.
【００５６】[0056]
【発明の効果】以上詳述したように請求項１に記載の発
明によれば、耐圧を確保しつつキンクを最小限に抑制す
ることができ、さらに実用上好ましいものとすることが
できる優れた効果を発揮する。As described in detail above, according to the invention described in claim 1, it is possible to suppress the kink to the minimum while ensuring the pressure resistance, and it is possible to make it practically preferable. Be effective.
【００５７】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、第２のアンドープ半導体層
の層数を最小にすることができる。請求項３に記載の発
明によれば、請求項１に記載の発明の効果に加え、確実
にキンクの減少と、ゲート耐圧の確保とを両立させるこ
とができる。According to the invention of claim 2, claim 1
In addition to the effect of the invention described in (1), the number of second undoped semiconductor layers can be minimized. According to the invention described in claim 3, in addition to the effect of the invention described in claim 1, it is possible to surely achieve both the reduction of kinks and the assurance of the gate breakdown voltage.
【００５８】請求項４に記載の発明によれば、請求項３
に記載の発明の効果に加え、一段目のリセスエッチング
により露出される半導体層の表面酸化膜の厚さを極力薄
くできる。According to the invention of claim 4, claim 3
In addition to the effect of the invention described in (1), the thickness of the surface oxide film of the semiconductor layer exposed by the first-stage recess etching can be made as thin as possible.
【００５９】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、確実に、一段目のリセスエ
ッチングによる凹部の下方における第１のアンドープ半
導体層には量子井戸を電子で満たすに十分な状態とする
ことができる。According to the invention of claim 5, claim 1
In addition to the effect of the invention described in (1), the first undoped semiconductor layer below the concave portion by the recess etching of the first step can surely be made in a state sufficient to fill the quantum well with electrons.
【図１】 第１実施例のＨＥＭＴの構造を示す模式図FIG. 1 is a schematic diagram showing the structure of a HEMT according to a first embodiment.
【図２】 ＨＥＭＴの製造工程を説明するための模式図FIG. 2 is a schematic diagram for explaining a HEMT manufacturing process.
【図３】 ＨＥＭＴの製造工程を説明するための模式図FIG. 3 is a schematic diagram for explaining a HEMT manufacturing process.
【図４】 ＨＥＭＴの製造工程を説明するための模式図FIG. 4 is a schematic diagram for explaining a HEMT manufacturing process.
【図５】 リセスエッチングの深さの決定手法を説明す
るための模式図FIG. 5 is a schematic diagram for explaining a method for determining the depth of recess etching.
【図６】 リセスエッチングの深さの決定手法を説明す
るための特性図FIG. 6 is a characteristic diagram for explaining a method for determining the depth of recess etching.
【図７】 第２実施例のＨＥＭＴの構造を示す模式図FIG. 7 is a schematic diagram showing the structure of the HEMT of the second embodiment.
【図８】 ＨＥＭＴの製造工程を説明するための模式図FIG. 8 is a schematic diagram for explaining a HEMT manufacturing process.
【図９】 ＨＥＭＴの製造工程を説明するための模式図FIG. 9 is a schematic diagram for explaining a HEMT manufacturing process.
【図１０】 ＨＥＭＴの製造工程を説明するための模式
図FIG. 10 is a schematic diagram for explaining a HEMT manufacturing process.
【図１１】 バンド形状と電子分布の計算に用いたモデ
ルの構造図FIG. 11: Structural diagram of model used for calculation of band shape and electron distribution
【図１２】 バンド形状と電子分布の計算結果を示す図FIG. 12 is a diagram showing calculation results of band shapes and electron distributions.
【図１３】 バンド形状と電子分布の計算結果を示す図FIG. 13 is a diagram showing calculation results of band shapes and electron distributions.
【図１４】 従来のＨＥＭＴの構造を示す模式図FIG. 14 is a schematic diagram showing the structure of a conventional HEMT.
【図１５】 従来のＨＥＭＴの構造を示す模式図FIG. 15 is a schematic diagram showing the structure of a conventional HEMT.
【図１６】 本発明を説明するための説明図FIG. 16 is an explanatory diagram for explaining the present invention.
１…半絶縁性基板としてのＩｎＰ基板、３…第１のアン
ドープ半導体層としてのＩｎＧａＡｓチャネル層、５…
第１のドープ半導体層としてのｎ+ ＩｎＡｌＡｓドープ
層、６…第２のアンドープ半導体層としてのＩｎＡｌＡ
ｓゲートコンタクト層、７…第２のドープ半導体層とし
てのｎ+ ＩｎＧａＡｓキャップ層、８…凹部、９…凹
部、１０…ソース電極、１１…ドレイン電極、１２…ゲ
ート電極、１８…ＩｎＡｌＡｓゲートコンタクト層、１
９…ＩｎＧａＡｓ表面保護層1 ... InP substrate as semi-insulating substrate, 3 ... InGaAs channel layer as first undoped semiconductor layer, 5 ...
N + InAlAs doped layer as first doped semiconductor layer, 6 ... InAlA as second undoped semiconductor layer
s gate contact layer, 7 ... n + InGaAs cap layer as second doped semiconductor layer, 8 ... recess, 9 ... recess, 10 ... source electrode, 11 ... drain electrode, 12 ... gate electrode, 18 ... InAlAs gate contact layer 1
9 ... InGaAs surface protective layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 仁 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hitoshi Yamada 1-1-1, Showa-cho, Kariya city, Aichi prefecture Nihon Denso Co., Ltd.
Claims (5)
る第１のアンドープ半導体層と、電子供給層である第１
のドープ半導体層と、ゲート電極とコンタクトをとるた
めの第２のアンドープ半導体層と、ソース・ドレイン電
極とコンタクトをとるための第２のドープ半導体層とが
積層された構造をなす高電子移動度電界効果トランジス
タであって、 前記第２のアンドープ半導体層の厚さを、量子井戸を電
子で満たすに十分な厚さとし、 前記第２のドープ半導体層の広範囲において当該第２の
ドープ半導体層を選択的にリセスエッチングして前記第
２のアンドープ半導体層を露出させるとともに、 その第２のアンドープ半導体層の露出部のうちの一部領
域において当該第２のアンドープ半導体層を、ピンチオ
フ電圧の印加にてドレイン電流が流れない厚さまでリセ
スエッチングしたことを特徴とする高電子移動度電界効
果トランジスタ。1. A first undoped semiconductor layer that is an electron transfer region and a first electron supply layer that is on the semi-insulating substrate.
High electron mobility having a structure in which a doped semiconductor layer, a second undoped semiconductor layer for making contact with a gate electrode, and a second doped semiconductor layer for making contact with source / drain electrodes are laminated. A field effect transistor, wherein the thickness of the second undoped semiconductor layer is sufficient to fill a quantum well with electrons, and the second doped semiconductor layer is selected in a wide range of the second doped semiconductor layer. Recess etching is performed to expose the second undoped semiconductor layer, and the second undoped semiconductor layer is exposed to a pinch-off voltage in a partial region of the exposed portion of the second undoped semiconductor layer. A high electron mobility field effect transistor characterized by being recess-etched to a thickness such that a drain current does not flow.
造をなすものである請求項１に記載の高電子移動度電界
効果トランジスタ。2. The high electron mobility field effect transistor according to claim 1, wherein the second undoped semiconductor layer has a single layer structure.
層と下側層との２層構造をなし、前記一段目のリセスエ
ッチングにより上側層が露出するとともに二段目のリセ
スエッチングにより下側層が露出するものである請求項
１に記載の高電子移動度電界効果トランジスタ。3. The second undoped semiconductor layer has a two-layer structure of an upper layer and a lower layer, the upper layer is exposed by the recess etching of the first step, and the lower layer is formed by recess etching of the second step. The high electron mobility field effect transistor according to claim 1, wherein the layer is exposed.
の材料は下側層の材料よりも、空気との接触により形成
される酸化層の厚さが薄いものである請求項３に記載の
高電子移動度電界効果トランジスタ。4. The material of the upper layer of the second undoped semiconductor layer is thinner than the material of the lower layer in the thickness of the oxide layer formed by contact with air. High electron mobility field effect transistor.
を、高電子移動度電界効果トランジスタを作製するため
の半導体積層体上にソース及びドレイン電極を形成した
状態でリセスエッチングを行った際の両電極間の抵抗値
の変化が大きくなるまでの低変化領域でのエッチング深
さとしたものである請求項１に記載の高電子移動度電界
効果トランジスタ。5. The depth of the recess etching of the first step is the same as the depth of the recess etching when the source and drain electrodes are formed on the semiconductor laminated body for manufacturing the high electron mobility field effect transistor. The high electron mobility field effect transistor according to claim 1, wherein the etching depth is a low change region until the change in resistance between the electrodes becomes large.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
| JP2003531470A (en) * | 1999-08-06 | 2003-10-21 | レイセオン・カンパニー | Double recess transistor |
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| JP2005032980A (en) * | 2003-07-14 | 2005-02-03 | Fujitsu Ltd | Field effect transistor |
| JP2011146446A (en) * | 2010-01-12 | 2011-07-28 | Sumitomo Electric Ind Ltd | Compound semiconductor device |
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1994
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