JPH08171510A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPH08171510A JPH08171510A JP31515494A JP31515494A JPH08171510A JP H08171510 A JPH08171510 A JP H08171510A JP 31515494 A JP31515494 A JP 31515494A JP 31515494 A JP31515494 A JP 31515494A JP H08171510 A JPH08171510 A JP H08171510A
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Abstract
(57)【要約】 （修正有）
【目的】相対的に低速なメモリを高速にアクセスする。
【構成】制御部１の連続したメモリ空間に対応する各デ
ータを１アドレス毎に振り分けて記憶している複数のメ
モリ２1 ，２2 、制御部１のある時点の読出アドレスＡ
をロードしてメモリ２1 ，２2 に読出アクセスを行うと
共に、以後は独自に自己の読出アドレスＰＡを更新して
データの先読を行う先読制御部３、及びメモリ２1 ，２
2 の読出データＤ1 ，Ｄ2 を制御部１の読出アドレスＡ
に従って出力するデータ選択部４を備える。好ましく
は、制御部の読出アドレスＡと先読制御部の読出アドレ
スＰＡとを比較するアドレス比較部５を備え、不一致を
検出した場合は、制御部の読出アドレスＡを先読制御部
３にロードする。また、先読データより分岐命令コード
を検出するオペコード処理部６を備え、無条件分岐命令
コードを検出した場合は、そのオペランド部にあるジャ
ンプ先の先読データを先読制御部３にロードする。
ータを１アドレス毎に振り分けて記憶している複数のメ
モリ２1 ，２2 、制御部１のある時点の読出アドレスＡ
をロードしてメモリ２1 ，２2 に読出アクセスを行うと
共に、以後は独自に自己の読出アドレスＰＡを更新して
データの先読を行う先読制御部３、及びメモリ２1 ，２
2 の読出データＤ1 ，Ｄ2 を制御部１の読出アドレスＡ
に従って出力するデータ選択部４を備える。好ましく
は、制御部の読出アドレスＡと先読制御部の読出アドレ
スＰＡとを比較するアドレス比較部５を備え、不一致を
検出した場合は、制御部の読出アドレスＡを先読制御部
３にロードする。また、先読データより分岐命令コード
を検出するオペコード処理部６を備え、無条件分岐命令
コードを検出した場合は、そのオペランド部にあるジャ
ンプ先の先読データを先読制御部３にロードする。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス方式に関
し、更に詳しくは制御部（ＣＰＵ等）が相対的に低速な
メモリをアクセスする場合のメモリアクセス方式に関す
る。ＣＰＵの動作速度は年々高速になっており、１バス
サイクルのクロックステート数も減少の傾向にある。ま
た、近年は低消費電力化の傾向が強く、３Ｖ動作のＣＰ
Ｕが登場している。これに対してメインプログラムやデ
ータ等を格納しているＲＯＭの動作速度はＣＰＵに追い
つかない状況にある。この状況はＲＯＭを低消費電力化
するほど顕著に表れる。そこで、相対的に低速なメモリ
を高速にアクセスできるメモリアクセス方式の提供が望
まれる。
し、更に詳しくは制御部（ＣＰＵ等）が相対的に低速な
メモリをアクセスする場合のメモリアクセス方式に関す
る。ＣＰＵの動作速度は年々高速になっており、１バス
サイクルのクロックステート数も減少の傾向にある。ま
た、近年は低消費電力化の傾向が強く、３Ｖ動作のＣＰ
Ｕが登場している。これに対してメインプログラムやデ
ータ等を格納しているＲＯＭの動作速度はＣＰＵに追い
つかない状況にある。この状況はＲＯＭを低消費電力化
するほど顕著に表れる。そこで、相対的に低速なメモリ
を高速にアクセスできるメモリアクセス方式の提供が望
まれる。
【０００２】
【従来の技術】図１９は従来のメモリアクセス方式を説
明する図である。図１９（Ａ）は従来のメモリアクセス
方式のブロック図で、図において３００は汎用のＣＰ
Ｕ、３０１は６４Kbyte のＲＯＭ、３１０はチップセレ
クト生成部、３０７はＷＡＩＴ制御部である。
明する図である。図１９（Ａ）は従来のメモリアクセス
方式のブロック図で、図において３００は汎用のＣＰ
Ｕ、３０１は６４Kbyte のＲＯＭ、３１０はチップセレ
クト生成部、３０７はＷＡＩＴ制御部である。
【０００３】このＣＰＵ３００は、例えば不図示の高速
ＲＡＭにアクセスする時は、２つのクロックステートＴ
１，Ｔ２でメモリアクセスを終了する。しかし、低速の
ＲＯＭ３０１をアクセスする時は、以下のようになる。
図１９（Ｂ）は従来のメモリアクセス方式のタイミング
チャートである。チップセレクト生成部３１０は、ＣＰ
Ｕ３００のメモリアクセス要求信号ＸＭＲＱ＝Ｌ（アク
ティブ）の時に、そのアドレス信号Ａ［１５：０］がＲ
ＯＭアドレス空間（例えば００００H 〜ＣＦＦＦH ）を
指す時は、ＲＯＭチップセレクト信号ＲＯＭＣＳ＝Ｌ
（アクティブ）を出力する。ＷＡＩＴ制御部３０７は、
ＲＯＭ３０１が低速であることにより、この例では２ク
ロックステート分のＷＡＩＴ（ＲＤＹ）信号を生成す
る。
ＲＡＭにアクセスする時は、２つのクロックステートＴ
１，Ｔ２でメモリアクセスを終了する。しかし、低速の
ＲＯＭ３０１をアクセスする時は、以下のようになる。
図１９（Ｂ）は従来のメモリアクセス方式のタイミング
チャートである。チップセレクト生成部３１０は、ＣＰ
Ｕ３００のメモリアクセス要求信号ＸＭＲＱ＝Ｌ（アク
ティブ）の時に、そのアドレス信号Ａ［１５：０］がＲ
ＯＭアドレス空間（例えば００００H 〜ＣＦＦＦH ）を
指す時は、ＲＯＭチップセレクト信号ＲＯＭＣＳ＝Ｌ
（アクティブ）を出力する。ＷＡＩＴ制御部３０７は、
ＲＯＭ３０１が低速であることにより、この例では２ク
ロックステート分のＷＡＩＴ（ＲＤＹ）信号を生成す
る。
【０００４】
【発明が解決しようとする課題】従って、ＲＯＭ３０１
のアクセス時間はＲＡＭの場合の２倍になってしまう。
このため、従来はＣＰＵのパフォーマンスを活かせない
という欠点があった。なお、高速ＲＯＭを使用すること
も考えられるが、非常に高価となり、現実的とは言えな
い。
のアクセス時間はＲＡＭの場合の２倍になってしまう。
このため、従来はＣＰＵのパフォーマンスを活かせない
という欠点があった。なお、高速ＲＯＭを使用すること
も考えられるが、非常に高価となり、現実的とは言えな
い。
【０００５】本発明の目的は、相対的に低速なメモリを
高速にアクセス可能なメモリアクセス方式を提供するこ
とにある。
高速にアクセス可能なメモリアクセス方式を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のメモリアクセス方式
は、制御部の連続したメモリ空間に対応する各データを
１アドレス毎に振り分けて記憶している複数のメモリ
と、制御部のある時点の読出アドレスをロードして前記
複数のメモリに読出アクセスを行うと共に、以後は独自
に自己の読出アドレスを更新して先行するデータの先読
を行う先読制御部と、複数のメモリの読出データを制御
部の読出アドレスに従って選択し、該制御部に出力する
データ選択部とを備えるものである。
により解決される。即ち、本発明のメモリアクセス方式
は、制御部の連続したメモリ空間に対応する各データを
１アドレス毎に振り分けて記憶している複数のメモリ
と、制御部のある時点の読出アドレスをロードして前記
複数のメモリに読出アクセスを行うと共に、以後は独自
に自己の読出アドレスを更新して先行するデータの先読
を行う先読制御部と、複数のメモリの読出データを制御
部の読出アドレスに従って選択し、該制御部に出力する
データ選択部とを備えるものである。
【０００７】
【作用】説明の簡単のため制御部（例えばＣＰＵ）１と
２つのメモリ２1 ，２2 の場合について説明する。メモ
リ２1 ，２2 は制御部１の連続したメモリ空間（アドレ
ス０，１，２，３，…）に対応する各データを１アドレ
ス毎に交互に振り分けて記憶している。
２つのメモリ２1 ，２2 の場合について説明する。メモ
リ２1 ，２2 は制御部１の連続したメモリ空間（アドレ
ス０，１，２，３，…）に対応する各データを１アドレ
ス毎に交互に振り分けて記憶している。
【０００８】即ち、例えば制御部１の０番地のデータは
メモリ２1 の０番地に、制御部１の１番地のデータはメ
モリ２2 の０番地に、制御部１の２番地のデータはメモ
リ２ 1 の１番地に、制御部１の３番地のデータはメモリ
２2 の１番地に、夫々記憶している。先読制御部３は、
制御部１のある時点の読出アドレスＡをロードしてその
出力アドレスＰＡ（例えばＰＡ＝Ａ／２）によりメモリ
２1 ，２2 に同時に読出アクセスを行うと共に、以後は
独自に自己の読出アドレスＰＡを更新して先行するデー
タの先読を行う。そして、データ選択部４はメモリ
２1 ，２2 の読出データＤ 1 ，Ｄ2 を制御部１の読出ア
ドレスＡ（例えば、その最下位ビットＬＳＢの０／１）
に従って選択し、該制御部１に出力する。
メモリ２1 の０番地に、制御部１の１番地のデータはメ
モリ２2 の０番地に、制御部１の２番地のデータはメモ
リ２ 1 の１番地に、制御部１の３番地のデータはメモリ
２2 の１番地に、夫々記憶している。先読制御部３は、
制御部１のある時点の読出アドレスＡをロードしてその
出力アドレスＰＡ（例えばＰＡ＝Ａ／２）によりメモリ
２1 ，２2 に同時に読出アクセスを行うと共に、以後は
独自に自己の読出アドレスＰＡを更新して先行するデー
タの先読を行う。そして、データ選択部４はメモリ
２1 ，２2 の読出データＤ 1 ，Ｄ2 を制御部１の読出ア
ドレスＡ（例えば、その最下位ビットＬＳＢの０／１）
に従って選択し、該制御部１に出力する。
【０００９】具体的に言うと、例えば制御部１のある時
点の読出アドレスＡ＝０番地とする。先読制御部３は、
そのロードアドレスＰＡ＝０を使用してメモリ２1 ，２
2 の０番地から制御部１の０，１番地のデータＤ1 ，Ｄ
2 を同時に読み出す。メモリ２1 ，２2 は相対的に低速
なので、制御部１は最初に要求した０番地のデータＤ 1
を受け取るまでに、例えば制御部１の定格の待ち時間Ｔ
の２倍の時間２Ｔを待つことになる。
点の読出アドレスＡ＝０番地とする。先読制御部３は、
そのロードアドレスＰＡ＝０を使用してメモリ２1 ，２
2 の０番地から制御部１の０，１番地のデータＤ1 ，Ｄ
2 を同時に読み出す。メモリ２1 ，２2 は相対的に低速
なので、制御部１は最初に要求した０番地のデータＤ 1
を受け取るまでに、例えば制御部１の定格の待ち時間Ｔ
の２倍の時間２Ｔを待つことになる。
【００１０】最初の待ち時間２Ｔを経過すると、制御部
１は読出アドレスＡ＝０に従ってデータ選択部４より０
番地のデータＤ1 を受け取る。次いで、制御部１は読出
アドレスＡ＝１により次のメモリアクセスを行う。しか
るに、この時点では制御部１の１番地のデータＤ2 は既
に先読されているので、制御部１は引き続きアドレスＡ
＝１に従ってデータ選択部４より１番地のデータＤ2 を
待ち時間Ｔで受け取れる。
１は読出アドレスＡ＝０に従ってデータ選択部４より０
番地のデータＤ1 を受け取る。次いで、制御部１は読出
アドレスＡ＝１により次のメモリアクセスを行う。しか
るに、この時点では制御部１の１番地のデータＤ2 は既
に先読されているので、制御部１は引き続きアドレスＡ
＝１に従ってデータ選択部４より１番地のデータＤ2 を
待ち時間Ｔで受け取れる。
【００１１】一方、先読制御部３は最初のＰＡ＝０の読
出アクセスを完了したことにより、その後は独自に自己
の読出アドレスＰＡを更新（例えば＋１）して先行する
ＰＡ＝１番地のデータの先読を行う。従って、次の時間
２Ｔを経過した時は、メモリ２1 ，２2 の１番地から制
御部１の２，３番地のデータＤ1 ，Ｄ2 が同時に読み出
される。これにより、制御部１は引き続き２番地のデー
タＤ1 を時間Ｔで受け取り、更に３番地のデータＤ2 を
時間Ｔで受け取れる。
出アクセスを完了したことにより、その後は独自に自己
の読出アドレスＰＡを更新（例えば＋１）して先行する
ＰＡ＝１番地のデータの先読を行う。従って、次の時間
２Ｔを経過した時は、メモリ２1 ，２2 の１番地から制
御部１の２，３番地のデータＤ1 ，Ｄ2 が同時に読み出
される。これにより、制御部１は引き続き２番地のデー
タＤ1 を時間Ｔで受け取り、更に３番地のデータＤ2 を
時間Ｔで受け取れる。
【００１２】以下、同様にしてこの先読関係が継続し、
よって制御部１は最初の読出アクセスの場合のみ時間２
Ｔを待たされるが、以後は定格の待ち時間Ｔで連続して
データを受け取れる。好ましくは、制御部１の読出アド
レスＡと先読制御部３の読出アドレスＰＡとを比較する
アドレス比較部５を備え、該アドレス比較部５がアドレ
ス不一致を検出した場合は、制御部１の読出アドレスＡ
を先読制御部３にロードする。
よって制御部１は最初の読出アクセスの場合のみ時間２
Ｔを待たされるが、以後は定格の待ち時間Ｔで連続して
データを受け取れる。好ましくは、制御部１の読出アド
レスＡと先読制御部３の読出アドレスＰＡとを比較する
アドレス比較部５を備え、該アドレス比較部５がアドレ
ス不一致を検出した場合は、制御部１の読出アドレスＡ
を先読制御部３にロードする。
【００１３】例えば制御部１がＣＰＵである場合は、ジ
ャンプ命令等の実行によりＣＰＵ１の読出アドレスＡが
ジャンプする場合がある。また、それ以外の理由でも、
Ａ≠ＰＡと成り得る場合がある。係る場合でも、制御部
１の読出アドレスＡを先読制御部３に再ロードすれば、
新たな先読関係が再開される。また好ましくは、任意の
先読データＤ1 ，Ｄ2 の中よりジャンプ又はサブルーチ
ンコールの命令コードを検出するオペコード処理部６を
備え、該オペコード処理部６がジャンプ又はサブルーチ
ンコールの命令コードを検出した場合は、そのオペラン
ド部にあるジャンプ先の先読データＤ1 ，Ｄ2 を先読制
御部３にロードする。
ャンプ命令等の実行によりＣＰＵ１の読出アドレスＡが
ジャンプする場合がある。また、それ以外の理由でも、
Ａ≠ＰＡと成り得る場合がある。係る場合でも、制御部
１の読出アドレスＡを先読制御部３に再ロードすれば、
新たな先読関係が再開される。また好ましくは、任意の
先読データＤ1 ，Ｄ2 の中よりジャンプ又はサブルーチ
ンコールの命令コードを検出するオペコード処理部６を
備え、該オペコード処理部６がジャンプ又はサブルーチ
ンコールの命令コードを検出した場合は、そのオペラン
ド部にあるジャンプ先の先読データＤ1 ，Ｄ2 を先読制
御部３にロードする。
【００１４】例えば、ＣＰＵ１の１０〜１３番地の連続
する先読データＤ1 〜Ｄ4 が、Ｄ1＝ジャンプオペコー
ド、Ｄ2 ＝１stオペランド（ジャンプ先アドレスの上位
ビット＝１０H ）、Ｄ3 ＝２ndオペランド（ジャンプ先
アドレスの下位ビット＝００ H ）、Ｄ4 ＝他のオペコー
ドとする。これに対するＣＰＵ１の動きは、１０番地の
ジャンプオペコードをフェッチ・実行したことにより、
続く１１，１２番地のオペランド＝１０００H を内部に
取り込み、１０００H 番地のオペコードのフェッチ・実
行に移行する。
する先読データＤ1 〜Ｄ4 が、Ｄ1＝ジャンプオペコー
ド、Ｄ2 ＝１stオペランド（ジャンプ先アドレスの上位
ビット＝１０H ）、Ｄ3 ＝２ndオペランド（ジャンプ先
アドレスの下位ビット＝００ H ）、Ｄ4 ＝他のオペコー
ドとする。これに対するＣＰＵ１の動きは、１０番地の
ジャンプオペコードをフェッチ・実行したことにより、
続く１１，１２番地のオペランド＝１０００H を内部に
取り込み、１０００H 番地のオペコードのフェッチ・実
行に移行する。
【００１５】かかる場合でも、本発明によれば、オペコ
ード処理部６が先読データＤ1 の中よりジャンプオペコ
ードを検出した場合は、続く１１，１２番地の先読オペ
ランドデータＤ2 ，Ｄ3 ＝１０００H をＣＰＵ１に提供
後、該先読オペランドデータＤ2 ，Ｄ3 ＝１０００H を
独自に先読制御部３にロードするので、既に成立してい
る先読関係はそのまま継続される。なお、サブルーチン
コールの場合も同様である。
ード処理部６が先読データＤ1 の中よりジャンプオペコ
ードを検出した場合は、続く１１，１２番地の先読オペ
ランドデータＤ2 ，Ｄ3 ＝１０００H をＣＰＵ１に提供
後、該先読オペランドデータＤ2 ，Ｄ3 ＝１０００H を
独自に先読制御部３にロードするので、既に成立してい
る先読関係はそのまま継続される。なお、サブルーチン
コールの場合も同様である。
【００１６】また好ましくは、任意の先読データＤ1 ，
Ｄ2 の中より条件分岐の命令コードを検出するオペコー
ド処理部６を備え、該オペコード処理部６が条件分岐の
命令コードを検出した場合は、前記条件分岐の飛び先が
確定した時点の制御部１の読出アドレスＡを先読制御部
３にロードする。例えば、ＣＰＵ１の１０〜１３番地の
連続する先読データＤ1 〜Ｄ4 が、Ｄ1＝条件分岐オペ
コード、Ｄ2 ＝１stオペランド（条件マッチした場合の
ジャンプ先アドレスの上位ビット＝１０H ）、Ｄ3 ＝２
ndオペランド（条件マッチした場合のジャンプ先アドレ
スの下位ビット＝００H ）、Ｄ4 ＝条件マッチしない場
合にフェッチ・実行される他のオペコードとする。
Ｄ2 の中より条件分岐の命令コードを検出するオペコー
ド処理部６を備え、該オペコード処理部６が条件分岐の
命令コードを検出した場合は、前記条件分岐の飛び先が
確定した時点の制御部１の読出アドレスＡを先読制御部
３にロードする。例えば、ＣＰＵ１の１０〜１３番地の
連続する先読データＤ1 〜Ｄ4 が、Ｄ1＝条件分岐オペ
コード、Ｄ2 ＝１stオペランド（条件マッチした場合の
ジャンプ先アドレスの上位ビット＝１０H ）、Ｄ3 ＝２
ndオペランド（条件マッチした場合のジャンプ先アドレ
スの下位ビット＝００H ）、Ｄ4 ＝条件マッチしない場
合にフェッチ・実行される他のオペコードとする。
【００１７】これに対するＣＰＵ１の動きは、１０番地
の条件分岐オペコードをフェッチ・実行したことによ
り、条件マッチした場合は続く１１，１２番地のオペラ
ンド＝１０００H を内部に取り込み、１０００H 番地の
オペコードのフェッチ・実行に移行する。また、条件マ
ッチしない場合は１３番地のオペコードのフェッチ・実
行に移行する。
の条件分岐オペコードをフェッチ・実行したことによ
り、条件マッチした場合は続く１１，１２番地のオペラ
ンド＝１０００H を内部に取り込み、１０００H 番地の
オペコードのフェッチ・実行に移行する。また、条件マ
ッチしない場合は１３番地のオペコードのフェッチ・実
行に移行する。
【００１８】係る場合でも、本発明によれば、オペコー
ド処理部６が先読データＤ1 の中より条件分岐の命令コ
ードを検出した場合は、条件分岐の飛び先が確定した時
点（この例ではＣＰＵ１が条件分岐オペコードをフェッ
チ・実行した次の時点）の制御部１の読出アドレスＡを
先読制御部３にロードするので、既に成立している先読
関係を効率良く利用できる。
ド処理部６が先読データＤ1 の中より条件分岐の命令コ
ードを検出した場合は、条件分岐の飛び先が確定した時
点（この例ではＣＰＵ１が条件分岐オペコードをフェッ
チ・実行した次の時点）の制御部１の読出アドレスＡを
先読制御部３にロードするので、既に成立している先読
関係を効率良く利用できる。
【００１９】即ち、条件マッチした場合はＣＰＵ１の次
アドレスＡをロードしても、Ａ＝ＰＡとなるので、上記
無条件ジャンプの場合と同様にすることで、既に成立し
ている先読関係をそのまま継続できる。また、条件マッ
チしなかった場合はＡ≠ＰＡとなるので、新たな先読関
係を形成する。また好ましくは、制御部１による割込許
可信号ＩＡＫの発生によりその時点の制御部１の読出ア
ドレスＡをアドレス記憶部７に記憶すると共に、制御部
１の次の読出アドレスＡを先読制御部３にロードする。
アドレスＡをロードしても、Ａ＝ＰＡとなるので、上記
無条件ジャンプの場合と同様にすることで、既に成立し
ている先読関係をそのまま継続できる。また、条件マッ
チしなかった場合はＡ≠ＰＡとなるので、新たな先読関
係を形成する。また好ましくは、制御部１による割込許
可信号ＩＡＫの発生によりその時点の制御部１の読出ア
ドレスＡをアドレス記憶部７に記憶すると共に、制御部
１の次の読出アドレスＡを先読制御部３にロードする。
【００２０】また好ましくは、任意の先読データＤ1 ，
Ｄ2 の中から割込リターンの命令コードを検出するオペ
コード処理部６を備え、該オペコード処理部６が割込リ
ターン命令を検出した場合は、アドレス記憶部７のアド
レスに所定数（例えば１）を加えたものを先読制御部１
にロードする。
Ｄ2 の中から割込リターンの命令コードを検出するオペ
コード処理部６を備え、該オペコード処理部６が割込リ
ターン命令を検出した場合は、アドレス記憶部７のアド
レスに所定数（例えば１）を加えたものを先読制御部１
にロードする。
【００２１】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２，図３は実施例の
メモリアクセス方式のブロック図（１），（２）で、図
２において、２００は汎用のＣＰＵ、２０１，２０２は
ＲＯＭ、２０４はラッチ回路（ＬＴＨ）、２０５は外部
アドレスカウンタ（図１の先読制御部３に相当）、２０
６はＲＯＭアウトプットイネーブル（ＯＥ）タイミング
生成部、２０７はＷＡＩＴ制御部、２０９はアドレス比
較部、２１０はチップセレクト生成部、２１１はデータ
セレクタ（ＳＥＬ）、２１４はデータマルチプレクサ
（ＭＵＸ）部、２１７〜２１９はラッチ回路（ＬＴＨ）
である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２，図３は実施例の
メモリアクセス方式のブロック図（１），（２）で、図
２において、２００は汎用のＣＰＵ、２０１，２０２は
ＲＯＭ、２０４はラッチ回路（ＬＴＨ）、２０５は外部
アドレスカウンタ（図１の先読制御部３に相当）、２０
６はＲＯＭアウトプットイネーブル（ＯＥ）タイミング
生成部、２０７はＷＡＩＴ制御部、２０９はアドレス比
較部、２１０はチップセレクト生成部、２１１はデータ
セレクタ（ＳＥＬ）、２１４はデータマルチプレクサ
（ＭＵＸ）部、２１７〜２１９はラッチ回路（ＬＴＨ）
である。
【００２２】また図３において、２０８はオペコード処
理部、２１５は１６ビット幅のレジスタ（ＲＥＧ）、２
１６はＡＮＤゲート回路（Ａ）、２２４はラッチ回路
（ＬＴＨ）、２２５は加算器（ＡＤＤ）、２２３はデー
タセレクタ（ＳＥＬ）、２２８はアドレスカウンタイネ
ーブル生成部、２２９はアドレスカウンタロード生成
部、２３０は遅延回路（Ｄ）である。
理部、２１５は１６ビット幅のレジスタ（ＲＥＧ）、２
１６はＡＮＤゲート回路（Ａ）、２２４はラッチ回路
（ＬＴＨ）、２２５は加算器（ＡＤＤ）、２２３はデー
タセレクタ（ＳＥＬ）、２２８はアドレスカウンタイネ
ーブル生成部、２２９はアドレスカウンタロード生成
部、２３０は遅延回路（Ｄ）である。
【００２３】図２において、ＣＰＵ２００の連続したメ
モリ空間に対応する各データの内、ＲＯＭ２０１は偶数
アドレスのデータを記憶し、ＲＯＭ２０２は奇数アドレ
スのデータを記憶している。チップセレクト生成部２１
０は、ＣＰＵ２００のメモリアクセス要求信号ＸＭＲＱ
＝Ｌ（アクティブ）の時に、そのアドレス信号Ａ［１
５：０］がＲＯＭ２０１，２０２のメモリ空間（例えば
００００H 〜ＤＦＦＦH ）を指す時は、ＲＯＭチップセ
レクト信号ＲＯＭＣＳ＝Ｌ（アクティブ）を出力する。
モリ空間に対応する各データの内、ＲＯＭ２０１は偶数
アドレスのデータを記憶し、ＲＯＭ２０２は奇数アドレ
スのデータを記憶している。チップセレクト生成部２１
０は、ＣＰＵ２００のメモリアクセス要求信号ＸＭＲＱ
＝Ｌ（アクティブ）の時に、そのアドレス信号Ａ［１
５：０］がＲＯＭ２０１，２０２のメモリ空間（例えば
００００H 〜ＤＦＦＦH ）を指す時は、ＲＯＭチップセ
レクト信号ＲＯＭＣＳ＝Ｌ（アクティブ）を出力する。
【００２４】ラッチ回路２０４は、ＣＰＵのアドレス信
号Ａ［１５：０］をアドレススタート信号ＡＤＳの各立
ち下がりでラッチし、ＣＰＵアドレスラッチ信号ＡＬ
［１５：１］を形成する。外部アドレスカウンタ２０５
は、最初はＣＰＵアドレスラッチ信号ＡＬ［１５：１］
をロードしてＲＯＭ２０１，２０２のリードアクセスを
行う。しかし、その後はＣＰＵ２００のプログラムカウ
ンタ（不図示）が通常は＋１されること予測して、独自
に自己のアドレスカウント信号ＡＣ［１５：１］を＋１
し、ＲＯＭデータの先読を行う。またＣＰＵ２００の読
出アドレスＡが不連続に変化した場合は、新たなＣＰＵ
アドレスラッチ信号ＡＬ［１５：１］がロードされる。
号Ａ［１５：０］をアドレススタート信号ＡＤＳの各立
ち下がりでラッチし、ＣＰＵアドレスラッチ信号ＡＬ
［１５：１］を形成する。外部アドレスカウンタ２０５
は、最初はＣＰＵアドレスラッチ信号ＡＬ［１５：１］
をロードしてＲＯＭ２０１，２０２のリードアクセスを
行う。しかし、その後はＣＰＵ２００のプログラムカウ
ンタ（不図示）が通常は＋１されること予測して、独自
に自己のアドレスカウント信号ＡＣ［１５：１］を＋１
し、ＲＯＭデータの先読を行う。またＣＰＵ２００の読
出アドレスＡが不連続に変化した場合は、新たなＣＰＵ
アドレスラッチ信号ＡＬ［１５：１］がロードされる。
【００２５】図４に外部アドレスカウンタ２０５の回路
図を示す。データセレクタＳＥＬはアドレスカウンタＣ
ＴＲにロードするアドレスデータを選択する。即ち、カ
ウンタイネーブル信号ＣＮＥＮ＝Ｌ（ノンアクティブ）
の時はＣＰＵアドレスラッチ信号ＡＬ［１５：１］の側
を選択し、またＣＮＥＮ＝Ｈ（アクティブ）の時は後述
のロードアドレス信号ＬＤＡＤ［１５：１］の側を選択
する。
図を示す。データセレクタＳＥＬはアドレスカウンタＣ
ＴＲにロードするアドレスデータを選択する。即ち、カ
ウンタイネーブル信号ＣＮＥＮ＝Ｌ（ノンアクティブ）
の時はＣＰＵアドレスラッチ信号ＡＬ［１５：１］の側
を選択し、またＣＮＥＮ＝Ｈ（アクティブ）の時は後述
のロードアドレス信号ＬＤＡＤ［１５：１］の側を選択
する。
【００２６】アドレスカウンタＣＴＲは、非同期ロード
型のカウンタであり、カウンタロード信号ＣＮＬＤ＝Ｌ
（アクティブ）の時は入力端子Ｄのアドレスデータをロ
ードする。またＣＮＬＤ＝Ｈ（ノンアクティブ）で、か
つＣＮＥＮ＝Ｈ（アクティブ）の時は、アドレススター
ト信号ＡＤＳの２回に１回の割合で発生するクロック信
号ＣＫによりアドレスカウント信号ＡＣ［１５：１］を
＋１する。
型のカウンタであり、カウンタロード信号ＣＮＬＤ＝Ｌ
（アクティブ）の時は入力端子Ｄのアドレスデータをロ
ードする。またＣＮＬＤ＝Ｈ（ノンアクティブ）で、か
つＣＮＥＮ＝Ｈ（アクティブ）の時は、アドレススター
ト信号ＡＤＳの２回に１回の割合で発生するクロック信
号ＣＫによりアドレスカウント信号ＡＣ［１５：１］を
＋１する。
【００２７】図２に戻り、データセレクタ２１１は、Ｃ
ＮＥＮ＝Ｌ（ノンアクティブ）の時はＣＰＵアドレスラ
ッチ信号ＡＬ［１５：１］の側を選択してＲＯＭアドレ
ス信号ＲＡ［１５：１］となし、またＣＮＥＮ＝Ｈ（ア
クティブ）の時はアドレスカウント信号ＡＣ［１５：
１］の側を選択してＲＯＭアドレス信号ＲＡ［１５：
１］となす。なお、このデータセレクタ２１１を削除
し、ＲＡ［１５：１］＝ＡＣ［１５：１］としても良
い。
ＮＥＮ＝Ｌ（ノンアクティブ）の時はＣＰＵアドレスラ
ッチ信号ＡＬ［１５：１］の側を選択してＲＯＭアドレ
ス信号ＲＡ［１５：１］となし、またＣＮＥＮ＝Ｈ（ア
クティブ）の時はアドレスカウント信号ＡＣ［１５：
１］の側を選択してＲＯＭアドレス信号ＲＡ［１５：
１］となす。なお、このデータセレクタ２１１を削除
し、ＲＡ［１５：１］＝ＡＣ［１５：１］としても良
い。
【００２８】このＲＯＭアドレス信号ＲＡ［１５：１］
は実際にＲＯＭ２０１及び２０２に供給され、各ＲＯＭ
よりＲＯＭ読出データ信号ＲＯＭ１Ｄ［７：０］，ＲＯ
Ｍ２Ｄ［７：０］が同時に読み出される。ラッチ回路２
１８，２１９はＲＯＭ出力イネーブル信号ＸＲＯＭＯＥ
＝Ｌ（アクティブ）の区間に発生したＲＯＭ読出データ
信号ＲＯＭ１Ｄ［７：０］，ＲＯＭ２Ｄ［７：０］をラ
ッチし、ＲＯＭデータラッチ信号ＲＯＭ１ＬＤ［７：
０］，ＲＯＭ２ＬＤ［７：０］を形成する。
は実際にＲＯＭ２０１及び２０２に供給され、各ＲＯＭ
よりＲＯＭ読出データ信号ＲＯＭ１Ｄ［７：０］，ＲＯ
Ｍ２Ｄ［７：０］が同時に読み出される。ラッチ回路２
１８，２１９はＲＯＭ出力イネーブル信号ＸＲＯＭＯＥ
＝Ｌ（アクティブ）の区間に発生したＲＯＭ読出データ
信号ＲＯＭ１Ｄ［７：０］，ＲＯＭ２Ｄ［７：０］をラ
ッチし、ＲＯＭデータラッチ信号ＲＯＭ１ＬＤ［７：
０］，ＲＯＭ２ＬＤ［７：０］を形成する。
【００２９】このＲＯＭアドレス信号ＲＡ［１５：１］
は、通常はアドレスカウント信号ＡＣ［１５：１］に従
ってＲＯＭデータの先読制御に使用される。しかし、何
らかの理由でＣＰＵ２００の読出アドレスＡが不連続な
値に飛ぶと、先読データを提供できなくなる。そこで、
ラッチ回路２１７を設け、ＲＯＭアドレス信号ＲＡ［１
５：１］を後述のタイミング信号ＤＴＩＭの各立ち上が
りでラッチすると共に、その出力のＲＯＭアドレスラッ
チ信号ＲＡＬ［１５：１］をアドレス比較部２０９に提
供する。
は、通常はアドレスカウント信号ＡＣ［１５：１］に従
ってＲＯＭデータの先読制御に使用される。しかし、何
らかの理由でＣＰＵ２００の読出アドレスＡが不連続な
値に飛ぶと、先読データを提供できなくなる。そこで、
ラッチ回路２１７を設け、ＲＯＭアドレス信号ＲＡ［１
５：１］を後述のタイミング信号ＤＴＩＭの各立ち上が
りでラッチすると共に、その出力のＲＯＭアドレスラッ
チ信号ＲＡＬ［１５：１］をアドレス比較部２０９に提
供する。
【００３０】アドレス比較部２０９は、ＣＰＵアドレス
ラッチ信号ＡＬ［１５：１］とＲＯＭアドレスラッチ信
号ＲＡＬ［１５：１］とを比較し、一致する場合はＣＰ
Ｕアドレスラッチ信号のＬＳＢビットＡＬ［０］の０又
は１（偶数又は奇数）に応じてＲＯＭデータ選択信号Ｒ
ＯＭ１ＥＮ又はＲＯＭ２ＥＮを生成する。また、ＣＰＵ
アドレスラッチ信号ＡＬ［１５：１］とＲＯＭアドレス
信号ＲＡ［１５：１］とを比較し、不一致の場合はＲＯ
Ｍディセーブル信号ＲＯＭＤＳ＝Ｈ（アクティブ）を出
力する。
ラッチ信号ＡＬ［１５：１］とＲＯＭアドレスラッチ信
号ＲＡＬ［１５：１］とを比較し、一致する場合はＣＰ
Ｕアドレスラッチ信号のＬＳＢビットＡＬ［０］の０又
は１（偶数又は奇数）に応じてＲＯＭデータ選択信号Ｒ
ＯＭ１ＥＮ又はＲＯＭ２ＥＮを生成する。また、ＣＰＵ
アドレスラッチ信号ＡＬ［１５：１］とＲＯＭアドレス
信号ＲＡ［１５：１］とを比較し、不一致の場合はＲＯ
Ｍディセーブル信号ＲＯＭＤＳ＝Ｈ（アクティブ）を出
力する。
【００３１】図５にアドレス比較部２０９の回路図を示
す。コンパレータＣＭＰ1 はＸＲＯＭＣＳ＝Ｌ（アクテ
ィブ）の時に付勢され、ＡＬ［１５：１］とＲＡＬ［１
５：１］とを比較する。ＡＬ［１５：１］＝ＲＡＬ［１
５：１］の時は比較結果信号Ａ＝ＢがＨ（アクティブ）
となり、ＡＮＤゲート回路Ａ1 ，Ａ2 を付勢する。そし
て、ＡＬ［０］＝０（偶数）の場合はＲＯＭ１ＥＮ＝１
（アクティブ）となり、またＡＬ［１］＝１（奇数）の
場合はＲＯＭ２ＥＮ＝１（アクティブ）となる。
す。コンパレータＣＭＰ1 はＸＲＯＭＣＳ＝Ｌ（アクテ
ィブ）の時に付勢され、ＡＬ［１５：１］とＲＡＬ［１
５：１］とを比較する。ＡＬ［１５：１］＝ＲＡＬ［１
５：１］の時は比較結果信号Ａ＝ＢがＨ（アクティブ）
となり、ＡＮＤゲート回路Ａ1 ，Ａ2 を付勢する。そし
て、ＡＬ［０］＝０（偶数）の場合はＲＯＭ１ＥＮ＝１
（アクティブ）となり、またＡＬ［１］＝１（奇数）の
場合はＲＯＭ２ＥＮ＝１（アクティブ）となる。
【００３２】コンパレータＣＭＰ2 は、ＸＲＯＭＣＳ＝
Ｌ（アクティブ）で、かつＣＰＵ２００のＲＯＭ出力イ
ネーブル信号ＸＯＥ＝Ｌ（アクティブ）の時に付勢さ
れ、ＡＬ［１５：１］とＲＡ［１５：１］とを比較す
る。ＡＬ［１５：１］≠ＲＡ［１５：１］の時はＲＯＭ
ディセーブル信号ＲＯＭＤＳ＝Ｈ（アクティブ）を出力
する。この信号の発生は、外部アドレスカウンタ２０５
にＡＬ［１５：１］を強制ロードする原因となる。
Ｌ（アクティブ）で、かつＣＰＵ２００のＲＯＭ出力イ
ネーブル信号ＸＯＥ＝Ｌ（アクティブ）の時に付勢さ
れ、ＡＬ［１５：１］とＲＡ［１５：１］とを比較す
る。ＡＬ［１５：１］≠ＲＡ［１５：１］の時はＲＯＭ
ディセーブル信号ＲＯＭＤＳ＝Ｈ（アクティブ）を出力
する。この信号の発生は、外部アドレスカウンタ２０５
にＡＬ［１５：１］を強制ロードする原因となる。
【００３３】図２に戻り、ＯＥタイミング生成部２０６
は、ＲＯＭアウトプットイネーブル信号ＸＲＯＭＯＥ及
びタイミング信号ＤＴＩＭを生成する。図６にＯＥタイ
ミング生成部２０６の回路図を示す。また図１１にＯＥ
タイミング生成部２０６の動作タイミングチャートを示
す。図２に戻り、ＷＡＩＴ制御部２０７は、ＣＰＵ２０
０へのＲＯＭデータの提供に４クロックステート分が必
要となるような時に２クロックステート分のレディー信
号ＲＤＹを生成する。
は、ＲＯＭアウトプットイネーブル信号ＸＲＯＭＯＥ及
びタイミング信号ＤＴＩＭを生成する。図６にＯＥタイ
ミング生成部２０６の回路図を示す。また図１１にＯＥ
タイミング生成部２０６の動作タイミングチャートを示
す。図２に戻り、ＷＡＩＴ制御部２０７は、ＣＰＵ２０
０へのＲＯＭデータの提供に４クロックステート分が必
要となるような時に２クロックステート分のレディー信
号ＲＤＹを生成する。
【００３４】図７にＷＡＩＴ制御部２０７の回路図を示
す。ＸＲＯＭＣＳ＝Ｌ（アクティブ）の時に、ＣＮＬＤ
＝Ｌ（アクティブ）で、かつＣＮＥＮ＝Ｌ（ノンアクテ
ィブ）の状態になると、２クロックステート分のレディ
ー信号ＲＤＹ（即ち、ＷＡＩＴ信号）＝Ｈ（アクティ
ブ）を生成する。図２に戻り、データＭＵＸ部２１４
は、ＲＯＭ１ＥＮ＝１（アクティブ）の時にＲＯＭラッ
チデータ信号ＲＯＭ１ＬＤ［７：０］を選択してＣＰＵ
２００に提供し、またＲＯＭ２ＥＮ＝１（アクティブ）
の時にＲＯＭラッチデータ信号ＲＯＭ２ＬＤ［７：０］
を選択してＣＰＵ２００に提供する。
す。ＸＲＯＭＣＳ＝Ｌ（アクティブ）の時に、ＣＮＬＤ
＝Ｌ（アクティブ）で、かつＣＮＥＮ＝Ｌ（ノンアクテ
ィブ）の状態になると、２クロックステート分のレディ
ー信号ＲＤＹ（即ち、ＷＡＩＴ信号）＝Ｈ（アクティ
ブ）を生成する。図２に戻り、データＭＵＸ部２１４
は、ＲＯＭ１ＥＮ＝１（アクティブ）の時にＲＯＭラッ
チデータ信号ＲＯＭ１ＬＤ［７：０］を選択してＣＰＵ
２００に提供し、またＲＯＭ２ＥＮ＝１（アクティブ）
の時にＲＯＭラッチデータ信号ＲＯＭ２ＬＤ［７：０］
を選択してＣＰＵ２００に提供する。
【００３５】本来、ＲＯＭデータの読出には４クロック
ステート分の時間を要するのであるが、１回のＲＯＭア
クセスでＣＰＵ２００の２アドレス分のＲＯＭデータを
読み出すことで、見かけ上のＲＯＭ高速読出を可能にし
ている。更に、本実施例においては、ＣＰＵ２００がジ
ャンプ、サブルーチンコール、条件分岐、割込処理等を
行うことを考慮し、これらの場合でもＣＰＵ２００がＲ
ＯＭアクセスを迅速、有効に行えるように、各種回路が
設けられている。
ステート分の時間を要するのであるが、１回のＲＯＭア
クセスでＣＰＵ２００の２アドレス分のＲＯＭデータを
読み出すことで、見かけ上のＲＯＭ高速読出を可能にし
ている。更に、本実施例においては、ＣＰＵ２００がジ
ャンプ、サブルーチンコール、条件分岐、割込処理等を
行うことを考慮し、これらの場合でもＣＰＵ２００がＲ
ＯＭアクセスを迅速、有効に行えるように、各種回路が
設けられている。
【００３６】図３において、ラッチ回路２２４は、ＣＰ
Ｕ２００への割込要求信号ＩＲＱ＝Ｈ（アクティブ）に
なって後、割込許可信号ＩＡＫ＝Ｈ（アクティブ）にな
った時のＣＰＵアドレスラッチ信号ＡＬ［１５：０］を
ラッチする。このラッチしたアドレスに加算器２２５で
＋１したアドレスが、割込処理からの戻り先アドレス信
号ＲＥＴＡＤである。
Ｕ２００への割込要求信号ＩＲＱ＝Ｈ（アクティブ）に
なって後、割込許可信号ＩＡＫ＝Ｈ（アクティブ）にな
った時のＣＰＵアドレスラッチ信号ＡＬ［１５：０］を
ラッチする。このラッチしたアドレスに加算器２２５で
＋１したアドレスが、割込処理からの戻り先アドレス信
号ＲＥＴＡＤである。
【００３７】オペコード処理部２０８は、先読されたＲ
ＯＭデータラッチ信号ＲＯＭ１ＬＤ［７：０］，ＲＯＭ
２ＬＤ［７：０］に基づきジャンプ、サブルーチンコー
ル、条件分岐及び割込リターンの各オペコードの検出を
行うと共に、該オペコードを検出した時はジャンプ・サ
ブルーチンコール検出信号ＪＰＣＡＬＯＰ、条件分岐検
出信号ＩＦＯＰ又は割込リターン検出信号ＲＥＴＩＯＰ
を出力する。
ＯＭデータラッチ信号ＲＯＭ１ＬＤ［７：０］，ＲＯＭ
２ＬＤ［７：０］に基づきジャンプ、サブルーチンコー
ル、条件分岐及び割込リターンの各オペコードの検出を
行うと共に、該オペコードを検出した時はジャンプ・サ
ブルーチンコール検出信号ＪＰＣＡＬＯＰ、条件分岐検
出信号ＩＦＯＰ又は割込リターン検出信号ＲＥＴＩＯＰ
を出力する。
【００３８】図８にオペコード処理部２０８の回路図を
示す。例えばＲＯＭ２０１の０番地に最初のオペコード
が格納されているとする。最初は、ＣＰＵ２００のリセ
ット信号ＸＲＥＳＥＴ＝Ｌ（アクティブ）によりＦＦ 5
が強制セットされ、ＯＰコード検出イネーブル信号ＯＰ
１＝Ｈ（アクティブ）となる。これにより、図の上半分
の側のデコーダＤＥＣ1 〜ＤＥＣ3 がイネーブルされ、
夫々は分岐命令、ジャンプ・コール命令及びそのオペラ
ンド数の検出を行う。
示す。例えばＲＯＭ２０１の０番地に最初のオペコード
が格納されているとする。最初は、ＣＰＵ２００のリセ
ット信号ＸＲＥＳＥＴ＝Ｌ（アクティブ）によりＦＦ 5
が強制セットされ、ＯＰコード検出イネーブル信号ＯＰ
１＝Ｈ（アクティブ）となる。これにより、図の上半分
の側のデコーダＤＥＣ1 〜ＤＥＣ3 がイネーブルされ、
夫々は分岐命令、ジャンプ・コール命令及びそのオペラ
ンド数の検出を行う。
【００３９】例えばＲＯＭ２０１の０番地のオペコード
がジャンプ（又はサブルーチンコール）のオペコードと
すると、これはデコーダＤＥＣ2 を満足し、ＸＲＯＭＯ
Ｅの立ち上がりでＦＦ2 がセットされる。即ち、ＪＰＣ
ＡＬ1 ＝Ｈ（アクティブ）になる。また、同時に該ジャ
ンプオペコードの一部に格納されているオペランド数
（バイト数）のデータがデコーダＤＥＣ3 で対応するカ
ウント値Ｘ1 に変換され、更にその上位ビットの内容が
ダウンカウンタＤＣＴＲ1 にロードされる。
がジャンプ（又はサブルーチンコール）のオペコードと
すると、これはデコーダＤＥＣ2 を満足し、ＸＲＯＭＯ
Ｅの立ち上がりでＦＦ2 がセットされる。即ち、ＪＰＣ
ＡＬ1 ＝Ｈ（アクティブ）になる。また、同時に該ジャ
ンプオペコードの一部に格納されているオペランド数
（バイト数）のデータがデコーダＤＥＣ3 で対応するカ
ウント値Ｘ1 に変換され、更にその上位ビットの内容が
ダウンカウンタＤＣＴＲ1 にロードされる。
【００４０】カウント値Ｘ1 の上位ビットの内容は、例
えばオペランド数＝１，２の場合は「０」であり、これ
は次のＲＯＭ読出サイクルで次のオペコードが読み出さ
れることを表す。またオペランド数＝３，４の場合は
「１」であり、これは次の次のＲＯＭ読出サイクルで次
のオペコードが読み出されることを表す。また、カウン
ト値Ｘ1 の下位ビットＬＳＢはＡＮＤゲート回路Ａ2 ，
Ａ3 に加えられる。この下位ビットＬＳＢの内容は、オ
ペランド数が奇数の時は「Ｈ」で、偶数の時は「Ｌ」で
ある。また通常はＤＥＣ4 の出力は「Ｌ」である。
えばオペランド数＝１，２の場合は「０」であり、これ
は次のＲＯＭ読出サイクルで次のオペコードが読み出さ
れることを表す。またオペランド数＝３，４の場合は
「１」であり、これは次の次のＲＯＭ読出サイクルで次
のオペコードが読み出されることを表す。また、カウン
ト値Ｘ1 の下位ビットＬＳＢはＡＮＤゲート回路Ａ2 ，
Ａ3 に加えられる。この下位ビットＬＳＢの内容は、オ
ペランド数が奇数の時は「Ｈ」で、偶数の時は「Ｌ」で
ある。また通常はＤＥＣ4 の出力は「Ｌ」である。
【００４１】例えば上記ジャンプオペコードに続くオペ
ランド数＝２とする。この場合はＤＣＴＲ1 にロードさ
れるカウント値は「０」であり、Ｘ1 の下位ビットの内
容は「Ｌ」である。ＤＣＴＲ1 はカウント値＝０により
そのボロー信号ＢＯ＝Ｈ（アクティブ）を出力し、これ
により次のＲＯＭ読出サイクルでもカウント値のロード
がイネーブルされる。即ち、次のＲＯＭ読出サイクルで
もオペコードの検出が行われる。但し、前のＲＯＭ読出
サイクルにおけるＸ1 の下位ビットの内容＝Ｌにより、
ＡＮＤゲート回路Ａ3 を満足し、これにより次のＲＯＭ
読出サイクルではＯＰ２＝Ｈ（アクティブ）である。
ランド数＝２とする。この場合はＤＣＴＲ1 にロードさ
れるカウント値は「０」であり、Ｘ1 の下位ビットの内
容は「Ｌ」である。ＤＣＴＲ1 はカウント値＝０により
そのボロー信号ＢＯ＝Ｈ（アクティブ）を出力し、これ
により次のＲＯＭ読出サイクルでもカウント値のロード
がイネーブルされる。即ち、次のＲＯＭ読出サイクルで
もオペコードの検出が行われる。但し、前のＲＯＭ読出
サイクルにおけるＸ1 の下位ビットの内容＝Ｌにより、
ＡＮＤゲート回路Ａ3 を満足し、これにより次のＲＯＭ
読出サイクルではＯＰ２＝Ｈ（アクティブ）である。
【００４２】一方、図３において、上記ジャンプオペコ
ードに引き続きＲＯＭ２０１，２０２から読み出される
各オペランドデータＲＯＭ２ＬＤ［７：０］，ＲＯＭ１
ＬＤ［７：０］は、ＪＰＣＡＬＯＰ＝Ｈ（アクティブ）
により、レジスタ２１５に所定の方法でセットされる。
即ち、ＣＰＵ２００の若い側の１番地に対応する１stオ
ペランドデータＲＯＭ２ＬＤ［７：０］はレジスタ２１
５のＭＳＢ側にセットされ、ＣＰＵ２００の２番地に対
応する２ndオペランドデータＲＯＭ１ＬＤ［７：０］は
ＬＳＢ側にセットされる。
ードに引き続きＲＯＭ２０１，２０２から読み出される
各オペランドデータＲＯＭ２ＬＤ［７：０］，ＲＯＭ１
ＬＤ［７：０］は、ＪＰＣＡＬＯＰ＝Ｈ（アクティブ）
により、レジスタ２１５に所定の方法でセットされる。
即ち、ＣＰＵ２００の若い側の１番地に対応する１stオ
ペランドデータＲＯＭ２ＬＤ［７：０］はレジスタ２１
５のＭＳＢ側にセットされ、ＣＰＵ２００の２番地に対
応する２ndオペランドデータＲＯＭ１ＬＤ［７：０］は
ＬＳＢ側にセットされる。
【００４３】図８に戻り、デコーダＤＥＣ3 は、ＯＰ１
＝Ｌ（ノンアクティブ）の時には、通常ではあり得ない
特定のカウント値Ｘ1 を出力する。この場合は、デコー
ダＤＥＣ4 の出力＝Ｈ（ノンアクティブ）となり、図８
の上半分の回路の動作は消勢される。同様にして、ＯＰ
２＝Ｈ（アクティブ）の場合は、図８の下半分の回路が
付勢され、上記と同様の動作を行う。かくして、ＲＯＭ
２０１，２０２のいずれにオペコードが含まれていて
も、正しくオペコードの検出が行われる。
＝Ｌ（ノンアクティブ）の時には、通常ではあり得ない
特定のカウント値Ｘ1 を出力する。この場合は、デコー
ダＤＥＣ4 の出力＝Ｈ（ノンアクティブ）となり、図８
の上半分の回路の動作は消勢される。同様にして、ＯＰ
２＝Ｈ（アクティブ）の場合は、図８の下半分の回路が
付勢され、上記と同様の動作を行う。かくして、ＲＯＭ
２０１，２０２のいずれにオペコードが含まれていて
も、正しくオペコードの検出が行われる。
【００４４】なお、図示しないが、オペコード処理部２
０８には割込リターン命令ＲＥＴＩＯＰの検出回路も含
まれる。図３に戻り、アドレスカウンタイネーブル生成
部２２８はカウンタイネーブル信号ＣＮＥＮの生成を行
う。またアドレスカウンタロード生成部２２９はカウン
タロード信号ＣＮＬＤの生成を行う。図９にアドレスカ
ウンタイネーブル生成部２２８の回路図を示す。また図
１０にアドレスカウンタロード生成部２２９の回路図を
示す。いずれも、所定の入力信号により付勢され、必要
なタイミングに必要な時間幅の信号ＣＮＥＮ又はＣＮＬ
Ｄを出力するものである。
０８には割込リターン命令ＲＥＴＩＯＰの検出回路も含
まれる。図３に戻り、アドレスカウンタイネーブル生成
部２２８はカウンタイネーブル信号ＣＮＥＮの生成を行
う。またアドレスカウンタロード生成部２２９はカウン
タロード信号ＣＮＬＤの生成を行う。図９にアドレスカ
ウンタイネーブル生成部２２８の回路図を示す。また図
１０にアドレスカウンタロード生成部２２９の回路図を
示す。いずれも、所定の入力信号により付勢され、必要
なタイミングに必要な時間幅の信号ＣＮＥＮ又はＣＮＬ
Ｄを出力するものである。
【００４５】図１２は実施例の基本アクセス時のタイミ
ングチャートである。この例のＣＰＵ２００は、最初に
０番地のＲＯＭリードアクセス要求を発生している。そ
こで、外部アドレスカウンタ２０５に０番地をロード
し、ＲＯＭ２０１，２０２の０番地にＲＯＭリードアク
セスをかける。この最初のＲＯＭリードアクセスには４
クロックステート分の時間がかかるので、ＲＤＹ信号に
よりＣＰＵ２００に２クロック分のウエイトサイクルＴ
Ｗを挿入する。やがて、最初の４クロックステート分の
時間を経過すると、ＲＯＭ２０１，２０２からＣＰＵ２
００の０，１番地のデータが同時に読み出される。この
うちの１番地のデータは先読データである。
ングチャートである。この例のＣＰＵ２００は、最初に
０番地のＲＯＭリードアクセス要求を発生している。そ
こで、外部アドレスカウンタ２０５に０番地をロード
し、ＲＯＭ２０１，２０２の０番地にＲＯＭリードアク
セスをかける。この最初のＲＯＭリードアクセスには４
クロックステート分の時間がかかるので、ＲＤＹ信号に
よりＣＰＵ２００に２クロック分のウエイトサイクルＴ
Ｗを挿入する。やがて、最初の４クロックステート分の
時間を経過すると、ＲＯＭ２０１，２０２からＣＰＵ２
００の０，１番地のデータが同時に読み出される。この
うちの１番地のデータは先読データである。
【００４６】従って、ＣＰＵ２００の最初の０番地のＲ
ＯＭリードアクセス要求に対しては４クロックステート
目に０番地のデータを提供できる。そして、ＣＰＵ２０
０の続く１番地のＲＯＭリードアクセス要求に対しては
その２クロックステート目に１番地のデータを提供でき
る。更に、この区間では外部アドレスカウンタ２０５は
独自に＋１を行い、ＲＯＭ２０１，２０２の１番地に引
き続きＲＯＭリードアクセスをかけている。従って、Ｃ
ＰＵ２００が引き続き２番地のＲＯＭリードアクセス要
求をかけた場合はその２クロックステート目に２番地の
データを提供できる。更にＣＰＵ２００が３番地のＲＯ
Ｍリードアクセス要求をかけた場合はその２クロックス
テート目に３番地のデータを提供できる。以下同様であ
り、かくして、最初の４クロックステートの後は、常に
２クロックステートでＣＰＵ２００にデータを提供で
き、相対的に低速なＲＯＭの高速アクセスが実現され
る。
ＯＭリードアクセス要求に対しては４クロックステート
目に０番地のデータを提供できる。そして、ＣＰＵ２０
０の続く１番地のＲＯＭリードアクセス要求に対しては
その２クロックステート目に１番地のデータを提供でき
る。更に、この区間では外部アドレスカウンタ２０５は
独自に＋１を行い、ＲＯＭ２０１，２０２の１番地に引
き続きＲＯＭリードアクセスをかけている。従って、Ｃ
ＰＵ２００が引き続き２番地のＲＯＭリードアクセス要
求をかけた場合はその２クロックステート目に２番地の
データを提供できる。更にＣＰＵ２００が３番地のＲＯ
Ｍリードアクセス要求をかけた場合はその２クロックス
テート目に３番地のデータを提供できる。以下同様であ
り、かくして、最初の４クロックステートの後は、常に
２クロックステートでＣＰＵ２００にデータを提供で
き、相対的に低速なＲＯＭの高速アクセスが実現され
る。
【００４７】図１３は実施例のＲＯＭ以外にアクセス時
のタイミングチャートである。この例のＣＰＵ２００
は、例えば０，１番地のＲＯＭリードアクセス要求を行
った後、ＲＡＭ領域（又はＩ／Ｏ空間領域）に対するア
クセスを行っている。これに対して、図９のアドレスカ
ウンタイネーブル生成部２２８では、ＸＲＯＭＣＳ＝Ｈ
（ノンアクティブ）により、ＡＤＳで２クロックステー
ト分の間ＣＮＥＮ＝Ｈ（ノンアクティブ）とする。これ
により、外部アドレスカウンタ２０５はカウントディセ
ーブルとされ、その時点のカウント値を保持する。従っ
て、その後にＣＰＵ２００のＲＯＭリードアクセス要求
が再開された時は、引き続き２クロックステート分の待
ち時間で２，３番地のデータを提供できる。
のタイミングチャートである。この例のＣＰＵ２００
は、例えば０，１番地のＲＯＭリードアクセス要求を行
った後、ＲＡＭ領域（又はＩ／Ｏ空間領域）に対するア
クセスを行っている。これに対して、図９のアドレスカ
ウンタイネーブル生成部２２８では、ＸＲＯＭＣＳ＝Ｈ
（ノンアクティブ）により、ＡＤＳで２クロックステー
ト分の間ＣＮＥＮ＝Ｈ（ノンアクティブ）とする。これ
により、外部アドレスカウンタ２０５はカウントディセ
ーブルとされ、その時点のカウント値を保持する。従っ
て、その後にＣＰＵ２００のＲＯＭリードアクセス要求
が再開された時は、引き続き２クロックステート分の待
ち時間で２，３番地のデータを提供できる。
【００４８】図１４は実施例のアドレス不一致検出時の
タイミングチャートである。この例のＣＰＵ２００は、
例えば５番地のジャンプオペコードのフェッチ・実行、
及び続く６，７番地のオペランドデータ（ジャンプ先ア
ドレス＝１０００）の読出により、無条件で１０００番
地にある次のオペコードの読出に移行している。その結
果、ＣＰＵ２００のアドレスラッチ信号ＡＬ［１５：
１］とＲＯＭ先読アドレス信号ＲＡ［１５：１］との間
に不一致が生じる。
タイミングチャートである。この例のＣＰＵ２００は、
例えば５番地のジャンプオペコードのフェッチ・実行、
及び続く６，７番地のオペランドデータ（ジャンプ先ア
ドレス＝１０００）の読出により、無条件で１０００番
地にある次のオペコードの読出に移行している。その結
果、ＣＰＵ２００のアドレスラッチ信号ＡＬ［１５：
１］とＲＯＭ先読アドレス信号ＲＡ［１５：１］との間
に不一致が生じる。
【００４９】これに対して、図５のアドレス比較部２０
９では、ＸＲＯＭＣＳ＝Ｌ（アクティブ）で、かつＸＯ
Ｅ＝Ｌ（アクティブ）の時に、ＡＬ［１５：１］≠ＲＡ
［１５：１］を検出したことにより、ＲＯＭＤＳ＝Ｈ
（アクティブ）を出力する。更に、図８のアドレスカウ
ンタイネーブル生成部２２８では、ＲＯＭＤＳ＝Ｈによ
り３クロックステート分のＣＮＥＮ＝Ｌ（ノンアクティ
ブ）が形成され、また図１０のアドレスカウンタロード
生成部２２９では、３クロックステート分のＲＯＭＤＳ
Ｆ＝Ｌにより、同じ時間幅のＣＮＬＤ＝Ｌ（アクティ
ブ）が形成される。これらにより、外部アドレスカウン
タ２０５にはＡＬ［１５：１］＝「８００」がロードさ
れ、新たな先読サイクルが起動される。これはＣＰＵ２
００のアドレスで言うと「１０００」，「１００１」に
対応する。
９では、ＸＲＯＭＣＳ＝Ｌ（アクティブ）で、かつＸＯ
Ｅ＝Ｌ（アクティブ）の時に、ＡＬ［１５：１］≠ＲＡ
［１５：１］を検出したことにより、ＲＯＭＤＳ＝Ｈ
（アクティブ）を出力する。更に、図８のアドレスカウ
ンタイネーブル生成部２２８では、ＲＯＭＤＳ＝Ｈによ
り３クロックステート分のＣＮＥＮ＝Ｌ（ノンアクティ
ブ）が形成され、また図１０のアドレスカウンタロード
生成部２２９では、３クロックステート分のＲＯＭＤＳ
Ｆ＝Ｌにより、同じ時間幅のＣＮＬＤ＝Ｌ（アクティ
ブ）が形成される。これらにより、外部アドレスカウン
タ２０５にはＡＬ［１５：１］＝「８００」がロードさ
れ、新たな先読サイクルが起動される。これはＣＰＵ２
００のアドレスで言うと「１０００」，「１００１」に
対応する。
【００５０】一方、図７のＷＡＩＴ制御部２０７では、
ＲＯＭＤＳの立ち下がりによってウエイト信号ＲＤＹが
付勢され、これによりＣＰＵ２００の１０００番地に対
するＲＯＭリードアクセス要求は４クロックステート分
待たされる。しかし、１００１番地以降の各アクセス要
求は２クロックステート分で満たされる。なお、以上の
処理は、図３のオペコード処理部２０８を備えない場
合、又は不測の事態でＡＬ［１５：１］≠ＲＡ［１５：
１］が発生した場合等に、先読処理の一致化が図れ、有
効である。
ＲＯＭＤＳの立ち下がりによってウエイト信号ＲＤＹが
付勢され、これによりＣＰＵ２００の１０００番地に対
するＲＯＭリードアクセス要求は４クロックステート分
待たされる。しかし、１００１番地以降の各アクセス要
求は２クロックステート分で満たされる。なお、以上の
処理は、図３のオペコード処理部２０８を備えない場
合、又は不測の事態でＡＬ［１５：１］≠ＲＡ［１５：
１］が発生した場合等に、先読処理の一致化が図れ、有
効である。
【００５１】但し、本実施例ではオペコード処理部２０
８を備えるので、ＣＰＵ２００がＪＭＰ，ＣＡＬＬ等の
分岐処理を行っても、これに対する先読制御を一層能率
良く行える。図１５は実施例のＪＭＰ，ＣＡＬＬ処理の
タイミングチャートである。この例のＣＰＵ２００は、
例えば７番地のＪＰオペオペコードの読出、及び続く
８，９番地のオペランドデータ（ジャンプ先アドレス＝
１００）の読出により、１００番地にある次のオペコー
ドの読出に移行する。
８を備えるので、ＣＰＵ２００がＪＭＰ，ＣＡＬＬ等の
分岐処理を行っても、これに対する先読制御を一層能率
良く行える。図１５は実施例のＪＭＰ，ＣＡＬＬ処理の
タイミングチャートである。この例のＣＰＵ２００は、
例えば７番地のＪＰオペオペコードの読出、及び続く
８，９番地のオペランドデータ（ジャンプ先アドレス＝
１００）の読出により、１００番地にある次のオペコー
ドの読出に移行する。
【００５２】これに対して、図８のオペコード処理部２
０８では、ＯＰ２＝Ｈ（アクティブ）の時に先読データ
ＲＯＭ２ＬＤ［７：０］のＪＰオペコードを検出するこ
とにより、ＪＰＣＡＬ2 ＝Ｈ（アクティブ）を出力す
る。これにより、図３のレジスタ２１５には、続く８，
９番地の先読（オペランド）データＲＯＭ１ＬＤ［７：
０］，ＲＯＭ２ＬＤ［７：０］が夫々ＭＳＢ側、ＬＳＢ
側にセットされる。
０８では、ＯＰ２＝Ｈ（アクティブ）の時に先読データ
ＲＯＭ２ＬＤ［７：０］のＪＰオペコードを検出するこ
とにより、ＪＰＣＡＬ2 ＝Ｈ（アクティブ）を出力す
る。これにより、図３のレジスタ２１５には、続く８，
９番地の先読（オペランド）データＲＯＭ１ＬＤ［７：
０］，ＲＯＭ２ＬＤ［７：０］が夫々ＭＳＢ側、ＬＳＢ
側にセットされる。
【００５３】一方、図１０のアドレスカウンタロード生
成部２２９では、ＪＰＣＡＬＯＰ＝Ｈ（アクティブ）の
立ち下がりエッジを検出して１クロックステート分のＣ
ＮＬＤ＝Ｌ（アクティブ）を発生する。これにより、外
部アドレスカウンタ２０５には図３のセレクタ２２３の
出力のＬＤＡＤ［１５：１］＝「８０」がロードされ、
これによりＣＰＵアドレスの１００，１０１番地の先読
サイクルが継続される。このように、ＣＰＵ２００の飛
び先アドレスが事前に検出できるので、ＲＤＹ信号は発
生せず、ＣＰＵ２００は２クロックステートで処理を継
続できる。
成部２２９では、ＪＰＣＡＬＯＰ＝Ｈ（アクティブ）の
立ち下がりエッジを検出して１クロックステート分のＣ
ＮＬＤ＝Ｌ（アクティブ）を発生する。これにより、外
部アドレスカウンタ２０５には図３のセレクタ２２３の
出力のＬＤＡＤ［１５：１］＝「８０」がロードされ、
これによりＣＰＵアドレスの１００，１０１番地の先読
サイクルが継続される。このように、ＣＰＵ２００の飛
び先アドレスが事前に検出できるので、ＲＤＹ信号は発
生せず、ＣＰＵ２００は２クロックステートで処理を継
続できる。
【００５４】なお、図３の遅延回路２３０は、ＪＰＣＡ
ＬＯＰ＝Ｌ（ノンアクティブ）となった時の時間を引き
延ばし、これによりレジスタ２１５の側のデータ選択を
可能にしている。図１６は実施例の条件分岐処理のタイ
ミングチャートである。この例のＣＰＵ２００は、例え
ば７番地の条件分岐オペコードのフェッチ・実行によ
り、分岐条件を判定する。分岐条件を満足した場合の飛
び先アドレスは続く８，９番地のオペランドデータ（条
件マッチの場合のジャンプ先アドレス＝１００）にあ
り、この場合は１００番地にある次のオペコードの読出
に移行する。しかし、この例は条件を満足しない場合を
示しており、この場合は続く１０番地にある次のオペコ
ードの読出に移行する。
ＬＯＰ＝Ｌ（ノンアクティブ）となった時の時間を引き
延ばし、これによりレジスタ２１５の側のデータ選択を
可能にしている。図１６は実施例の条件分岐処理のタイ
ミングチャートである。この例のＣＰＵ２００は、例え
ば７番地の条件分岐オペコードのフェッチ・実行によ
り、分岐条件を判定する。分岐条件を満足した場合の飛
び先アドレスは続く８，９番地のオペランドデータ（条
件マッチの場合のジャンプ先アドレス＝１００）にあ
り、この場合は１００番地にある次のオペコードの読出
に移行する。しかし、この例は条件を満足しない場合を
示しており、この場合は続く１０番地にある次のオペコ
ードの読出に移行する。
【００５５】これに対して、図８のオペコード処理部２
０８では、ＯＰ２＝Ｈ（アクティブ）の時に先読データ
ＲＯＭ２ＬＤ［７：０］の条件分岐オペコードを検出す
ることにより、ＩＦ2 ＝Ｈ（アクティブ）を出力する。
一方、図９のアドレスカウンタイネーブル生成部２２８
では、ＩＦＯＰ＝Ｈ（アクティブ）により、その立ち上
がりエッジを検出して所定時間経過後に所定クロックス
テート分の間ＣＮＥＮ＝Ｌ（ノンアクティブ）とする。
また図１０のアドレスカウンタロード生成部２２９で
は、ＩＦＯＰ＝Ｈ（アクティブ）の立ち上がりエッジを
検出して所定時間経過後に所定クロックステート分のＣ
ＮＬＤ＝Ｌ（アクティブ）を発生する。
０８では、ＯＰ２＝Ｈ（アクティブ）の時に先読データ
ＲＯＭ２ＬＤ［７：０］の条件分岐オペコードを検出す
ることにより、ＩＦ2 ＝Ｈ（アクティブ）を出力する。
一方、図９のアドレスカウンタイネーブル生成部２２８
では、ＩＦＯＰ＝Ｈ（アクティブ）により、その立ち上
がりエッジを検出して所定時間経過後に所定クロックス
テート分の間ＣＮＥＮ＝Ｌ（ノンアクティブ）とする。
また図１０のアドレスカウンタロード生成部２２９で
は、ＩＦＯＰ＝Ｈ（アクティブ）の立ち上がりエッジを
検出して所定時間経過後に所定クロックステート分のＣ
ＮＬＤ＝Ｌ（アクティブ）を発生する。
【００５６】この時点では、ＣＰＵ２００は既に条件判
定を終了しており、該判定結果に応じて、続く８，９番
地のオペランドデータの読出、又は１０番地の次のオペ
コードの読出に移行する。もし、条件マッチし、ＣＰＵ
２００が続く８，９番地のオペランドデータの読出に移
行した場合は、該８，９番地のアクセスに関しては引き
続きＡＬ［１５：１］＝ＲＡ［１５：１］の関係を満足
できるので、図示しないが、この関係を検出することで
上記無条件ジャンプの場合と同様の処理を行い、先読関
係をそのまま継続できる。
定を終了しており、該判定結果に応じて、続く８，９番
地のオペランドデータの読出、又は１０番地の次のオペ
コードの読出に移行する。もし、条件マッチし、ＣＰＵ
２００が続く８，９番地のオペランドデータの読出に移
行した場合は、該８，９番地のアクセスに関しては引き
続きＡＬ［１５：１］＝ＲＡ［１５：１］の関係を満足
できるので、図示しないが、この関係を検出することで
上記無条件ジャンプの場合と同様の処理を行い、先読関
係をそのまま継続できる。
【００５７】また、条件マッチせず、ＣＰＵ２００が１
０番地の次のオペコードの読出に移行した場合は、引き
続きＡＬ［１５：１］＝ＲＡ［１５：１］の関係を満足
できないので、この関係を検出することで、図示の如く
ロードされたＲＡ［１５：１］に従って、新たに先読関
係を確立する。なお、上記条件分岐命令を検出した場合
は、その後の所定区間のＲＯＭアクセス制御をＣＰＵ２
００からの制御下に置くように構成しても良い。この場
合は、例えば条件分岐命令検出後のＣＰＵ２００の３ア
ドレス区間分はＲＯＭアクセスをＡＬ［１５：１］のル
ートで行い、その後の、飛び先アドレスが確定した時点
のＡＬ［１５：１］を外部アドレスカウンタ２０５にロ
ードする。
０番地の次のオペコードの読出に移行した場合は、引き
続きＡＬ［１５：１］＝ＲＡ［１５：１］の関係を満足
できないので、この関係を検出することで、図示の如く
ロードされたＲＡ［１５：１］に従って、新たに先読関
係を確立する。なお、上記条件分岐命令を検出した場合
は、その後の所定区間のＲＯＭアクセス制御をＣＰＵ２
００からの制御下に置くように構成しても良い。この場
合は、例えば条件分岐命令検出後のＣＰＵ２００の３ア
ドレス区間分はＲＯＭアクセスをＡＬ［１５：１］のル
ートで行い、その後の、飛び先アドレスが確定した時点
のＡＬ［１５：１］を外部アドレスカウンタ２０５にロ
ードする。
【００５８】図１７は実施例の割込処理のタイミングチ
ャートである。この例のＣＰＵ２００は、７番地の処理
実行中に外部からの割込要求ＩＲＱを受け、そのマシン
ステートＴ２の終わりに該割込要求ＩＲＱを受け付けた
ことにより割込許可信号ＩＡＫを発生している。ハード
ウエアにより決められた割込ジャンプ先は例えば６ＦＥ
番地であり、ＣＰＵ２００は割込許可信号ＩＡＫの出力
と同時に６ＦＥ番地のデータ読出を行うことになる。
ャートである。この例のＣＰＵ２００は、７番地の処理
実行中に外部からの割込要求ＩＲＱを受け、そのマシン
ステートＴ２の終わりに該割込要求ＩＲＱを受け付けた
ことにより割込許可信号ＩＡＫを発生している。ハード
ウエアにより決められた割込ジャンプ先は例えば６ＦＥ
番地であり、ＣＰＵ２００は割込許可信号ＩＡＫの出力
と同時に６ＦＥ番地のデータ読出を行うことになる。
【００５９】これに対して、図３では、ＩＲＱ＝Ｈ、か
つＩＡＫ＝Ｈにより、ラッチ回路２２４にその時点のＡ
Ｌ［１５：０］＝「７」をラッチする。これに加算器２
２５で＋１したものが割込処理からの戻り先番地ＲＥＴ
ＡＤ［１５：０］＝「８」である。また図９のアドレス
カウンタイネーブル生成部２２８では、ＩＡＫの発生に
より、その後の４クロックステート分の間、ＣＮＥＮ＝
Ｌ（ノンアクティブ）とする。また図１０のアドレスカ
ウンタロード生成部２２９でも、ＩＡＫＦ＝Ｌにより、
ＣＮＬＤ＝Ｌ（アクティブ）を発生する。これにより、
外部アドレスカウンタ２０５にはＡＬ［１５：１］＝
「３７Ｆ」がロードされ、これによりＣＰＵアドレスの
６ＦＥ，６ＦＦ番地からの先読サイクルが起動される。
つＩＡＫ＝Ｈにより、ラッチ回路２２４にその時点のＡ
Ｌ［１５：０］＝「７」をラッチする。これに加算器２
２５で＋１したものが割込処理からの戻り先番地ＲＥＴ
ＡＤ［１５：０］＝「８」である。また図９のアドレス
カウンタイネーブル生成部２２８では、ＩＡＫの発生に
より、その後の４クロックステート分の間、ＣＮＥＮ＝
Ｌ（ノンアクティブ）とする。また図１０のアドレスカ
ウンタロード生成部２２９でも、ＩＡＫＦ＝Ｌにより、
ＣＮＬＤ＝Ｌ（アクティブ）を発生する。これにより、
外部アドレスカウンタ２０５にはＡＬ［１５：１］＝
「３７Ｆ」がロードされ、これによりＣＰＵアドレスの
６ＦＥ，６ＦＦ番地からの先読サイクルが起動される。
【００６０】図１８は実施例の割込リターン処理のタイ
ミングチャートである。この例のＣＰＵ２００は、７０
３番地で割込リターンオペコードＲＥＴＩのフェッチ・
実行を行い、割込前の次の処理番地８の読出に移行す
る。これに対して、同様にしてオペコード処理部２０８
はＲＥＴＩＯＰ＝Ｈを生成し、これに基づきアドレスカ
ウンタロード生成部２２９はＣＮＬＤ＝Ｌ（アクティ
ブ）を生成する。そして、これによりラッチ回路２２４
にラッチされていた戻り先アドレスＲＥＴＡＤが外部ア
ドレスカウンタ２０５にロードされ、新たな先読サイク
ルが起動される。
ミングチャートである。この例のＣＰＵ２００は、７０
３番地で割込リターンオペコードＲＥＴＩのフェッチ・
実行を行い、割込前の次の処理番地８の読出に移行す
る。これに対して、同様にしてオペコード処理部２０８
はＲＥＴＩＯＰ＝Ｈを生成し、これに基づきアドレスカ
ウンタロード生成部２２９はＣＮＬＤ＝Ｌ（アクティ
ブ）を生成する。そして、これによりラッチ回路２２４
にラッチされていた戻り先アドレスＲＥＴＡＤが外部ア
ドレスカウンタ２０５にロードされ、新たな先読サイク
ルが起動される。
【００６１】なお、上記実施例ではＣＰＵ２００による
メモリアクセス方式を述べたが、本方式はＣＰＵ以外の
各種ハードウエア制御部によるメモリアクセスにも適用
できる。例えば相対的に低速なメモリ（ＲＯＭ，ＲＡＭ
等）からデータをシーケンシャルに読み出すような場合
でも、本発明方式によりデータを先読すれば、見かけ上
データを高速に読み出せる。
メモリアクセス方式を述べたが、本方式はＣＰＵ以外の
各種ハードウエア制御部によるメモリアクセスにも適用
できる。例えば相対的に低速なメモリ（ＲＯＭ，ＲＡＭ
等）からデータをシーケンシャルに読み出すような場合
でも、本発明方式によりデータを先読すれば、見かけ上
データを高速に読み出せる。
【００６２】また、上記実施例は２つのメモリの場合を
述べたが、３つ以上のメモリに適用しても良いことは明
らかである。また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。
述べたが、３つ以上のメモリに適用しても良いことは明
らかである。また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。
【００６３】
【発明の効果】以上述べた如く本発明のメモリアクセス
方式は、上記構成であるので、制御部は相対的に低速な
メモリを見かけ上高速にアクセスできる。
方式は、上記構成であるので、制御部は相対的に低速な
メモリを見かけ上高速にアクセスできる。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は実施例のメモリアクセス方式のブロック
図（１）である。
図（１）である。
【図３】図３は実施例のメモリアクセス方式のブロック
図（２）である。
図（２）である。
【図４】図４は外部アドレスカウンタ２０５の回路図で
ある。
ある。
【図５】図５はアドレス比較部２０９の回路図である。
【図６】図６はＯＥタイミング生成部２０６の回路図で
ある。
ある。
【図７】図７はＷＡＩＴ制御部２０７の回路図である。
【図８】図８はオペコード処理部２０８の回路図であ
る。
る。
【図９】図９はアドレスカウンタイネーブル生成部２２
８の回路図である。
８の回路図である。
【図１０】図１０はアドレスカウンタロード生成部２２
９の回路図である。
９の回路図である。
【図１１】図１１はＯＥタイミング生成部のタイミング
チャートである。
チャートである。
【図１２】図１２は実施例の基本アクセス時のタイミン
グチャートである。
グチャートである。
【図１３】図１３は実施例のＲＯＭ以外にアクセス時の
タイミングチャートである。
タイミングチャートである。
【図１４】図１４は実施例のアドレス不一致検出時のタ
イミングチャートである。
イミングチャートである。
【図１５】図１５は実施例のＪＭＰ，ＣＡＬＬ処理のタ
イミングチャートである。
イミングチャートである。
【図１６】図１６は実施例の条件分岐処理のタイミング
チャートである。
チャートである。
【図１７】図１７は実施例の割込処理のタイミングチャ
ートである。
ートである。
【図１８】図１８は実施例の割込リターン処理のタイミ
ングチャートである。
ングチャートである。
【図１９】図１９は従来のメモリアクセス方式を説明す
る図である。
る図である。
１ 制御部 ２1 ，２2 メモリ ３ 先読制御部 ４ データ選択部 ５ アドレス比較部 ６ オペコード処理部 ７ アドレス記憶部
Claims (6)
- 【請求項１】 制御部の連続したメモリ空間に対応する
各データを１アドレス毎に振り分けて記憶している複数
のメモリと、 制御部のある時点の読出アドレスをロードして前記複数
のメモリに読出アクセスを行うと共に、以後は独自に自
己の読出アドレスを更新して先行するデータの先読を行
う先読制御部と、 複数のメモリの読出データを制御部の読出アドレスに従
って選択し、該制御部に出力するデータ選択部とを備え
ることを特徴とするメモリアクセス方式。 - 【請求項２】 制御部の読出アドレスと先読制御部の読
出アドレスとを比較するアドレス比較部を備え、該アド
レス比較部がアドレス不一致を検出した場合は、制御部
の読出アドレスを先読制御部にロードすることを特徴と
する請求項１のメモリアクセス方式。 - 【請求項３】 先読データの中よりジャンプ又はサブル
ーチンコールの命令コードを検出するオペコード処理部
を備え、該オペコード処理部がジャンプ又はサブルーチ
ンコールの命令コードを検出した場合は、そのオペラン
ド部にあるジャンプ先の先読データを先読制御部にロー
ドすることを特徴とする請求項１のメモリアクセス方
式。 - 【請求項４】 先読データの中より条件分岐の命令コー
ドを検出するオペコード処理部を備え、該オペコード処
理部が条件分岐の命令コードを検出した場合は、前記条
件分岐の飛び先が確定した時点の制御部の読出アドレス
を先読制御部にロードすることを特徴とする請求項１の
メモリアクセス方式。 - 【請求項５】 制御部による割込許可信号の発生により
その時点の制御部の読出アドレスをアドレス記憶部に記
憶すると共に、制御部の次の読出アドレスを先読制御部
にロードすることを特徴とする請求項１のメモリアクセ
ス方式。 - 【請求項６】 先読データの中から割込リターンの命令
コードを検出するオペコード処理部を備え、該オペコー
ド処理部が割込リターン命令を検出した場合は、アドレ
ス記憶部のアドレスに所定数を加えたものを先読制御部
にロードすることを特徴とする請求項５のメモリアクセ
ス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31515494A JPH08171510A (ja) | 1994-12-19 | 1994-12-19 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31515494A JPH08171510A (ja) | 1994-12-19 | 1994-12-19 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171510A true JPH08171510A (ja) | 1996-07-02 |
Family
ID=18062073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31515494A Withdrawn JPH08171510A (ja) | 1994-12-19 | 1994-12-19 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08171510A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020025793A (ko) * | 2000-09-29 | 2002-04-04 | 이데이 노부유끼 | 메모리 장치 및 메모리 액세스 제한 방법 |
| JP2008117414A (ja) * | 2007-12-13 | 2008-05-22 | Denso Corp | メモリインターフェイス回路装置 |
-
1994
- 1994-12-19 JP JP31515494A patent/JPH08171510A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020025793A (ko) * | 2000-09-29 | 2002-04-04 | 이데이 노부유끼 | 메모리 장치 및 메모리 액세스 제한 방법 |
| JP2008117414A (ja) * | 2007-12-13 | 2008-05-22 | Denso Corp | メモリインターフェイス回路装置 |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |