JPH08167661A - Semiconductor memory integrated circuit - Google Patents
Semiconductor memory integrated circuitInfo
- Publication number
- JPH08167661A JPH08167661A JP6311020A JP31102094A JPH08167661A JP H08167661 A JPH08167661 A JP H08167661A JP 6311020 A JP6311020 A JP 6311020A JP 31102094 A JP31102094 A JP 31102094A JP H08167661 A JPH08167661 A JP H08167661A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- pattern
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は一般的に半導体装置に関
し、特に同一の半導体基板上に形成されたｐチャネルト
ランジスタとｎチャネルトランジスタとよりなる論理回
路を含む半導体メモリ集積回路に関する。ＭＯＳトラン
ジスタは消費電力が少ないため、論理集積回路やメモリ
集積回路等、様々な用途に広く使われている。このよう
なＭＯＳ集積回路では、論理集積回路では電流駆動能力
を向上させ、またメモリ集積回路の場合には記憶容量を
増大させるため、微細化による集積密度の向上がはから
れている。特に半導体メモリ集積回路は、情報を蓄積す
るメモリセルトランジスタを配列して形成したメモリセ
ルアレイと、メモリセルアレイ中のメモリセルトランジ
スタを選択し、選択したメモリセルトランジスタに情報
を書き込みおよび／または読み出す論理回路とを、同一
半導体基板上に形成されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to semiconductor devices, and more particularly to a semiconductor memory integrated circuit including a logic circuit including p-channel transistors and n-channel transistors formed on the same semiconductor substrate. Since MOS transistors have low power consumption, they are widely used in various applications such as logic integrated circuits and memory integrated circuits. In such a MOS integrated circuit, the current driving capability is improved in the logic integrated circuit, and the storage capacity is increased in the case of the memory integrated circuit, so that the integration density is improved by miniaturization. In particular, a semiconductor memory integrated circuit has a memory cell array formed by arranging memory cell transistors for storing information, and a logic circuit for selecting a memory cell transistor in the memory cell array and writing and / or reading information to the selected memory cell transistor. And are formed on the same semiconductor substrate.
【０００２】特に、今日の微細化した半導体集積回路で
は、半導体メモリ集積回路も含めて、一般にホットキャ
リアに起因する信頼性の問題に鑑み、素子の微細化に対
応して低い電源電圧が使われているが、かかる低い電源
電圧の使用は信号論理振幅の減少をもたらすため、所望
の動作速度の向上をもたらすためには、電源電圧の低下
に対応してＭＯＳトランジスタのしきい値電圧も引き下
げる必要がある。In particular, in today's miniaturized semiconductor integrated circuits, a low power supply voltage is used in response to the miniaturization of elements in view of reliability problems caused by hot carriers, including semiconductor memory integrated circuits. However, since the use of such a low power supply voltage results in a decrease in signal logic amplitude, it is necessary to lower the threshold voltage of the MOS transistor in response to the decrease in power supply voltage in order to achieve the desired operation speed improvement. There is.
【０００３】[0003]
【従来の技術】従来より半導体メモリ集積回路で使われ
ている、ｎチャネルＭＯＳトランジスタとｐチャネルＭ
ＯＳトランジスタとを組み合わせた相補型ＭＯＳ論理ゲ
ートでは、一般にｎチャネルＭＯＳトランジスタとｐチ
ャネルＭＯＳトランジスタのいずれに対しても、ｎ型に
ドープされたポリシリコンパターンがゲートとして使わ
れていた。このようにｎ型ポリシリコンをｐ型ＭＯＳト
ランジスタのゲート電極として使う場合、トランジスタ
のしきい値電圧を低く抑えるため、チャネル領域の表面
近傍に導電領域を不純物のドーピングにより形成したい
わゆる埋め込み型チャネルを有するＭＯＳトランジスタ
が使われている。例えば、ｐチャネル型ＭＯＳトランジ
スタでは、ｎ型基板の表面に、チャネル領域に対応して
ｐ型領域を、不純物のイオン注入により形成する。2. Description of the Related Art An n-channel MOS transistor and a p-channel M, which have been conventionally used in semiconductor memory integrated circuits.
In a complementary MOS logic gate in which an OS transistor is combined, an n-type doped polysilicon pattern is generally used as a gate for both an n-channel MOS transistor and a p-channel MOS transistor. When n-type polysilicon is used as a gate electrode of a p-type MOS transistor as described above, a so-called buried channel in which a conductive region is formed by impurity doping in the vicinity of the surface of the channel region is used to suppress the threshold voltage of the transistor to a low level. The MOS transistor which it has is used. For example, in a p-channel type MOS transistor, a p-type region corresponding to a channel region is formed on the surface of an n-type substrate by ion implantation of impurities.
【０００４】図１４はこのような従来の構成の埋め込み
型チャネルを有するＭＯＳトランジスタの例を示す。図
１４を参照するに、トランジスタはｎ型Ｓｉ基板１上に
形成され、ｐ+ 型ソース領域１ａと、前記ソース領域か
ら、チャネル領域１ｃにより隔てられたドレイン領域１
ｂと、前記チャネル領域上に、図示を省略したゲート酸
化膜で隔てられて形成されたｎ+ 型ポリシリコンよりな
るゲート電極２とより構成され、基板１は、その表面
が、前記チャネル領域１ｃに対応してｐ型にドープされ
ている。FIG. 14 shows an example of a MOS transistor having a buried channel of such a conventional structure. Referring to FIG. 14, the transistor is formed on an n-type Si substrate 1, and is a p + -type source region 1a and a drain region 1 separated from the source region by a channel region 1c.
b and a gate electrode 2 made of n + -type polysilicon formed on the channel region and separated by a gate oxide film (not shown). The surface of the substrate 1 is the channel region 1c. Correspondingly to p-type.
【０００５】しかし、このような埋め込み型チャネルを
有するＭＯＳトランジスタを高い集積密度を有する集積
回路に使用すると、例えばドレイン領域１ｂに印加した
ドレイン電圧による電界がチャネル領域１ｃに侵入して
トランジスタのしきい値電圧が変化するいわゆるショー
トチャネル効果が顕著に現れてしまう。すなわち、今日
の高速動作を要求される論理ゲートにおいては、埋め込
みチャネル構造を採用する限り、しきい値電圧を低下さ
せてドレイン電流を増加させようとすると、集積密度を
増加させた場合にショートチャネル効果の抑制が困難に
なる問題点が生じている。However, when a MOS transistor having such a buried type channel is used in an integrated circuit having a high integration density, for example, an electric field due to the drain voltage applied to the drain region 1b penetrates into the channel region 1c and the threshold of the transistor is reached. The so-called short channel effect in which the value voltage changes appears remarkably. In other words, in today's logic gates that are required to operate at high speed, as long as the buried channel structure is adopted, if the threshold voltage is lowered and the drain current is increased, the short channel is increased when the integration density is increased. There is a problem that it is difficult to suppress the effect.
【０００６】かかる、従来の埋め込みチャネル構造を有
する論理ゲートの問題点を解決するため、図１５に示す
ような通常の表面チャネル構造のＭＯＳトランジスタに
おいて、ｎチャネルトランジスタのゲート電極にｎ型ポ
リシリコンを使いｐチャネルトランジスタのゲート電極
にはｐ型ポリシリコンを使う、いわゆるデュアルゲート
構成のＭＯＳトランジスタが提案されている。だだし、
図１５において、図１４に対応する部分は同一の参照符
号を付し、説明を省略する。図１５の構成では、ｐ型チ
ャネル領域１ｃのかわりにチャネル領域１ｃ’が、ｎ型
Ｓｉ基板１の表面の一部として形成されているのがわか
る。In order to solve the problem of the conventional logic gate having the buried channel structure, in the MOS transistor having the normal surface channel structure as shown in FIG. 15, n-type polysilicon is used for the gate electrode of the n-channel transistor. A so-called dual-gate MOS transistor has been proposed in which p-type polysilicon is used for the gate electrode of the p-channel transistor. However,
15, parts corresponding to those in FIG. 14 are designated by the same reference numerals, and description thereof will be omitted. In the configuration of FIG. 15, it can be seen that the channel region 1c ′ is formed as a part of the surface of the n-type Si substrate 1 instead of the p-type channel region 1c.
【０００７】一般に、ＭＯＳトランジスタのしきい値電
圧ＶTHは、ｎチャネル型ＭＯＳトランジスタの場合には
式 ＶTH = (φM −φS ）＋２φB ＋√［２εS ｑＮ（２φB ＋ＶBS）］／ＣOX （１） で、またｐチャネル型ＭＯＳトランジスタの場合には式 ＶTH = (φM −φS ）＋２φB −√［２εS ｑＤ（２φB ＋ＶBS）］／ＣOX （２） で与えられる。ただし、φM はゲート電極の仕事関数、
φS は基板の仕事関数、φB は基板のフェルミポテンシ
ャル、εS はシリコンの誘電率、ｑは電荷素量、Ｎはｎ
チャネルＭＯＳトランジスタのアクセプタ濃度を、Ｄは
ｐチャネルＭＯＳトランジスタのドナー濃度を表す。さ
らに、ＶBSは基板バイアス電圧を、またＣ OXはゲート酸
化膜の、単位面積当たりの静電容量をあらわす。Generally, the threshold voltage of a MOS transistor is
Pressure VTHIs an n-channel MOS transistor
Formula VTH = (φM−φS) + 2φB+ √ [2εSqN (2φB+ VBS)] / COX In the case of (1), and in the case of a p-channel MOS transistor, the formula VTH = (φM−φS) + 2φB−√ [2εSqD (2φB+ VBS)] / COX It is given by (2). However, φMIs the work function of the gate electrode,
φSIs the work function of the substrate, φBIs the Fermi potency of the substrate
Ar, εSIs the dielectric constant of silicon, q is the elementary charge, and N is n
D is the acceptor concentration of the channel MOS transistor
It represents the donor concentration of the p-channel MOS transistor. It
In addition, VBSIs the substrate bias voltage, and C OXIs the gate acid
Indicates the capacitance per unit area of the chemical film.
【０００８】式（１），（２）を参照するに、ｎチャネ
ルＭＯＳトランジスタでは、ｐ型基板上においてｎ+ 型
ポリシリコンをゲート電極に使うことにより、式（１）
中第１項（φM −φS ）が負になり、第１項と第３項が
相殺する結果、しきい値電圧ＶTHの値が低下する。同様
に、ｐチャネルＭＯＳトランジスタでも、ｐ+ 型ポリシ
リコンをゲート電極に使うことで、式（１）中において
第１項と第３項が相殺し、しきい値の絶対値が低下す
る。Referring to the equations (1) and (2), in the n-channel MOS transistor, by using the n + -type polysilicon for the gate electrode on the p-type substrate, the equation (1) is obtained.
The middle first term (φ M −φ S ) becomes negative and the first and third terms cancel each other out, resulting in a decrease in the threshold voltage V TH . Similarly, in the p-channel MOS transistor as well, by using p + -type polysilicon for the gate electrode, the first and third terms in formula (1) cancel each other out, and the absolute value of the threshold value decreases.
【０００９】上記の理論的説明は、図１４に示した埋め
込みチャネル型ＭＯＳトランジスタにも、また図１５に
示したデュアルゲート型ＭＯＳトランジスタにも同様に
当てはまるが、デュアルゲート型ＭＯＳトランジスタの
場合、ソース領域１ａあるいはドレイン領域１ｂとチャ
ネル領域１ｃ’との間にｐｎ接合に伴う空乏領域が形成
されるため、ショートチャネル効果は実質的に低減され
る。The above theoretical explanation applies to the buried channel type MOS transistor shown in FIG. 14 and the dual gate type MOS transistor shown in FIG. 15 in the same manner. Since the depletion region associated with the pn junction is formed between the region 1a or the drain region 1b and the channel region 1c ', the short channel effect is substantially reduced.
【００１０】ところが、図１５に示したようなデュアル
ゲート構造を有するｐチャネルＭＯＳトランジスタおよ
びｎチャネルＭＯＳトランジスタを使って一般的な集積
回路を同一の半導体基板上に構成しようとすると、ゲー
ト電極を構成するポリシリコンパターンが、ｎチャネル
ＭＯＳトランジスタが形成されている領域ではｎ+ 型
に、ｐチャネルＭＯＳトランジスタが形成されている領
域ではｐ+ 型にドープされるため、ｎ+ 型ＭＯＳトラン
ジスタとｐ+ 型ＭＯＳトランジスタとの境界部にｐｎ接
合が形成されてしまい、かかるｐｎ接合の整流作用のた
め、所望の動作を得ることが出来ない、あるいは動作が
不安定になる等の問題点が生じる。かかるゲート電極中
におけるｐｎ接合の形成を回避するためには、ｐチャネ
ルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ
で、別々のゲート電極パターンを形成する必要がある
が、かかる構成は配線パターンを複雑にするため、半導
体集積回路の製造費用を増大させ、また集積密度の向上
に不利である問題点を有する。このようなゲート電極パ
ターン上に形成されるｐｎ接合は、ゲートパターン上の
ｐｎ接合が形成されている領域に高融点金属のシリサイ
ドを形成することで消滅させることができる。このよう
な局所的なシリサイドの形成は、従来よりゲート抵抗を
低減するために使われているいわゆるサリサイド法を適
用することにより可能である。本発明の発明者は、先に
特願平６−２７１４６および６−１８３１５９におい
て、かかるサリサイド法を使ったＳＲＡＭのメモリセル
の製造方法を提案している。However, when a general integrated circuit is formed on the same semiconductor substrate using the p-channel MOS transistor and the n-channel MOS transistor having the dual gate structure as shown in FIG. 15, the gate electrode is formed. polysilicon pattern is, because in the region where the n-channel MOS transistor is formed on the n + -type, in the region where the p-channel MOS transistor is formed is doped p + -type, n + -type MOS transistor and the p + A pn junction is formed at the boundary with the type MOS transistor, and the rectifying action of the pn junction causes a problem that a desired operation cannot be obtained or the operation becomes unstable. In order to avoid the formation of the pn junction in the gate electrode, it is necessary to form separate gate electrode patterns for the p-channel MOS transistor and the n-channel MOS transistor, but such a configuration complicates the wiring pattern. However, there are problems that the manufacturing cost of the semiconductor integrated circuit is increased and that the integration density is improved. The pn junction formed on the gate electrode pattern can be eliminated by forming a refractory metal silicide in a region of the gate pattern where the pn junction is formed. Such local formation of silicide is possible by applying a so-called salicide method which has been conventionally used to reduce the gate resistance. The inventor of the present invention previously proposed in Japanese Patent Application Nos. 6-27146 and 6-183159 a method of manufacturing an SRAM memory cell using the salicide method.
【００１１】[0011]
【発明が解決しようとする課題】しかし、シリサイド中
では不純物元素はＳｉ中におけるよりも数桁大きい拡散
係数を有するため、一般にｐ型ポリシリコンパターンと
ｎ型ポリシリコンパターンの接合部にシリサイドを形成
する場合、余計な不純物の拡散が生じないように熱処理
を最小限に止め（例えばＲＴＡ；Rapid Thermal Anneal
ing 法を使用する）、さらにｎチャネルＭＯＳトランジ
スタとｐチャネルＭＯＳトランジスタとの間隔を十分に
確保する必要がある。例えばｐ型ポリシリコンパターン
とｎ型ポリシリコンパターンの接合部にＣｏシリサイド
を８００°Ｃ、３０秒のアニールで形成する場合、ｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタとの間には少なくとも１．０μｍ、好ましくは２．
０ミクロン以上の間隔を確保する必要がある。しかし、
このようにｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタの間隔を大きく設定すると、かかる
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタを使った集積回路の集積密度は必然的に低下し
てしまう。However, since the impurity element in silicide has a diffusion coefficient several orders of magnitude higher than that in Si, silicide is generally formed at the junction between the p-type polysilicon pattern and the n-type polysilicon pattern. If this is the case, the heat treatment should be kept to a minimum to prevent unnecessary diffusion of impurities (eg RTA; Rapid Thermal Anneal
ing method), and it is necessary to secure a sufficient space between the n-channel MOS transistor and the p-channel MOS transistor. For example, when Co silicide is formed at the junction of the p-type polysilicon pattern and the n-type polysilicon pattern by annealing at 800 ° C. for 30 seconds, at least 1.0 μm is provided between the p-channel MOS transistor and the n-channel MOS transistor. , Preferably 2.
It is necessary to secure an interval of 0 micron or more. But,
If the distance between the p-channel MOS transistor and the n-channel MOS transistor is set large as described above, the integration density of the integrated circuit using the p-channel MOS transistor and the n-channel MOS transistor inevitably decreases.
【００１２】そこで、本発明の目的は、上記の課題を解
決した、新規で有用な半導体集積回路を提供することを
概括的目的とする。本発明のより具体的な目的は、しき
い値電圧の低いＭＯＳトランジスタで構成された論理回
路を備え、また高い集積密度を有するメモリセルアレイ
を備えた半導体メモリ集積回路を提供することにある。Therefore, it is a general object of the present invention to provide a new and useful semiconductor integrated circuit which solves the above problems. A more specific object of the present invention is to provide a semiconductor memory integrated circuit including a logic circuit composed of MOS transistors having a low threshold voltage and a memory cell array having a high integration density.
【００１３】[0013]
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、半導体基板と；前記半
導体基板上に形成され、各々は互いに交差接続された第
１および第２のインバータより構成されたフリップフロ
ップよりなる複数のメモリセルと；前記半導体基板上に
形成され、ｎチャネルＭＯＳトランジスタとｐチャネル
ＭＯＳトランジスタとより構成された相補型論理ゲート
回路とを備えた半導体メモリ集積回路において：前記複
数のメモリセルの各々において、前記第１および第２の
インバータは、いずれも直列接続されたｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとを含
み、前記第１および第２のインバータの各々は、前記イ
ンバータを構成する前記ｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタの間を延在しそれぞれ
のＭＯＳトランジスタのゲートとして作用する単一の半
導体パターンを含み、前記単一の半導体パターンは、前
記インバータを構成するｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタのいずれにおいても同
一の仕事関数を有し；前記相補型論理回路を構成する前
記ｎチャネルＭＯＳトランジスタは、第１の半導体パタ
ーンをゲート電極として有し、前記ｐチャネルＭＯＳト
ランジスタは第２の半導体パターンをゲート電極として
有し、前記第１の半導体パターンは、前記第２の半導体
パターンよりも低い仕事関数を有し；前記相補型論理回
路において、前記第１の半導体パターンと前記第２の半
導体パターンとは、半導体の金属化合物で短絡されてい
ることを特徴とする半導体メモリ集積回路により、また
は請求項２に記載したように、前記相補型論理回路にお
いて、前記ｎチャネルＭＯＳトランジスタのゲート電極
と前記ｐチャネルＭＯＳトランジスタのゲート電極と
は、少なくとも１μｍ以上の距離離間して形成されてお
り、前記金属化合物は、前記ｎチャネルＭＯＳトランジ
スタのゲート電極と前記ｐチャネルＭＯＳトランジスタ
のゲート電極との間に、少なくとも１μｍ以上の距離延
在していることを特徴とする請求項１記載の半導体メモ
リ集積回路により、または請求項３に記載したように、
前記相補型論理回路において、前記第１の半導体パター
ンと前記第２の半導体パターンとは、単一の半導体パタ
ーン中に画成された第１の領域および前記第１の領域か
ら離間した第２の領域を形成し、前記単一の半導体パタ
ーン中には、前記第１の領域と前記第２の領域との間
に、前記金属化合物が形成されていることを特徴とする
請求項１または２記載の半導体メモリ集積回路により、
または請求項４に記載したように、前記相補型論理回路
において、前記第１および第２の半導体パターンはいず
れもシリコンよりなり、前記第１の半導体パターンはｎ
型にドープされ、前記第２の半導体パターンはｐ型にド
ープされていることを特徴とする請求項３記載の半導体
メモリ集積回路により、または請求項５に記載したよう
に前記金属化合物は、シリサイドであることを特徴とす
る請求項１から４のうち、いずれか一項記載の半導体メ
モリ集積回路により、または請求項６に記載したよう
に、前記相補型論理ゲート回路において、前記ｐチャネ
ルＭＯＳトランジスタが形成される活性領域は、前記ｎ
チャネルＭＯＳトランジスタが形成される活性領域か
ら、少なくとも１μｍ離れていることを特徴とする請求
項１記載の半導体メモリ集積回路により、または請求項
７に記載したように、前記メモリセルを構成する第１お
よび第２のインバータの各々において、前記単一の半導
体パターンはｎ型ポリシリコンよりなることを特徴とす
る請求項７記載の半導体メモリ集積回路により解決す
る。According to the present invention, there is provided a semiconductor substrate as set forth in claim 1; a first and a first semiconductor substrate formed on the semiconductor substrate, each of which is cross-connected to each other. A plurality of memory cells each composed of a flip-flop composed of two inverters; a semiconductor memory formed on the semiconductor substrate and comprising a complementary logic gate circuit composed of an n-channel MOS transistor and a p-channel MOS transistor In an integrated circuit: In each of the plurality of memory cells, the first and second inverters are both p-channel MO connected in series.
Each of the first and second inverters includes an S transistor and an n-channel MOS transistor, and each of the first and second inverters extends between the p-channel MOS transistor and the n-channel MOS transistor forming the inverter and has a gate of each MOS transistor. Serving as a single semiconductor pattern, the single semiconductor pattern having the same work function in both the p-channel MOS transistor and the n-channel MOS transistor forming the inverter; the complementary logic circuit. And the p-channel MOS transistor has a second semiconductor pattern as a gate electrode, and the first semiconductor pattern has the first semiconductor pattern as a gate electrode. Lower than 2 semiconductor patterns A semiconductor memory integrated circuit having a work function; wherein in the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern are short-circuited with a semiconductor metal compound, or As described in claim 2, in the complementary logic circuit, the gate electrode of the n-channel MOS transistor and the gate electrode of the p-channel MOS transistor are formed at a distance of at least 1 μm or more. 2. The semiconductor memory integrated circuit according to claim 1, wherein the metal compound extends at least 1 μm or more between the gate electrode of the n-channel MOS transistor and the gate electrode of the p-channel MOS transistor. Or as described in claim 3,
In the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern include a first region defined in a single semiconductor pattern and a second region separated from the first region. 3. A region is formed, and the metal compound is formed between the first region and the second region in the single semiconductor pattern. The semiconductor memory integrated circuit of
Alternatively, in the complementary logic circuit according to claim 4, both of the first and second semiconductor patterns are made of silicon, and the first semiconductor pattern is n.
5. The semiconductor memory integrated circuit according to claim 3, wherein the second semiconductor pattern is doped p-type, and the second semiconductor pattern is p-type doped, or the metal compound is silicided as described in claim 5. The semiconductor memory integrated circuit according to any one of claims 1 to 4 or, in the complementary logic gate circuit according to claim 6, the p-channel MOS transistor. The active region in which the
The semiconductor memory integrated circuit according to claim 1, characterized in that it is at least 1 μm away from an active region in which a channel MOS transistor is formed, or the first part constituting the memory cell as described in claim 7. The semiconductor memory integrated circuit according to claim 7, wherein the single semiconductor pattern is made of n-type polysilicon in each of the second and second inverters.
【００１４】[0014]
【作用】本発明によれば、高速動作を要求される相補型
論理ゲートにおいて、ｎチャネルＭＯＳトランジスタに
は仕事関数の低いｎ型ポリシリコンをゲートとして使
い、ｐチャネルＭＯＳトランジスタには仕事関数がより
高いｐ型ポリシリコンをゲートとして使うことにより、
前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭ
ＯＳトランジスタの各々のしきい値電圧を実質的に減少
させることができる。その際、半導体メモリ集積回路で
は、周辺回路を構成する相補型論理ゲートは、メモリセ
ルアレイとはちがって特に高い集積密度は要求されない
ため、相補型論理ゲートを構成するｐチャネルＭＯＳト
ランジスタおよびｎチャネルＭＯＳトランジスタの間隔
を十分に、典型的には１ミクロン以上に設定できる。そ
の結果、ｐチャネルＭＯＳトランジスタのゲート電極を
構成するｐ型ポリシリコンパターンとｎチャネルＭＯＳ
トランジスタのゲート電極を構成するｎ型ポリシリコン
パターンの接合部にシリサイド等の金属化合物よりなる
領域を形成しても、ｎ型ポリシリコンパターン中のドー
パントが金属化合物領域を介してｐ型ポリシリコンパタ
ーン中に拡散したり、あるいはｐ型ポリシリコンパター
ン中のドーパントがｎ型ポリシリコンパターン中に同様
に拡散する問題点が回避される。According to the present invention, in a complementary logic gate which is required to operate at high speed, n-type polysilicon having a low work function is used as a gate for an n-channel MOS transistor, and a work function is improved for a p-channel MOS transistor. By using high p-type polysilicon as the gate,
The n-channel MOS transistor and the p-channel M
The threshold voltage of each of the OS transistors can be substantially reduced. At that time, in the semiconductor memory integrated circuit, the complementary logic gates forming the peripheral circuit are not required to have a particularly high integration density, unlike the memory cell array, so that the p-channel MOS transistor and the n-channel MOS transistor forming the complementary logic gates are not required. Transistor spacing can be set well, typically 1 micron or more. As a result, the p-type polysilicon pattern forming the gate electrode of the p-channel MOS transistor and the n-channel MOS are formed.
Even if a region made of a metal compound such as silicide is formed at the junction of the n-type polysilicon pattern forming the gate electrode of the transistor, the dopant in the n-type polysilicon pattern is p-type polysilicon pattern through the metal compound region. The problem of in-diffusion or similar diffusion of dopants in the p-type polysilicon pattern into the n-type polysilicon pattern is avoided.
【００１５】これに対し、メモリセルを構成する前記第
１および第２のインバータでは、ｐチャネルＭＯＳトラ
ンジスタはｎチャネルＭＯＳトランジスタの単なる負荷
抵抗を形成するだけなので、特に大きな電流駆動能力は
要求されない。そこで、メモリセル中においてフリップ
フロップを構成するｎチャネルＭＯＳトランジスタのゲ
ート電極にｎ型ポリシリコンパターンを使うことによ
り、フリップフロップの状態遷移を低い論理振幅の信号
で誘起することが可能になり、メモリセルへの情報の書
き込み速度が向上する。一方、かかるｎチャネルＭＯＳ
トランジスタに直列接続されているｐチャネルＭＯＳト
ランジスタは、先に説明したように単なる負荷抵抗とし
て作用するのみなので、ｎチャネルＭＯＳトランジスタ
のものと同じｎ型ポリシリコンパターンをゲートに使っ
ても動作上不利になることはない。すなわち、各々のイ
ンバータにおいて、前記ｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタとの間を連続して延在
する単一のｎ型パターンをゲート電極として使うことに
より、メモリセルについては高い集積密度を実現するこ
とができ、また製造工程を簡略化することができる。換
言すると、本発明では、特に大きな集積密度が要求され
るメモリセルアレイにおいては、前記ｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタの間を連
続して延在するゲート電極を、同一の仕事関数を有する
単一のｎ型ポリシリコンパターンで形成することによ
り、高い集積密度が実現できる。On the other hand, in the first and second inverters forming the memory cell, the p-channel MOS transistor merely forms the load resistance of the n-channel MOS transistor, so that a particularly large current driving capability is not required. Therefore, by using an n-type polysilicon pattern for the gate electrode of the n-channel MOS transistor forming the flip-flop in the memory cell, it becomes possible to induce the state transition of the flip-flop with a signal having a low logic amplitude. The speed of writing information to the cell is improved. On the other hand, such an n-channel MOS
Since the p-channel MOS transistor connected in series with the transistor only acts as a load resistance as described above, even if the same n-type polysilicon pattern as that of the n-channel MOS transistor is used for the gate, it is disadvantageous in operation. Never be. That is, in each inverter, a single n-type pattern continuously extending between the n-channel MOS transistor and the p-channel MOS transistor is used as a gate electrode to realize a high integration density in a memory cell. In addition, the manufacturing process can be simplified. In other words, in the present invention, in the memory cell array which requires a particularly high integration density, the p-channel MOS is used.
High integration density can be achieved by forming the gate electrode, which continuously extends between the transistor and the n-channel MOS transistor, with a single n-type polysilicon pattern having the same work function.
【００１６】すなわち、請求項１記載の本発明によれ
ば、低いしきい値電圧を有するＭＯＳトランジスタで構
成された高速論理ゲート回路を備え、かつ高い集積密度
を有するメモリセルアレイを備えた半導体メモリ集積回
路を構成することができる。請求項２および６記載の本
発明によれば、メモリ集積回路を構成する論理ゲート回
路においてｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとを、１μｍ以上の距離離して形成
することにより、前記第１および第２の半導体パターン
を金属化合物を形成することにより短絡する際に第１の
半導体パターン中のドーパントと第２の半導体パターン
中のドーパントとが相互拡散するのが回避される。メモ
リ集積回路では、周辺回路を構成する相補型ゲート回路
は、メモリセルアレイのような高い集積密度は要求され
ないため、このようにｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタとを離間して形成しても
問題は生じない。That is, according to the present invention of claim 1, a semiconductor memory integrated circuit including a high speed logic gate circuit composed of MOS transistors having a low threshold voltage and a memory cell array having a high integration density is provided. A circuit can be constructed. According to the present invention as set forth in claims 2 and 6, by forming the p-channel MOS transistor and the n-channel MOS transistor at a distance of 1 μm or more in the logic gate circuit constituting the memory integrated circuit, the first and the second Interdiffusion of the dopants in the first semiconductor pattern and the dopants in the second semiconductor pattern is avoided when the second semiconductor pattern is short-circuited by forming a metal compound. In the memory integrated circuit, the complementary gate circuit that constitutes the peripheral circuit is not required to have high integration density as in the memory cell array, and thus the p-channel MOS transistor and the n-channel MOS transistor are formed separately from each other. There is no problem.
【００１７】請求項３記載の本発明によれば、論理ゲー
ト回路を構成するｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタのそれぞれのゲートパターン
を単一の半導体パターンで形成することにより、簡単な
工程で所望の論理ゲート回路を形成することができる。
請求項４記載の本発明によれば、論理ゲート回路を構成
するｎチャネルＭＯＳトランジスタのゲートパターンを
ｎ型に、ｐチャネルＭＯＳトランジスタのゲートパター
ンをｐ型にドープすることにより、所望のしきい値電圧
の低下を実現することができ、その結果論理ゲート回路
の高速動作を実現することができる。According to the third aspect of the present invention, the gate pattern of each of the p-channel MOS transistor and the n-channel MOS transistor forming the logic gate circuit is formed by a single semiconductor pattern. A desired logic gate circuit can be formed.
According to the present invention as set forth in claim 4, by doping the gate pattern of the n-channel MOS transistor forming the logic gate circuit to the n-type and the gate pattern of the p-channel MOS transistor to the p-type, a desired threshold value is obtained. The voltage can be reduced, and as a result, high-speed operation of the logic gate circuit can be realized.
【００１８】請求項５記載の本発明によれば、前記金属
化合物としてシリサイドを使うことにより、ｐチャネル
ＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの
間に延在するポリシリコンゲートパターンを、その中間
部分で選択的に高融点金属と反応させることにより、所
望の構成の論理ゲート回路を、公知のサイサイド（自己
整合シリサイド）プロセスを使って容易に形成すること
ができる。その際、ｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタとは１μｍ以上離間して形
成されているため、かかるシリサイドの形成に伴うｎ型
ゲートパターンとｐ型ゲートパターンとの間のドーパン
トの相互拡散を回避することができる。According to the present invention of claim 5, by using a silicide as the metal compound, a polysilicon gate pattern extending between the p-channel MOS transistor and the n-channel MOS transistor is selected at an intermediate portion thereof. By selectively reacting with a refractory metal, a logic gate circuit having a desired structure can be easily formed by using a known side (self-aligned silicide) process. At that time, p-channel MOS transistor and n
Since it is formed 1 μm or more apart from the channel MOS transistor, it is possible to avoid mutual diffusion of the dopant between the n-type gate pattern and the p-type gate pattern due to the formation of the silicide.
【００１９】請求項７記載の本発明の特徴によれば、メ
モリセルを構成するインバータ中のｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタのゲートパ
ターンを、単一のｎ型ポリシリコンパターンとすること
で、メモリセルのレイアウトを簡素化でき、簡単な工程
で高い集積密度のメモリセルアレイを形成することがで
きる。According to a seventh aspect of the present invention, the gate pattern of the p-channel MOS transistor and the n-channel MOS transistor in the inverter forming the memory cell is a single n-type polysilicon pattern. The layout of the memory cells can be simplified, and a memory cell array with high integration density can be formed by a simple process.
【００２０】[0020]
【実施例】以下、本発明を、実施例について、図面を参
照しながら説明する。図１は、本発明の一実施例による
半導体メモリ集積回路の全体的な構成を示す平面図であ
る。図１を参照するに、半導体メモリ集積回路はＳｉ基
板１０上に形成され、情報を記憶するメモリセル１１０
を配列して構成されたメモリセルアレイ１１と、メモリ
セルアレイ１１中のメモリセルを選択したり、あるいは
選択されたメモリセル中に情報を書き込みおよび／また
は読みだす周辺回路１２とより構成されている。例え
ば、周辺回路１２は、アドレスデータを供給され、対応
するビット線ＢＬあるいはワード線ＷＬを選択するデコ
ーダ、あるいは選択されたメモリセル１１０から対応す
るビット線ＢＬを介して読みだされたデータを読み取る
センスアンプ等を含む。一般に、メモリセルアレイ１１
は、可能な限り多量の情報を記憶できるように高い集積
密度を有することが要求されるが、これに対して周辺回
路１２は可能な限り高速な動作を要求される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. FIG. 1 is a plan view showing the overall configuration of a semiconductor memory integrated circuit according to an embodiment of the present invention. Referring to FIG. 1, a semiconductor memory integrated circuit is formed on a Si substrate 10 and stores a memory cell 110 for storing information.
And a peripheral circuit 12 for selecting a memory cell in the memory cell array 11 or for writing and / or reading information in the selected memory cell. For example, the peripheral circuit 12 is supplied with the address data and reads the data read from the decoder that selects the corresponding bit line BL or the word line WL, or the selected memory cell 110 via the corresponding bit line BL. Includes a sense amplifier. Generally, the memory cell array 11
Are required to have a high integration density so that as much information as possible can be stored, whereas the peripheral circuit 12 is required to operate as fast as possible.
【００２１】図２は図１中のメモリセルアレイ１１を構
成するメモリセル１１０の構成を示す回路図である。図
２を参照するに、図１に示したメモリ集積回路はＳＲＡ
Ｍを構成し、メモリセル１１０は、ｐチャネルＭＯＳト
ランジスタ１１ａとｎチャネルＭＯＳトランジスタ１１
ｂとを直列接続して構成された第１のインバータ１１Ａ
と、ｐチャネルＭＯＳトランジスタ１１ｃとｎチャネル
ＭＯＳトランジスタ１１ｄとを直列接続して構成された
第２のインバータ１１Ｂとより構成され、インバータ１
１Ａおよび１１Ｂは通常の如く交差接続されてフリップ
フロップを形成する。すなわち、トランジスタ１１ａの
ゲートとトランジスタ１１ｂのゲートとは、共通に、ト
ランジスタ１１ｃとトランジスタ１１ｄの共通接続ノー
ドＤ２に接続され、またトランジスタ１１ｃとトランジ
スタ１１ｄのゲートとは、共通に、トランジスタ１１ａ
とトランジスタ１１ｂの共通接続ノートＤ１に接続され
る。FIG. 2 is a circuit diagram showing the structure of the memory cell 110 which constitutes the memory cell array 11 in FIG. Referring to FIG. 2, the memory integrated circuit shown in FIG.
The memory cell 110, which constitutes M, includes a p-channel MOS transistor 11a and an n-channel MOS transistor 11
a first inverter 11A configured by connecting b and b in series
And a second inverter 11B configured by connecting a p-channel MOS transistor 11c and an n-channel MOS transistor 11d in series.
1A and 11B are cross-connected as usual to form a flip-flop. That is, the gate of the transistor 11a and the gate of the transistor 11b are commonly connected to the common connection node D2 of the transistors 11c and 11d, and the gates of the transistors 11c and 11d are commonly connected to the transistor 11a.
And the common connection note D1 of the transistor 11b.
【００２２】さらに、通常のＳＲＡＭの場合と同様に、
ノードＤ１はｎチャネルＭＯＳトランジスタ１１ｅを介
してビット線ＢＬに接続され、またノードＤ２はｎチャ
ネルＭＯＳトランジスタ１１ｆを介して相補ビット線／
ＢＬに接続される。また、トランジスタ１１ｅおよび１
１ｆは、ワード線ＷＬを介して制御される。すなわち、
ワード線ＷＬを活性化することにより選択されたメモリ
セル１１０に、ビット線ＢＬ，／ＢＬを介して書き込み
データを供給することにより、メモリセル１１０を構成
するフリップフロップの状態が、前記書き込みデータに
よって遷移する。一方、メモリセルから情報を読みだす
場合にも、選択されたメモリセルに対応するワード線Ｗ
Ｌを活性化され、ビット線ＢＬ，／ＢＬに現れるノード
Ｄ１，Ｄ２の電圧が、周辺回路１２中に含まれるセンス
アンプにより検出される。Further, as in the case of a normal SRAM,
Node D1 is connected to bit line BL via n-channel MOS transistor 11e, and node D2 is complementary bit line / via n-channel MOS transistor 11f.
Connected to BL. Also, transistors 11e and 1
1f is controlled via the word line WL. That is,
By supplying write data to the memory cell 110 selected by activating the word line WL via the bit lines BL and / BL, the state of the flip-flops constituting the memory cell 110 is changed by the write data. Transition. On the other hand, when reading information from a memory cell, the word line W corresponding to the selected memory cell
The voltage of the nodes D1 and D2, which is activated on L and appears on the bit lines BL and / BL, is detected by the sense amplifier included in the peripheral circuit 12.
【００２３】かかるインバータ１１Ａおよび１１Ｂによ
り構成されるフリップフロップでは、ビット線ＢＬある
いは／ＢＬ上のビット線電圧に応じて駆動されるのは、
ｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄであ
り、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃ
はそれぞれトランジスタ１１ｂおよび１１ｄの負荷抵抗
を構成しているに過ぎない。すなわち、かかるメモリセ
ル１１０において、書き込みデータを高速で書き込むた
めにはｎチャネルＭＯＳトランジスタ１１ｂおよび１１
ｄは低いしきい値電圧を有することが要求されるが、ｐ
チャネルＭＯＳトランジスタ１１ａおよび１１ｃは、低
いしきい値電圧を有することは必ずしも必要ではない。
一方、このようなメモリセル１１０は、メモリセルアレ
イ１１が高い集積密度を有するように、可能な限り簡単
なレイアウト構造を有することが要求される。In the flip-flop constituted by the inverters 11A and 11B, the one driven according to the bit line voltage on the bit line BL or / BL is:
n-channel MOS transistors 11b and 11d, and p-channel MOS transistors 11a and 11c
Respectively constitute the load resistances of the transistors 11b and 11d, respectively. That is, in the memory cell 110, in order to write the write data at high speed, the n-channel MOS transistors 11b and 11 are used.
d is required to have a low threshold voltage, but p
Channel MOS transistors 11a and 11c need not necessarily have a low threshold voltage.
On the other hand, such a memory cell 110 is required to have a layout structure as simple as possible so that the memory cell array 11 has a high integration density.
【００２４】一方、図１に示したＳＲＡＭのメモリ集積
回路において、周辺回路１２は、高速のアクセスを実現
するため、高速で動作することが必要である。周辺回路
１２は、一般にアドレスデータを供給されて対応するワ
ード線あるいはビット線を選択するデコーダやラッチ回
路、あるいはセンスアンプ等を含むが、これら周辺回路
１２を構成する回路は、一般に図３に示す相補型論理ゲ
ートを基本とする。On the other hand, in the SRAM memory integrated circuit shown in FIG. 1, the peripheral circuit 12 needs to operate at high speed in order to realize high-speed access. Peripheral circuit 12 generally includes a decoder or a latch circuit which is supplied with address data and selects a corresponding word line or bit line, or a sense amplifier. The circuits constituting peripheral circuit 12 are generally shown in FIG. Based on complementary logic gates.
【００２５】図３を参照するに、相補型論理ゲートは、
ｐチャネルＭＯＳトランジスタ１２ａとｎチャネルＭＯ
Ｓトランジスタ１２ｂを直列に接続して構成されたイン
バータ１２０よりなり、トランジスタ１２ａのゲートと
トランジスタ１２ｂのゲートは共通に入力端子ＩＮに接
続される。また、トランジスタ１２ａと１２ｂの共通接
続ノードＤ３には出力端子ＯＵＴが接続される。Referring to FIG. 3, the complementary logic gate is
p-channel MOS transistor 12a and n-channel MO
The inverter 120 is formed by connecting the S transistors 12b in series, and the gate of the transistor 12a and the gate of the transistor 12b are commonly connected to the input terminal IN. The output terminal OUT is connected to the common connection node D3 of the transistors 12a and 12b.
【００２６】図４は、図１に示したメモリセルアレイ１
１中におけるメモリセル１１０のレイアウトを、図５は
図４中線ＡーＡ’に沿った断面図を示す。ただし、図
４，５はメモリセル１１０のフリップフロップの部分の
みを示している。図４を参照するに、Ｓｉ基板１０はｐ
型にドープされており、図４には図示していないフィー
ルド酸化膜１０Ｆ（図５参照）で覆われ、フィールド酸
化膜上には、メモリセル１１０に対応して、略Ｔ字型を
した活性領域１０Ａおよび略Ｕ字型をした活性領域１０
Ｂが形成される。ただし、図５の断面図に示したよう
に、活性領域１０Ａは、ｐ型基板１０中に形成されたｎ
型ウェル１０1 中に形成される。FIG. 4 shows the memory cell array 1 shown in FIG.
1 shows the layout of the memory cell 110 in FIG. 1, and FIG. 5 is a sectional view taken along the line AA ′ in FIG. However, FIGS. 4 and 5 show only the flip-flop portion of the memory cell 110. Referring to FIG. 4, the Si substrate 10 is p
4 and is covered with a field oxide film 10F (see FIG. 5), which is not shown in FIG. 4, and has a substantially T-shaped active portion corresponding to the memory cell 110 on the field oxide film. Region 10A and substantially U-shaped active region 10
B is formed. However, as shown in the cross-sectional view of FIG. 5, the active region 10A is formed in the p-type substrate 10.
Formed in the mold well 10 1 .
【００２７】さらに前記フィールド酸化膜上には、一対
の略平行に延在するポリシリコンパターン１１１Ａおよ
び１１１Ｂが形成される。ポリシリコンパターン１１１
Ａおよび１１１Ｂは、前記活性領域１０Ａおよび１０Ｂ
において、図５の断面図に示すように、図示を省略した
薄いゲート酸化膜を介して基板１０の表面に接触する。
また、活性領域１０Ｂの右側のフィールド酸化膜１０Ｆ
上には、ポリシリコンパターン１１１Ａ，１１１Ｂに実
質的に直交する方向に、ワード線ＷＬを構成するポリシ
リコンパターンが延在する。Further, a pair of polysilicon patterns 111A and 111B extending substantially in parallel are formed on the field oxide film. Polysilicon pattern 111
A and 111B are the active regions 10A and 10B.
5, the surface of the substrate 10 is contacted through a thin gate oxide film (not shown) through the cross-sectional view of FIG.
In addition, the field oxide film 10F on the right side of the active region 10B
A polysilicon pattern forming the word line WL extends on the upper side in a direction substantially orthogonal to the polysilicon patterns 111A and 111B.
【００２８】かかる構成の結果、活性領域１０Ａには、
前記ポリシリコンパターン１１１Ｂに対応して図２で説
明したｐチャネルＭＯＳトランジスタ１１ａのチャネル
領域（図示せず）が形成され、パターン１１１Ｂの両側
にはトランジスタ１１ａのソースおよびドレイン領域を
構成するｐ+ 型領域（図示せず）が形成される。同様
に、活性領域１０Ａには、ポリシリコンパターン１１１
Ａに対応して前記ｐチャネルＭＯＳトランジスタ１１ｃ
のチャネル領域（図示せず）が形成され、さらにパター
ン１１１Ａの両側にはトランジスタ１１１ｃのソースお
よびドレイン領域を構成するｐ+ 型領域（図示せず）が
形成される。同様に、活性領域１０Ｂには、ポリシリコ
ンパターン１１１Ａに対応してトランジスタ１１ｄのチ
ャネル領域が、またポリシリコンパターン１１１Ｂに対
応してトランジスタ１１ｂのチャネル領域が形成され
る。このうち、トランジスタ１１ａのドレイン領域とト
ランジスタ１１ｃのドレイン領域は、活性領域１０Ａに
おいて、共通に、ポリシリコンパターン１１１Ａとポリ
シリコンパターン１１１Ｂの間のｐ+ 型拡散領域により
形成され、かかるｐ+ 型拡散領域に対応して活性領域１
０Ａにはドレインコンタクト領域１０ａが形成される。
同様に、トランジスタ１１ｂのドレイン領域とトランジ
スタ１１ｄのドレイン領域は、活性領域１０Ｂにおい
て、共通に、ポリシリコンパターン１１１Ａとポリシリ
コンパターン１１１Ｂの間のｎ+ 型拡散領域により形成
され、かかるｎ+ 型拡散領域に対応して活性領域１０Ｂ
上にはドレインコンタクト領域１０ｂが形成される。図
２の回路図よりわかるように、コンタクト領域１０ａに
は電源電圧ＶDDが供給され、またコンタクト領域１０ｂ
には基準電圧ＶSSが供給される。As a result of this structure, the active region 10A has
A channel region (not shown) of the p-channel MOS transistor 11a described with reference to FIG. 2 is formed corresponding to the polysilicon pattern 111B, and p + -type that forms the source and drain regions of the transistor 11a on both sides of the pattern 111B. A region (not shown) is formed. Similarly, the polysilicon pattern 111 is formed in the active region 10A.
The p-channel MOS transistor 11c corresponding to A
Channel region (not shown) is formed, and p + -type regions (not shown) forming the source and drain regions of the transistor 111c are formed on both sides of the pattern 111A. Similarly, in the active region 10B, a channel region of the transistor 11d corresponding to the polysilicon pattern 111A and a channel region of the transistor 11b corresponding to the polysilicon pattern 111B are formed. Among them, the drain region of the drain region and the transistor 11c of the transistor 11a is in the active region 10A, commonly formed by p + -type diffusion region between the polysilicon pattern 111A and the polysilicon pattern 111B, such p + -type diffusion Active area 1 corresponding to the area
A drain contact region 10a is formed at 0A.
Similarly, the drain region of the drain region and the transistor 11d of the transistor 11b is in the active region 10B, in common, it is formed by n + -type diffusion region between the polysilicon pattern 111A and the polysilicon pattern 111B, such n + -type diffusion Active area 10B corresponding to the area
A drain contact region 10b is formed on the top. As can be seen from the circuit diagram of FIG. 2, the power supply voltage V DD is supplied to the contact region 10a and the contact region 10b is also supplied.
Is supplied with a reference voltage V SS .
【００２９】ワード線ＷＬおよびポリシリコンパターン
１１１Ａ，１１１Ｂは、いずれもそれぞれのパターン形
状に対応した細長い平面形状を有する絶縁パターン１１
１Ｃにより覆われており、絶縁パターン１１１Ｃ上に
は、活性領域１０Ａと１０Ｂとの間に存在するフィール
ド酸化膜１０Ｆに対応する位置に、ポリシリコンパター
ン１１１Ａに対応して開口部１１１Ｃ1 が、ポリシリコ
ンパターン１１１Ｂに対応して開口部１１１Ｃ2 が形成
され、ポリシリコンパターン１１１Ａの表面には、前記
開口部１１１Ｃ1 に対応してシリサイド層１１１ａが形
成されている。同様に、ポリシリコンパターン１１１Ｂ
の表面には、前記開口部１１１Ｃ2 に対応して、シリサ
イド層１１１ｂが形成されている。Each of the word line WL and the polysilicon patterns 111A and 111B has an insulating pattern 11 having an elongated planar shape corresponding to the respective pattern shape.
1C, the opening 111C 1 is formed on the insulating pattern 111C at a position corresponding to the field oxide film 10F existing between the active regions 10A and 10B, corresponding to the polysilicon pattern 111A. An opening 111C 2 is formed corresponding to the silicon pattern 111B, and a silicide layer 111a is formed on the surface of the polysilicon pattern 111A corresponding to the opening 111C 1 . Similarly, the polysilicon pattern 111B
A silicide layer 111b is formed on the surface of the substrate corresponding to the opening 111C 2 .
【００３０】さらに、前記フィールド酸化膜１０Ｆ上に
は、活性領域１０Ａおよび１０Ｂにおいてトランジスタ
１１ｃおよび１１ｄのそれぞれのソース領域にコンタク
トするように、枝１１１ｄ1 を有する細長いＷあるいＴ
ｉＮパターン１１１Ｄ1 （以下の説明ではＷパターンと
する）が形成される。同様に、トランジスタ１１ａおよ
び１１ｂのそれぞれのソース領域にコンタクトするよう
に、枝１１１ｄ2 を有する細長いＷパターン１１１Ｄ2
が形成される。その際、パターン１１１Ｄ1 の枝１１１
ｄ1 は、前記シリサイド領域１１１ｂにおいてポリシリ
コンゲートパターン１１１Ｂに接続され、同様にパター
ン１１１Ｄ2 の枝１１１ｄ2 は、前記シリサイド領域１
１１ａにおいてポリシリコンゲートパターン１１１ａに
接続される。Further, on the field oxide film 10F, an elongated W or T having a branch 111d 1 is formed so as to contact the source regions of the transistors 11c and 11d in the active regions 10A and 10B.
An iN pattern 111D 1 (W pattern in the following description) is formed. Similarly, an elongated W pattern 111D 2 having branches 111d 2 so as to contact the source regions of the transistors 11a and 11b, respectively.
Is formed. At that time, the branch 111 of the pattern 111D 1
d 1, the in silicide region 111b is connected to the polysilicon gate patterns 111B, branches 111d 2 pattern 111D 2 Similarly, the silicide region 1
At 11a, it is connected to the polysilicon gate pattern 111a.
【００３１】すなわち、Ｗパターン１１１Ｄ1 はトラン
ジスタ１１ｃと１１ｄとをそれぞれのソースで直列接続
し、図２に示すインバータ１１Ｂを形成する。同様に、
Ｗパターン１１１Ｄ2 はトランジスタ１１ａと１１ｄと
をそれぞれのソースで直列接続し、図２に示すインバー
タ１１Ａを形成する。さらに、Ｗパターン１１１Ｄ1の
枝１１１ｄ1 とＷ１１１Ｄ2 の枝１１１ｄ2 とは前記イ
ンバータ１１Ａと１１Ｂとを交差接続し、その結果図２
に示したフリップフロップが形成される。That is, the W pattern 111D 1 forms the inverter 11B shown in FIG. 2 by connecting the transistors 11c and 11d in series at their respective sources. Similarly,
The W pattern 111D 2 connects the transistors 11a and 11d in series at their respective sources to form the inverter 11A shown in FIG. Furthermore, the branch 111d 2 of W pattern 111D branches 111d 1 of 1 and W111D 2 connecting cross and the inverter 11A and 11B, the results Figure 2
The flip-flop shown in is formed.
【００３２】図４では、さらに活性領域１０Ｂにおい
て、ワード線ＷＬの交点に対応してｎチャネルＭＯＳト
ランジスタ１１ｆおよび１１ｅが形成されているのがわ
かる。また、活性領域１０Ｂの、トランジスタ１１ｅお
よび１１ｆのドレイン側の領域にはビット線ＢＬ，／Ｂ
Ｌのためのコンタクト領域１０ｃおよび１０ｄがそれぞ
れ形成されている。In FIG. 4, it can be further seen that in active region 10B, n-channel MOS transistors 11f and 11e are formed corresponding to the intersections of word lines WL. The bit lines BL, / B are formed in the active region 10B on the drain side of the transistors 11e and 11f.
Contact regions 10c and 10d for L are formed respectively.
【００３３】図４に示した構成のメモリセルでは、ゲー
トパターン１１１Ａおよび１１１Ｂは、共にｎ+ 型にド
ープされたポリシリコンより形成されており、その結果
メモリセルを、後ほど説明するように、ｎ+ 型ポリシリ
コン層の簡単なパターニングにより形成することができ
る。換言すると、図４に示したメモリセルは、高い集積
密度で、しかも安価に製造することができる。また、フ
リップフロップの要部を構成するｎチャネルＭＯＳトラ
ンジスタ１１ｂ，１１ｄにｎ+ 型ポリシリコンゲートを
組み合わせることにより、トランジスタ１１ｂ，１１ｄ
のしきい値電圧を実質的に低下させることが可能であ
る。これに対し、ｐチャネルＭＯＳトランジスタ１１ａ
および１１ｃではしきい値電圧の低下は得られないが、
先にも説明したように、トランジスタ１１ａおよび１１
ｃは単にトランジスタ１１ｂおよび１１ｄの負荷抵抗と
して作用しているだけなので、低いしきい値電圧を有す
ることは必ずしも要求されない。In the memory cell having the structure shown in FIG. 4, the gate patterns 111A and 111B are both made of n + -type doped polysilicon, and as a result, the memory cell is formed into n-type as described later. It can be formed by simple patterning of the + type polysilicon layer. In other words, the memory cell shown in FIG. 4 can be manufactured with high integration density and at low cost. Further, by combining the n + -type polysilicon gates with the n-channel MOS transistors 11b and 11d forming the main part of the flip-flop, the transistors 11b and 11d can be formed.
It is possible to substantially reduce the threshold voltage of. On the other hand, the p-channel MOS transistor 11a
And 11c, the threshold voltage cannot be reduced, but
As described above, the transistors 11a and 11
It is not necessarily required to have a low threshold voltage, since c simply acts as a load resistance for transistors 11b and 11d.
【００３４】次に、図１の論理ゲート回路１２を構成す
るインバータ１２０の構成を、図６の平面図および図７
の断面図を参照しながら説明する。ただし、図７は図６
中、線Ｂ−Ｂ’に沿った断面図である。図６，７を参照
するに、インバータ１２０はＳｉ基板１０表面を覆う前
記フィールド酸化膜１０Ｆ中にに画成された活性領域１
０Ｇ，１０Ｈ中に形成され、このうち活性領域１０Ｈは
ｐ型基板１０中に形成されたｎ型ウェル１０2 に対応し
て形成されている。すなわち、活性領域１０Ｇはｐ型
に、活性領域１０Ｈはｎ型にドープされている。また、
通常のＭＯＳトランジスタと同様に、活性領域１０Ｇお
よび１０Ｆは、いずれも薄いゲート酸化膜（図示せず）
により覆われている。Next, the configuration of the inverter 120 constituting the logic gate circuit 12 of FIG. 1 will be described with reference to the plan view of FIG. 6 and FIG.
This will be described with reference to the sectional view of FIG. However, FIG.
It is a sectional view taken along the line BB 'in the middle. Referring to FIGS. 6 and 7, the inverter 120 includes an active region 1 defined in the field oxide film 10F covering the surface of the Si substrate 10.
The active region 10H is formed corresponding to the n-type well 10 2 formed in the p-type substrate 10. That is, the active region 10G is p-type and the active region 10H is n-type. Also,
Similar to a normal MOS transistor, the active regions 10G and 10F are both thin gate oxide films (not shown).
Covered by
【００３５】フィールド酸化膜１０Ｆ上には、ポリシリ
コンよりなるゲートパターン１２１が、活性領域１０Ｇ
〜１０Ｈまで、連続して延在するように形成される。ｐ
型活性領域１０Ｇのうち、ゲートパターン１２１の両側
の部分はｎ+ 型にドープされ、その結果領域１０Ｇに
は、図３に示したｎチャネルＭＯＳトランジスタ１２ｂ
が形成される。また、ｎ型活性領域１０Ｈのうち、ゲー
トパターン１２１の両側の部分はｐ+ 型にドープされ、
その結果領域１０Ｈには、図３に示したｐチャネルＭＯ
Ｓトランジスタ１２ａが形成される。図６に示したよう
に、活性領域１０Ｇには、前記ｎ+ 型拡散領域に対応し
てドレインコンタクト１０Ｇ1 とソースコンタクト１０
Ｇ2 が、また活性領域１０Ｈには、前記ｐ+ 型拡散領域
に対応してドレインコンタクト１０Ｈ1 とソースコンタ
クト１０Ｈ2 とが形成される。ソースコンタクト１０Ｈ
1 とソースコンタクト１０Ｈ2 とを導体パターンで接続
することにより、図３に示すインバータ１２０が形成さ
れる。A gate pattern 121 made of polysilicon is formed on the field oxide film 10F in the active region 10G.
It is formed so as to extend continuously up to 10H. p
Portions of the type active region 10G on both sides of the gate pattern 121 are n + -type doped, and as a result, the region 10G has the n-channel MOS transistor 12b shown in FIG.
Is formed. Further, in the n-type active region 10H, the portions on both sides of the gate pattern 121 are p + -type doped,
As a result, the p-channel MO shown in FIG. 3 is formed in the region 10H.
The S transistor 12a is formed. As shown in FIG. 6, the active region 10G includes a drain contact 10G 1 and a source contact 10 corresponding to the n + type diffusion region.
A drain contact 10H 1 and a source contact 10H 2 are formed in G 2 and in the active region 10H, corresponding to the p + type diffusion region. Source contact 10H
By connecting 1 and the source contact 10H 2 with a conductor pattern, the inverter 120 shown in FIG. 3 is formed.
【００３６】図６の構成において、ポリシリコンパター
ン１２１は、ｐ型活性領域１０Ｇ上を延在する部分１２
１ａがｎ型に、ｎ型活性領域１０Ｈ上を延在する部分１
２１ｂがｐ型にドープされる。その結果、活性領域１０
Ｇに形成されるｎチャネルＭＯＳトランジスタ１２ａお
よび活性領域１０Ｈに形成されるｐチャネルＭＯＳトラ
ンジスタ１２ｂは、いずれも低いしきい値電圧と大きな
電流駆動能力を有することになる。In the structure of FIG. 6, the polysilicon pattern 121 has a portion 12 extending over the p-type active region 10G.
1a is n-type, and part 1 extends over the n-type active region 10H
21b is p-type doped. As a result, the active region 10
Both the n-channel MOS transistor 12a formed in G and the p-channel MOS transistor 12b formed in the active region 10H have a low threshold voltage and a large current driving capability.
【００３７】さらに、図６の構成では、ポリシリコンパ
ターン１２１中において、前記ｎ型領域１２１ａと前記
ｐ型領域１２１ｂとが直接に接触してｐｎ接合が形成さ
れるのを回避するため、前記領域１２１ａと１２１ｂと
の間にポリシリコン領域１２１ｃを形成し、領域１２１
ａ〜１２１ｃの表面に、領域１２１ａから領域１２１ｂ
まで連続してシリサイド領域１２１ｄを形成している。Further, in the structure of FIG. 6, in the polysilicon pattern 121, in order to prevent the n-type region 121a and the p-type region 121b from directly contacting each other to form a pn junction, the region is formed. A polysilicon region 121c is formed between 121a and 121b, and a region 121
From the area 121a to the area 121b on the surface of a to 121c.
The silicide region 121d is formed continuously.
【００３８】図７の断面図を参照するに、ポリシリコン
パターン１２１の両端にはＳｉＯ2よりなるサイドウォ
ール１２１ｕおよび１２１ｖが形成され、またポリシリ
コンパターン１２１表面にはシリサイド層１２１ｄが、
領域１２１ａから１２１ｂまで延在しているのがわか
る。かかるシリサイド領域１２１ｃの形成は、開口部１
２２ａで露出されたポリシリコンパターンをＣｏ等の高
融点金属と反応させることで形成される。かかるシリサ
イドの形成は、典型的には８００°Ｃ、３０秒間のＲＴ
Ａプロセスにより実行されるが、本発明では、活性領域
１０Ｇと活性領域１０Ｈの間隔Ｓを、少なくとも１μｍ
以上、好ましくは２μｍ以上に設定することにより、か
かるシリサイド領域１２１ｃのための熱処理工程に伴う
ポリシリコン領域１２１ａ中のｎ型ドーパントとポリシ
リコン領域１２１ｂ中のｐ型ドーパントとの、シリサイ
ド領域１２１ｃを介した相互拡散を回避することができ
る。図６には同様な論理ゲート回路が、他にも形成され
ているが、その説明は省略する。Referring to the sectional view of FIG. 7, sidewalls 121u and 121v made of SiO 2 are formed at both ends of the polysilicon pattern 121, and a silicide layer 121d is formed on the surface of the polysilicon pattern 121.
It can be seen that it extends from the regions 121a to 121b. The formation of the silicide region 121c is performed in the opening 1
It is formed by reacting the polysilicon pattern exposed at 22a with a refractory metal such as Co. The formation of such a silicide is typically performed at 800 ° C. for 30 seconds at RT.
According to the present invention, the distance S between the active region 10G and the active region 10H is at least 1 μm.
As described above, preferably set to 2 μm or more, the n-type dopant in the polysilicon region 121a and the p-type dopant in the polysilicon region 121b are interposed through the silicide region 121c through the heat treatment process for the silicide region 121c. It is possible to avoid the mutual diffusion. Although other similar logic gate circuits are formed in FIG. 6, the description thereof is omitted.
【００３９】以下、図４，５に示したメモリセル１１０
および図６，７に示したインバータ１２０の製造工程を
簡単に説明する。まず、メモリセル１１０の製造工程を
図８（Ａ）〜（Ｄ），図９（Ｅ）〜（Ｈ）および図１０
（Ｇ）〜（Ｌ）を参照しながら説明する。ただし、図８
（Ａ）は平面図を、図９（Ｂ）は、図８（Ａ）中、線Ａ
−Ａ’に沿った断面図を表す。他の図８（Ｂ）〜１０
（Ｌ）についても同様な対応関係が成立する。The memory cell 110 shown in FIGS.
The manufacturing process of the inverter 120 shown in FIGS. 6 and 7 will be briefly described. First, the manufacturing process of the memory cell 110 will be described with reference to FIGS. 8 (A) to (D), 9 (E) to (H) and FIG.
Description will be made with reference to (G) to (L). However, FIG.
9A is a plan view, and FIG. 9B is a line A in FIG. 8A.
FIG. 6A shows a cross-sectional view taken along the line A ′. Other Figures 8 (B) -10
The same correspondence relationship holds for (L).
【００４０】まず、図８（Ａ），（Ｂ）の工程におい
て、前記ｎ型ウェル１０1 を形成されたｐ型Ｓｉ基板１
０の表面上に、ＬＯＣＯＳ法によりフィールド酸化膜１
０Ｆを形成し、活性領域１０Ａおよび１０Ｂを画成す
る。さらに、活性領域１０Ａおよび１０Ｂの表面上に、
厚さが典型的には７ｎｍ程度のゲート酸化膜（図示せ
ず）を、熱酸化工程により、通常どおり形成する。First, in the steps of FIGS. 8A and 8B, the p-type Si substrate 1 having the n-type well 10 1 formed therein is formed.
0 on the surface of 0 by the LOCOS method
0F to define active areas 10A and 10B. Furthermore, on the surface of the active regions 10A and 10B,
A gate oxide film (not shown) having a thickness of typically about 7 nm is normally formed by a thermal oxidation process.
【００４１】次に、図８（Ｃ），（Ｄ）の工程におい
て、このようにして得られた構造上に、ポリシリコン層
１１１を、ＣＶＤ法により、典型的には１８０ｎｍの厚
さに堆積し、さらにイオン注入を行いこれをｎ+ 型にド
ープする。さらにポリシリコン層１１１上にＳｉＯ2 膜
１１２を、ＣＶＤ法により、１００ｎｍの厚さに形成す
る。その結果、図８（Ｃ），（Ｄ）に示す構造が得られ
る。Next, in the steps of FIGS. 8C and 8D, a polysilicon layer 111 is deposited on the structure thus obtained by the CVD method to a thickness of typically 180 nm. Then, ion implantation is further performed to dope this into n + type. Further, a SiO 2 film 112 is formed on the polysilicon layer 111 by CVD to have a thickness of 100 nm. As a result, the structures shown in FIGS. 8C and 8D are obtained.
【００４２】次に、図９（Ｅ），（Ｆ）に示す工程にお
いて、ＳｉＯ2 膜１１２に、開口部１１２Ａを、図４に
示す領域１１１ａおよび１１１ｂが露出されるように形
成する。領域１１１ａおよび１１１ｂに対応して、開口
部１１２Ａは、互い違いに配列された領域（１１２Ａ）
1 と（１１２Ａ）2 とより構成されている。さらに図９
（Ｇ），（Ｈ）に示す工程において、ポリシリコン層１
１１を、その上のＳｉＯ2 膜１１２と共にパターニング
して、図４に示すポリシリコンゲートパターン１１１Ａ
および１１１Ｂを形成し、さらに活性領域１０ＡにＢＦ
2 +イオンを２５ｋｅＶの加速電圧で２×１０15ｃｍ-2
のドーズ量で注入し、ｐチャネルＭＯＳトランジスタ１
１ａおよび１１ｃのソースおよびドレイン領域を形成す
る。同様に、活性領域１０Ｂには、Ａｓ+ イオンを２５
ｋｅＶの加速電圧で２×１０15ｃｍ-2のドーズでイオン
注入し、ｎチャネルＭＯＳトランジスタ１１ｂおよび１
１ｄのソースおよびドレインを形成する。Next, in the steps shown in FIGS. 9E and 9F, an opening 112A is formed in the SiO 2 film 112 so that the regions 111a and 111b shown in FIG. 4 are exposed. Corresponding to the regions 111a and 111b, the openings 112A are staggered regions (112A).
It is composed of 1 and (112A) 2 . Furthermore, FIG.
In the steps shown in (G) and (H), the polysilicon layer 1
11 is patterned together with the SiO 2 film 112 thereon to form the polysilicon gate pattern 111A shown in FIG.
And 111B are formed, and BF is formed in the active region 10A.
2 + ions at an acceleration voltage of 25 keV of 2 × 10 15 cm -2
P-channel MOS transistor 1
Source and drain regions 1a and 11c are formed. Similarly, 25 + As + ions are added to the active region 10B.
Ion implantation was performed at an acceleration voltage of keV and a dose of 2 × 10 15 cm −2 , and n-channel MOS transistors 11b and 1
Form 1d source and drain.
【００４３】さらに、パターン１１１Ａおよび１１１Ｂ
上に別のＳｉＯ2 膜（図示せず）をＣＶＤ法により約１
００ｎｍの厚さに堆積し、これを反応性イオンエッチン
グ（ＲＩＥ）法により、領域１１１ａおよび１１１ｂが
露出するまで垂直にエッチングすることにより、ポリシ
リコンパターン１１１Ａおよび１１１Ｂが、領域１１１
ａ，１１１ｂを除いてＳｉＯ2 パターン１１１Ｃに覆わ
れた図９（Ｈ）に示す断面を有する構造が得られる。図
９（Ｈ）を参照するに、Ａ−Ａ’断面ではポリシリコン
パターン１１１Ａは表面が露出されているのに対し、ポ
リシリコンパターン１１１ＢはＳｉＯ2 パターン１１１
Ｃで覆われているのがわかる。また、図９（Ｈ）の断面
では、ポリシリコンパターン１１１Ａ，１１１Ｂの側壁
もＳｉＯ 2 パターン１１１Ｃにより保護されているのが
わかる。Further, patterns 111A and 111B
Another SiO on top2A film (not shown) is formed by CVD to about 1
It is deposited to a thickness of 00 nm, and this is subjected to reactive ion etching.
Regions 111a and 111b by the RIE method.
By etching vertically until exposed, the policy
The recon patterns 111A and 111B are the area 111
SiO except for a and 111b2Covered with pattern 111C
A structure having the cross section shown in FIG. 9 (H) is obtained. Figure
9 (H), polysilicon is taken in the A-A ′ cross section.
While the surface of the pattern 111A is exposed,
The silicon pattern 111B is SiO2Pattern 111
You can see that it is covered with C. In addition, the cross section of FIG.
Then, the sidewalls of the polysilicon patterns 111A and 111B
Also SiO 2What is protected by the pattern 111C
Recognize.
【００４４】図９（Ｇ），（Ｈ）の工程では、さらにポ
リシリコン層１１１のパターニングの結果、ゲートパタ
ーン１１１Ａおよび１１１Ｂの他にワード線ＷＬが形成
され、先に説明したＡｓ+ イオンのイオン注入工程で
は、活性領域１０Ｂ中のワード線ＷＬの両側の領域にト
ランジスタ１１ｅ，１１ｆの拡散領域が形成される。次
に、図１０（Ｉ），（Ｊ）の工程において、図９
（Ｇ），（Ｈ）で得られた構造上にＣｏ膜（図示せず）
をスパッタ法により堆積し、さらにこのようにして得ら
れた構造を８００°Ｃ、３０秒間のＲＴＡプロセスによ
り反応させ、Ｃｏシリサイド層１１１ａをポリシリコン
パターン１１１Ａの表面に形成する。In the steps of FIGS. 9G and 9H, as a result of the patterning of the polysilicon layer 111, the word line WL is formed in addition to the gate patterns 111A and 111B, and the As + ion ions described above are formed. In the implantation step, diffusion regions of the transistors 11e and 11f are formed in regions on both sides of the word line WL in the active region 10B. Next, in the steps of FIGS.
Co film (not shown) on the structure obtained in (G) and (H)
Is deposited by sputtering, and the structure thus obtained is reacted by an RTA process at 800 ° C. for 30 seconds to form a Co silicide layer 111a on the surface of the polysilicon pattern 111A.
【００４５】さらに、図１０（Ｋ），（Ｌ）の工程にお
いて、Ｗ層が局所配線材として、約８０ｎｍの厚さに堆
積され、これをパターニングすることにより、図４に示
すパターン１１１Ｄ1 ，１１１Ｄ2 が形成される。図１
０（Ｌ）の断面図よりわかるように、Ｗパターン１１１
Ｄ1 はポリシリコンパターン１１１Ｂを跨いで延在し、
シリサイド領域１１１ａをトランジスタ１１ａおよび１
１ｂのソース領域に接続する。同様に、図１０（Ｌ）の
断面図には現れないが、Ｗパターン１１１Ｄ2はポリシ
リコンパターン１１１Ａを跨いで延在し、シリサイド領
域１１１ｂをトランジスタ１１ｃおよび１１ｄのソース
領域に接続する。その結果、二つのインバータ１１Ａ，
１１Ｂが交差接続された図２に示すメモリセル１１０が
形成される。Further, in the steps of FIGS. 10K and 10L, the W layer is deposited as a local wiring material to a thickness of about 80 nm, and by patterning this, the pattern 111D 1 shown in FIG. 111D 2 is formed. FIG.
As can be seen from the cross section of 0 (L), the W pattern 111
D 1 extends across the polysilicon pattern 111B,
The silicide region 111a is connected to the transistors 11a and 1a.
Connect to source region 1b. Similarly, although not appearing in the cross-sectional view of FIG. 10L, the W pattern 111D 2 extends across the polysilicon pattern 111A and connects the silicide region 111b to the source regions of the transistors 11c and 11d. As a result, the two inverters 11A,
The memory cell 110 shown in FIG. 2 in which 11B are cross-connected is formed.
【００４６】次に、図６，７に示す論理ゲート回路を構
成するインバータ１２０の製造工程を図１１（Ａ）〜
（Ｃ）、図１２（Ｄ），（Ｅ）および図１３（Ｆ）を参
照しながら説明する。図１１（Ａ）の工程で、ｎ型ウェ
ル１０2 を形成されたｐ型Ｓｉ基板１０上に、先に説明
したように通常のＬＯＣＯＳ法により、フィールド酸化
膜１０Ｆが、活性領域１０Ｇおよび１０Ｈを画成するよ
うに形成される。さらに、活性領域１０Ｇおよび１０Ｈ
上には、通常の熱酸化工程により、図示を省略したゲー
ト酸化膜が典型的には７ｎｍの厚さに形成され、さらに
パターニングされることによりポリシリコンパターン１
２１Ｐを構成するポリシリコン層が、ＣＶＤ法により、
約１８０ｎｍの厚さに堆積される。Next, the manufacturing process of the inverter 120 constituting the logic gate circuit shown in FIGS.
This will be described with reference to (C), FIG. 12 (D), (E) and FIG. 13 (F). In the step of FIG. 11A, the field oxide film 10F forms the active regions 10G and 10H on the p-type Si substrate 10 in which the n-type well 10 2 is formed by the normal LOCOS method as described above. Formed to define. Furthermore, active regions 10G and 10H
A gate oxide film (not shown) having a thickness of typically 7 nm is formed on the upper surface of the polysilicon pattern 1 by a normal thermal oxidation process, and is further patterned.
The polysilicon layer forming 21P is formed by the CVD method.
It is deposited to a thickness of about 180 nm.
【００４７】次に、図１１（Ｂ）の工程で、図１１
（Ａ）の構造上に前記活性領域１０Ｇを露出するレジス
トマスクを形成し、ポリシリコン層１２１Ｐの活性領域
１０Ｇに対応する部分にＡｓ+ イオンを、典型的には加
速電圧２５ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入
し、これをｎ型にドープする。次に、図１１（Ｃ）の工
程で、先に図８（Ｄ）でメモリセルの形成工程に関連し
て説明したＳｉＯ2 膜１１２が、基板全面に、ＣＶＤ法
により堆積され、その後論理ゲート回路の領域から除去
される。従って、このようにして得られた構造は、論理
ゲート回路が形成される部分においては、図１１（Ｂ）
のものと同一になる。さらに、このようにして得られた
構造上に、前記活性領域１０Ｈを露出するレジストマス
クを形成し、ポリシリコン層１２１Ｐの活性領域１０Ｈ
に対応する部分にＢＦ2 + イオンを、典型的には加速電
圧２５ｋｅＶ、ドーズ量２×１０ 15ｃｍ-2で注入し、こ
れをｐ型にドープする。Next, in the step of FIG.
A resist exposing the active region 10G on the structure of (A).
Active layer of the polysilicon layer 121P by forming a mask
As in the part corresponding to 10G+Ions are typically added
High-speed voltage 25 keV, dose 2 × 10Fifteencm-2Inject with
Then, this is doped to be n-type. Next, the process of FIG.
In connection with the process of forming a memory cell shown in FIG.
Described as SiO2The film 112 is formed on the entire surface of the substrate by the CVD method.
Deposited by and then removed from the logic gate circuit area
Is done. Therefore, the structure thus obtained is logical
In the portion where the gate circuit is formed, FIG.
Will be the same as Further obtained in this way
A resist mass exposing the active region 10H on the structure.
To form an active region 10H of the polysilicon layer 121P.
BF in the part corresponding to2 +Ions are typically accelerated
Pressure 25 keV, Dose amount 2 × 10 Fifteencm-2Inject with
It is doped p-type.
【００４８】次に、図１２（Ｄ）の工程で、ポリシリコ
ン層１２１Ｐをパターニングしてゲートパターン１２１
を形成し、さらにゲートパターン１２１を自己整合マス
クとして使い、ウェル１０2 中の活性領域１０Ｈに、ｐ
チャネルＭＯＳトランジスタ１２ａのｐ+ 型ソース領域
１０ＨＳおよびドレイン領域１０ＨＤを、ＢＦ2+のイオ
ン注入により形成する。ただし、図１２（Ｄ）は、活性
領域１０Ｈにおいてポリシリコンゲートパターンの延在
方向に垂直な面で切った断面図である。同様なゲートパ
ターン１２１を自己整合マスクとするイオン注入工程
は、活性領域１０Ｇにおいても行われ、ｎチャネルＭＯ
Ｓトランジスタ１２ｂのｎ+ 型ソース領域およびドレイ
ン領域（図示せず）が形成される。Next, in the step of FIG. 12D, the polysilicon layer 121P is patterned to form the gate pattern 121.
Forming a further use of the gate pattern 121 as a self-aligned mask, the active region 10H of the wells 10 2, p
The p + type source region 10HS and the drain region 10HD of the channel MOS transistor 12a are formed by ion implantation of BF 2+ . However, FIG. 12D is a cross-sectional view taken in a plane perpendicular to the extending direction of the polysilicon gate pattern in the active region 10H. An ion implantation process using the same gate pattern 121 as a self-alignment mask is also performed in the active region 10G, and the n-channel MO
An n + type source region and a drain region (not shown) of S transistor 12b are formed.
【００４９】さらに、図示を省略したＳｉＯ2 膜を、ポ
リシリコンパターン１２１を埋め込むように堆積し、さ
らにこうして得られた構造に対して、基板主面に対して
略垂直に作用する全面異方性エッチングを行い、図１２
（Ｅ）に示すように、ポリシリコンパターン１２１の両
側にサイドウォール１２１ｗ，１２１ｘを形成する。た
だし、図１２（Ｅ）は図１２（Ｄ）と同様にポリシリコ
ンパターン１２１の延在方向に直交する面に沿った断面
図であるが、図７中の活性領域１０Ｇと活性領域１０Ｈ
の中間に位置するフィールド酸化膜１０Ｆ上における断
面である点で、活性領域１０Ｈ中における断面図を示す
図１２（Ｄ）とは異なっている。Further, an SiO 2 film (not shown) is deposited so as to fill up the polysilicon pattern 121, and the structure thus obtained is subjected to a general anisotropy which acts substantially perpendicularly to the main surface of the substrate. Etching is performed, and FIG.
As shown in (E), sidewalls 121w and 121x are formed on both sides of the polysilicon pattern 121. However, although FIG. 12E is a sectional view taken along a plane orthogonal to the extending direction of the polysilicon pattern 121 as in FIG. 12D, the active region 10G and the active region 10H in FIG.
12D showing a cross-sectional view in the active region 10H in that it is a cross-section on the field oxide film 10F located in the middle of.
【００５０】次に、図１３（Ｆ）の構造において、Ｃｏ
等の高融点金属層１２４を堆積し、ＲＴＡプロセスによ
り熱処理することにより、図７に示す、ゲート領域全面
にコバルトシリサイドが形成された構成が得られる。こ
こで、高融点金属層１２４はＣｏに限定されるものでは
なく、他の高融点金属、例えばＷ，Ｍｏ等も使用可能で
ある。Next, in the structure of FIG.
By depositing the refractory metal layer 124 such as the above and heat-treating it by the RTA process, the structure shown in FIG. 7 in which cobalt silicide is formed on the entire surface of the gate region is obtained. Here, the refractory metal layer 124 is not limited to Co, and other refractory metals such as W and Mo can also be used.
【００５１】図７の構造において、ポリシリコンパター
ン領域１２１ｃの長さＳを１μｍ以上、好ましくは２ミ
クロン以上に設定することにより、ｎ型ポリシリコン領
域１２１ａ中のｎ型ドーパントとｐ型ポリシリコン領域
１２１ｂ中のｐ型ドーパントとが、シリサイド領域１２
１ｃを介して相互拡散する問題点が回避され、活性領域
１０Ｇに形成されたｎチャネルＭＯＳトランジスタおよ
び活性領域１０Ｈに形成されたｐチャネルＭＯＳトラン
ジスタは、いずれも低いしきい値電圧と大きな電流駆動
能力を有する。このような論理ゲート回路は、図１に示
すように、メモリ半導体集積回路の周辺回路部分１２に
形成されるため、このように活性領域１０Ｆと１０Ｇの
間隔を増大させることにより集積密度が低下しても問題
は生じない。In the structure of FIG. 7, by setting the length S of the polysilicon pattern region 121c to 1 μm or more, preferably 2 μm or more, the n-type dopant and the p-type polysilicon region in the n-type polysilicon region 121a are set. The p-type dopant in 121b is the silicide region 12
The problem of mutual diffusion through 1c is avoided, and the n-channel MOS transistor formed in the active region 10G and the p-channel MOS transistor formed in the active region 10H are both low threshold voltage and large current drive capability. Have. Since such a logic gate circuit is formed in the peripheral circuit portion 12 of the memory semiconductor integrated circuit as shown in FIG. 1, increasing the distance between the active regions 10F and 10G in this way reduces the integration density. But no problem occurs.
【００５２】以上、本発明を好ましい実施例について説
明したが、本発明はこのような実施例に限定されるもの
ではなく、本発明の要旨内において様々な変形・変更が
可能である。Although the present invention has been described above with reference to the preferred embodiments, the present invention is not limited to such embodiments, and various modifications and changes can be made within the scope of the present invention.
【００５３】[0053]
【発明の効果】請求項１記載の本発明によれば、低いし
きい値電圧を有するＭＯＳトランジスタで構成された高
速論理ゲート回路を備え、かつ高い集積密度を有するメ
モリセルアレイを備えた半導体メモリ集積回路を構成す
ることができる。より具体的には、メモリセル中におい
てフリップフロップを構成するｎチャネルＭＯＳトラン
ジスタのゲート電極にｎ型ポリシリコンパターンを使う
ことにより、フリップフロップの状態遷移を低い論理振
幅の信号で誘起することが可能になり、メモリセルへの
情報の書き込み速度が向上する。一方、かかるｎチャネ
ルＭＯＳトランジスタに直列接続されているｐチャネル
ＭＯＳトランジスタは、単なる負荷抵抗として作用する
のみなので、ｎ型ポリシリコンパターンをゲートに使っ
ても動作上不利になることはない。各々のインバータに
おいて、前記ｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタとの間を連続して延在する単一の
ゲートパターンを使うことにより、メモリセルについて
は高い集積密度を実現することができ、また製造工程を
簡略化することができる。According to the present invention as set forth in claim 1, a semiconductor memory integrated circuit having a high speed logic gate circuit composed of MOS transistors having a low threshold voltage and a memory cell array having a high integration density is provided. A circuit can be constructed. More specifically, by using an n-type polysilicon pattern for the gate electrode of an n-channel MOS transistor forming a flip-flop in a memory cell, it is possible to induce a state transition of the flip-flop with a signal of low logic amplitude. Therefore, the writing speed of information to the memory cell is improved. On the other hand, since the p-channel MOS transistor connected in series to the n-channel MOS transistor only acts as a load resistance, there is no operational disadvantage even if the n-type polysilicon pattern is used for the gate. In each inverter, by using a single gate pattern that continuously extends between the n-channel MOS transistor and the p-channel MOS transistor, it is possible to realize a high integration density in the memory cell, and The manufacturing process can be simplified.
【００５４】請求項２および６記載の本発明によれば、
メモリ集積回路を構成する論理ゲート回路においてｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタとを、１μｍ以上の距離離して形成することによ
り、前記第１および第２の半導体パターンを金属化合物
を形成することにより短絡する際に第１の半導体パター
ン中のドーパントと第２の半導体パターン中のドーパン
トとが相互拡散するのが回避される。メモリ集積回路で
は、周辺回路を構成する相補型ゲート回路は、メモリセ
ルアレイのような高い集積密度は要求されないため、こ
のようにｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタとを離間して形成しても問題は生じな
い。According to the present invention as set forth in claims 2 and 6,
By forming a p-channel MOS transistor and an n-channel MOS transistor at a distance of 1 μm or more in a logic gate circuit forming a memory integrated circuit, thereby forming a metal compound for the first and second semiconductor patterns. Interdiffusion of the dopants in the first semiconductor pattern and the dopants in the second semiconductor pattern during short circuit is avoided. In a memory integrated circuit, a complementary gate circuit that constitutes a peripheral circuit is not required to have a high integration density like a memory cell array, and thus a p-channel MOS transistor and an n-channel M
There is no problem even if they are formed separately from the OS transistor.
【００５５】請求項３記載の本発明によれば、論理ゲー
ト回路を構成するｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタのそれぞれのゲートパターン
を単一の半導体パターンで形成することにより、簡単な
工程で所望の論理ゲート回路を形成することができる。
請求項４記載の本発明によれば、論理ゲート回路を構成
するｎチャネルＭＯＳトランジスタのゲートパターンを
ｎ型に、ｐチャネルＭＯＳトランジスタのゲートパター
ンをｐ型にドープすることにより、所望のしきい値電圧
の低下を実現することができ、その結果論理ゲート回路
の高速動作を実現することができる。According to the third aspect of the present invention, the gate pattern of each of the p-channel MOS transistor and the n-channel MOS transistor forming the logic gate circuit is formed by a single semiconductor pattern. A desired logic gate circuit can be formed.
According to the present invention as set forth in claim 4, by doping the gate pattern of the n-channel MOS transistor forming the logic gate circuit to the n-type and the gate pattern of the p-channel MOS transistor to the p-type, a desired threshold value is obtained. The voltage can be reduced, and as a result, high-speed operation of the logic gate circuit can be realized.
【００５６】請求項５記載の本発明によれば、前記金属
化合物としてシリサイドを使うことにより、ｐチャネル
ＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの
間に延在するポリシリコンゲートパターンを、その中間
部分で選択的に高融点金属と反応させることにより、所
望の構成の論理ゲート回路を、公知のサイサイド（自己
整合シリサイド）プロセスを使って容易に形成すること
ができる。その際、ｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタとは１μｍ以上離間して形
成されているため、かかるシリサイドの形成に伴うｎ型
ゲートパターンとｐ型ゲートパターンとの間のドーパン
トの相互拡散を回避することができる。According to the fifth aspect of the present invention, by using silicide as the metal compound, the polysilicon gate pattern extending between the p-channel MOS transistor and the n-channel MOS transistor is selected at the intermediate portion thereof. By selectively reacting with a refractory metal, a logic gate circuit having a desired structure can be easily formed by using a known side (self-aligned silicide) process. At that time, p-channel MOS transistor and n
Since it is formed 1 μm or more apart from the channel MOS transistor, it is possible to avoid mutual diffusion of the dopant between the n-type gate pattern and the p-type gate pattern due to the formation of the silicide.
【００５７】請求項７記載の本発明の特徴によれば、メ
モリセルを構成するインバータ中のｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタのゲートパ
ターンを、単一のｎ型ポリシリコンパターンとすること
で、メモリセルのレイアウトを簡素化でき、簡単な工程
で高い集積密度のメモリセルアレイを形成することがで
きる。According to a seventh aspect of the present invention, the gate pattern of the p-channel MOS transistor and the n-channel MOS transistor in the inverter forming the memory cell is a single n-type polysilicon pattern. The layout of the memory cells can be simplified, and a memory cell array with high integration density can be formed by a simple process.
【図１】本発明による、半導体メモリ集積回路の構成を
示す図である。FIG. 1 is a diagram showing a configuration of a semiconductor memory integrated circuit according to the present invention.
【図２】図１の半導体メモリ集積回路のメモリセルの構
成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a memory cell of the semiconductor memory integrated circuit of FIG.
【図３】図１の半導体メモリ集積回路の論理ゲート回路
を構成する相補型論理ゲートを示す回路図である。FIG. 3 is a circuit diagram showing complementary logic gates that form a logic gate circuit of the semiconductor memory integrated circuit of FIG.
【図４】図２のメモリセルの半導体基板上におけるレイ
アウトを示す平面図である。FIG. 4 is a plan view showing a layout of the memory cell of FIG. 2 on a semiconductor substrate.
【図５】図４のメモリセルの、線Ａ−Ａ’に沿った断面
を示す断面図である。5 is a cross-sectional view showing a cross section of the memory cell of FIG. 4 taken along the line AA ′.
【図６】図３の相補型論理ゲートの半導体基板上におけ
るレイアウトを示す平面図である。FIG. 6 is a plan view showing a layout of the complementary logic gate of FIG. 3 on a semiconductor substrate.
【図７】図６の相補型論理ゲートの、線Ｂ−Ｂ’に沿っ
た断面を示す断面図である。FIG. 7 is a cross-sectional view showing a cross section of the complementary logic gate of FIG. 6 along the line BB ′.
【図８】（Ａ）〜（Ｄ）は図４のメモリセルを形成する
工程を示す図（その一）である。8A to 8D are views (No. 1) showing a step of forming the memory cell of FIG. 4;
【図９】（Ｅ）〜（Ｈ）は図４のメモリセルを形成する
工程を示す図（その二）である。9 (E) to 9 (H) are views (No. 2) showing a process of forming the memory cell of FIG.
【図１０】（Ｉ）〜（Ｌ）は図４のメモリセルを形成す
る工程を示す図（その三）である。10 (I) to (L) are views (No. 3) showing steps of forming the memory cell of FIG. 4;
【図１１】（Ａ）〜（Ｃ）は図７の相補型論理ゲートを
形成する工程を示す図（その一）である。11A to 11C are views (No. 1) showing a step of forming the complementary logic gate of FIG. 7.
【図１２】（Ｄ），（Ｅ）は図７の相補型論理ゲートを
形成する工程を示す図（その二）である。12 (D) and 12 (E) are views (No. 2) showing a process of forming the complementary logic gate of FIG. 7.
【図１３】（Ｆ）は、図７の相補型論理ゲートを形成す
る工程を示す図（その三）である。13F is a view (No. 3) showing a step of forming the complementary logic gate of FIG. 7. FIG.
【図１４】従来の、埋め込みチャネルを有するＭＯＳト
ランジスタの構成を示す図である。FIG. 14 is a diagram showing a configuration of a conventional MOS transistor having a buried channel.
【図１５】従来の、表面チャネルを有するＭＯＳトラン
ジスタの構成を示す図である。FIG. 15 is a diagram showing a configuration of a conventional MOS transistor having a surface channel.
１，１０ Ｓｉ基板 １ａ，１ｂ 拡散領域 １ｃ 埋め込みチャネル １ｃ’ 表面チャネル ２ ポリシリコンゲート電極 １０1 ，１０2 ウェル １０ａ，１０ｂ，１０ｃ，１０ｄ，１０Ｇ1 ，１０
Ｇ2 ，１０Ｈ1 ，１０Ｈ2コンタクト領域 １０Ａ，１０Ｂ 活性領域 １０Ｆ フィールド酸化膜 １１ メモリセルアレイ １１Ａ，１１Ｂ インバータ １１ａ，１１ｃ ｐチャネルＭＯＳトランジスタ １１ｂ，１１ｄ，１１ｅ，１１ｆ ｎチャネルＭＯＳト
ランジスタ １２ 周辺回路 １２ａ ｐチャネルＭＯＳトランジスタ １２ｂ ｎチャネルＭＯＳトランジスタ １１０ メモリセル １１１Ａ，１１１Ｂ ポリシリコンゲートパターン １１１ａ，１１１ｂ シリサイド領域 １１１Ｃ1 ，１１１Ｃ2 開口部 １１１Ｄ1 ，１１１Ｄ2 局部配線パターン １２０ 相補型インバータ回路 １２１ ポリシリコンゲートパターン １２１ａ ｎ+ 型領域 １２１ｂ ｐ+ 型領域 １２１ｃ シリサイド領域 １２１Ｐ ポリシリコン層 １２２ 絶縁膜パターン １２２Ａ 絶縁層 １２２ａ 開口部 １２３ レジストパターン １２３ａ レジスト開口部 １２４ 高融点金属層1, 10 Si substrate 1a, 1b diffusion region 1c buried channel 1c 'surface channel second polysilicon gate electrode 101, 10 2 wells 10a, 10b, 10c, 10d, 10G 1, 10
G 2 , 10H 1 , 10H 2 contact region 10A, 10B active region 10F field oxide film 11 memory cell array 11A, 11B inverter 11a, 11c p-channel MOS transistor 11b, 11d, 11e, 11f n-channel MOS transistor 12 peripheral circuit 12a p-channel MOS transistor 12b n-channel MOS transistor 110 memory cell 111A, 111B polysilicon gate pattern 111a, 111b silicide region 111C 1 , 111C 2 opening 111D 1 , 111D 2 local wiring pattern 120 complementary inverter circuit 121 polysilicon gate pattern 121a n + -type region 121b p + -type region 121c silicide regions 121P polysilicon layer 122 insulating layer pattern 122A insulating layer 12 a opening 123 resist pattern 123a resist opening portion 124 a refractory metal layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/092
Claims (7)
され、各々は互いに交差接続された第１および第２のイ
ンバータより構成されたフリップフロップよりなる複数
のメモリセルと；前記半導体基板上に形成され、ｎチャ
ネルＭＯＳトランジスタとｐチャネルＭＯＳトランジス
タとより構成された相補型論理ゲート回路とを備えた半
導体メモリ集積回路において：前記複数のメモリセルの
各々において、前記第１および第２のインバータは、い
ずれも直列接続されたｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタとを含み、前記第１およ
び第２のインバータの各々は、前記インバータを構成す
る前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタの間を延在しそれぞれのＭＯＳトランジ
スタのゲートとして作用する単一の半導体パターンを含
み、前記単一の半導体パターンは、前記インバータを構
成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタのいずれにおいても同一の仕事関数を有
し；前記相補型論理回路を構成する前記ｎチャネルＭＯ
Ｓトランジスタは、第１の半導体パターンをゲート電極
として有し、前記ｐチャネルＭＯＳトランジスタは第２
の半導体パターンをゲート電極として有し、前記第１の
半導体パターンは、前記第２の半導体パターンよりも低
い仕事関数を有し；前記相補型論理回路において、前記
第１の半導体パターンと前記第２の半導体パターンと
は、半導体の金属化合物で短絡されていることを特徴と
する半導体メモリ集積回路。1. A semiconductor substrate; a plurality of memory cells formed on the semiconductor substrate, each of which comprises a flip-flop composed of first and second inverters, which are cross-connected to each other; and on the semiconductor substrate. In a semiconductor memory integrated circuit formed and comprising a complementary logic gate circuit composed of an n-channel MOS transistor and a p-channel MOS transistor: in each of the plurality of memory cells, the first and second inverters , Each including a p-channel MOS transistor and an n-channel MOS transistor connected in series, and each of the first and second inverters includes the p-channel MOS transistor and the n-channel MO transistor forming the inverter.
The semiconductor pattern includes a single semiconductor pattern extending between the S transistors and acting as a gate of each MOS transistor, the single semiconductor pattern including a p-channel MOS transistor and an n-channel MO transistor forming the inverter.
All S-transistors have the same work function; the n-channel MO forming the complementary logic circuit.
The S transistor has a first semiconductor pattern as a gate electrode, and the p-channel MOS transistor has a second semiconductor pattern.
Of the semiconductor pattern as a gate electrode, the first semiconductor pattern has a lower work function than the second semiconductor pattern; in the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern are provided. The semiconductor pattern is a semiconductor memory integrated circuit characterized by being short-circuited with a semiconductor metal compound.
ャネルＭＯＳトランジスタのゲート電極と前記ｐチャネ
ルＭＯＳトランジスタのゲート電極とは、少なくとも１
μｍ以上の距離離間して形成されており、前記金属化合
物は、前記ｎチャネルＭＯＳトランジスタのゲート電極
と前記ｐチャネルＭＯＳトランジスタのゲート電極との
間に、少なくとも１μｍ以上の距離延在していることを
特徴とする請求項１記載の半導体メモリ集積回路。2. In the complementary logic circuit, the gate electrode of the n-channel MOS transistor and the gate electrode of the p-channel MOS transistor are at least one.
The metal compound is formed with a distance of at least 1 μm, and the metal compound extends at least a distance of at least 1 μm between the gate electrode of the n-channel MOS transistor and the gate electrode of the p-channel MOS transistor. The semiconductor memory integrated circuit according to claim 1, wherein
の半導体パターンと前記第２の半導体パターンとは、単
一の半導体パターン中に画成された第１の領域および前
記第１の領域から離間した第２の領域を形成し、前記単
一の半導体パターン中には、前記第１の領域と前記第２
の領域との間に前記金属化合物が形成されていることを
特徴とする請求項１または２記載の半導体メモリ集積回
路。3. The complementary logic circuit according to claim 1, wherein
And the second semiconductor pattern form a first region defined in a single semiconductor pattern and a second region separated from the first region, and the single semiconductor pattern In the pattern, the first region and the second region
3. The semiconductor memory integrated circuit according to claim 1, wherein the metal compound is formed between the semiconductor memory integrated circuit and the region.
および第２の半導体パターンはいずれもシリコンよりな
り、前記第１の半導体パターンはｎ型にドープされ、前
記第２の半導体パターンはｐ型にドープされていること
を特徴とする請求項３記載の半導体メモリ集積回路。4. In the complementary logic circuit, the first
4. The second and third semiconductor patterns are both made of silicon, the first semiconductor pattern is n-type doped, and the second semiconductor pattern is p-type doped. Semiconductor memory integrated circuit.
とを特徴とする請求項１から４のうち、いずれか一項記
載の半導体メモリ集積回路。5. The semiconductor memory integrated circuit according to claim 1, wherein the metal compound is silicide.
記ｐチャネルＭＯＳトランジスタが形成される活性領域
は、前記ｎチャネルＭＯＳトランジスタが形成される活
性領域から、少なくとも１μｍ離れていることを特徴と
する請求項１記載の半導体メモリ集積回路。6. In the complementary logic gate circuit, an active region in which the p-channel MOS transistor is formed is separated from an active region in which the n-channel MOS transistor is formed by at least 1 μm. Item 2. A semiconductor memory integrated circuit according to item 1.
２のインバータの各々において、前記単一の半導体パタ
ーンはｎ型ポリシリコンよりなることを特徴とする請求
項７記載の半導体メモリ集積回路。7. The semiconductor memory integrated circuit according to claim 7, wherein in each of the first and second inverters forming the memory cell, the single semiconductor pattern is made of n-type polysilicon.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31102094A JP3833729B2 (en) | 1994-12-14 | 1994-12-14 | Semiconductor memory integrated circuit |
| US08/394,347 US5850096A (en) | 1994-02-25 | 1995-02-23 | Enhanced semiconductor integrated circuit device with a memory array and a peripheral circuit |
| US08/661,011 US5843841A (en) | 1994-02-25 | 1996-06-10 | Fabrication process of a semiconductor integrated circuit device having a local interconnect pattern and a semiconductor integrated circuit device fabricated according to such a fabrication process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31102094A JP3833729B2 (en) | 1994-12-14 | 1994-12-14 | Semiconductor memory integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167661A true JPH08167661A (en) | 1996-06-25 |
| JP3833729B2 JP3833729B2 (en) | 2006-10-18 |
Family
ID=18012158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31102094A Expired - Lifetime JP3833729B2 (en) | 1994-02-25 | 1994-12-14 | Semiconductor memory integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3833729B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043546A (en) * | 1998-03-31 | 2000-03-28 | Nec Corporation | Planar channel-type MOS transistor |
| US6359304B2 (en) | 1998-11-26 | 2002-03-19 | Nec Corporation | Nonvolatile semiconductor memory and process for fabricating the same |
| JP2002261254A (en) * | 2001-03-01 | 2002-09-13 | Hitachi Ltd | Semiconductor device |
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
| JP2005322730A (en) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | Semiconductor device and manufacturing method therefor |
-
1994
- 1994-12-14 JP JP31102094A patent/JP3833729B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214577B2 (en) | 1997-03-14 | 2007-05-08 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US8034715B2 (en) | 1997-03-14 | 2011-10-11 | Renesas Electronics Corporation | Method of fabricating semiconductor integrated circuit device |
| US7553766B2 (en) | 1997-03-14 | 2009-06-30 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US7314830B2 (en) | 1997-03-14 | 2008-01-01 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device with 99.99 wt% cobalt |
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US6043546A (en) * | 1998-03-31 | 2000-03-28 | Nec Corporation | Planar channel-type MOS transistor |
| US6492230B2 (en) | 1998-11-26 | 2002-12-10 | Nec Corporation | Process for fabricating nonvolatile semiconductor memory with a selection transistor |
| US6359304B2 (en) | 1998-11-26 | 2002-03-19 | Nec Corporation | Nonvolatile semiconductor memory and process for fabricating the same |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
| US6538945B2 (en) | 2001-03-01 | 2003-03-25 | Hitachi, Ltd. | Sense amplifiers having reduced Vth deviation |
| KR100904754B1 (en) * | 2001-03-01 | 2009-06-29 | 엘피다 메모리, 아이엔씨. | A semiconductor device |
| JP2002261254A (en) * | 2001-03-01 | 2002-09-13 | Hitachi Ltd | Semiconductor device |
| JP2005322730A (en) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | Semiconductor device and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3833729B2 (en) | 2006-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5298782A (en) | Stacked CMOS SRAM cell with polysilicon transistor load | |
| CN100459132C (en) | Semiconductor integrated circuit and its producing method | |
| US5536674A (en) | Process for forming a static-random-access memory cell | |
| KR100253032B1 (en) | Semiconductor memory device having static random access memory | |
| US6118158A (en) | Static random access memory device having a memory cell array region in which a unit cell is arranged in a matrix | |
| JP3467416B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| US20050266666A1 (en) | Suppression of cross diffusion and gate depletion | |
| TW200403838A (en) | Static semiconductor memory device | |
| JP2684979B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPH09162361A (en) | Semiconductor memory and manufacture thereof | |
| JPH06291282A (en) | Semiconductor memory cell | |
| JP2825244B2 (en) | Semiconductor device | |
| JPH08167661A (en) | Semiconductor memory integrated circuit | |
| US6025253A (en) | Differential poly-edge oxidation for stable SRAM cells | |
| US6510075B2 (en) | Memory cell with increased capacitance | |
| JP3539705B2 (en) | Semiconductor storage device | |
| JP2653811B2 (en) | Semiconductor storage device | |
| JPH0917965A (en) | Semiconductor integrated circuit device, and its manufacture | |
| US5856216A (en) | Method of manufacturing a semiconductor integrated circuit device including an SRAM | |
| JP2001068564A (en) | Semiconductor device and fabrication thereof | |
| JP2877069B2 (en) | Static semiconductor memory device | |
| JP2689940B2 (en) | Static memory cell | |
| JPH01166554A (en) | Semiconductor memory | |
| US5731618A (en) | Semiconductor device and method of manufacturing thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060501 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060720 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |