JPH0816390A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0816390A JPH0816390A JP6151005A JP15100594A JPH0816390A JP H0816390 A JPH0816390 A JP H0816390A JP 6151005 A JP6151005 A JP 6151005A JP 15100594 A JP15100594 A JP 15100594A JP H0816390 A JPH0816390 A JP H0816390A
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- data
- cache
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- control circuit
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Abstract
(57)【要約】
【目的】命令の書替えが実行された場合でも、命令用キ
ャッシュメモリとデ−タ用キャッシュメモリの内容を常
に一致させ、矛盾なくプログラムを実行可能にする。 【構成】命令用キャッシュメモリとデ−タ用キャッシュ
メモリを独立に持つマイクロプロセッサにおいて、デ−
タ用キャッシュメモリへのライトアクセスが生じたと
き、命令用キャッシュメモリに、デ−タ用キャッシュメ
モリへのライトアクセスアドレスに対応するエントリが
存在するか否かを判定する判定回路と、上記判定回路は
上記エントリが存在すると判定したとき、デ−タ用キャ
ッシュメモリへのライトデ−タを命令用キャッシュメモ
リの対応するエントリに書き込む為の書込制御回路と、
上記判定回路を動作させるか否かを示すフラグとを設け
る。
ャッシュメモリとデ−タ用キャッシュメモリの内容を常
に一致させ、矛盾なくプログラムを実行可能にする。 【構成】命令用キャッシュメモリとデ−タ用キャッシュ
メモリを独立に持つマイクロプロセッサにおいて、デ−
タ用キャッシュメモリへのライトアクセスが生じたと
き、命令用キャッシュメモリに、デ−タ用キャッシュメ
モリへのライトアクセスアドレスに対応するエントリが
存在するか否かを判定する判定回路と、上記判定回路は
上記エントリが存在すると判定したとき、デ−タ用キャ
ッシュメモリへのライトデ−タを命令用キャッシュメモ
リの対応するエントリに書き込む為の書込制御回路と、
上記判定回路を動作させるか否かを示すフラグとを設け
る。
Description
【０００１】
【産業上の利用分野】本発明は、命令用キャッシュメモ
リとデ−タ用キャッシュメモリを独立に持つマイクロプ
ロセッサに係り、特に命令の書替えを許しているア−キ
テクチャを持つマイクロプロセッサに関する。
リとデ−タ用キャッシュメモリを独立に持つマイクロプ
ロセッサに係り、特に命令の書替えを許しているア−キ
テクチャを持つマイクロプロセッサに関する。
【０００２】
【従来の技術】従来技術としては、特開昭６３−３６４
４１号公報の「先行読み出し命令の書き変え方式」に記
載されているように、命令を書き替える場合、その書き
替え命令を先行読み出しレジスタにも書き込ませるとい
う内容ものが知られている。
４１号公報の「先行読み出し命令の書き変え方式」に記
載されているように、命令を書き替える場合、その書き
替え命令を先行読み出しレジスタにも書き込ませるとい
う内容ものが知られている。
【０００３】
【発明が解決しようとする課題】近年のマイクロプロセ
ッサは、キャッシュのヒット率の向上を狙って、命令用
キャッシュメモリとデ−タ用キャッシュメモリを独立に
持つものが増えてきた。この場合、一般的なＲＩＳＣプ
ロセッサに見られるように命令の書替えを禁止するア−
キテクチャに対しては何ら問題は生じないが、従来のＣ
ＩＳＣプロセッサに見られるように命令の書替えを許し
ているア−キテクチャに対しては命令用キャッシュメモ
リ・デ−タ用キャッシュメモリの内容を常に一致させて
おく必要がある。
ッサは、キャッシュのヒット率の向上を狙って、命令用
キャッシュメモリとデ−タ用キャッシュメモリを独立に
持つものが増えてきた。この場合、一般的なＲＩＳＣプ
ロセッサに見られるように命令の書替えを禁止するア−
キテクチャに対しては何ら問題は生じないが、従来のＣ
ＩＳＣプロセッサに見られるように命令の書替えを許し
ているア−キテクチャに対しては命令用キャッシュメモ
リ・デ−タ用キャッシュメモリの内容を常に一致させて
おく必要がある。
【０００４】命令用キャッシュメモリとデ−タ用キャッ
シュメモリを独立に持ち、また、命令の書替えを許して
いるア−キテクチャのマイクロプロセッサを考えた場
合、上記従来技術は、先行して読み込まれた命令に対し
ては、命令書替えが考慮されているが、命令用キャッシ
ュメモリ・デ−タ用キャッシュメモリの内容を常に一致
させると言う事に対して考慮がなされていなかった。
シュメモリを独立に持ち、また、命令の書替えを許して
いるア−キテクチャのマイクロプロセッサを考えた場
合、上記従来技術は、先行して読み込まれた命令に対し
ては、命令書替えが考慮されているが、命令用キャッシ
ュメモリ・デ−タ用キャッシュメモリの内容を常に一致
させると言う事に対して考慮がなされていなかった。
【０００５】本発明の第一の目的は、命令用キャッシュ
メモリとデ−タ用キャッシュメモリをそれぞれ独立に持
ち、命令の書替えを許しているア−キテクチャのマイク
ロプロセッサにおいて、命令の書替えが実行された場合
にも、命令用キャッシュメモリとデ−タ用キャッシュメ
モリの内容を常に一致させ、矛盾なくプログラムが実行
されるマイクロプロセッサを提供することにある。
メモリとデ−タ用キャッシュメモリをそれぞれ独立に持
ち、命令の書替えを許しているア−キテクチャのマイク
ロプロセッサにおいて、命令の書替えが実行された場合
にも、命令用キャッシュメモリとデ−タ用キャッシュメ
モリの内容を常に一致させ、矛盾なくプログラムが実行
されるマイクロプロセッサを提供することにある。
【０００６】また、本発明の第二の目的は、命令用キャ
ッシュメモリとデ−タ用キャッシュメモリをそれぞれ独
立に持ち、命令の書替えを許しているア−キテクチャの
マイクロプロセッサであっても、明らかに命令の書替え
を行なわないようなプログラムに関しては、不必要な命
令用キャッシュメモリの書替えをなくし、効率的にプロ
グラムが実行される様なマイクロプロセッサを提供する
ことにある。
ッシュメモリとデ−タ用キャッシュメモリをそれぞれ独
立に持ち、命令の書替えを許しているア−キテクチャの
マイクロプロセッサであっても、明らかに命令の書替え
を行なわないようなプログラムに関しては、不必要な命
令用キャッシュメモリの書替えをなくし、効率的にプロ
グラムが実行される様なマイクロプロセッサを提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の第一の目的は、
デ−タ用キャッシュメモリへのライトアクセスが生じた
場合、命令用キャッシュメモリに対して同一デ−タを書
き込むことにより達成される。すなわち、命令用キャッ
シュメモリに、デ−タ用キャッシュメモリへのライトア
クセスアドレスに対応するエントリが格納されているか
否かの判定回路、及び、上記判定回路の出力に従って、
命令用キャッシュメモリの対応するエントリにライトデ
−タを書き込む為の書込制御回路を設ける事により達成
される。本発明の第二の目的は、上記判定回路を動作さ
せるか否かを示すフラグを設け、上記フラグがオン状態
の時は、上記判定回路を動作させて命令用キャッシュメ
モリに書き込みを行ない、また上記フラグがオフ状態の
時は、該ライトアクセスにたいして上記命令用キャッシ
ュメモリでは何もしないことを特徴としている。
デ−タ用キャッシュメモリへのライトアクセスが生じた
場合、命令用キャッシュメモリに対して同一デ−タを書
き込むことにより達成される。すなわち、命令用キャッ
シュメモリに、デ−タ用キャッシュメモリへのライトア
クセスアドレスに対応するエントリが格納されているか
否かの判定回路、及び、上記判定回路の出力に従って、
命令用キャッシュメモリの対応するエントリにライトデ
−タを書き込む為の書込制御回路を設ける事により達成
される。本発明の第二の目的は、上記判定回路を動作さ
せるか否かを示すフラグを設け、上記フラグがオン状態
の時は、上記判定回路を動作させて命令用キャッシュメ
モリに書き込みを行ない、また上記フラグがオフ状態の
時は、該ライトアクセスにたいして上記命令用キャッシ
ュメモリでは何もしないことを特徴としている。
【０００８】
【作用】本発明によれば、命令用キャッシュメモリ、及
び、デ−タ用キャッシュメモリを独立に持ち、また、命
令の書替えを許しているア−キテクチャのマイクロプロ
セッサにおいて、命令の書替えが実行された場合にも、
命令用キャッシュメモリ・デ−タ用キャッシュメモリの
内容を常に一致させる事ができ、矛盾なくプログラムを
実行することができる。
び、デ−タ用キャッシュメモリを独立に持ち、また、命
令の書替えを許しているア−キテクチャのマイクロプロ
セッサにおいて、命令の書替えが実行された場合にも、
命令用キャッシュメモリ・デ−タ用キャッシュメモリの
内容を常に一致させる事ができ、矛盾なくプログラムを
実行することができる。
【０００９】すなわち、上記判定回路を動作させるか否
かを示すフラグがオン状態の時は、デ−タ用キャッシュ
メモリへのライトアクセスが生じた場合、上記判定回路
によって、ライトアドレスに対応するエントリが、命令
用キャッシュメモリに格納されているか否かの判定が行
なわれる。その結果、格納されている場合には、書込制
御回路により命令用キャッシュメモリの対応するエント
リにライトデ−タを書き込む。格納されていない場合に
は書込制御回路は何もしない。
かを示すフラグがオン状態の時は、デ−タ用キャッシュ
メモリへのライトアクセスが生じた場合、上記判定回路
によって、ライトアドレスに対応するエントリが、命令
用キャッシュメモリに格納されているか否かの判定が行
なわれる。その結果、格納されている場合には、書込制
御回路により命令用キャッシュメモリの対応するエント
リにライトデ−タを書き込む。格納されていない場合に
は書込制御回路は何もしない。
【００１０】一方、上記判定回路を動作させるか否かを
示すフラグがオフ状態の時は、デ−タ用キャッシュメモ
リへのライトアクセスが生じた場合でも、上記判定回路
は動作せず、書込制御回路は何もしない。本発明は、以
上のように動作し、誤動作することはない。
示すフラグがオフ状態の時は、デ−タ用キャッシュメモ
リへのライトアクセスが生じた場合でも、上記判定回路
は動作せず、書込制御回路は何もしない。本発明は、以
上のように動作し、誤動作することはない。
【００１１】なお、本発明は、上記で述べたキャッシュ
の実現方法には依存しないで実現可能である。すなわ
ち、キャッシュの方法は、ライトスル−方式でも良い
し、ライトバック方式でも良い。また、ダイレクトマッ
ピング方式でも良いし、ｎ−ウェイ・セット・アソシア
ティヴ方式でも良い。
の実現方法には依存しないで実現可能である。すなわ
ち、キャッシュの方法は、ライトスル−方式でも良い
し、ライトバック方式でも良い。また、ダイレクトマッ
ピング方式でも良いし、ｎ−ウェイ・セット・アソシア
ティヴ方式でも良い。
【００１２】
【実施例】以下、本発明の一実施例について説明する。
【００１３】図１は、本発明の一実施例のブロック図で
ある。図１において、１は命令キャッシュ書込制御回
路、２はデ−タライトに伴う命令キャッシュのヒット判
定回路、３はデ−タ用キャッシュ、４はデータ用アドレ
スアレイ、５は命令用キャッシュ、６は２ポ−トの命令
用アドレスアレイ、７はデ−タ用キャッシュ制御回路、
８は命令用キャッシュ制御回路、９はデ−タ用キャッシ
ュのヒット判定回路、１０は命令用キャッシュのヒット
判定回路、１１はデ−タキャッシュより読み出されたデ
−タを保持するレジスタ（図中、ＭＢＲ（Ｍｅｍｏｒｙ
ＢｕｆｆｅｒＲｅｇｉｓｔｅｒ）と表示する）、１２
はデ−タ用キャッシュをアクセスするためのアドレスを
保持するレジスタ（図中、Ｄ−ＭＡ（Ｄａｔａ Ｍｅｍ
ｏｒｙＡｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）と表示す
る）、１５は命令用キャッシュをアクセスするためのア
ドレスを保持するレジスタ（図中、Ｉ−ＭＡ（Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｒｅ
ｇｉｓｔｅｒ）と表示する）、１３はデ−タライトに伴
う命令キャッシュのヒット判定回路２の動作／非動作を
決めるフラグ、１４はキャッシュに対するライトデ−タ
を保持するレジスタ（図中、ＭＢＷ（Ｍｅｍｏｒｙ Ｂ
ｕｆｆｅｒ Ｗｒｉｔｅ Ｒｅｇｉｓｔｅｒ）と表示す
る）、１６は命令用ャッシュ５より読み出された命令を
保持するレジスタ（図中、ＩＲ（Ｉｎｓｔｒｕｃｔｉｏ
ｎ Ｒｅｇｉｓｔｅｒ）と表示する）、１７は命令用キ
ャッシュ５より読み出された命令の実行を制御する命令
実行制御回路である。
ある。図１において、１は命令キャッシュ書込制御回
路、２はデ−タライトに伴う命令キャッシュのヒット判
定回路、３はデ−タ用キャッシュ、４はデータ用アドレ
スアレイ、５は命令用キャッシュ、６は２ポ−トの命令
用アドレスアレイ、７はデ−タ用キャッシュ制御回路、
８は命令用キャッシュ制御回路、９はデ−タ用キャッシ
ュのヒット判定回路、１０は命令用キャッシュのヒット
判定回路、１１はデ−タキャッシュより読み出されたデ
−タを保持するレジスタ（図中、ＭＢＲ（Ｍｅｍｏｒｙ
ＢｕｆｆｅｒＲｅｇｉｓｔｅｒ）と表示する）、１２
はデ−タ用キャッシュをアクセスするためのアドレスを
保持するレジスタ（図中、Ｄ−ＭＡ（Ｄａｔａ Ｍｅｍ
ｏｒｙＡｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）と表示す
る）、１５は命令用キャッシュをアクセスするためのア
ドレスを保持するレジスタ（図中、Ｉ−ＭＡ（Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｒｅ
ｇｉｓｔｅｒ）と表示する）、１３はデ−タライトに伴
う命令キャッシュのヒット判定回路２の動作／非動作を
決めるフラグ、１４はキャッシュに対するライトデ−タ
を保持するレジスタ（図中、ＭＢＷ（Ｍｅｍｏｒｙ Ｂ
ｕｆｆｅｒ Ｗｒｉｔｅ Ｒｅｇｉｓｔｅｒ）と表示す
る）、１６は命令用ャッシュ５より読み出された命令を
保持するレジスタ（図中、ＩＲ（Ｉｎｓｔｒｕｃｔｉｏ
ｎ Ｒｅｇｉｓｔｅｒ）と表示する）、１７は命令用キ
ャッシュ５より読み出された命令の実行を制御する命令
実行制御回路である。
【００１４】まず、命令用キャッシュ５のリ−ドの手順
について説明する。命令実行制御回路１７は、命令用キ
ャッシュ５に対するリ−ド要求信号１０４を命令用キャ
ッシュ制御回路８に対して送出すると共に、Ｉ−ＭＡ１
５に命令用キャッシュ５のアクセスアドレス１２２をセ
ットする。命令用キャッシュ制御回路８は、Ｉ−ＭＡ１
５にセットされている命令用キャッシュ５のアクセスア
ドレス１２２を用いて、命令用アドレスアレイ６を読み
出す。この時、アドレスセレクタ１２０は、命令キャッ
シュ書込制御回路１が送出するセレクタ制御信号１０７
により命令用キャッシュのアクセスアドレス１２２を選
択する。命令用アドレスアレイ６より読み出されたタグ
デ−タは、命令用キャッシュ５のヒット判定回路１０に
おいて命令用キャッシュ５のアクセスアドレス１２２と
比較され、その結果はヒット信号１１３として命令用キ
ャッシュ制御回路８に伝えられる。ヒット信号１１３の
情報がヒットであれば、命令用キャッシュ制御回路８は
命令実行制御回路１７に対して応答信号１０５を送出
し、命令実行制御回路１７は命令用キャッシュ５から読
み出された命令をＩＲ１６にセットする。ＩＲ１６にセ
ットされた命令は、命令実行制御回路１７に伝えられ実
行される。ヒット信号１１３の情報がヒットでなけれ
ば、命令用キャッシュ制御回路８は２次キャッシュまた
は主記憶装置等に対してアクセス要求を出し（図示せ
ず）、所望のデ−タをバス１１７と命令用キャッシュ５
とＩＲ１６とを経由して受け取った後に、命令実行制御
回路１７に対して応答信号１０５を送出する。
について説明する。命令実行制御回路１７は、命令用キ
ャッシュ５に対するリ−ド要求信号１０４を命令用キャ
ッシュ制御回路８に対して送出すると共に、Ｉ−ＭＡ１
５に命令用キャッシュ５のアクセスアドレス１２２をセ
ットする。命令用キャッシュ制御回路８は、Ｉ−ＭＡ１
５にセットされている命令用キャッシュ５のアクセスア
ドレス１２２を用いて、命令用アドレスアレイ６を読み
出す。この時、アドレスセレクタ１２０は、命令キャッ
シュ書込制御回路１が送出するセレクタ制御信号１０７
により命令用キャッシュのアクセスアドレス１２２を選
択する。命令用アドレスアレイ６より読み出されたタグ
デ−タは、命令用キャッシュ５のヒット判定回路１０に
おいて命令用キャッシュ５のアクセスアドレス１２２と
比較され、その結果はヒット信号１１３として命令用キ
ャッシュ制御回路８に伝えられる。ヒット信号１１３の
情報がヒットであれば、命令用キャッシュ制御回路８は
命令実行制御回路１７に対して応答信号１０５を送出
し、命令実行制御回路１７は命令用キャッシュ５から読
み出された命令をＩＲ１６にセットする。ＩＲ１６にセ
ットされた命令は、命令実行制御回路１７に伝えられ実
行される。ヒット信号１１３の情報がヒットでなけれ
ば、命令用キャッシュ制御回路８は２次キャッシュまた
は主記憶装置等に対してアクセス要求を出し（図示せ
ず）、所望のデ−タをバス１１７と命令用キャッシュ５
とＩＲ１６とを経由して受け取った後に、命令実行制御
回路１７に対して応答信号１０５を送出する。
【００１５】次に、デ−タ用キャッシュ３のリ−ドの手
順について説明する。命令実行制御回路１７は、デ−タ
用キャッシュ３に対するリ−ド要求信号１０１をデ−タ
用キャッシュ制御回路７に対して送出すると共に、Ｄ−
ＭＡ１２にデ−タ用キャッシュ３のアクセスアドレス１
２１をセットする。データ用キャッシュ制御回路７は、
Ｄ−ＭＡ１２にセットされているデ−タ用キャッシュ３
のアクセスアドレス１２１を用いてデ−タ用アドレスア
レイ４からタグデータを読み出す。デ−タ用アドレスア
レイ４より読み出されたタグデ−タは、デ−タ用キャッ
シュ３のヒット判定回路９においてデ−タ用キャッシュ
３のアクセスアドレス１２１と比較され、その結果はヒ
ット信号１１２としてデ−タ用キャッシュ制御回路７に
伝えられる。ヒット信号１１２の情報がヒットであれ
ば、データ用キャッシュ制御回路７は命令実行制御回路
１７に対して応答信号１０３を送出し、命令実行制御回
路１７はそれにより、デ−タ用キャッシュ３からの読み
出されたデータをＭＢＲ１１にセットする。ＭＢＲ１１
にセットされたデ−タは命令実行制御回路１７に伝えら
れ使用される。ヒット信号１１２の情報がヒットでなけ
れば、キャッシュ制御回路７は、２次キャッシュまたは
主記憶装置等に対してアクセス要求を出し（図示せ
ず）、所望のデ−タをバス１１７とデータ用キャッシュ
３とＭＢＲ１１とを経由して受け取った後に、命令実行
制御回路１７に対して応答信号１０３を送出する。
順について説明する。命令実行制御回路１７は、デ−タ
用キャッシュ３に対するリ−ド要求信号１０１をデ−タ
用キャッシュ制御回路７に対して送出すると共に、Ｄ−
ＭＡ１２にデ−タ用キャッシュ３のアクセスアドレス１
２１をセットする。データ用キャッシュ制御回路７は、
Ｄ−ＭＡ１２にセットされているデ−タ用キャッシュ３
のアクセスアドレス１２１を用いてデ−タ用アドレスア
レイ４からタグデータを読み出す。デ−タ用アドレスア
レイ４より読み出されたタグデ−タは、デ−タ用キャッ
シュ３のヒット判定回路９においてデ−タ用キャッシュ
３のアクセスアドレス１２１と比較され、その結果はヒ
ット信号１１２としてデ−タ用キャッシュ制御回路７に
伝えられる。ヒット信号１１２の情報がヒットであれ
ば、データ用キャッシュ制御回路７は命令実行制御回路
１７に対して応答信号１０３を送出し、命令実行制御回
路１７はそれにより、デ−タ用キャッシュ３からの読み
出されたデータをＭＢＲ１１にセットする。ＭＢＲ１１
にセットされたデ−タは命令実行制御回路１７に伝えら
れ使用される。ヒット信号１１２の情報がヒットでなけ
れば、キャッシュ制御回路７は、２次キャッシュまたは
主記憶装置等に対してアクセス要求を出し（図示せ
ず）、所望のデ−タをバス１１７とデータ用キャッシュ
３とＭＢＲ１１とを経由して受け取った後に、命令実行
制御回路１７に対して応答信号１０３を送出する。
【００１６】更に、デ−タ用キャッシュ３ヘのライト手
順について説明する。命令実行制御回路１７は、デ−タ
用キャッシュ３に対するライト要求信号１０２をデ−タ
用キャッシュ制御回路７に対して送出すると共に、Ｄ−
ＭＡ１２にデ−タ用キャッシュ３のアクセスアドレス１
２１をセットし、ＭＢＲ１１にライトデータをセットす
る。データ用キャッシュ制御回路７は、ライト要求信号
１０２を受けてＤ−ＭＡ１２にセットされているデ−タ
用キャッシュ３のアクセスアドレス１２１を用いてデ−
タ用アドレスアレイ４を読み出す。デ−タ用アドレスア
レイ４より読み出されたタグデ−タは、デ−タ用アドレ
スアレイ４のヒット判定回路９において、デ−タ用キャ
ッシュ３のアクセスアドレス１２１と比較され、その比
較結果はヒット信号１１２としてデ−タ用キャッシュ制
御回路７に伝えられる。ヒット信号１１２の情報がヒッ
トであれば、デ−タ用キャッシュ３に対してライトイネ
−ブル信号１１４を送出し、ＭＢＷ１４にセットされて
いるデ−タをライトする。一方、命令キャッシュ側で
は、命令実行制御回路１７の送出するデ−タ用キャッシ
ュ３に対するライト要求信号１０２を命令キャッシュ書
込制御回路１で監視し、ライト要求信号１０２が出力さ
れると、デ−タ用キャッシュ３のアクセスアドレス１２
１により命令用アドレスアレイ６を読み出す。命令用ア
ドレスアレイ６より読み出されたタグデ−タは、命令用
キャッシュのヒット判定回路２においてデ−タ用キャッ
シュのアクセスアドレス１２１と比較されその結果はヒ
ット信号１１１により命令キャッシュ書込制御回路１に
伝えられる。命令キャッシュ書込制御回路１では、デ−
タライトに伴う命令キャッシュのヒット判定回路２の動
作／非動作を決めるフラグ１３がオン状態に有り、か
つ、ヒット信号１１１の情報がヒットであれば、命令用
キャッシュ制御回路８に対してライト要求信号１０６を
送出する。命令用キャッシュ制御回路８では、命令用キ
ャッシュ５に対してライトイネ−ブル信号１１５を送出
し、ＭＢＷ１４にセットされているデ−タをライトす
る。この時、アドレスセレクタ１２０では、命令キャッ
シュ書込制御回路１が送出するセレクタ制御信号１０７
によりデ−タ用キャッシュ３のアクセスアドレス１２１
を選択出力する。命令キャッシュ書込制御回路１は、デ
−タライトに伴う命令用キャッシュ５のヒット判定回路
２の動作／非動作を決めるフラグ１３がオフ状態に有る
か、またはヒット信号１１１の情報がヒットでなけれ
ば、何もしない。
順について説明する。命令実行制御回路１７は、デ−タ
用キャッシュ３に対するライト要求信号１０２をデ−タ
用キャッシュ制御回路７に対して送出すると共に、Ｄ−
ＭＡ１２にデ−タ用キャッシュ３のアクセスアドレス１
２１をセットし、ＭＢＲ１１にライトデータをセットす
る。データ用キャッシュ制御回路７は、ライト要求信号
１０２を受けてＤ−ＭＡ１２にセットされているデ−タ
用キャッシュ３のアクセスアドレス１２１を用いてデ−
タ用アドレスアレイ４を読み出す。デ−タ用アドレスア
レイ４より読み出されたタグデ−タは、デ−タ用アドレ
スアレイ４のヒット判定回路９において、デ−タ用キャ
ッシュ３のアクセスアドレス１２１と比較され、その比
較結果はヒット信号１１２としてデ−タ用キャッシュ制
御回路７に伝えられる。ヒット信号１１２の情報がヒッ
トであれば、デ−タ用キャッシュ３に対してライトイネ
−ブル信号１１４を送出し、ＭＢＷ１４にセットされて
いるデ−タをライトする。一方、命令キャッシュ側で
は、命令実行制御回路１７の送出するデ−タ用キャッシ
ュ３に対するライト要求信号１０２を命令キャッシュ書
込制御回路１で監視し、ライト要求信号１０２が出力さ
れると、デ−タ用キャッシュ３のアクセスアドレス１２
１により命令用アドレスアレイ６を読み出す。命令用ア
ドレスアレイ６より読み出されたタグデ−タは、命令用
キャッシュのヒット判定回路２においてデ−タ用キャッ
シュのアクセスアドレス１２１と比較されその結果はヒ
ット信号１１１により命令キャッシュ書込制御回路１に
伝えられる。命令キャッシュ書込制御回路１では、デ−
タライトに伴う命令キャッシュのヒット判定回路２の動
作／非動作を決めるフラグ１３がオン状態に有り、か
つ、ヒット信号１１１の情報がヒットであれば、命令用
キャッシュ制御回路８に対してライト要求信号１０６を
送出する。命令用キャッシュ制御回路８では、命令用キ
ャッシュ５に対してライトイネ−ブル信号１１５を送出
し、ＭＢＷ１４にセットされているデ−タをライトす
る。この時、アドレスセレクタ１２０では、命令キャッ
シュ書込制御回路１が送出するセレクタ制御信号１０７
によりデ−タ用キャッシュ３のアクセスアドレス１２１
を選択出力する。命令キャッシュ書込制御回路１は、デ
−タライトに伴う命令用キャッシュ５のヒット判定回路
２の動作／非動作を決めるフラグ１３がオフ状態に有る
か、またはヒット信号１１１の情報がヒットでなけれ
ば、何もしない。
【００１７】命令キャッシュ書込制御回路１は、上記デ
−タライトの監視が終了すると、監視終了信号１０８を
デ−タ用のキャッシュ制御回路７に対して送出し、キャ
ッシュ制御回路７はこれにより命令実行制御回路１７に
対して、応答信号１０３を送出し、ライトアクセスを終
了する。
−タライトの監視が終了すると、監視終了信号１０８を
デ−タ用のキャッシュ制御回路７に対して送出し、キャ
ッシュ制御回路７はこれにより命令実行制御回路１７に
対して、応答信号１０３を送出し、ライトアクセスを終
了する。
【００１８】また、デ−タライトに伴う命令キャッシュ
のヒット判定回路２の動作／非動作を決めるフラグ１３
のセット／リセットは専用命令によりソフトウェアの指
定で行なう。
のヒット判定回路２の動作／非動作を決めるフラグ１３
のセット／リセットは専用命令によりソフトウェアの指
定で行なう。
【００１９】以上により、命令用キャッシュ５に対して
もデ−タをライトすることができ、矛盾なくプログラム
を実行することができる。
もデ−タをライトすることができ、矛盾なくプログラム
を実行することができる。
【００２０】上記実施例によれば、命令用キャッシュメ
モリとデ−タ用キャッシュメモリを独立に持ち、また、
命令の書替えを許しているア−キテクチャのマイクロプ
ロセッサにおいて、命令の書替えが実行された場合に
も、命令用キャッシュメモリ・デ−タ用キャッシュメモ
リの内容を常に一致させ、矛盾なくプログラムを実行す
ることができる。
モリとデ−タ用キャッシュメモリを独立に持ち、また、
命令の書替えを許しているア−キテクチャのマイクロプ
ロセッサにおいて、命令の書替えが実行された場合に
も、命令用キャッシュメモリ・デ−タ用キャッシュメモ
リの内容を常に一致させ、矛盾なくプログラムを実行す
ることができる。
【００２１】また、命令用キャッシュメモリとデ−タ用
キャッシュメモリを独立に持ち、また、命令の書替えを
許しているア−キテクチャのマイクロプロセッサであっ
ても、明らかに命令の書替えを行なわないようなプログ
ラムに関しては、フラグ１３の働きにより、不必要な命
令用キャッシュメモリの書替えをなくし、効率的にプロ
グラムを実行することができる。
キャッシュメモリを独立に持ち、また、命令の書替えを
許しているア−キテクチャのマイクロプロセッサであっ
ても、明らかに命令の書替えを行なわないようなプログ
ラムに関しては、フラグ１３の働きにより、不必要な命
令用キャッシュメモリの書替えをなくし、効率的にプロ
グラムを実行することができる。
【００２２】
【発明の効果】本発明によれば、命令用キャッシュメモ
リとデ−タ用キャッシュメモリを独立に持ち、また、命
令の書替えを許しているア−キテクチャのマイクロプロ
セッサにおいて、命令の書替えが実行された場合にも、
命令用キャッシュメモリ・デ−タ用キャッシュメモリの
内容を常に一致させ、矛盾なくプログラムを実行するこ
とができる。
リとデ−タ用キャッシュメモリを独立に持ち、また、命
令の書替えを許しているア−キテクチャのマイクロプロ
セッサにおいて、命令の書替えが実行された場合にも、
命令用キャッシュメモリ・デ−タ用キャッシュメモリの
内容を常に一致させ、矛盾なくプログラムを実行するこ
とができる。
【００２３】また、本発明によれば、命令用キャッシュ
メモリとデ−タ用キャッシュメモリを独立に持ち、ま
た、命令の書替えを許しているア−キテクチャのマイク
ロプロセッサであっても、明らかに命令の書替えを行な
わないようなプログラムに関しては、不必要な命令用キ
ャッシュメモリの書替えをなくし、効率的にプログラム
を実行することができる。
メモリとデ−タ用キャッシュメモリを独立に持ち、ま
た、命令の書替えを許しているア−キテクチャのマイク
ロプロセッサであっても、明らかに命令の書替えを行な
わないようなプログラムに関しては、不必要な命令用キ
ャッシュメモリの書替えをなくし、効率的にプログラム
を実行することができる。
【図１】図１は、本発明の一実施例のブロック図であ
る。
る。
１…命令キャッシュ書込制御回路、２…ヒット判定回
路、３…デ−タ用キャッシュ、４…デ−タ用アドレスア
レイ、５…命令用キャッシュ、６…２ポ−トの命令用ア
ドレスアレイ、７…デ−タ用キャッシュ制御回路、８…
命令用キャッシュ制御回路、９…データ用キャッシュの
ヒット判定回路、１０…命令用キャッシュのヒット判定
回路、１１…デ−タキャッシュより読み出されたデ−タ
を保持するレジスタ（ＭＢＲ）、１２…デ−タ用キャッ
シュをアクセスするためのアドレスを保持するレジスタ
（Ｄ−ＭＡ）、１３…デ−タライトに伴う命令用キャッ
シュのヒット判定回路２の動作／非動作を決めるフラ
グ、１４…キャッシュに対するライトデ−タを保持する
レジスタ（ＭＢＷ）、１５…命令用キャッシュをアクセ
スするためのアドレスを保持するレジスタ（Ｉ−Ｍ
Ａ）、１６…命令用キャッシュより読み出された命令保
持するレジスタ（ＩＲ）、１７…命令用キャッシュより
読み出された命令の実行を制御する命令実行制御回路。
路、３…デ−タ用キャッシュ、４…デ−タ用アドレスア
レイ、５…命令用キャッシュ、６…２ポ−トの命令用ア
ドレスアレイ、７…デ−タ用キャッシュ制御回路、８…
命令用キャッシュ制御回路、９…データ用キャッシュの
ヒット判定回路、１０…命令用キャッシュのヒット判定
回路、１１…デ−タキャッシュより読み出されたデ−タ
を保持するレジスタ（ＭＢＲ）、１２…デ−タ用キャッ
シュをアクセスするためのアドレスを保持するレジスタ
（Ｄ−ＭＡ）、１３…デ−タライトに伴う命令用キャッ
シュのヒット判定回路２の動作／非動作を決めるフラ
グ、１４…キャッシュに対するライトデ−タを保持する
レジスタ（ＭＢＷ）、１５…命令用キャッシュをアクセ
スするためのアドレスを保持するレジスタ（Ｉ−Ｍ
Ａ）、１６…命令用キャッシュより読み出された命令保
持するレジスタ（ＩＲ）、１７…命令用キャッシュより
読み出された命令の実行を制御する命令実行制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村嶋 寛志 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 秋山 俊郎 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウェア 株式会社内
Claims (1)
- 【請求項１】 命令用キャッシュメモリとデ−タ用キャ
ッシュメモリを独立に持つマイクロプロセッサにおい
て、 上記デ−タ用キャッシュメモリへのライトアクセスが生
じたとき、上記命令用キャッシュメモリに、上記デ−タ
用キャッシュメモリへのライトアクセスアドレスに対応
するエントリが存在するか否かを判定する判定回路と、 上記判定回路が、上記エントリは存在すると判定したと
き、上記デ−タ用キャッシュメモリへのライトデ−タを
上記命令用キャッシュメモリの対応するエントリに書き
込む為の書込制御回路と、 上記判定回路を動作させるか否かを示すフラグとを設け
たことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6151005A JPH0816390A (ja) | 1994-07-01 | 1994-07-01 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6151005A JPH0816390A (ja) | 1994-07-01 | 1994-07-01 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816390A true JPH0816390A (ja) | 1996-01-19 |
Family
ID=15509214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6151005A Pending JPH0816390A (ja) | 1994-07-01 | 1994-07-01 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816390A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6718426B2 (en) * | 2000-07-19 | 2004-04-06 | Hitachi, Ltd. | Cache memory apparatus and central processor, hand-held device and arithmetic processor using the same |
| US7035979B2 (en) | 2002-05-22 | 2006-04-25 | International Business Machines Corporation | Method and apparatus for optimizing cache hit ratio in non L1 caches |
| US7073030B2 (en) | 2002-05-22 | 2006-07-04 | International Business Machines Corporation | Method and apparatus providing non level one information caching using prefetch to increase a hit ratio |
| JP2006318471A (ja) * | 2005-05-09 | 2006-11-24 | Sony Computer Entertainment Europe Ltd | データ処理におけるメモリキャッシング |
-
1994
- 1994-07-01 JP JP6151005A patent/JPH0816390A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6718426B2 (en) * | 2000-07-19 | 2004-04-06 | Hitachi, Ltd. | Cache memory apparatus and central processor, hand-held device and arithmetic processor using the same |
| US7035979B2 (en) | 2002-05-22 | 2006-04-25 | International Business Machines Corporation | Method and apparatus for optimizing cache hit ratio in non L1 caches |
| US7073030B2 (en) | 2002-05-22 | 2006-07-04 | International Business Machines Corporation | Method and apparatus providing non level one information caching using prefetch to increase a hit ratio |
| JP2006318471A (ja) * | 2005-05-09 | 2006-11-24 | Sony Computer Entertainment Europe Ltd | データ処理におけるメモリキャッシング |
| JP4666511B2 (ja) * | 2005-05-09 | 2011-04-06 | ソニー コンピュータ エンタテインメント ヨーロッパ リミテッド | データ処理におけるメモリキャッシング |
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