JPH08163199A - Data separation circuit - Google Patents
Data separation circuitInfo
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- JPH08163199A JPH08163199A JP6305296A JP30529694A JPH08163199A JP H08163199 A JPH08163199 A JP H08163199A JP 6305296 A JP6305296 A JP 6305296A JP 30529694 A JP30529694 A JP 30529694A JP H08163199 A JPH08163199 A JP H08163199A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ信号の分離回路に
関し、例えば、非同期転送モード網（以下ＡＴＭ網と呼
ぶ）における情報収容単位（以下、セルと呼ぶ）の分離
回路に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data signal separation circuit, and is preferably applied to, for example, a separation circuit for an information storage unit (hereinafter referred to as a cell) in an asynchronous transfer mode network (hereinafter referred to as an ATM network). It is a thing.
【０００２】[0002]
【従来の技術】図３は従来のデータ分離回路の構成例を
示す図であり、図４は図３の動作を説明するタイムチャ
ートである。なお、図３及び図４は、伝送容量がそれぞ
れ６００Ｍｂ／ｓである伝送路ＨＷ０からのセルを、１
５０Ｍｂ／ｓの容量の伝送路ＨＷ１〜ＨＷ４に分離する
場合を示しており、また、１セルが１６バイトで構成さ
れている場合を示している。2. Description of the Related Art FIG. 3 is a diagram showing a configuration example of a conventional data separation circuit, and FIG. 4 is a time chart for explaining the operation of FIG. In addition, in FIG. 3 and FIG. 4, one cell from the transmission line HW0 having a transmission capacity of 600 Mb / s is shown.
The figure shows the case where the transmission lines HW1 to HW4 having a capacity of 50 Mb / s are separated, and the case where one cell is composed of 16 bytes.
【０００３】図４を参照し、図３の動作を説明する。伝
送路ＨＷ０からのデータは、入力信号３００として各出
力系列に対応した４個のデータメモリ３４０〜３４３に
与えられて一旦格納された後、これらデータメモリ３４
０〜３４３から低速で読み出されて、分離したセルに変
換されて出力伝送路ＨＷ１〜ＨＷ４に送出される。各デ
ータメモリ３４０〜３４３は、それぞれ独立にアクセス
できる２つのポートを有しており、そのメモリ容量は等
しく２セル分（３２バイト）のメモリ容量である。The operation of FIG. 3 will be described with reference to FIG. The data from the transmission line HW0 is given as an input signal 300 to the four data memories 340 to 343 corresponding to each output series and temporarily stored therein.
The cells are read from 0 to 343 at low speed, converted into separated cells, and sent to the output transmission lines HW1 to HW4. Each of the data memories 340 to 343 has two ports that can be accessed independently, and the memory capacity is equal to that of two cells (32 bytes).
【０００４】書込み側では、０〜１５の計数を繰返すこ
とにより、１セル（１６バイト）の長さを数えるカウン
タ３３６からの桁上げ信号３０７が、０〜３の計数を繰
返すことにより、ＨＷ１〜ＨＷ４をカウントするカウン
タ３３５に与えられ、カウンタ３３５からの桁上げ信号
３０６が、０〜１の計数を繰返すことにより、２面の切
替を行うカウンタ３３４に与えられ、カウンタ３３４の
出力計数値３０５が書込みアドレスカウンタ３３０〜３
３３に与えられる。また、カウンタ３３６の出力計数値
３０９も書込みアドレスカウンタ３３０〜３３３に与え
られる（図４のカウンタ３３６，３３５，３３４のそれ
ぞれ計数値０〜１５，０〜３，０〜１を参照）。カウン
タ３３５の出力計数値の信号３０８がイネーブル信号作
成回路３３７に与えられ、そこでイネーブル信号３１１
〜３１４が作成され、それぞれ書込みアドレスカウンタ
３３０〜３３３に与えられる（図４の信号３１１，３１
２，３１３，３１４が、それぞれカウンタ３３５の出力
計数値が０，１，２，３のときに作成されるタイミング
を参照）。On the write side, the carry signal 307 from the counter 336, which counts the length of one cell (16 bytes) by repeating the count of 0 to 15, repeats the count of 0 to 3. The counter 335 that counts the HW 4 is applied, and the carry signal 306 from the counter 335 is applied to the counter 334 that switches between the two sides by repeating the count of 0 to 1, and the output count value 305 of the counter 334 is output. Write address counters 330 to 3
33. The output count value 309 of the counter 336 is also given to the write address counters 330 to 333 (see the count values 0 to 15, 0 to 3, 0 to 1 of the counters 336, 335 and 334 of FIG. 4, respectively). The output count value signal 308 of the counter 335 is given to the enable signal generation circuit 337, and the enable signal 311 is provided there.
˜314 are created and given to the write address counters 330 to 333, respectively (signals 311 and 31 in FIG. 4).
2, 313 and 314, respectively, refer to the timings when the output count value of the counter 335 is 0, 1, 2, and 3).
【０００５】書込みアドレスカウンタ３３０〜３３３、
カウンタ３３４〜３４６及びイネーブル信号作成回路３
３７は、読出しアドレスカウンタ３３８より４倍速いク
ロック信号で動作するように構成されている。書込みア
ドレスカウンタ３３０〜３３３、それぞれイネーブル信
号３１１〜３１４が供給されているタイミングに、３２
進の計数を０〜１５と１６〜３１の２回に分けて行う。
この書込みアドレスカウンタ３３０〜３３３の各計数値
は、それぞれ４つの出力系列別の書込みアドレス信号３
０１〜３０４としてデータメモリ３４０〜３４３に与え
られ、各データメモリ３４０〜３４３は、図４に示され
る各書込みアドレス信号３０１〜３０４が指示する０〜
１５と１６〜３１のエリアに入力信号３００を書込む。Write address counters 330 to 333,
Counters 334 to 346 and enable signal generation circuit 3
37 is configured to operate with a clock signal that is four times faster than the read address counter 338. 32 at the timing when the write address counters 330 to 333 and the enable signals 311 to 314 are supplied, respectively.
The progress count is divided into two, 0-15 and 16-31.
The count values of the write address counters 330 to 333 are the write address signals 3 for each of the four output series.
01 to 304 are given to the data memories 340 to 343, and the data memories 340 to 343 have the numbers 0 to 0 designated by the write address signals 301 to 304 shown in FIG.
Write the input signal 300 in areas 15 and 16-31.
【０００６】一方、読出し側では、カウンタ３３４から
の桁上げ信号３１０が、リセット信号として読出しアド
レスカウンタ３３８に与えらる（図４の信号３１０参
照）。読出しアドレスカウンタ３３８は、前記リセット
信号により０となり、以後０〜１５及び１６〜３１の計
数を行い（計数速度は書込みアドレスカウンタの１／４
である）、その計数値を共通の読出しアドレス信号３１
９として各データメモリ３４０〜３４３に与え、データ
メモリ３４０〜３４３から信号３１５〜３１８がそれぞ
れＨＷ１〜ＨＷ４に読み出される。このようにして入力
信号３００は、情報収容単位（この例では１セル、１６
バイト）毎に４つの伝送路ＨＷ１〜ＨＷ４に分離されて
出力する。On the other hand, on the read side, the carry signal 310 from the counter 334 is given to the read address counter 338 as a reset signal (see signal 310 in FIG. 4). The read address counter 338 becomes 0 by the reset signal, and thereafter counts 0 to 15 and 16 to 31 (counting speed is 1/4 of the write address counter).
The count value is a common read address signal 31
9 is given to each of the data memories 340 to 343, and the signals 315 to 318 are read from the data memories 340 to 343 to HW1 to HW4, respectively. In this way, the input signal 300 is transmitted to the information accommodation unit (1 cell, 16 cells in this example).
Each byte) is separated into four transmission lines HW1 to HW4 and output.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
データ分離回路においては、データを分離するためには
各出力伝送路当たり２セル分の容量のデータメモリが必
要となっていた。上記の説明では、１セル当たり１６バ
イト（１６×８＝１２８ビット）としているので、２セ
ル分のメモリ容量はたかだか２５６ビットであるが、実
際上、１セルは５３バイト程度であり、この場合１個の
バッファメモリの必要容量は８４８ビットにまで増えて
しまう。しかも、バッファメモリは各出力系列別に必要
であるので、データ分離回路全体の必要メモリ容量はか
なり多くなる。従って、データ分離回路においても、他
の回路と同様に、小型化や占有面積等からメモリ容量は
少なければ少ないほど良く、そのため、所要メモリ容量
が少ないデータ分離回路が求められている現状である。However, in the conventional data separation circuit, a data memory having a capacity of 2 cells is required for each output transmission line in order to separate the data. In the above description, since each cell has 16 bytes (16 × 8 = 128 bits), the memory capacity for two cells is at most 256 bits, but in reality, one cell is about 53 bytes. The required capacity of one buffer memory increases to 848 bits. In addition, since the buffer memory is required for each output system, the memory capacity required for the entire data separation circuit becomes considerably large. Therefore, also in the data separation circuit, like other circuits, the smaller the memory capacity is, the better the size and the occupied area are. Therefore, there is a demand for a data separation circuit having a small required memory capacity.
【０００８】[0008]
【課題を解決するための手段】本発明に係るデータ分離
回路は、入力信号を長さｍの情報収容単位毎にｎ個に分
離して出力するデータ分離回路において、前記入力信号
を各出力系列毎に分離して格納するｎ個のデータメモリ
であって、そのｋ（ｋは１からｎまでの数）番目のデー
タメモリは（１＋ｋ／ｎ）×ｍのメモリ容量で独立にア
クセス可能な２つのポートを有するｎ個のデータメモリ
と、前記各データメモリにそれぞれ対応して設けられ、
前記情報収容単位の１周期分を各データメモリに割当て
た分割期間毎に、各データメモリへの書込みアドレス信
号を順次発生するｎ個の書込みアドレス発生手段と、前
記各データメモリにそれぞれ対応して設けられ、前記ｎ
個の書込みアドレス発生手段が対応する各データメモリ
に対して最初のｍ個の書込みアドレス信号を発生し終え
てから、それぞれ連続的に前記書込みアドレス信号の発
生速度の１／ｎの速度で、順次各データメモリへの読出
しアドレス信号を発生するｎ個の読出しアドレス発生手
段とを備えたものである。A data separation circuit according to the present invention is a data separation circuit which separates an input signal into n pieces for each information accommodating unit of length m and outputs the same. Of the n data memories that are stored separately for each, the k-th (k is a number from 1 to n) data memory is independently accessible with a memory capacity of (1 + k / n) × m. N data memories each having one port, respectively provided corresponding to each of the data memories,
Corresponding to each of the data memories, n write address generating means for sequentially generating a write address signal to each data memory for each divided period in which one cycle of the information accommodating unit is assigned to each data memory. Is provided and n
After the write address generating means finishes generating the first m write address signals for the corresponding data memories, the write address signals are successively generated at a rate of 1 / n of the write address signal generation rate. It is provided with n read address generating means for generating a read address signal to each data memory.
【０００９】[0009]
【作用】本発明においては、入力信号を長さｍの情報収
容単位毎にｎ個に分離して出力するデータ分離回路にお
いて、前記入力信号を各出力系列毎に分離して格納する
ために設けられたｎ個のデータメモリは、それぞれ独立
にアクセス可能な２つのポートを有し、そのｋ（ｋは１
からｎまでの数）番目のデータメモリは（１＋ｋ／ｎ）
×ｍのメモリ容量である。ｎ個の書込みアドレス発生手
段は、前記各データメモリにそれぞれ対応して設けら
れ、前記情報収容単位の１周期分を各データメモリに割
当てた分割期間毎に、各データメモリへの書込みアドレ
ス信号を順次発生する。ｎ個の読出しアドレス発生手段
は、前記各データメモリにそれぞれ対応して設けられ、
前記ｎ個の書込みアドレス発生手段が対応する各データ
メモリに対して最初のｍ個の書込みアドレス信号を発生
し終えてから、それぞれ連続的に前記書込みアドレス信
号の発生速度の１／ｎの速度で、順次各データメモリへ
の読出しアドレス信号を発生するようにした。その結
果、例えば情報収容単位長ｍ＝１６バイト、データ分離
出力数ｎ＝４の場合に、本発明の実施例における４つの
データメモリの各容量は、２０，２４，２８及び３２バ
イトで合計１０４バイトで足りるが、図３の従来例にお
ける４つのデータメモリの容量は等しく３２バイトで合
計１２８バイトを必要とする。このように本発明により
従来よりもデータ分離回路全体のメモリ容量を低減する
ことができる。According to the present invention, in a data separating circuit for separating and outputting n input signals for each information accommodating unit of length m, the data separating circuit is provided for separately storing the input signals for each output series. Each of the n data memories provided has two ports that can be independently accessed, and its k (k is 1
To (n) to the (n) th data memory is (1 + k / n)
The memory capacity is × m. The n write address generating means are provided respectively corresponding to the respective data memories, and write address signals to the respective data memories are provided for each divided period in which one cycle of the information accommodating unit is allocated to the respective data memories. It occurs sequentially. n read address generating means are provided corresponding to the respective data memories,
After the n write address generating means have finished generating the first m write address signals for the corresponding data memories, the write address signals are continuously generated at a speed of 1 / n of the generation speed of the write address signals. The read address signal to each data memory is sequentially generated. As a result, for example, when the information accommodating unit length m = 16 bytes and the number of data separation outputs n = 4, the capacities of the four data memories in the embodiment of the present invention are 20, 24, 28, and 32 bytes, which is a total of 104. Although the number of bytes is sufficient, the capacity of the four data memories in the conventional example of FIG. 3 is equal to 32 bytes, which requires a total of 128 bytes. As described above, according to the present invention, the memory capacity of the entire data separation circuit can be reduced more than ever before.
【００１０】[0010]
【実施例】図１は本発明のデータ分離回路の構成例を示
す図であり、１つの伝送路ＨＷ０から入力セルを４つの
伝送路ＨＷ１〜ＨＷ４に分離する例を示している。また
ここでは、従来技術と同様に、情報収容単位である１セ
ルを１６バイトと仮定している。図１において、１５０
はメモリ容量２０バイトのデータメモリ、１５１はメモ
リ容量２４バイトのデータメモリ、１５２はメモリ容量
２８バイトのデータメモリ、１５３はメモリ容量３２バ
イトのデータメモリであり、各データメモリ１５０〜１
５３はそれぞれ独立にアクセスできる２つのポートを有
する。１３０と１３７はそれぞれデータメモリ１５０に
書込みアドレスと読出しアドレスを供給するため、２０
進で動作する書込みアドレスカウンタと読出しアドレス
カウンタ、１３１と１３８はそれぞれデータメモリ１５
１に書込みアドレスと読出しアドレスを供給するため、
２４進で動作する書込みアドレスカウンタと読出しアド
レスカウンタ、１３２と１３９はそれぞれデータメモリ
１５２に書込みアドレスと読出しアドレスを供給するた
め、２８進で動作する書込みアドレスカウンタと読出し
アドレスカウンタ、１３３と１４０はそれぞれデータメ
モリ１５３に書込みアドレスと読出しアドレスを供給す
るため、３２進で動作する書込みアドレスカウンタと読
出しアドレスカウンタと、１３６は１６進で動作するカ
ウンタ、１３５は４進で動作するカウンタ、１３４はイ
ネーブル信号作成回路、１４１は読出しパルス発生回路
である。1 is a diagram showing a configuration example of a data separation circuit of the present invention, showing an example in which an input cell is separated from one transmission line HW0 into four transmission lines HW1 to HW4. Further, here, as in the case of the conventional technique, it is assumed that one cell, which is an information storage unit, has 16 bytes. In FIG. 1, 150
Is a data memory having a memory capacity of 20 bytes, 151 is a data memory having a memory capacity of 24 bytes, 152 is a data memory having a memory capacity of 28 bytes, and 153 is a data memory having a memory capacity of 32 bytes.
53 has two ports that can be accessed independently. Since 130 and 137 supply the write address and the read address to the data memory 150, respectively,
A write address counter and a read address counter, which operate in binary, and 131 and 138, respectively, are the data memory 15
To supply the write address and read address to 1,
A write address counter and a read address counter that operate in a hexadecimal notation, and 132 and 139 supply a write address and a read address to the data memory 152, respectively. Therefore, a write address counter and a read address counter that operate in a hexadecimal notation, 133 and 140, respectively. In order to supply the write address and the read address to the data memory 153, the write address counter and the read address counter that operate in 32 hex, 136 the counter that operates in hexadecimal, 135 the counter that operates in quaternary, and 134 the enable signal. A creating circuit, 141 is a read pulse generating circuit.
【００１１】また、書込みアドレスカウンタ１３０〜１
３３、カウンタ１３５及びカウンタ１３６は同一動作速
度で動作し、また、読出しアドレスカウンタ１３７〜１
４０も同一動作速度で動作するが、書込みアドレスカウ
ンタの動作速度は読出しアドレスカウンタの４倍の速度
である。カウンタ１３６の桁上げ信号は、信号１１０と
してカウンタ１３５に入力する。カウンタ１３５の出力
計数値は、信号１０９としてイネーブル信号作成回路１
３４と読出しパルス発生回路１４１に入力する。イネー
ブル信号作成回路１３４の出力する４つの信号は、イネ
ーブル信号１０５〜１０８としてそれぞれ書込みアドレ
スカウンタ１３０〜１３３に入力する。書込みアドレス
カウンタ１３０の出力計数値は、書込みアドレス信号１
０１としてデータメモリ１５０に入力する。書込みアド
レスカウンタ１３１の出力計数値は、書込みアドレス信
号１０２としてデータメモリ１５１に入力する。書込み
アドレスカウンタ１３２の出力計数値は、書込みアドレ
ス信号１０３としてデータメモリ１５２に入力する。書
込みアドレスカウンタ１３３の出力計数値は、書込みア
ドレス信号１０４としてデータメモリ１５３に入力す
る。Further, write address counters 130-1
33, the counter 135 and the counter 136 operate at the same operation speed, and the read address counters 137 to 1
Although 40 also operates at the same operation speed, the operation speed of the write address counter is four times that of the read address counter. The carry signal of the counter 136 is input to the counter 135 as the signal 110. The output count value of the counter 135 is the enable signal generation circuit 1 as the signal 109.
34 and the read pulse generation circuit 141. The four signals output from the enable signal generation circuit 134 are input to the write address counters 130 to 133 as the enable signals 105 to 108, respectively. The output count value of the write address counter 130 is the write address signal 1
01 is input to the data memory 150. The output count value of the write address counter 131 is input to the data memory 151 as the write address signal 102. The output count value of the write address counter 132 is input to the data memory 152 as the write address signal 103. The output count value of the write address counter 133 is input to the data memory 153 as the write address signal 104.
【００１２】読出しパルス発生回路１４１の出力する４
つの信号は、読出しパルス信号１１９〜１２２としてそ
れぞれ読出しアドレスカウンタ１３７〜１４０に入力す
る。読出しアドレスカウンタ１３７からの読出しアドレ
ス１１５信号に従って、データメモリ１５０からデータ
１１１をＨＷ１に出力する。読出しアドレスカウンタ１
３８からの読出しアドレス信号１１６に従って、データ
メモリ１５１からデータ１１２をＨＷ２に出力する。読
出しアドレスカウンタ１３９からの読出しアドレス信号
１１７に従って、データメモリ１５２からデータ１１３
をＨＷ３に出力する。読出しアドレスカウンタ１４０か
らの読出しアドレス信号１１８に従って、データメモリ
１５３からデータ１１４をＨＷ４に出力する。4 output from read pulse generation circuit 141
The two signals are input to the read address counters 137 to 140 as read pulse signals 119 to 122, respectively. In accordance with the read address 115 signal from the read address counter 137, the data 111 is output from the data memory 150 to HW1. Read address counter 1
According to the read address signal 116 from 38, the data 112 is output from the data memory 151 to the HW2. According to the read address signal 117 from the read address counter 139, the data 113
Is output to HW3. In accordance with the read address signal 118 from the read address counter 140, the data 114 is output from the data memory 153 to the HW 4.
【００１３】図２は図１の動作を説明するタイムチャー
トである。図２を参照し図１の動作を説明する。図１の
データ分離回路は入力データを４つの伝送路ＨＷ１〜Ｈ
Ｗ４に分離するので、カウンタ１３５を４進とし、カウ
ンタ１３５が分離されるデータのＨＷの数を示し、また
情報収容単位である１セルが１６バイトであるため、カ
ウンタ１３６を１６進とし、カウンタ１３６が１セルの
長さを示すようにした。FIG. 2 is a time chart for explaining the operation of FIG. The operation of FIG. 1 will be described with reference to FIG. The data separation circuit of FIG. 1 receives input data from four transmission lines HW1 to HW.
Since it is separated into W4, the counter 135 is set to quaternary, and the counter 135 indicates the number of HWs of data to be separated. Further, since one cell as an information accommodation unit is 16 bytes, the counter 136 is set to hex 136 is set to indicate the length of one cell.
【００１４】書込み側では、０〜１５の計数を繰返すこ
とにより、１セル（１６バイト）の長さを数えるカウン
タ１３６からの桁上げ信号１１０が０〜３の計数を繰返
すことにより、ＨＷ１〜ＨＷ４をカウントするカウンタ
１３５に与えられ、カウンタ１３５の出力計数値は信号
１０９として、イネーブル信号作成回路１３４に与えら
れる。イネーブル信号作成回路１３４はイネーブル信号
１０５〜１０８を作成し、それぞれ書込みアドレスカウ
ンタ１３０〜１３３へ供給する（図２のカウンタ１３
６，１３５の計数値及び信号１０５〜１０８参照）。On the write side, the carry signal 110 from the counter 136 for counting the length of one cell (16 bytes) is repeated by repeating the count of 0 to 15, and the count of 0 to 3 is repeated, so that HW1 to HW4. To the enable signal generating circuit 134. The output count value of the counter 135 is applied to the enable signal generating circuit 134 as the signal 109. The enable signal creation circuit 134 creates enable signals 105 to 108 and supplies them to the write address counters 130 to 133, respectively (the counter 13 in FIG. 2).
6,135 counts and signals 105-108).
【００１５】また、カウンタ１３５の出力計数値の信号
１０９は読出しパルス発生回路１４１にも供給され、読
出しパルス発生回路１４１はカウンタ１３５が最初に、
０から１へ、１から２へ、２から３へ、３から０へと計
数値を変更した各時点に、換言すると、書込みアドレス
カウンタ１３０〜１３３がそれぞれ最初の１６個の書込
みアドレス０〜１５を発生し終えた直後に、１回だけ各
読出しパルス信号１１９〜１２２を作成し、それぞれ読
出しアドレスカウンタ１３７〜１４０へ供給する（図２
の信号１１９〜１２２がカウンタ１３５の計数値が１，
２，３，０に変更した時点で作成されるタイミングを参
照。）Further, the signal 109 of the output count value of the counter 135 is also supplied to the read pulse generation circuit 141, and the read pulse generation circuit 141 detects the counter 135 first.
At each time when the count value is changed from 0 to 1, 1 to 2, 2 to 3, and 3 to 0, in other words, the write address counters 130 to 133 respectively set the first 16 write addresses 0 to 15. Immediately after the completion of the generation, the read pulse signals 119 to 122 are created only once and supplied to the read address counters 137 to 140, respectively (see FIG. 2).
Signals 119 to 122 of which the count value of the counter 135 is 1,
See the timing created when changed to 2, 3, 0. )
【００１６】書込みアドレスカウンタ１３０は、入力信
号１００の信号速度である高速クロックで動作し、図２
に示すイネーブル信号１０５がハイレベルの時だけカウ
ントアップし、出力計数値をアドレス信号１０１として
データメモリ１５０に送りデータの書込みを行う。読出
しアドレスカウンタ１３７は、データ分離後の低速クロ
ックで動作し、読出しパルス発生回路１４１から図２の
ように読出しパルス信号１１９が送られるとカウントを
連続的に行い、その出力計数値をアドレス信号１１５と
してデータメモリ１５０に送りデータの読出しを行う。
なお、データメモリ１５０へデータの書込み読出しは、
２つのポートにより分離して行われ、入力と出力でデー
タがぶつかることはない（図２参照）。The write address counter 130 operates with a high-speed clock which is the signal speed of the input signal 100, and
Only when the enable signal 105 shown in (1) is at a high level is counted up, the output count value is sent to the data memory 150 as the address signal 101 to write the data. The read address counter 137 operates with the low-speed clock after data separation, continuously counts when the read pulse generation circuit 141 sends the read pulse signal 119 as shown in FIG. 2, and outputs the output count value as the address signal 115. Then, the data is sent to the data memory 150 to read the data.
In addition, when writing and reading data to and from the data memory 150,
It is performed by two ports separately, and data does not collide with input and output (see FIG. 2).
【００１７】ここで、データメモリ１５０は２０バイト
のメモリ容量を有するが、イネーブル信号１０５がハイ
レベルの期間中には１６バイトの書込みしかできないの
で、書込みアドレス信号１０１の値は、図２に示される
ように、最初０〜１５、次に１６〜１９及び０〜１１、
次に１２〜１９及び０〜７、次に８〜１９及び０〜３、
…となっている。そして読出しアドレス信号１１５の値
は、図２に示されるように、書込みアドレス信号１０１
による最初のアドレス０〜１５への書込みが終了後に発
生される読出しパルス信号１１９により低速クロックで
計数を開始し、その後は連続的に（休止時間は無し
に）、０〜１９の計数を繰り返す値となり、常に書込み
終了後のデータを読出せるようになっている。Here, the data memory 150 has a memory capacity of 20 bytes, but since only 16 bytes can be written while the enable signal 105 is at a high level, the value of the write address signal 101 is shown in FIG. 0 to 15 first, then 16 to 19 and 0 to 11,
Then 12-19 and 0-7, then 8-19 and 0-3,
It has become. Then, the value of the read address signal 115 is, as shown in FIG.
A value that starts counting with a low-speed clock by the read pulse signal 119 generated after the first writing to the addresses 0 to 15 by the Therefore, the data can be always read after the writing is completed.
【００１８】書込みアドレスカウンタ１３１は、入力信
号１００の信号速度である高速クロックで動作し、図２
に示すイネーブル信号１０６がハイレベルの時だけカウ
ントアップし、出力計数値をアドレス信号１０２として
データメモリ１５１に送りデータの書込みを行う。読出
しアドレスカウンタ１３８は、データ分離後の低速クロ
ックで動作し、読出しパルス発生回路１４１から図２の
ように読出しパルス信号１２０が送られるとカウントを
連続的に行い、出力計数値をアドレス信号１１６として
データメモリ１５１に送りデータの読出しを行う。この
とき、データメモリ１５１へのデータの書込みと読出し
とは、２つのポートにより分離して行われ、入力と出力
でデータがぶつかることはない（図２参照）。但し、Ｈ
Ｗ１の書込みが終了するのを待って、ＨＷ２の書込みを
行うため、データメモリ１５１はデータメモリ１５０よ
りも４バイト分の余分なメモリが必要になり、２４バイ
トのメモリ容量となる。The write address counter 131 operates with a high-speed clock which is the signal speed of the input signal 100, and
Only when the enable signal 106 shown in is high level, the output count value is sent to the data memory 151 as the address signal 102 to write the data. The read address counter 138 operates with a low-speed clock after data separation, continuously counts when the read pulse signal 120 is sent from the read pulse generation circuit 141 as shown in FIG. 2, and outputs the output count value as the address signal 116. The data is sent to the data memory 151 to read the data. At this time, writing and reading of data to and from the data memory 151 are performed separately by the two ports, and the input and output do not collide with each other (see FIG. 2). However, H
Since the writing of HW2 is performed after the writing of W1 is completed, the data memory 151 needs an extra memory of 4 bytes more than the data memory 150, and has a memory capacity of 24 bytes.
【００１９】ここで、データメモリ１５１は２４バイト
のメモリ容量を有するが、イネーブル信号１０６がハイ
レベルの期間中には１６バイトの書込みしかできないの
で、書込みアドレス信号１０２の値は、図２に示される
ように、最初０〜１５、次に１６〜２３及び０〜７、次
に８〜２３、次に０〜１５を繰り返すようになってい
る。そして読出しアドレス信号１１６の値は、図２に示
されるように、書込アドレス信号１０２による最初のア
ドレス０〜１５への書込みが終了後に発生される読出し
パルス信号１２０により低速クロックで計数を開始し、
その後は連続的（休止時間は無しに）、０〜２３の計数
を繰り返す値となり、常に書込み終了後のデータを読出
せるようになっている。Here, the data memory 151 has a memory capacity of 24 bytes, but since only 16 bytes can be written while the enable signal 106 is at a high level, the value of the write address signal 102 is shown in FIG. As described above, first 0 to 15, then 16 to 23 and 0 to 7, then 8 to 23, and then 0 to 15 are repeated. Then, as shown in FIG. 2, the value of the read address signal 116 starts counting at a low speed clock by the read pulse signal 120 generated after the writing to the first address 0 to 15 by the write address signal 102 is completed. ,
After that, the value becomes a value that repeats the count of 0 to 23 continuously (without a pause time), and the data after the writing is always read.
【００２０】書込みアドレスカウンタ１３２は、入力信
号１００の信号速度である高速クロックで動作し、図２
に示すイネーブル信号１０７がハイレベルの時だけカウ
ントアップし、出力計数値をアドレス信号１０３として
データメモリ１５２に送りデータの書込みを行う。読出
しアドレスカウンタ１３９は、データ分離後の低速クロ
ックで動作し、読出しパルス発生回路１４１から図２の
ように読出しパルス信号１２１が送られるとカウントを
連続的に行い、出力計数値をアドレス信号１１７として
データメモリ１５２に送りデータの読出しを行う。この
とき、データメモリ１５２へのデータの書込みと読出し
とは、２つのポートにより分離して行われ、入力と出力
でデータがぶつかることはない（図２参照）。但し、Ｈ
Ｗ１及びＨＷ２の書込みが終了するのを待って、ＨＷ３
の書込みを行うため、データメモリ１５２はデータメモ
リ１５０よりも８バイト分の余分なメモリが必要にな
り、２８バイトのメモリ容量となる。The write address counter 132 operates with a high-speed clock which is the signal speed of the input signal 100, and
Only when the enable signal 107 shown in is high level, the output count value is sent to the data memory 152 as the address signal 103 to write the data. The read address counter 139 operates with the low-speed clock after data separation, continuously counts when the read pulse generating circuit 141 sends the read pulse signal 121 as shown in FIG. 2, and outputs the output count value as the address signal 117. The data is sent to the data memory 152 and the data is read. At this time, writing and reading of data to and from the data memory 152 are performed separately by the two ports, and data does not collide with input and output (see FIG. 2). However, H
Wait for the writing of W1 and HW2 to finish, then
In order to write the data, the data memory 152 needs an extra memory of 8 bytes more than the data memory 150, and has a memory capacity of 28 bytes.
【００２１】こてで、データメモリ１５２は２８バイト
のメモリ容量を有するが、イネーブル信号１０７がハイ
レベルの期間中には１６バイトの書込みしかできないの
で、書込みアドレス信号１０３の値は、図２に示される
ように、最初０〜１５、次に１６〜２７及び０〜３、次
に４〜１９、次に２０〜２７及び０〜７、…となってい
る。そして読出しアドレス信号１１７の値は、図２に示
されるように、書込みアドレス信号１０３による最初の
アドレス０〜１５への書込みが終了後に発生される読出
しパルス信号１２１により低速クロックで計数を開始
し、その後は連続的に（休止時間は無しに）、０〜２７
の計数を繰り返す値となり、常に書込み終了後のデータ
を読出せるようになっている。The data memory 152 has a memory capacity of 28 bytes, but only 16 bytes can be written while the enable signal 107 is at a high level. Therefore, the value of the write address signal 103 is shown in FIG. As shown, first 0-15, then 16-27 and 0-3, then 4-19, then 20-27 and 0-7, .... Then, as shown in FIG. 2, the value of the read address signal 117 starts counting at a low-speed clock by the read pulse signal 121 generated after the writing of the first address 0 to 15 by the write address signal 103 is completed, After that, continuously (without rest time), 0-27
Is a value that repeats counting, and the data can be always read after writing.
【００２２】書込みアドレスカウンタ１３３は、入力信
号１００の信号速度である高速クロックで動作し、図２
に示すイネーブル信号１０８がハイレベルの時だけカウ
ントアップし、出力計数値をアドレス信号１０４として
データメモリ１５３に送りデータの書込みを行う。読出
しアドレスカウンタ１４０は、データ分離後の低速クロ
ックで動作し、読出しパルス発生回路１４１から図２の
ように読出しパルス信号１２２が送られるとカウントを
連続的に行い、出力計数値をアドレス信号１１８として
データメモリ１５３に送りデータの読出しを行う。この
とき、データメモリ１５３へのデータの書込みと読出し
とは、２つのポートにより分離して行われ、入力と出力
でデータがぶつかることはない（図２参照）。但し、Ｈ
Ｗ１，ＨＷ２及びＨＷ３の書込みが終了するのを待っ
て、ＨＷ４の書込みを行うため、データメモリ１５３は
データメモリ１５０よりも１２バイト分の余分なメモリ
が必要になり、３２バイトのメモリ容量となる。The write address counter 133 operates with a high speed clock which is the signal speed of the input signal 100, and
The count signal is counted up only when the enable signal 108 shown in (1) is at a high level, and the output count value is sent to the data memory 153 as the address signal 104 to write data. The read address counter 140 operates with a low-speed clock after data separation, and continuously counts when the read pulse signal 122 is sent from the read pulse generation circuit 141 as shown in FIG. 2, and the output count value is used as the address signal 118. The data is sent to the data memory 153 and the data is read. At this time, writing and reading of data to and from the data memory 153 are performed separately by the two ports, and the data does not collide with the input and the output (see FIG. 2). However, H
Since the writing of HW4 is performed after the writing of W1, HW2, and HW3 is completed, the data memory 153 requires 12 bytes of extra memory than the data memory 150, and has a memory capacity of 32 bytes. .
【００２３】ここで、データメモリ１５３は３２バイト
のメモリ容量を有するが、イネーブル信号１０８がハイ
レベルの期間中には１６バイトの書込みしかできないの
で、書込みアドレス信号１０４の値は、図２に示される
ように、最初０〜１５、次に１６〜３１、次に０〜１
５、次に１６〜３１を繰り返すようになっている。そし
て読出しアドレス信号１１８の値は、図２に示されるよ
うに、書込アドレス信号１０４による最初のアドレス０
〜１５への書込みが終了後に発生される読出しパルス信
号１２２により低速クロックで計数を開始し、その後は
連続的に（休止時間は無しに）、０〜３１の計数を繰り
返す値となり、連続的に書込み終了後のデータを読出せ
るようになっている。Here, the data memory 153 has a memory capacity of 32 bytes, but since only 16 bytes can be written while the enable signal 108 is at a high level, the value of the write address signal 104 is shown in FIG. 0 to 15 first, then 16 to 31, then 0 to 1
5, then 16 to 31 are repeated. The value of the read address signal 118 is, as shown in FIG.
Counting is started by the low-speed clock by the read pulse signal 122 generated after the writing to ˜15 is completed, and thereafter (continuously, without pause time), the value of 0 to 31 is repeated, and continuously. The data can be read after the writing is completed.
【００２４】上記実施例においては、分離単位を１６バ
イトとし、６００Ｍｂ／ｓの伝送路のセルを４つのＨＷ
に、即ち１５０Ｍｂ／ｓに分離する場合の例を示した
が、本発明はこれに限定されるものではなく、情報収容
単位である１セルの長さや、データ分離出力数である多
重度は任意に設定することができる。いま一般的な表現
を用いると、１セルの長さｍ（単位はバイトである）、
分離後のＨＷの数をｎとすると、ｎ個のデータメモリの
メモリ容量は下記の通りになる。In the above embodiment, the separation unit is 16 bytes, and the cells on the transmission line of 600 Mb / s have four HWs.
However, the present invention is not limited to this, and the length of one cell which is an information accommodating unit and the multiplicity which is the number of data separation outputs are arbitrary. Can be set to. Using a general expression, the length m of one cell (unit is byte),
When the number of HWs after separation is n, the memory capacity of n data memories is as follows.
【００２５】 [0025]
【００２６】従って、各データメモリに対応する書込み
アドレスカウンタ及び読出しアドレスカウンタの一巡周
期も、上記各データメモリの容量値に等しくなるように
選定し、カウンタ１３５，１３６のカウント値をそれぞ
れ０〜（ｎ−１），０〜（ｍ−１）にすればよい。しか
しｍがｎで割り切れない場合は、前記ｋ番目のデータメ
モリの（１＋ｋ／ｎ）×ｍで決まるメモリ容量が、自然
数とならずに小数点以下を含むようになるので、このよ
うな場合には、前記小数点以下を切り上げた自然数とす
るようにメモリ容量を選定する。Therefore, one cycle of the write address counter and the read address counter corresponding to each data memory is also selected so as to be equal to the capacity value of each data memory, and the count values of the counters 135 and 136 are 0 to (0), respectively. n-1), 0- (m-1). However, when m is not divisible by n, the memory capacity determined by (1 + k / n) × m of the k-th data memory does not become a natural number but includes a decimal point. , The memory capacity is selected to be a natural number rounded up to the nearest whole number.
【００２７】[0027]
【発明の効果】以上のように本発明によれば、入力信号
を長さｍの情報収容単位毎にｎ個に分離して出力するデ
ータ分離回路において、前記入力信号を各出力系列毎に
分離して格納するために設けられるｎ個のデータメモリ
のメモリ容量は、１，２，…ｋ…ｎ番目の順に、（１＋
１／ｎ）×ｍ，（１＋２／ｎ）×ｍ，…（１＋ｋ／ｎ）
×ｍ，…２×ｍとし、情報収容単位の１周期分を各デー
タメモリに割当てた書込期間中にそれぞれのデータメモ
リに書込まれたデータは、書込み動作が終了すると直ち
に各出力系列毎に読出されるようにしたので、従来技術
におけるｎ個のデータメモリが等しく２×ｍのメモリ容
量を必要とするデータ分離回路に比較して、回路全体の
メモリ容量を低減し回路装置の小形化を実現することが
できる。特に情報収容単位長さｍが大きい場合には、メ
モリ容量の低減と装置の小形化に大きく寄与することが
できる。As described above, according to the present invention, in the data separation circuit for separating the input signal into n pieces for each information accommodating unit of length m and outputting the same, the input signal is separated for each output series. The memory capacities of the n data memories provided for the subsequent storage are (1+
1 / n) × m, (1 + 2 / n) × m, ... (1 + k / n)
The data written in each data memory during the writing period in which one cycle of the information accommodating unit is assigned to each data memory is xm, ... Therefore, the memory capacity of the entire circuit is reduced and the size of the circuit device is reduced as compared with the data separation circuit in the prior art in which the n data memories require the same memory capacity of 2 × m. Can be realized. In particular, when the information storage unit length m is large, it can greatly contribute to the reduction of the memory capacity and the downsizing of the device.
【図１】本発明のデータ分離回路の構成例を示す図であ
る。FIG. 1 is a diagram showing a configuration example of a data separation circuit of the present invention.
【図２】図１の動作を説明するタイムチャートである。FIG. 2 is a time chart explaining the operation of FIG.
【図３】従来のデータ分離回路の構成例を示す図であ
る。FIG. 3 is a diagram showing a configuration example of a conventional data separation circuit.
【図４】図３の動作を説明するタイムチャートである。FIG. 4 is a time chart for explaining the operation of FIG. 3;
１３０〜１３３ 書込みアドレスカウンタ １３４ イネーブル信号作成回路 １３５，１３６ カウンタ １３７〜１４０ 読出しアドレスカウンタ １４１ 読出しパルス発生回路 １５０〜１５３ データメモリ 130-133 write address counter 134 enable signal generation circuit 135, 136 counter 137-140 read address counter 141 read pulse generation circuit 150-153 data memory
Claims (3)
個に分離して出力するデータ分離回路において、 前記入力信号を各出力系列毎に分離して格納するｎ個の
データメモリであって、そのｋ（ｋは１からｎまでの
数）番目のデータメモリは（１＋ｋ／ｎ）×ｍのメモリ
容量で独立にアクセス可能な２つのポートを有するｎ個
のデータメモリと、 前記各データメモリにそれぞれ対応して設けられ、前記
情報収容単位の１周期分を各データメモリに割当てた分
割期間毎に、各データメモリへの書込みアドレス信号を
順次発生するｎ個の書込みアドレス発生手段と、 前記各データメモリにそれぞれ対応して設けられ、前記
ｎ個の書込みアドレス発生手段が対応する各データメモ
リに対して最初のｍ個の書込みアドレス信号を発生し終
えてから、それぞれ連続的に前記書込みアドレス信号の
発生速度の１／ｎの速度で、順次各データメモリへの読
出しアドレス信号を発生するｎ個の読出しアドレス発生
手段とを備えたことを特徴とするデータ分離回路。1. An input signal is n for each information accommodation unit of length m.
In a data separation circuit that separates and outputs the data, the n-th data memory stores the input signal separately for each output series, and is the k-th (k is a number from 1 to n) data A memory is provided corresponding to each of the n data memories having two independently accessible ports with a memory capacity of (1 + k / n) × m, and one cycle of the information accommodating unit. , N write address generating means for sequentially generating write address signals to each data memory for each divided period allocated to each data memory, and n write addresses provided corresponding to each of the data memories. After the address generating means finishes generating the first m write address signals for the corresponding data memories, the generation speed of the write address signals is continuously increased. / At n rate of the data separation circuit comprising the n number of the read address generating means for sequentially generating read address signals to the respective data memory.
ネーブル信号を発生し、それぞれ対応する各書込みアド
レス発生手段別に供給するイネーブル信号発生手段と、 前記ｎ個の書込みアドレス発生手段が対応する各データ
メモリに対して最初のｍ個のアドレス信号を発生し終え
た直後に、個別の読出しタイミングパルスを発生し、そ
れぞれ対応する各読出しアドレス発生手段別に供給する
ｎ個の読出しパルス発生手段とを付加したことを特徴と
する請求項１記載のデータ分離回路。2. The enable signal generating means for generating an individual enable signal for each cycle of the information accommodating unit and supplying it to each corresponding write address generating means, and the n write address generating means correspond to each other. Immediately after the generation of the first m address signals for each data memory is completed, individual read timing pulses are generated, and n read pulse generating means are supplied for each corresponding read address generating means. The data separation circuit according to claim 1, wherein the data separation circuit is added.
ｎ）×ｍで決まるメモリ容量が、自然数とならずに小数
点以下を含む場合には、前記小数点以下を切り上げた自
然数とすることを特徴とする請求項１又は請求項２記載
のデータ分離回路。3. (1 + k / of the kth data memory)
The data separation circuit according to claim 1 or 2, wherein when the memory capacity determined by (n) × m includes a decimal point instead of a natural number, the decimal point is rounded up to a natural number.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305296A JPH08163199A (en) | 1994-12-09 | 1994-12-09 | Data separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305296A JPH08163199A (en) | 1994-12-09 | 1994-12-09 | Data separation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08163199A true JPH08163199A (en) | 1996-06-21 |
Family
ID=17943398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6305296A Pending JPH08163199A (en) | 1994-12-09 | 1994-12-09 | Data separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08163199A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016208233A (en) * | 2015-04-21 | 2016-12-08 | 株式会社東芝 | Separation circuit and control method of separation circuit |
-
1994
- 1994-12-09 JP JP6305296A patent/JPH08163199A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016208233A (en) * | 2015-04-21 | 2016-12-08 | 株式会社東芝 | Separation circuit and control method of separation circuit |
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