JPH08162906A - Digital signal processor - Google Patents
Digital signal processorInfo
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- JPH08162906A JPH08162906A JP29763794A JP29763794A JPH08162906A JP H08162906 A JPH08162906 A JP H08162906A JP 29763794 A JP29763794 A JP 29763794A JP 29763794 A JP29763794 A JP 29763794A JP H08162906 A JPH08162906 A JP H08162906A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はディジタルフィルタ処置
等を行うディジタル信号処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing device for performing digital filter processing and the like.
【０００２】[0002]
【従来の技術】図９は従来の７タップのトランスバーサ
ルディジタルフィルタを示す。このフィルタは直線位相
（群遅延平坦）特性を持つＦＩＲ（Finite Impulse Res
ponse）フィルタである。このフィルタは多くのフィル
タ関連の文献に記載されており、その文献の１つに尾知
博著ディジタル・フィルタ設計入門（ＣＱ出版、１９
９０）がある。ここではこの図９を用いてディジタルフ
ィルタについて簡単に説明する。2. Description of the Related Art FIG. 9 shows a conventional 7-tap transversal digital filter. This filter is a FIR (Finite Impulse Res) with a linear phase (flat group delay) characteristic.
ponse) filter. This filter is described in many filter-related documents, and one of the documents is an introduction to digital filter design by Hiroshi Ochi (CQ Publishing, 19
90). Here, the digital filter will be briefly described with reference to FIG.
【０００３】図９において、１〜７は直列に接続された
データ遅延素子であり、通常ディジタル信号のサンプリ
ングタイミングでデータがラッチされ遅延素子１から７
へと順に送られていく。１２は入力されるディジタルデ
ータである。２１〜２３は加算器であり遅延素子１〜７
の出力を足し合わせている。１３〜１６は乗算器であ
り、図示されていないレジスタに設定してある係数Ｋ０
〜Ｋ３と加算器２１〜２３出力及び遅延素子４のラッチ
出力とを掛け合わせている。２５〜２７は加算器であ
り、乗算器１３〜１６の出力すべてを足し合わせること
により、フィルタ出力を求めている。In FIG. 9, 1 to 7 are data delay elements connected in series, and data are normally latched at sampling timings of digital signals and delay elements 1 to 7 are provided.
Are sent in order. Reference numeral 12 is input digital data. 21 to 23 are adders, which are delay elements 1 to 7
The output of is added. Reference numerals 13 to 16 denote multipliers, which have a coefficient K0 set in a register (not shown).
˜K3 are multiplied by the outputs of the adders 21 to 23 and the latch output of the delay element 4. Numerals 25 to 27 are adders, which calculate filter outputs by adding all outputs from the multipliers 13 to 16.
【０００４】４３は加算後のデータのビット幅を、必要
とするビット幅で出力するためのビットセレクタであ
る。例えば１０ビットのディジタル信号をフィルタ演算
する場合、フィルタ回路内の乗算器及び加算器では１０
ビット以上で演算を行い、演算誤差を少なく押えてフィ
ルタ精度を高めている。このため加算器２７の出力は１
０ビット以上になり、ここからフィルタ出力として必要
とする１０ビットのディジタルデータを選択することに
より、入出力のビット幅をマッチングするようにしてい
る。Reference numeral 43 is a bit selector for outputting the bit width of the data after addition with a required bit width. For example, when performing a filter operation on a 10-bit digital signal, the multiplier and the adder in the filter circuit are 10
The calculation is performed with more than one bit to reduce the calculation error and improve the filter accuracy. Therefore, the output of the adder 27 is 1
The input and output bit widths are matched by selecting the 10-bit digital data which is 0 bit or more and is required as a filter output from this.
【０００５】この図１のフィルタの伝達関数Ｈ（Ｚ）は
次式に示される。 Ｈ（Ｚ）＝（Ｋ０＊Ｚ-7＋Ｋ１＊Ｚ-6＋Ｋ２＊Ｚ-5＋Ｋ３＊Ｚ-4＋Ｋ２＊Ｚ-3 ＋Ｋ１＊Ｚ-2＋Ｋ０＊Ｚ-1） ………（１） （１）式の各係数Ｋ０〜Ｋ３をフィルタの種類に応じて
求めると表１のようになる。従って表１から各係数を計
算し伝達関数を求めることにより、任意のトランスバー
サルフィルタを構成することができる。The transfer function H (Z) of the filter of FIG. 1 is shown by the following equation. H (Z) = (K0 * Z -7 + K1 * Z -6 + K2 * Z -5 + K3 * Z -4 + K2 * Z -3 + K1 * Z -2 + K0 * Z -1 ) ... (1) (1) Table 1 shows the coefficients K0 to K3 in the equation) obtained according to the type of filter. Therefore, an arbitrary transversal filter can be constructed by calculating each coefficient from Table 1 and obtaining the transfer function.
【０００６】[0006]
【表１】 [Table 1]
【０００７】図１０は従来のＩＩＲフィルタの構成図を
示す。ＩＩＲ（Infinite Impulse Response の略）フィ
ルタとは、文字通りインパルス応答がフィードバック回
路により理想的には無限時間まで続くフィルタである。
ＩＩＲフィルタではＦＩＲフィルタのように群遅延が全
周波数帯域でフラットになる直線位相特性は実現できな
いが、ＦＩＲフィルタより低い次数で急峻な振幅特性を
得ることができる。また、既存のアナログフィルタをデ
ジタル化する場合もこのＩＩＲ型の構成となる。FIG. 10 shows a block diagram of a conventional IIR filter. The IIR (abbreviation of Infinite Impulse Response) filter is a filter in which an impulse response literally lasts for an infinite time by a feedback circuit.
Unlike the FIR filter, the IIR filter cannot realize a linear phase characteristic in which the group delay is flat in the entire frequency band, but a steep amplitude characteristic can be obtained at a lower order than the FIR filter. Further, this IIR type configuration is also used when digitizing an existing analog filter.
【０００８】図１０において、７０１は入力ディジタル
データ、７０２〜７０５はデータをラッチするデータ遅
延素子、７１０〜７１４は入力データ７０１及び各遅延
素子７０２〜７０５の出力に係数Ｋ１０〜Ｋ１４を乗算
する乗算器、７０６〜７０９は各乗算出力を加算する加
算器である。In FIG. 10, 701 is input digital data, 702 to 705 are data delay elements for latching data, and 710 to 714 are multiplications for multiplying the output of the input data 701 and the delay elements 702 to 705 by coefficients K10 to K14. And 706 to 709 are adders for adding the multiplication outputs.
【０００９】ＩＩＲフィルタの設計方法としては、仕様
からアナログフィルタの伝達関数Ｈ（ｓ）を設計してｓ
−ｚ変換を施し、ディジタルフィルタの伝達関数Ｈ
（ｚ）を求める間接的な方法と、直接ｚ領域でＨ（ｚ）
を求める方法とがある。ここでは考え方が容易な前者の
設計法で説明する。また、このフィルタの特性として
は、バターワース・チェビシェフ・逆チェビシェフ等の
特性を得られるが、ここではバターワース特性のフィル
タに限定しておく。以下この設計法を実際に行って各乗
算器の係数を求めていく。表２に各特性の基準ＬＰＦ設
計表を示す。As a method of designing an IIR filter, the transfer function H (s) of the analog filter is designed from the specifications and s
The z-transform is applied to the transfer function H of the digital filter.
An indirect method of obtaining (z) and H (z) directly in the z region
There is a method of asking for. Here, the former design method, which is easy to think about, will be described. As the characteristics of this filter, characteristics such as Butterworth, Chebyshev, inverse Chebyshev, etc. can be obtained, but here, it is limited to the Butterworth characteristic filter. Hereinafter, this design method is actually performed to find the coefficient of each multiplier. Table 2 shows a reference LPF design table for each characteristic.
【００１０】[0010]
【表２】 [Table 2]
【００１１】また表２の基準ＬＰＦ設計表からアナログ
フィルタの伝達関数Ｈ（ｓ）を求めるには表３に示す周
波数変換を行う。To obtain the transfer function H (s) of the analog filter from the reference LPF design table of Table 2, frequency conversion shown in Table 3 is performed.
【００１２】[0012]
【表３】 [Table 3]
【００１３】さらにディジタルフィルタの伝達関数Ｈ
（ｚ）を求めるには、式（２）の双１次ｓ−ｚ変換と、
式（３）のプリワーピングを行って求める。 ｓ＝（２／Ｔ）（１−Ｚ-1）／（１＋Ｚ-1） …（２） 双１次ｓ−ｚ変換 Ωｃ＝（２／Ｔ）ｔａｎ（ωｃＴ／２） …（３） プリワーピング 以上からバターワース特性のＬＰＦとＨＰＦの伝達関数
Ｈ（ｚ）を求めると、次式のようになる。Furthermore, the transfer function H of the digital filter
To obtain (z), the bilinear s-z transformation of equation (2) and
It is obtained by performing the prewarping of Expression (3). s = (2 / T) (1-Z -1 ) / (1 + Z -1 ) ... (2) Bilinear s-z conversion Ωc = (2 / T) tan (ωcT / 2) (3) Prewarping From the above, the transfer function H (z) of the LPF and the HPF of the Butterworth characteristic is calculated as follows.
【００１４】[0014]
【数１】 [Equation 1]
【００１５】[0015]
【数２】 [Equation 2]
【００１６】よってこの伝達関数からそれぞれ係数を求
めると表４に示すようになる。Therefore, the coefficients are obtained from this transfer function as shown in Table 4.
【００１７】[0017]
【表４】 [Table 4]
【００１８】ここから各係数を計算し、伝達関数を求め
ることにより、バターワース特性のＩＩＲフィルターを
構成することができる。An IIR filter having a Butterworth characteristic can be constructed by calculating each coefficient from this and obtaining a transfer function.
【００１９】[0019]
【発明が解決しようとする課題】しかしながら、上述し
た従来のディジタルフィルタを構成する乗算器や加算器
などはゲート規模が大きく、これらのフィルタをすべて
構成するように多くの乗算器、加算器を用いると膨大な
ゲート数となり、非常に高価なものになるという問題が
ある。However, the multipliers and adders that constitute the above-mentioned conventional digital filters have a large gate scale, and many multipliers and adders are used to configure all of these filters. There is a problem that the number of gates becomes huge and it becomes very expensive.
【００２０】本発明は上記のような問題を解決するため
になされたもので、乗算器や加算器等のゲート規模の大
きいブロックを必要最小限になるように回路を構成する
ことのできるディジタル信号処理装置を提供することを
目的としている。The present invention has been made in order to solve the above problems, and a digital signal whose circuit can be configured so that a block having a large gate scale such as a multiplier and an adder can be minimized. It is intended to provide a processing device.
【００２１】[0021]
【課題を解決するための手段】請求項１の発明において
は、直列接続された複数の遅延素子と、複数の加算器
と、複数の係数器と、夫々係数を乗算する複数の乗算器
とを具備し、１以上のセレクタにより上記遅延素子、上
記加算器、上記乗算器の出力を選択することにより複数
種類のフィルタを構成するようにした。According to a first aspect of the present invention, a plurality of delay elements connected in series, a plurality of adders, a plurality of coefficient units, and a plurality of multipliers for multiplying coefficients respectively are provided. A plurality of types of filters are configured by selecting the outputs of the delay element, the adder, and the multiplier by using one or more selectors.
【００２２】請求項２の発明においては、直列に接続さ
れた複数の遅延素子からなり、入力データを遅延する遅
延回路と、上記遅延回路の所定箇所の出力を所定の割合
で加え合わせる複数の演算回路と、上記遅延回路の所定
箇所の出力と上記複数の演算回路の演算出力中の２以上
を選択的に出力する１以上のセレクタとを具備し、上記
セレクタの選択により、複数種類のフィルタを構成する
ようにした。According to the second aspect of the invention, a plurality of delay elements each consisting of a plurality of delay elements connected in series for delaying input data, and a plurality of operations for adding outputs at predetermined locations of the delay circuit at a predetermined ratio. A circuit and one or more selectors for selectively outputting two or more of the arithmetic outputs of the plurality of arithmetic circuits and the output of the delay circuit, and a plurality of types of filters can be selected by selecting the selector. I configured it.
【００２３】請求項４の発明においては、直列に接続さ
れた複数の遅延素子からなり、入力データを遅延する遅
延回路と、上記遅延回路の所定箇所の出力を所定の割合
で加え合わせる第１の演算回路と、上記遅延回路の所定
箇所の出力もしくは上記演算回路の出力と帰還出力とを
選択的に出力するセレクタと、上記セレクタの出力と上
記遅延回路の所定箇所の出力とを所定の割合で加え合わ
せ上記帰還出力を形成する第２の演算回路とを具備し、
上記セレクタの選択により、複数種類のフィルタを構成
するようにした。According to a fourth aspect of the present invention, there is provided a first delay circuit comprising a plurality of delay elements connected in series, which delays input data, and the output of a predetermined portion of the delay circuit is added at a predetermined ratio. An arithmetic circuit, a selector that selectively outputs the output of a predetermined portion of the delay circuit or the output of the arithmetic circuit and a feedback output, and the output of the selector and the output of the predetermined portion of the delay circuit at a predetermined ratio. And a second arithmetic circuit for forming the above feedback output.
A plurality of types of filters are configured by selecting the selector.
【００２４】請求項６の発明においては、直列に接続さ
れた複数の遅延素子からなり、入力データを遅延する遅
延回路と、上記遅延回路の所定箇所の出力を所定の割合
で加え合わせ、所要のフィルタリング出力を形成する演
算回路と、上記複数の遅延素子の各出力を選択的に出力
するセレクタとを具備する構成とした。In a sixth aspect of the invention, a delay circuit comprising a plurality of delay elements connected in series for delaying input data and an output of a predetermined portion of the delay circuit are added at a predetermined ratio to obtain a required value. It is configured to include an arithmetic circuit that forms a filtered output and a selector that selectively outputs each output of the plurality of delay elements.
【００２５】[0025]
【作用】請求項１、２、４の発明によれば、セレクタに
より信号の流れを変えることにより、１つの回路で複数
種類のフィルタを構成することができ、ゲート規模の大
きい乗算器や加算器を共通に用いることができる。According to the first, second, and fourth aspects of the present invention, a plurality of types of filters can be constructed by one circuit by changing the signal flow by the selector, and a multiplier or adder having a large gate scale can be constructed. Can be used in common.
【００２６】請求項４、５の発明によれば、更に、ＦＩ
ＲとＩＩＲを共通の回路にて構成できる。According to the inventions of claims 4 and 5, further, FI
R and IIR can be configured by a common circuit.
【００２７】請求項６の発明によれば、セレクタの動作
によりＦＩＦＯとフィルタとを共通の遅延回路を用いて
構成できる。According to the sixth aspect of the invention, the FIFO and the filter can be configured by using the common delay circuit by the operation of the selector.
【００２８】[0028]
【実施例】以下、この発明の実施例を図について説明す
る。図１は本発明の第１の実施例を示す構成図である。
この図１の回路は、ディジタルフィルタとして用いるこ
とができると共に、ＦＩＦＯメモリとしても用いること
ができるように構成されている。ディジタルフィルタと
して用いる場合は、ＦＩＲフィルタ、ゲイン可変ＦＩＲ
フィルタ、ＩＩＲフィルタ、ＩＩＲ型オールパスフィル
タとして用いることができる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the present invention.
The circuit of FIG. 1 can be used not only as a digital filter but also as a FIFO memory. When used as a digital filter, FIR filter, variable gain FIR
It can be used as a filter, an IIR filter, or an IIR all-pass filter.
【００２９】図１において、１〜１０はデータ遅延素子
であり、通常ディジタル信号のサンプリングタイミング
データがラッチされ遅延素子１から７へと順に送られて
いく。１２は入力ディジタルデータである。１３〜１６
は乗算器であり、それぞれ係数Ｋ０〜Ｋ３が図示されて
いないレジスターに設定されている。２１〜２３は第１
の加算器、２４〜２７は第２の加算器、３０〜３２は第
１のセレクタ、３３〜３８は第２のセレクタであり、
“０”と“１”の接点を有している。３９はフィルタ出
力部を示し、４０、４１、４２はそれぞれデジタルデー
タを２倍、１／２倍、４倍するためのビットシフタであ
る。乗算器１３〜１６では、係数Ｋ０〜Ｋ３とセレクタ
３０〜３２の出力及び遅延素子４のラッチ出力とを掛け
合わせている。In FIG. 1, 1 to 10 are data delay elements, and sampling timing data of digital signals are normally latched and sequentially sent to the delay elements 1 to 7. Reference numeral 12 is input digital data. 13-16
Is a multiplier, and coefficients K0 to K3 are respectively set in registers (not shown). 21-23 is the first
Adder, 24-27 are second adders, 30-32 are first selectors, 33-38 are second selectors,
It has contacts of "0" and "1". Reference numeral 39 denotes a filter output unit, and 40, 41, and 42 are bit shifters for multiplying digital data by 2, 1/2, and 4 times, respectively. In the multipliers 13 to 16, the coefficients K0 to K3 are multiplied by the outputs of the selectors 30 to 32 and the latch output of the delay element 4.
【００３０】さらに５０〜５９はＦＩＦＯメモリとして
動作させるためのデータセレクタであり、直列に接続さ
れている遅延素子１〜７を用いてデータバッファ用のＦ
ＩＦＯを構成している。Further, reference numerals 50 to 59 are data selectors for operating as a FIFO memory, and use delay elements 1 to 7 connected in series to form an F for data buffer.
It constitutes the IFO.
【００３１】次にこの回路の動作について説明する。ま
ず直線位相のＦＩＲフィルタを構成するために各セレク
タ３０〜３８により次のように各接点を選択する。 セレクタ３０、３１、３２、３３、３４、３５、３６、
３７、３８…０、０、０、０、０、１、０、０、０ この場合の回路構成を図２に示す。Next, the operation of this circuit will be described. First, in order to form a linear phase FIR filter, each contact is selected by the selectors 30 to 38 as follows. Selectors 30, 31, 32, 33, 34, 35, 36,
37, 38 ... 0, 0, 0, 0, 0, 1, 0, 0, 0 The circuit configuration in this case is shown in FIG.
【００３２】図１のセレクタの３５、３６、３８は図９
の従来例で示すところのビットセレクタ４３に相当し、
有効ビットを選択するためのものである。ここでセレク
タ３５のみ“１”にすることで、演算結果の下位ビット
を出力することになる。このビットセレクタは係数に依
存し、係数をあらかじめ計算した設定値の２倍にしたと
きは、ビットセレクタでビットシフタ４１を接続して演
算結果の１／２を出力するようにする。この場合、セレ
クタ３５、３６、３８はそれぞれ“１”、“１”、
“０”とする。また、係数をあらかじめ計算した設定値
の１／２倍にしたときは、ビットセレクタでビットシフ
タ４０を接続して演算結果の２を出力するようにする。
この場合はセレクタ３５、３６、３７、３８はそれぞれ
“０”、“０”、“０”とする。そしてこの図２の構成
は図９の従来例で示したフィルタ構成と実質的に同じに
なり、７タップのトランスバーサルフィルタを構成する
ことになる。The selectors 35, 36 and 38 of FIG. 1 are shown in FIG.
Corresponding to the bit selector 43 shown in the conventional example of
It is for selecting an effective bit. Here, by setting only the selector 35 to "1", the lower bit of the operation result is output. This bit selector depends on the coefficient, and when the coefficient is set to twice the preset value calculated in advance, the bit selector connects the bit shifter 41 to output 1/2 of the operation result. In this case, the selectors 35, 36 and 38 are "1", "1",
Set to “0”. Further, when the coefficient is halved of the preset value calculated in advance, the bit selector 40 is connected to the bit shifter 40 to output the operation result of 2.
In this case, the selectors 35, 36, 37 and 38 are set to "0", "0" and "0", respectively. The configuration of FIG. 2 is substantially the same as the filter configuration shown in the conventional example of FIG. 9, and a 7-tap transversal filter is configured.
【００３３】尚、この場合は、出力遅延素子１０のフィ
ルタ出力はデータセレクタ５８を介してデータセレクタ
５９から取り出すようにしている。In this case, the filter output of the output delay element 10 is taken out from the data selector 59 via the data selector 58.
【００３４】次に５タップのトランスバーサルフィルタ
とその出力に可変ゲイン回路を備えたフィルタを構成し
た場合を図３に示す。このフィルタを構成するためには
セレクタ３０〜３８を次のように設定する。 セレクタ３０、３１、３２、３３、３４、３５、３６、
３７、３８…１、０、０、０、１、１、０、１、０FIG. 3 shows a case where a 5-tap transversal filter and a filter having a variable gain circuit at its output are constructed. To configure this filter, the selectors 30 to 38 are set as follows. Selectors 30, 31, 32, 33, 34, 35, 36,
37, 38 ... 1, 0, 0, 0, 1, 1, 0, 1, 0
【００３５】この構成はセレクタ３０と３７により、乗
算器１３をフィルタタップから切り離し、フィルタ演算
後の出力を乗算器１３へ入力し、その出力を最終出力と
している。さらにこの場合セレクタ３５、３６、３８で
構成されるビットセレクタと乗算器１３の係数Ｋ０によ
り出力ゲインを微調整することができるようになる。In this configuration, the selectors 30 and 37 separate the multiplier 13 from the filter taps, the output after the filter operation is input to the multiplier 13, and the output is the final output. Further, in this case, the output gain can be finely adjusted by the bit selector constituted by the selectors 35, 36 and 38 and the coefficient K0 of the multiplier 13.
【００３６】次にＩＩＲ型フィルタを構成した場合を図
４（ａ）に示す。このフィルタを構成する場合セレクタ
３０〜３８を次のように設定する。 セレクタ３０、３１、３２、３３、３４、３５、３６、
３７、３８…１、１、０、０、０、１、０、０、０Next, FIG. 4A shows a case where an IIR type filter is constructed. When configuring this filter, the selectors 30 to 38 are set as follows. Selectors 30, 31, 32, 33, 34, 35, 36,
37, 38 ... 1, 1, 0, 0, 0, 1, 0, 0, 0
【００３７】この場合はセレクタ３０と３１により、出
力データを帰還させることにより、ＩＩＲフィルタを構
成している。この構成をより理解しやすい形に変えたの
が、図４（ｂ）である。図１０の従来例で示したＩＩＲ
フィルタは乗算器７１０〜７１４を５個必要とするが、
ここでは４つの乗算器１３〜１６で構成することができ
る。これは式（４）、（５）及び表４を見れば明らかな
ように、係数Ｋ１０と係数Ｋ１２とはまったく同一の値
になることから、Ｋ１０とＫ１２を乗算器１５のＫ２で
共通化することができる。これによりゲート数の大幅な
削減を実現することができる。さらにこの構成における
セレクタ３５、３６はビットセレクタの機能のほかに乗
算器の演算精度を向上させる効果がある。In this case, the selectors 30 and 31 feed back the output data to form an IIR filter. FIG. 4B shows the configuration changed to a form that is easier to understand. IIR shown in the conventional example of FIG.
The filter requires five multipliers 710-714,
In this case, four multipliers 13 to 16 can be used. As apparent from the equations (4), (5) and Table 4, this is because the coefficient K10 and the coefficient K12 have exactly the same value, so K10 and K12 are shared by the multiplier K2. be able to. As a result, the number of gates can be significantly reduced. Further, the selectors 35 and 36 in this configuration have the effect of improving the calculation accuracy of the multiplier in addition to the function of the bit selector.
【００３８】次にこの精度向上について説明する。式
（４）、（５）において、係数Ｋ１３と係数Ｋ１４の項
を見ると、表４に示すようになる。よって Ωｃｃ＝ｔａｎ（ωｃＴ／２）≧０ という条件から２＞Ｋ１３＞−２、１＞Ｋ１４＞−１に
なる。Next, the improvement in accuracy will be described. Table 4 shows the terms of the coefficient K13 and the coefficient K14 in the expressions (4) and (5). Therefore, 2>K13> -2 and 1>K14> -1 from the condition of Ωcc = tan (ωcT / 2) ≧ 0.
【００３９】そこで係数Ｋ１がＫ１＞１ならば、セレク
タ３５を“０”に、セレクタ３６を“１”に設定するこ
とにより、帰還データを乗算器１４にはビットシフタ４
０で２倍にした値で入力し、乗算器１３にはビットシフ
タ４１で１／２して元にもどして入力するようにしてい
る。この場合には本来の係数値に対して、乗算器１３の
係数値を桁上げして入力することにより、乗算器１３の
係数の有効桁を増すようにしている。また係数Ｋ１がＫ
１＜１ならば、セレクタ３５を“１”、セレクタ３６を
“０”に設定することにより、乗算器１３を桁上げしな
いでよいことになる。If the coefficient K1 is K1> 1, the selector 35 is set to "0" and the selector 36 is set to "1", so that the feedback data is sent to the multiplier 14 by the bit shifter 4.
A value obtained by doubling the value by 0 is input, and the bit is input to the multiplier 13 by halving it by the bit shifter 41. In this case, the coefficient value of the multiplier 13 is carried to the original coefficient value and input, whereby the effective digit of the coefficient of the multiplier 13 is increased. The coefficient K1 is K
If 1 <1, by setting the selector 35 to “1” and the selector 36 to “0”, it is not necessary to carry the multiplier 13.
【００４０】即ち、図４（ｂ）に示すように、Ｋ１＞１
のときはビットシフタ４０で入力値を２倍し、Ｋ１＜１
の時は２倍せずにそのまま入力する。このようにＫ２の
値に応じてビットシフトを切り替えることにより、相対
的にＫ２以外の係数に大きい値を入力することができ、
乗算器の演算誤差を少なくすることができ、これによっ
てフィルタの演算精度を向上することができる。That is, as shown in FIG. 4B, K1> 1
In case of, the input value is doubled by the bit shifter 40 and K1 <1
In case of, input it as it is without doubling it. By switching the bit shift according to the value of K2 in this way, it is possible to input relatively large values to the coefficients other than K2.
The calculation error of the multiplier can be reduced, and thus the calculation accuracy of the filter can be improved.
【００４１】次にＩＩＲ型オールパスフィルタを構成し
た場合を図５（ａ）に示す。このフィルタを構成するた
めにはセレクタ３０〜３８を次のように設定する。 セレクタ３０、３１、３２、３３、３４、３５、３６、
３７、３８…１、１、１、１、０、１、０、０、０ このフィルタは振幅特性が変わらずに位相特性のみが変
えられるので、例えば音声処理用のフィルタとして用い
られる。この構成をより理解しやすい形に変えた概略構
成が図５（ｂ）である。この図には伝達関数を示してあ
るが、オールパスフィルタにする場合にはＫ０＝Ｋ３、
Ｋ１＝Ｋ２という条件で各乗算器の係数レジスタを設定
する必要がある。Next, a case where an IIR type all-pass filter is constructed is shown in FIG. To configure this filter, the selectors 30 to 38 are set as follows. Selectors 30, 31, 32, 33, 34, 35, 36,
37, 38 ... 1, 1, 1, 1, 0, 1, 0, 0, 0 Since this filter can change only the phase characteristic without changing the amplitude characteristic, it is used as a filter for voice processing, for example. FIG. 5B shows a schematic configuration in which this configuration is changed to a form that is easier to understand. Although the transfer function is shown in this figure, when an all-pass filter is used, K0 = K3,
It is necessary to set the coefficient register of each multiplier under the condition of K1 = K2.
【００４２】次に、図１に示す回路は、上述した各フィ
ルタ回路として用いるほかに遅延素子１〜７を用いたＦ
ＩＦＯメモリとしても機能する。上述したフィルタ動作
時にはデータセレクタ５９はデータフィルタ５８のＦＩ
ＦＯ出力を選択しているが、このＦＩＦＯ動作時には、
データセレクタ５９はデータセレクタ５０〜５７の出力
を選択する。即ち、入力データ１２の入力毎にインクリ
メントされるＦＩＦＯカウンタの値をもとにデータセレ
クタ５０〜５７の各ＦＩＦＯ出力のデータを選択するよ
うにしている。そしてデータセレクタ５９からデータが
読み出される毎に、ＦＩＦＯカウンタをデクリメントす
ることにより、Fast In Fast Outの文字通りＦＩＦＯメ
モリ動作を行うことができる。また、この場合は、デー
タセレクタ５９よりＦＩＦＯメモリ出力が取り出され
る。Next, the circuit shown in FIG. 1 uses the delay elements 1 to 7 in addition to the above-mentioned filter circuits.
It also functions as an IFO memory. During the filter operation described above, the data selector 59 causes the FI of the data filter 58.
FO output is selected, but during this FIFO operation,
The data selector 59 selects the output of the data selectors 50 to 57. That is, the data of each FIFO output of the data selectors 50 to 57 is selected based on the value of the FIFO counter that is incremented each time the input data 12 is input. By decrementing the FIFO counter each time data is read from the data selector 59, the FIFO memory operation of Fast In Fast Out can be performed literally. Further, in this case, the FIFO memory output is taken out from the data selector 59.
【００４３】以上述べたきたように、図１のデータセレ
クタ３０〜３８を切り替えることにより、乗算器１３〜
１６及び加算器２１〜２７を共通に使用することがで
き、これにより少ないゲート数で、７タップＦＩＲフィ
ルタ、５タップＦＩＲフィルタ及びそのゲインの微調、
バターワース等のＩＩＲフィルタ及びオールパスＩＩＲ
フィルタを構成することができる。またさらにデータセ
レクタ５０〜５７及び遅延素子１〜７を用いてＦＩＦＯ
メモリを構成することができる。As described above, by switching the data selectors 30 to 38 shown in FIG.
16 and the adders 21 to 27 can be used in common, and with this, with a small number of gates, a 7-tap FIR filter, a 5-tap FIR filter and the fine adjustment of its gain,
IIR filters such as Butterworth and all-pass IIR
A filter can be constructed. In addition, the data selectors 50 to 57 and the delay elements 1 to 7 are used to make a FIFO.
The memory can be configured.
【００４４】図６は本発明の第２の実施例を示す。図６
において、２０１〜２１０はデータ遅延素子であり、通
常デジタル信号のサンプリングタイミングでデータがラ
ッチされ遅延素子２０１〜２０９へと順に送られてい
く。２１２は入力、ディジタルデータ。２１３〜２１７
は乗算器であり、係数Ｋ２０〜Ｋ２４が図示されていな
いレジスタに設定してある。２３１〜２３８は加算器、
２４０〜２４４はセレクタである。FIG. 6 shows a second embodiment of the present invention. Figure 6
In the figure, 201 to 210 are data delay elements, and data are normally latched at sampling timings of digital signals and sequentially sent to the delay elements 201 to 209. 212 is input, digital data. 213 to 217
Is a multiplier, and coefficients K20 to K24 are set in a register (not shown). 231-238 are adders,
Reference numerals 240 to 244 are selectors.
【００４５】２３９はフィルタ出力部、２１１は有効ビ
ットをセレクトするためのビットシフタである。２１３
〜２１７の乗算器では、各係数Ｋ２０〜Ｋ２４セレクタ
２４１〜２４４の出力及び遅延素子２０５のラッチ出力
とをそれぞれ掛け合わせている。この回路は、第１の実
施例で説明した回路に類似しているが、９タップのＦＩ
Ｒフィルタと任意の２次のＩＩＲフィルタとを構成する
ことができる。Reference numeral 239 is a filter output unit, and reference numeral 211 is a bit shifter for selecting valid bits. 213
In the multipliers 217 to 217, the outputs of the respective coefficients K20 to K24 selectors 241 to 244 and the latch output of the delay element 205 are respectively multiplied. This circuit is similar to the circuit described in the first embodiment, but with a 9-tap FI.
An R filter and an arbitrary second-order IIR filter can be constructed.
【００４６】次にこの回路の動作について説明する。ま
ず直線位相のＦＩＲフィルタを構成する場合には、各セ
レクタ２４０〜２４４は“０”側をセレクトする。これ
により図７に示すような９タップのＦＩＲフィルタ回路
が構成される。このフィルタは第１の実施例の図２で示
した７タップのＦＩＲフィルタのタップ数を増やしたも
のであり、動作は図２の７タップのＦＩＲフィルタにつ
いて前述した動作から容易に理解できるので説明を省略
する。Next, the operation of this circuit will be described. First, in the case of configuring a linear phase FIR filter, each of the selectors 240 to 244 selects the "0" side. This constitutes a 9-tap FIR filter circuit as shown in FIG. This filter is obtained by increasing the number of taps of the 7-tap FIR filter shown in FIG. 2 of the first embodiment, and its operation can be easily understood from the operation described above for the 7-tap FIR filter in FIG. Is omitted.
【００４７】次にＩＩＲフィルタを構成する場合は、各
セレクタ２４０〜２４４は“１”側をセレクタする。こ
れにより図８に示すような２次のＩＩＲフィルタを構成
することができる。このフィルタの動作は図１０の従来
例で示したＩＩＲフィルタから容易に理解できるので説
明を省略する。Next, when configuring an IIR filter, each of the selectors 240 to 244 selects the "1" side. As a result, a second-order IIR filter as shown in FIG. 8 can be constructed. The operation of this filter can be easily understood from the IIR filter shown in the conventional example of FIG.
【００４８】このように図６に示した第２の実施例の回
路によってセレクタ２４０〜２４４の切り替えにより、
構成の異なる様々なフィルタ回路を必要最小限のゲート
数で構成することができる。Thus, by switching the selectors 240 to 244 by the circuit of the second embodiment shown in FIG.
Various filter circuits having different configurations can be configured with the required minimum number of gates.
【００４９】尚、この図６においても、遅延素子２０１
の入力及び他の遅延素子２〜７の出力を取り出すデ−タ
セレクタを設け、各データセレクタをＦＩＦＯカウンタ
に従って動作させることにより、ＦＩＦＯメモリを構成
することができる。Incidentally, also in FIG. 6, the delay element 201
A FIFO memory can be constructed by providing a data selector for taking out the input of 1 and the outputs of the other delay elements 2 to 7 and operating each data selector in accordance with the FIFO counter.
【００５０】[0050]
【発明の効果】以上説明したように、本発明によれば、
それぞれ複数の遅延素子、加算器、乗算器、セレクタ、
ビットシフタ等で構成し、セレクタの選択により複数種
類のフィルタを構成するようにしたことにより、複数種
類のフィルタを構成できる多機能な回路でありながら、
乗算器や加算器といったゲート規模の大きいブロックを
必要最小限で構成できるようになり、従って、ゲート数
を少なく抑えて安価でしかも演算精度のよい回路を実現
することができる。また、これによりフィルタ等の機能
を必要とする様々なシステムに対応することができ、安
価な多機能なシステムを構築できる効果がある。As described above, according to the present invention,
Multiple delay elements, adders, multipliers, selectors,
Although it is a multi-function circuit that can configure multiple types of filters by configuring with bit shifters, etc., and configuring multiple types of filters by selecting a selector,
A block having a large gate scale such as a multiplier and an adder can be configured with a minimum required number, and therefore, a circuit having a low number of gates and a high calculation accuracy can be realized by suppressing the number of gates. In addition, this makes it possible to deal with various systems that require functions such as a filter, and there is an effect that an inexpensive multifunctional system can be constructed.
【００５１】また、請求項４の様に構成することによ
り、ＦＩＲとＩＩＲですら同一の回路素子を用いて構成
することができる様になった。Further, by constructing according to claim 4, even FIR and IIR can be constructed using the same circuit element.
【００５２】また、請求項６の様に構成することによ
り、フィルタとＦＩＦＯとを共通の遅延素子を用いて構
成できる様になった。Further, according to the sixth aspect, the filter and the FIFO can be configured by using the common delay element.
【図１】本発明の第１の実施例を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図２】第１の実施例をＦＩＲフィルタとした場合の構
成図である。FIG. 2 is a configuration diagram when an FIR filter is used in the first embodiment.
【図３】第１の実施例をゲイン可変ＦＩＲフィルタとし
た場合の構成図である。FIG. 3 is a configuration diagram of a variable gain FIR filter according to the first embodiment.
【図４】第１の実施例をＩＩＲフィルタとした場合の構
成図である。FIG. 4 is a configuration diagram when an IIR filter is used in the first embodiment.
【図５】第１の実施例をオールパス型ＩＩＲフィルタと
した場合の構成図である。FIG. 5 is a configuration diagram when an all-pass type IIR filter is used in the first embodiment.
【図６】本発明の第２の実施例を示す構成図である。FIG. 6 is a configuration diagram showing a second embodiment of the present invention.
【図７】第２の実施例をＦＩＲフィルタとした場合の構
成図である。FIG. 7 is a configuration diagram when an FIR filter is used in the second embodiment.
【図８】第２の実施例をＩＩＲフィルタとした場合の構
成図である。FIG. 8 is a configuration diagram when an IIR filter is used in the second embodiment.
【図９】従来のディジタルフィルタの構成図である。FIG. 9 is a block diagram of a conventional digital filter.
【図１０】従来のＩＩＲフィルタの構成図である。FIG. 10 is a configuration diagram of a conventional IIR filter.
１〜７ 遅延素子 １２ 入力データ ２１〜２３ 加算器 １３〜１６ 乗算器 ３０〜３１ セレクタ ２４〜２７ 加算器 ３０〜３２ セレクタ ３３〜３８ セレクタ ４０〜４２ ビットシフタ ５０〜５７ データセレクタ ５８、５９ データセレクタ 1 to 7 delay element 12 input data 21 to 23 adder 13 to 16 multiplier 30 to 31 selector 24 to 27 adder 30 to 32 selector 33 to 38 selector 40 to 42 bit shifter 50 to 57 data selector 58, 59 data selector
Claims (9)
の加算器と、複数の係数器と、夫々係数を乗算する複数
の乗算器とを具備し、１以上のセレクタにより上記遅延
素子、上記加算器、上記乗算器の出力を選択することに
より複数種類のフィルタを構成するようにしたディジタ
ル信号処理装置。1. A plurality of delay elements connected in series, a plurality of adders, a plurality of coefficient units, and a plurality of multipliers for multiplying coefficients respectively, wherein the delay elements are provided by one or more selectors, A digital signal processing device configured to configure a plurality of types of filters by selecting outputs from the adder and the multiplier.
り、入力データを遅延する遅延回路と、 上記遅延回路の所定箇所の出力を所定の割合で加え合わ
せる複数の演算回路と、 上記遅延回路の所定箇所の出力と上記複数の演算回路の
演算出力中の２以上を選択的に出力する１以上のセレク
タとを具備し、 上記セレクタの選択により、複数種類のフィルタを構成
するようにしたディジタル信号処置装置。2. A delay circuit comprising a plurality of delay elements connected in series, which delays input data, a plurality of arithmetic circuits for adding outputs of predetermined portions of the delay circuit at a predetermined ratio, and the delay circuit. Of the digital circuit, which comprises an output of a predetermined location and one or more selectors for selectively outputting two or more of the arithmetic outputs of the plurality of arithmetic circuits, and a plurality of types of filters are configured by selecting the selectors. Signal processing device.
算回路の所定の演算出力と、その所定の演算出力をビッ
トシフトした出力とを選択的に出力する請求項２記載の
ディジタル信号処理装置。3. The digital signal processing device according to claim 2, wherein at least one of the selectors selectively outputs a predetermined calculation output of the calculation circuit and an output obtained by bit-shifting the predetermined calculation output.
り、入力データを遅延する遅延回路と、 上記遅延回路の所定箇所の出力を所定の割合で加え合わ
せる第１の演算回路と、 上記遅延回路の所定箇所の出力もしくは上記演算回路の
出力と帰還出力とを選択的に出力するセレクタと、 上記セレクタの出力と上記遅延回路の所定箇所の出力と
を所定の割合で加え合わせ上記帰還出力を形成する第２
の演算回路とを具備し、 上記セレクタの選択により、複数種類のフィルタを構成
するようにしたディジタル信号処理装置。4. A delay circuit comprising a plurality of delay elements connected in series, which delays input data, a first arithmetic circuit for adding outputs of predetermined portions of the delay circuit at a predetermined ratio, and the delay circuit. A selector for selectively outputting the output of a predetermined portion of the circuit or the output of the arithmetic circuit and the feedback output, and the output of the selector and the output of the predetermined portion of the delay circuit are added at a predetermined ratio to obtain the feedback output. Second to form
The digital signal processing device, which comprises a plurality of types of filters according to the selection of the selector.
タとＦＩＲフィルタとを選択的に構成する請求項４記載
のディジタル信号処理装置。5. The digital signal processing apparatus according to claim 4, wherein the IIR filter and the FIR filter are selectively configured by selecting the selector.
り、入力データを遅延する遅延回路と、 上記遅延回路の所定箇所の出力を所定の割合で加え合わ
せ、所要のフィルタリング出力を形成する演算回路と、 上記複数の遅延素子の各出力を選択的に出力するセレク
タとを具備するディジタル信号処理装置。6. A delay circuit comprising a plurality of delay elements connected in series, which delays input data and an output of a predetermined portion of the delay circuit, added at a predetermined ratio to form a required filtering output. A digital signal processing device comprising a circuit and a selector which selectively outputs each output of the plurality of delay elements.
入力毎にインクリメントするカウンタに応じて、上記選
択を行う請求項６記載のディジタル信号処理装置。7. The digital signal processing apparatus according to claim 6, wherein the selector makes the selection in response to a counter that increments each time data is input to the delay circuit.
タ出力毎にデクリメントするカウンタに応じて、上記選
択を行う請求項６記載のディジタル信号処理装置。8. The digital signal processing device according to claim 6, wherein the selector makes the selection according to a counter that decrements each time data is output from the arithmetic circuit.
出力と上記演算回路の出力を選択的に出力する請求項
６、７もしくは８記載のディジタル信号処理装置。9. The digital signal processing device according to claim 6, wherein the selector selectively outputs each output of the plurality of delay elements and the output of the arithmetic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29763794A JPH08162906A (en) | 1994-11-30 | 1994-11-30 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29763794A JPH08162906A (en) | 1994-11-30 | 1994-11-30 | Digital signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162906A true JPH08162906A (en) | 1996-06-21 |
Family
ID=17849162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29763794A Pending JPH08162906A (en) | 1994-11-30 | 1994-11-30 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162906A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192386B1 (en) | 1997-12-20 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Digital filter, digital signal processing method, and communication apparatus |
| US6985522B2 (en) | 1999-12-28 | 2006-01-10 | Nec Corporation | Variable-gain digital filter |
| WO2009042683A3 (en) * | 2007-09-25 | 2009-07-02 | Nanoamp Solutions Inc Cayman | Time sequential processing operations |
| JP2009272733A (en) * | 2008-05-01 | 2009-11-19 | Mitsutoyo Corp | Amplitude characteristic correction method for output signal of a/d converter, and seismometer |
| CN102461204A (en) * | 2009-04-28 | 2012-05-16 | 伯斯有限公司 | Dynamically configurable anr filter and signal processing topology |
| CN112332808A (en) * | 2020-11-09 | 2021-02-05 | 国网电力科学研究院武汉南瑞有限责任公司 | FPGA-based digital processing circuit for mixing integration and high-pass filtering |
-
1994
- 1994-11-30 JP JP29763794A patent/JPH08162906A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192386B1 (en) | 1997-12-20 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Digital filter, digital signal processing method, and communication apparatus |
| US6985522B2 (en) | 1999-12-28 | 2006-01-10 | Nec Corporation | Variable-gain digital filter |
| WO2009042683A3 (en) * | 2007-09-25 | 2009-07-02 | Nanoamp Solutions Inc Cayman | Time sequential processing operations |
| JP2009272733A (en) * | 2008-05-01 | 2009-11-19 | Mitsutoyo Corp | Amplitude characteristic correction method for output signal of a/d converter, and seismometer |
| CN102461204A (en) * | 2009-04-28 | 2012-05-16 | 伯斯有限公司 | Dynamically configurable anr filter and signal processing topology |
| CN112332808A (en) * | 2020-11-09 | 2021-02-05 | 国网电力科学研究院武汉南瑞有限责任公司 | FPGA-based digital processing circuit for mixing integration and high-pass filtering |
| CN112332808B (en) * | 2020-11-09 | 2022-05-31 | 国网电力科学研究院武汉南瑞有限责任公司 | FPGA-based digital processing circuit for mixing integration and high-pass filtering |
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