JPH08162543A - Manufacture of semiconductor integrated circuit device, and semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE: To improve operational stability of a memory cell in a semiconductor integrated circuit device with a memory cell of a two-layer gate electrode structure. CONSTITUTION: When an SRAM of a two-layer gate electrode structure formed by forming gate electrodes 14a1, 14a2, 14b1, 14b2 of each of driver MOS/FETs 2Q1, 2Q2 and transfer MOS/FETs 2Q3, 2Q4 constituting a memory cell 2a of an SRAM in different layers is formed, the gate electrodes 14b1, 14b2 of the transfer MOS/FETs 2Q3, 2Q4 are formed and thereafter the gate electrodes 14a1, 14a2 of the driver MOS/FETs 2Q1, 2Q2 are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法および半導体集積回路装置技術に関し、特に、
２層ゲート電極構造を有する半導体集積回路装置の製造
方法および半導体集積回路装置に適用して有効な技術に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device technique, and more particularly,
The present invention relates to a method of manufacturing a semiconductor integrated circuit device having a two-layer gate electrode structure and a technique effectively applied to the semiconductor integrated circuit device.

【０００２】[0002]

【従来の技術】２層ゲート電極構造を有する半導体集積
回路装置に、例えばＳＲＡＭ（StaticRAM) がある。2. Description of the Related Art A semiconductor integrated circuit device having a two-layer gate electrode structure is, for example, SRAM (Static RAM).

【０００３】この種のＳＲＡＭは、メモリセルのトラン
スファＭＯＳ・ＦＥＴのゲート電極と、メモリセルのド
ライバＭＯＳ・ＦＥＴのゲート電極とを異なる層に形成
し、それらのゲート電極を平面的に重ねられる構造にす
ることで、メモリセル全体の占有面積を縮小可能とした
ものである。This type of SRAM has a structure in which the gate electrode of the transfer MOS • FET of the memory cell and the gate electrode of the driver MOS • FET of the memory cell are formed in different layers, and the gate electrodes are planarly overlapped. By doing so, the occupied area of the entire memory cell can be reduced.

【０００４】なお、ドライバＭＯＳ・ＦＥＴは、メモリ
セルの記憶部であるフリップフロップ回路を構成する素
子であり、トランスファＭＯＳ・ＦＥＴは、メモリセル
のフリップフロップ回路とデータ線との導通・非導通を
切り換えるスイッチング素子である。The driver MOS • FET is an element constituting a flip-flop circuit which is a memory section of the memory cell, and the transfer MOS • FET conducts / non-conducts the flip-flop circuit of the memory cell and the data line. It is a switching element for switching.

【０００５】ところで、この種のＳＲＡＭについて本発
明者の検討した技術によれば、そのＳＲＡＭの製造工程
においては、メモリセルのドライバＭＯＳ・ＦＥＴを形
成した後、トランスファＭＯＳ・ＦＥＴを形成するよう
になっていた。すなわち、１層目の低抵抗ポリシリコン
をドライバＭＯＳ・ＦＥＴのゲート電極とし、２層目の
低抵抗ポリシリコンをトランスファＭＯＳ・ＦＥＴのゲ
ート電極としている。By the way, according to the technique studied by the present inventor for this type of SRAM, in the manufacturing process of the SRAM, the transfer MOS.FET is formed after the driver MOS.FET of the memory cell is formed. Was becoming. That is, the low resistance polysilicon of the first layer is used as the gate electrode of the driver MOS • FET, and the low resistance polysilicon of the second layer is used as the gate electrode of the transfer MOS • FET.

【０００６】なお、ＳＲＡＭについては、例えば株式会
社オーム社、昭和５９年１１月３０日発行「ＬＳＩハン
ドブック」Ｐ１０６〜Ｐ１０９に記載がある。The SRAM is described, for example, in "LSI Handbook", P106-P109, issued on November 30, 1984 by Ohmsha Co., Ltd.

【０００７】[0007]

【発明が解決しようとする課題】ところが、ドライバＭ
ＯＳ・ＦＥＴを形成した後、トランスファＭＯＳ・ＦＥ
Ｔを形成する上記ＳＲＡＭ技術においては、以下の問題
があることを本発明者は見い出した。However, the driver M
After forming OS-FET, transfer MOS-FE
The present inventor has found that the SRAM technology for forming the T has the following problems.

【０００８】すなわち、上記技術においては、ドライバ
ＭＯＳ・ＦＥＴの形成工程におけるエッチング処理やフ
ォトレジスト除去処理に際して、トランスファＭＯＳ・
ＦＥＴ形成領域側のフィールド絶縁膜の端部が削れ、そ
の削れた分、トランスファＭＯＳ・ＦＥＴのアクティブ
領域がゲート幅方向に延びるため、トランスファＭＯＳ
・ＦＥＴの実効ゲート幅が設計値よりも広くなる結果、
トランスファＭＯＳ・ＦＥＴの電流駆動力が大きくな
り、βレシオ（ドライバＭＯＳ・ＦＥＴの電流駆動能力
／トランスファＭＯＳ・ＦＥＴの電流駆動能力）が小さ
くなり、メモリセルの動作が不安定となる問題である。That is, in the above-mentioned technique, the transfer MOS.
The edge of the field insulating film on the side of the FET formation region is scraped, and the active region of the transfer MOS • FET extends in the gate width direction by the scraped amount, so that the transfer MOS
・ As a result of the effective gate width of the FET becoming wider than the design value,
This is a problem that the current driving capability of the transfer MOS • FET becomes large, the β ratio (current driving capability of the driver MOS • FET / current driving capability of the transfer MOS • FET) becomes small, and the operation of the memory cell becomes unstable.

【０００９】本発明の目的は、２層ゲート電極構造のメ
モリセルを有する半導体集積回路装置におけるメモリセ
ルの動作安定性を向上させることのできる技術を提供す
ることにある。An object of the present invention is to provide a technique capable of improving the operational stability of a memory cell in a semiconductor integrated circuit device having a memory cell having a two-layer gate electrode structure.

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will be apparent from the description of the specification and the accompanying drawings.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Of the inventions disclosed in the present application, a representative one will be briefly described below.
It is as follows.

【００１２】すなわち、本発明の半導体集積回路装置の
製造方法は、多層ゲート電極を有する半導体集積回路装
置の製造方法であって、前記多層ゲート電極のうち、実
効ゲート幅を他のゲート電極の実効ゲート幅よりも広く
する必要のある所定のゲート電極を、前記他のゲート電
極の形成工程よりも後に形成するものである。That is, a method of manufacturing a semiconductor integrated circuit device according to the present invention is a method of manufacturing a semiconductor integrated circuit device having a multi-layer gate electrode, wherein the effective gate width of the multi-layer gate electrode is equal to that of another gate electrode. The predetermined gate electrode that needs to be wider than the gate width is formed after the step of forming the other gate electrode.

【００１３】[0013]

【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、例えばトランスファＭＯＳ・ＦＥＴを形成
した後、実効ゲート幅を広くする必要のあるドライバＭ
ＯＳ・ＦＥＴを形成することにより、トランスファＭＯ
Ｓ・ＦＥＴの形成工程におけるエッチング処理やフォト
レジスト除去処理等によってドライバＭＯＳ・ＦＥＴ形
成領域におけるフィールド絶縁膜の端部が削れ、その削
れた分、ドライバＭＯＳ・ＦＥＴ形成領域におけるアク
ティブ領域がドライバＭＯＳ・ＦＥＴのゲート幅方向に
延び、ドライバＭＯＳ・ＦＥＴの実効ゲート幅を設計値
よりも広くすることができるので、ドライバＭＯＳ・Ｆ
ＥＴの電流駆動能力を向上させることができる。According to the method of manufacturing a semiconductor integrated circuit device of the present invention described above, for example, after forming the transfer MOS.FET, the driver M which needs to have a wide effective gate width.
By forming OS-FET, transfer MO
The end portion of the field insulating film in the driver MOS / FET formation region is scraped off by the etching process or the photoresist removal process in the S-FET formation process. Since it extends in the gate width direction of the FET and the effective gate width of the driver MOS • FET can be made wider than the design value, the driver MOS • F
The current drive capability of ET can be improved.

【００１４】また、トランスファＭＯＳ・ＦＥＴ形成領
域におけるフィールド絶縁膜の端部の削れ量は後から形
成されるドライバＭＯＳ・ＦＥＴ形成領域におけるフィ
ールド絶縁膜の端部の削れ量に比較して少ないので、ト
ランスファＭＯＳ・ＦＥＴの実効ゲート幅は設計値（許
容値を含む）にすることができる。このため、トランス
ファＭＯＳ・ＦＥＴの電流駆動能力自体を変えることも
ない。Further, since the amount of abrasion of the end portion of the field insulating film in the transfer MOS • FET formation region is smaller than the amount of abrasion of the end portion of the field insulating film in the driver MOS • FET formation region formed later, The effective gate width of the transfer MOS • FET can be set to a design value (including an allowable value). Therefore, the current driving capability of the transfer MOS • FET is not changed.

【００１５】したがって、ドライバＭＯＳ・ＦＥＴとト
ランスファＭＯＳ・ＦＥＴとの比、すなわち、βレシオ
（ドライバＭＯＳ・ＦＥＴの電流駆動能力／トランスフ
ァＭＯＳ・ＦＥＴの電流駆動能力）を大きくすることが
できるので、メモリセルの動作安定性を向上させること
が可能となる。Therefore, the ratio of the driver MOS • FET and the transfer MOS • FET, that is, the β ratio (current drive capacity of the driver MOS • FET / current drive capacity of the transfer MOS • FET) can be increased, so that the memory It is possible to improve the operational stability of the cell.

【００１６】[0016]

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００１７】図１は本発明の一実施例である半導体集積
回路装置の構成を説明するための説明図、図２は図１の
半導体集積回路装置におけるメモリセルの回路図、図３
は図２のメモリセルの平面図、図４は図３のＩＶ−ＩＶ
線の断面図、図５〜図８は図１の半導体集積回路装置の
製造工程中における半導体基板の要部断面図である。FIG. 1 is an explanatory view for explaining the configuration of a semiconductor integrated circuit device which is an embodiment of the present invention, FIG. 2 is a circuit diagram of a memory cell in the semiconductor integrated circuit device of FIG. 1, and FIG.
2 is a plan view of the memory cell of FIG. 2, and FIG. 4 is a IV-IV of FIG.
5 to 8 are cross-sectional views of the main part of the semiconductor substrate during the manufacturing process of the semiconductor integrated circuit device of FIG.

【００１８】本実施例の半導体集積回路装置は、例えば
２層ゲート電極構造を有するＳＲＡＭである。このＳＲ
ＡＭの回路構成を図１によって説明する。The semiconductor integrated circuit device of this embodiment is, for example, an SRAM having a two-layer gate electrode structure. This SR
The circuit configuration of the AM will be described with reference to FIG.

【００１９】ＳＲＡＭ１は、メモリセルアレイ２と、ワ
ード線ドライバ３と、行デコーダ４と、列選択スイッチ
５と、列デコーダ６と、入出力データ制御部７と、アド
レスバッファ８Ａと、チップセレクタバッファ８ＣＳ
と、ライトイネーブルバッファ８ＷＥとを有している。The SRAM 1 includes a memory cell array 2, a word line driver 3, a row decoder 4, a column selection switch 5, a column decoder 6, an input / output data control unit 7, an address buffer 8A, and a chip selector buffer 8CS.
And a write enable buffer 8WE.

【００２０】メモリセルアレイ２には、後述するメモリ
セルが図１の縦横方向に規則的に複数配置されている。
このメモリセルは、後述するワード線とビット線との交
点近傍に配置されており、１ビットのデータを記憶する
最小単位である。In the memory cell array 2, a plurality of memory cells described later are regularly arranged in the vertical and horizontal directions of FIG.
This memory cell is arranged near the intersection of a word line and a bit line, which will be described later, and is a minimum unit for storing 1-bit data.

【００２１】ワード線ドライバ３は、ワード線を駆動す
る回路である。行デコーダ４は、所定のワード線を選択
する回路である。列選択スイッチ５および列デコーダ６
は、データ線を選択する回路である。入出力データ制御
部７は、例えばチップセレクト信号やライトイネーブル
信号等のような制御信号に基づいて列選択スイッチのオ
ン・オフを制御する回路である。The word line driver 3 is a circuit for driving a word line. The row decoder 4 is a circuit that selects a predetermined word line. Column selection switch 5 and column decoder 6
Is a circuit for selecting a data line. The input / output data control unit 7 is a circuit that controls ON / OFF of the column selection switch based on a control signal such as a chip select signal or a write enable signal.

【００２２】なお、チップセレクタ信号は、ＳＲＡＭ１
を有する複数個の半導体チップを用いて所定の電子回路
を構成する場合に、そのうちのどの半導体チップを選択
するかを決める信号である。これにより、非選択時には
内部回路動作を停止させ消費電力を下げることが可能と
なっている。また、ライトイネーブル信号は、メモリセ
ルへのデータの書き込み、読出しを制御する信号であ
る。The chip selector signal is the SRAM1.
This is a signal that determines which of the semiconductor chips is selected when a predetermined electronic circuit is formed using a plurality of semiconductor chips having the above. As a result, it is possible to stop the internal circuit operation and reduce the power consumption when not selected. The write enable signal is a signal that controls writing and reading of data in the memory cell.

【００２３】アドレスバッファ８Ａ、チップセレクタバ
ッファ８ＣＳおよびライトイネーブルバッファ８ＷＥ
は、ＳＲＡＭ１の外部から内部に伝送された信号を、Ｓ
ＲＡＭ１の内部の回路に合った状態に変換した後、ＳＲ
ＡＭ１の内部回路に伝送するための回路である。Address buffer 8A, chip selector buffer 8CS and write enable buffer 8WE
Is a signal transmitted from the outside of the SRAM 1 to the inside of the SRAM 1.
After converting to a state suitable for the internal circuit of RAM1, SR
It is a circuit for transmitting to the internal circuit of AM1.

【００２４】次に、本実施例のＳＲＡＭ１のメモリセル
を図２〜図４によって説明する。Next, the memory cell of the SRAM 1 of this embodiment will be described with reference to FIGS.

【００２５】図２は、本実施例のＳＲＡＭ１におけるメ
モリセル２ａの回路図である。ＳＲＡＭ１のメモリセル
２ａは、フリップフロップ回路を基本としており、ドラ
イバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 と、トランスファＭＯ
Ｓ・ＦＥＴ２Ｑ3,２Ｑ4 と、負荷素子９ａ，９ｂとを備
えている。FIG. 2 is a circuit diagram of the memory cell 2a in the SRAM 1 of this embodiment. The memory cell 2a of the SRAM 1 is based on a flip-flop circuit, and includes driver MOS • FETs 2Q1 and 2Q2 and a transfer MO.
It is provided with S-FETs 2Q3 and 2Q4 and load elements 9a and 9b.

【００２６】ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 は、
互いに交差接続されてフリップフロップ回路を形成して
いる。ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 のドレイン
電極は、それぞれ負荷素子９ａ，９ｂを介して電源配線
ＶDDと電気的に接続され、そのソース電極は、それぞれ
接地電位と電気的に接続されている。なお、負荷素子
は、例えば高抵抗ポリシリコン等からなる。The driver MOS • FETs 2Q1 and 2Q2 are
They are cross-connected to each other to form a flip-flop circuit. The drain electrodes of the driver MOS • FETs 2Q1 and 2Q2 are electrically connected to the power supply wiring VDD through the load elements 9a and 9b, and their source electrodes are electrically connected to the ground potential. The load element is made of, for example, high resistance polysilicon.

【００２７】このフリップフロップ回路は、トランスフ
ァＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 を介してデータ線Ｄ1,Ｄ
2 と電気的に接続されている。トランスファＭＯＳ・Ｆ
ＥＴ２Ｑ3,２Ｑ4 のゲート電極はワード線ＷＬと電気的
に接続されている。This flip-flop circuit has data lines D1 and D1 via transfer MOSFETs 2Q3 and 2Q4.
Electrically connected to 2. Transfer MOS ・ F
The gate electrodes of ET2Q3 and 2Q4 are electrically connected to the word line WL.

【００２８】ここで、図３はメモリセル２ａの拡大平面
図を示し、図４は図３のＩＶ−ＩＶ線の断面図を示して
いる。Here, FIG. 3 is an enlarged plan view of the memory cell 2a, and FIG. 4 is a sectional view taken along line IV-IV of FIG.

【００２９】半導体基板１０は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなり、その上部の素子分離領域に
は、例えば二酸化シリコン（ＳｉＯ₂)からなるフィール
ド絶縁膜１１が形成されている。The semiconductor substrate 10 is made of, for example, p-type silicon (Si) single crystal, and a field insulating film 11 made of, for example, silicon dioxide (SiO ₂ ) is formed in the element isolation region above it.

【００３０】ドライバＭＯＳ・ＦＥＴ２Ｑ1 は、半導体
基板１０の上部に形成された一対の半導体領域１２ａ1,
１２ｂ1 と、半導体基板１０上に形成されたゲート絶縁
膜１３ａ1 と、ゲート絶縁膜１３ａ1 上に形成されたゲ
ート電極１４ａ1 とを有している。The driver MOS • FET 2Q1 is composed of a pair of semiconductor regions 12a1 formed on the semiconductor substrate 10.
12b1, a gate insulating film 13a1 formed on the semiconductor substrate 10, and a gate electrode 14a1 formed on the gate insulating film 13a1.

【００３１】半導体領域１２ａ1,１２ｂ1 には、例えば
ｎ形不純物のリンまたはヒ素（Ａｓ）が導入されてい
る。半導体領域１２ａ1 は、ドライバＭＯＳ・ＦＥＴ２
Ｑ1 のソース領域を形成する領域であり、図３に示すよ
うに接地電位と電気的に接続されている。N-type impurities such as phosphorus or arsenic (As) are introduced into the semiconductor regions 12a1 and 12b1. The semiconductor region 12a1 is a driver MOS • FET2.
This is a region forming the source region of Q1 and is electrically connected to the ground potential as shown in FIG.

【００３２】半導体領域１２ｂ1 は、ドライバＭＯＳ・
ＦＥＴ２Ｑ1 のドレイン領域を形成する領域であり、引
出し電極１５ａおよび負荷素子９ａを介して電源配線Ｖ
DDと電気的に接続されているとともに、ドライバＭＯＳ
・ＦＥＴ２Ｑ2 のゲート電極１４ａ2 と電気的に接続さ
れている。この半導体領域１２ｂ1 は、図３に示すよう
に、直線状に延在された後に途中位置でこれと直交する
方向に延在されており、トランスファＭＯＳ・ＦＥＴ２
Ｑ3 の構成領域にもなっている。The semiconductor region 12b1 is a driver MOS.
This is a region for forming the drain region of the FET 2Q1, and the power supply wiring V is provided via the lead electrode 15a and the load element 9a.
It is electrically connected to DD and the driver MOS
-Electrically connected to the gate electrode 14a2 of the FET2Q2. As shown in FIG. 3, the semiconductor region 12b1 extends linearly and then extends at a midway position in a direction orthogonal to the straight line.
It is also a constituent area of Q3.

【００３３】ゲート絶縁膜１３ａ1 は、例えばＳｉＯ₂
からなり、ゲート電極１４ａ1 は、例えば低抵抗ポリシ
リコンからなる。ただし、ゲート電極１４ａ1 は、その
上部に高融点シリサイド層を形成する、いわゆるポリサ
イド構造としても良い。The gate insulating film 13a1 is made of, for example, SiO ₂
The gate electrode 14a1 is made of, for example, low resistance polysilicon. However, the gate electrode 14a1 may have a so-called polycide structure in which a refractory silicide layer is formed on the gate electrode 14a1.

【００３４】ドライバＭＯＳ・ＦＥＴ２Ｑ2 は、半導体
基板１０の上部に形成された一対の半導体領域１２ａ2,
１２ｂ2 と、半導体基板１０上に形成されたゲート絶縁
膜（図示せず）と、その上に形成されたゲート電極１４
ａ2 とを有しており、ドライバイＭＯＳ・ＦＥＴ２Ｑ1
と同じ構成となっているので説明を省略する。The driver MOS • FET 2Q2 is composed of a pair of semiconductor regions 12a2, 12a2, formed on the semiconductor substrate 10.
12b2, a gate insulating film (not shown) formed on the semiconductor substrate 10, and a gate electrode 14 formed thereon.
a2 and has a dry MOS / FET2Q1
Since the configuration is the same as the above, the description will be omitted.

【００３５】トランスファＭＯＳ・ＦＥＴ２Ｑ3 は、半
導体基板１０の上部に形成された一対の半導体領域１２
ｂ1,１２ｃ1 と、半導体基板１０上に形成されたゲート
絶縁膜１３ｂ1 と、その上に形成されたゲート電極１４
ｂ1 とを有している。The transfer MOS • FET 2Q3 has a pair of semiconductor regions 12 formed on the semiconductor substrate 10.
b1, 12c1, a gate insulating film 13b1 formed on the semiconductor substrate 10, and a gate electrode 14 formed thereon.
b1.

【００３６】半導体領域１２ｃ1 は、例えばｎ形不純物
のリンまたはＡｓが導入されてなり、引出し電極１５ｂ
を通じてデータ線Ｄ1 と電気的に接続されている。ゲー
ト絶縁膜１３ｂ1 は、例えばＳｉＯ₂ からなる。The semiconductor region 12c1 is formed by introducing, for example, n-type impurity phosphorus or As, and the extraction electrode 15b is formed.
Is electrically connected to the data line D1 through. The gate insulating film 13b1 is made of SiO ₂ , for example.

【００３７】ゲート電極１４ｂ1 は、ワード線ＷＬの一
部をなすものであり、例えば低抵抗ポリシリコンからな
る。ただし、ゲート電極１４ｂ1 は、その上部に高融点
シリサイド層を設ける、いわゆるポリサイド構造として
も良い。なお、このゲート電極１４ｂ1 の表面は絶縁膜
１６によって被覆されている。The gate electrode 14b1 forms a part of the word line WL and is made of, for example, low resistance polysilicon. However, the gate electrode 14b1 may have a so-called polycide structure in which a refractory silicide layer is provided on the gate electrode 14b1. The surface of the gate electrode 14b1 is covered with an insulating film 16.

【００３８】トランスファＭＯＳ・ＦＥＴ２Ｑ4 は、半
導体基板１０の上部に形成された一対の半導体領域１２
ｂ2,１２ｃ2 と、半導体基板１０上に形成されたゲート
絶縁膜（図示せず）と、その上に形成されたゲート電極
１４ｂ2 とを有しており、トランスファＭＯＳ・ＦＥＴ
２Ｑ3 と同じ構成となっているので説明を省略する。The transfer MOS • FET 2Q4 is composed of a pair of semiconductor regions 12 formed on the semiconductor substrate 10.
b2 and 12c2, a gate insulating film (not shown) formed on the semiconductor substrate 10, and a gate electrode 14b2 formed on the gate insulating film.
Since it has the same structure as 2Q3, its explanation is omitted.

【００３９】半導体基板１０上には、例えばＳｉＯ₂ か
らなる絶縁膜１７ａ，１７ｂが堆積されている。この絶
縁膜１７ｂは、ＳＯＧ（Spin On Glass)膜である。絶縁
膜１７ａ，１７ｂには、接続孔１８ａ，１８ｂが穿孔さ
れている。上記した引出し電極１５ａ，１５ｂは、それ
ぞれ接続孔１８ａ，１８ｂを通じて、トランスファＭＯ
Ｓ・ＦＥＴ２Ｑ3 の半導体領域１２ｂ1,１２ｃ1 と電気
的に接続されている。On the semiconductor substrate 10, insulating films 17a and 17b made of, for example, SiO ₂ are deposited. The insulating film 17b is an SOG (Spin On Glass) film. Connection holes 18a and 18b are formed in the insulating films 17a and 17b. The extraction electrodes 15a and 15b described above are connected to the transfer MO through the connection holes 18a and 18b, respectively.
It is electrically connected to the semiconductor regions 12b1 and 12c1 of the S-FET2Q3.

【００４０】次に、このようなＳＲＡＭ１の製造方法を
図１〜図８により説明する。なお、図５〜図８におい
て、ＴはトランスファＭＯＳ・ＦＥＴ形成領域を示し、
ＤはドライバＭＯＳ・ＦＥＴ形成領域を示している。Next, a method of manufacturing such an SRAM 1 will be described with reference to FIGS. 5 to 8, T represents a transfer MOS • FET formation region,
D indicates a driver MOS • FET formation region.

【００４１】図５は本実施例のＳＲＡＭ１の製造工程中
における要部断面図である。半導体基板１０は、例えば
ｐ形Ｓｉ単結晶からなる。半導体基板１０の素子分離領
域には、例えばＳｉＯ₂ からなるフィールド絶縁膜１１
が形成されている。また、半導体基板１０の素子形成領
域には、ゲート絶縁膜１３ａ1,１３ｂ1 が形成されてい
る。FIG. 5 is a cross-sectional view of essential parts in the process of manufacturing the SRAM 1 of this embodiment. The semiconductor substrate 10 is made of, for example, p-type Si single crystal. In the element isolation region of the semiconductor substrate 10, the field insulating film 11 made of, for example, SiO ₂ is formed.
Are formed. Gate insulating films 13a1 and 13b1 are formed in the element formation region of the semiconductor substrate 10.

【００４２】半導体基板１０上には、例えば低抵抗ポリ
シリコンからなる導体膜１４ｂがＣＶＤ法等によって堆
積されている。導体膜１４ｂ上には、トランスファＭＯ
Ｓ・ＦＥＴ２Ｑ3 のゲート電極形成用のフォトレジスト
パターン１９ａが通常のフォトリソグラフィ技術によっ
て形成されている。On the semiconductor substrate 10, a conductor film 14b made of, for example, low resistance polysilicon is deposited by the CVD method or the like. Transfer MO is formed on the conductor film 14b.
A photoresist pattern 19a for forming the gate electrode of the S-FET2Q3 is formed by a normal photolithography technique.

【００４３】なお、図５には図示されないが、導体膜１
４ｂ上には、トランスファＭＯＳ・ＦＥＴ２Ｑ4 のゲー
ト電極形成用のフォトレジストパターン１９ａも通常の
フォトリソグラフィ技術によって形成されている。Although not shown in FIG. 5, the conductor film 1
A photoresist pattern 19a for forming the gate electrode of the transfer MOS • FET 2Q4 is also formed on 4b by a normal photolithography technique.

【００４４】まず、本実施例においては、トランスファ
ＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 のゲート電極１４ｂ1,１４
ｂ2 をパターニングする。First, in this embodiment, the gate electrodes 14b1 and 14b of the transfer MOS FETs 2Q3 and 2Q4 are used.
Pattern b2.

【００４５】すなわち、フォトレジストパターン１９ａ
をエッチングマスクとして、そのフォトレジストパター
ン１９ａから露出する導体膜１４ｂ部分をエッチング除
去することにより、図６に示すように、トランスファＭ
ＯＳ・ＦＥＴ２Ｑ3 のゲート電極１４ｂ1 を形成する。
ここで、図６には示されないが、トランスファＭＯＳ・
ＦＥＴ２Ｑ3 のゲート電極１４ｂ1 をパターニングする
際に、トランスファＭＯＳ・ＦＥＴ２Ｑ4 のゲート電極
１４ｂ2 も同時にパターニングする。That is, the photoresist pattern 19a
Is used as an etching mask to remove the conductor film 14b exposed from the photoresist pattern 19a by etching.
The gate electrode 14b1 of the OS.FET2Q3 is formed.
Although not shown in FIG. 6, the transfer MOS
When the gate electrode 14b1 of the FET 2Q3 is patterned, the gate electrode 14b2 of the transfer MOS • FET 2Q4 is also patterned at the same time.

【００４６】続いて、ゲート電極１４ｂ1,１４ｂ2 をイ
オン注入マスクとして、半導体基板１０に、例えばｎ形
不純物のリンまたはＡｓをイオン注入法等により導入し
た後、熱処理を施すことにより、ゲート電極１４ｂ1,１
４ｂ2 の両側の半導体基板１０の上部に半導体領域１２
ｂ1,１２ｂ2,１２ｃ1,１２ｃ2 を形成する。これにより
トランスファＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 をドライバＭ
ＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 よりも先に形成する。Subsequently, using the gate electrodes 14b1 and 14b2 as ion implantation masks, for example, phosphorus or As, which is an n-type impurity, is introduced into the semiconductor substrate 10 by an ion implantation method or the like, and then a heat treatment is performed to make the gate electrodes 14b1 and 14b1. 1
Semiconductor regions 12 are formed on the semiconductor substrate 10 on both sides of 4b2.
b1, 12b2, 12c1, 12c2 are formed. As a result, the transfer MOS • FETs 2Q3 and 2Q4 are driven by
It is formed before the OS • FETs 2Q1 and 2Q2.

【００４７】その後、図７に示すように、ゲート電極１
４ｂ1 の表面（およびゲート電極１４ｂ2 の表面）を絶
縁膜１６によって被覆した後、半導体基板１０上に、例
えば低抵抗ポリシリコンからなる導体膜１４ａをＣＶＤ
法等によって堆積する。Thereafter, as shown in FIG. 7, the gate electrode 1
After the surface of 4b1 (and the surface of the gate electrode 14b2) is covered with the insulating film 16, a conductive film 14a made of, for example, low-resistance polysilicon is formed on the semiconductor substrate 10 by CVD.
It is deposited by the method.

【００４８】次いで、導体膜１４ａ上に、ドライバＭＯ
Ｓ・ＦＥＴ２Ｑ1,２Ｑ2 のゲート電極形成用のフォトレ
ジストパターン１９ｂを通常のフォトリソグラフィ技術
によって形成する。Then, a driver MO is formed on the conductor film 14a.
A photoresist pattern 19b for forming the gate electrodes of the S-FETs 2Q1 and 2Q2 is formed by a normal photolithography technique.

【００４９】続いて、そのフォトレジストパターン１９
ｂをエッチングマスクとして、フォトレジストパターン
１９ｂから露出する導体膜１４ａ部分をエッチング除去
することにより、図８に示すように、ドライバＭＯＳ・
ＦＥＴ２Ｑ1 のゲート電極１４ａ1 をパターニングす
る。ここで、図８には示されないが、ドライバＭＯＳ・
ＦＥＴ２Ｑ1 のゲート電極１４ａ1 をパターニングする
際に、ドライバＭＯＳ・ＦＥＴ２Ｑ2 のゲート電極１４
ａ2 も同時にパターニングする。Then, the photoresist pattern 19 is formed.
By etching away the conductor film 14a exposed from the photoresist pattern 19b using b as an etching mask, as shown in FIG.
The gate electrode 14a1 of the FET2Q1 is patterned. Although not shown in FIG. 8, the driver MOS
When patterning the gate electrode 14a1 of the FET2Q1, the gate electrode 14 of the driver MOS • FET2Q2
A2 is also patterned at the same time.

【００５０】その後、ゲート電極１４ａ1,１４ａ2 をイ
オン注入マスクとして、半導体基板１０に、例えばｎ形
不純物のリンまたはＡｓをイオン注入法等により導入し
た後、熱処理を施すことにより、ゲート電極１４ａ1,１
４ａ2 の両側の半導体基板１０の上部に半導体領域１２
ａ1,１２ａ2,１２ｂ1,１２ｂ2 を形成する。これにより
ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 を形成する。After that, using the gate electrodes 14a1 and 14a2 as ion implantation masks, for example, phosphorus or As, which is an n-type impurity, is introduced into the semiconductor substrate 10 by an ion implantation method or the like, and then heat treatment is performed, whereby the gate electrodes 14a1 and 1a1 are formed.
Semiconductor regions 12 are formed on the semiconductor substrate 10 on both sides of 4a2.
a1, 12a2, 12b1, 12b2 are formed. As a result, driver MOS • FETs 2Q1 and 2Q2 are formed.

【００５１】このように、本実施例においては、従来、
ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 を形成した後、ト
ランスファＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 を形成していた
のを、トランスファＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 を形成
した後、ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 を形成す
るようにした。As described above, in the present embodiment,
After forming the transfer MOS • FETs 2Q3 and 2Q4 after forming the driver MOS • FETs 2Q1 and 2Q2, the driver MOS • FETs 2Q1 and 2Q4 are formed after forming the transfer MOS • FETs 2Q3 and 2Q4.

【００５２】これにより、トランスファＭＯＳ・ＦＥＴ
２Ｑ3,２Ｑ4 の形成工程におけるエッチング処理やフォ
トレジスト除去処理等によってドライバＭＯＳ・ＦＥＴ
形成領域Ｄにおけるフィールド絶縁膜１１の端部が削
れ、その削れた分、ドライバＭＯＳ・ＦＥＴ形成領域Ｄ
におけるアクティブ領域がドライバＭＯＳ・ＦＥＴ２Ｑ
1,２Ｑ2 のゲート幅方向に延びるため、ドライバＭＯＳ
・ＦＥＴ２Ｑ1,２Ｑ2 の実効ゲート幅が設計値よりも広
くなる。As a result, the transfer MOS FET
A driver MOS / FET is formed by etching or photoresist removal in the 2Q3 and 2Q4 formation process.
The edge of the field insulating film 11 in the formation region D is scraped off, and the scraped off portion corresponds to the driver MOS / FET formation region D
The active area in the driver is MOS FET2Q
Since it extends in the gate width direction of 1,2Q2, the driver MOS
・ The effective gate width of FET2Q1 and 2Q2 becomes wider than the design value.

【００５３】このため、ドライバＭＯＳ・ＦＥＴ２Ｑ1,
２Ｑ2 の電流駆動能力を向上させることができる。なぜ
なら、ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 の電流駆動
能力をＩDrとし、ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2
の実効ゲート幅をＷDr、ゲート長をＬDrとすると、ＩDr
＝ＷDr／ＬTrと表すことができるからである。Therefore, the driver MOS • FET 2Q1,
The current driving capability of 2Q2 can be improved. This is because the current driving capability of the driver MOS • FETs 2Q1 and 2Q2 is IDr, and the driver MOS • FETs 2Q1 and 2Q2 are
Let IDr be the effective gate width of LDr and LDr be the gate length.
This is because it can be expressed as = WDr / LTr.

【００５４】また、トランスファＭＯＳ・ＦＥＴ形成領
域におけるフィールド絶縁膜１１の端部が削れることが
ないので、トランスファＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 の
実効ゲート幅は設計値（許容値を含む）にすることがで
きるので、トランスファＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 の
電流駆動能力自体を変えることもない。Further, since the end portion of the field insulating film 11 in the transfer MOS • FET formation region is not shaved, the effective gate width of the transfer MOS • FETs 2Q3 and 2Q4 can be set to the design value (including the allowable value). Therefore, the current driving capability of the transfer MOS FETs 2Q3 and 2Q4 itself is not changed.

【００５５】したがって、ドライバＭＯＳ・ＦＥＴ２Ｑ
1,２Ｑ2 とトランスファＭＯＳ・ＦＥＴ２Ｑ3,２Ｑ4 と
の比、すなわち、βレシオ（ドライバＭＯＳ・ＦＥＴの
電流駆動能力／トランスファＭＯＳ・ＦＥＴの電流駆動
能力）を大きくすることができるので、メモリセル２ａ
の動作安定性を向上させることが可能となる。Therefore, the driver MOS / FET 2Q
Since it is possible to increase the ratio of 1,2Q2 and transfer MOS • FETs 2Q3 and 2Q4, that is, the β ratio (current drive capacity of driver MOS • FET / current drive capacity of transfer MOS • FET), the memory cell 2a
It is possible to improve the operational stability of.

【００５６】続いて、図４に示したように、半導体基板
１０上に、絶縁膜１７ａをＣＶＤ法等によって堆積した
後、その絶縁膜１７ａ上に、例えばＳＯＧ膜からなる絶
縁膜１７ｂを堆積することにより、絶縁膜１７ａ上面を
平坦化する。Subsequently, as shown in FIG. 4, after the insulating film 17a is deposited on the semiconductor substrate 10 by the CVD method or the like, the insulating film 17b made of, for example, an SOG film is deposited on the insulating film 17a. As a result, the upper surface of the insulating film 17a is flattened.

【００５７】その後、絶縁膜１７ａ，１７ｂに半導体領
域１２ｂ1,１２ｃ1,１２ｂ2,１２ｃ2 等が露出するよう
な接続孔１８ａ，１８ｂを穿孔した後、半導体基板１０
上に、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜をス
パッタリング法等によって堆積する。その後、その導体
膜をフォトリソグラフィ技術によってパターニングする
ことにより、引出し電極１５ａ，１５ｂを形成する。こ
れ以降は、２層ゲート電極を有する通常の半導体集積回
路装置の製造方法と同じなので説明を省略する。Then, after the connection holes 18a and 18b are formed in the insulating films 17a and 17b so that the semiconductor regions 12b1, 12c1, 12b2 and 12c2 are exposed, the semiconductor substrate 10 is formed.
A conductor film made of, for example, an Al-Si-Cu alloy is deposited on the top by a sputtering method or the like. After that, the lead-out electrodes 15a and 15b are formed by patterning the conductor film by a photolithography technique. Since the subsequent steps are the same as the method for manufacturing a normal semiconductor integrated circuit device having a two-layer gate electrode, description thereof will be omitted.

【００５８】このように、本実施例においては、以下の
効果を得ることが可能となる。As described above, in the present embodiment, the following effects can be obtained.

【００５９】(1).トランスファＭＯＳ・ＦＥＴ２Ｑ3,２
Ｑ4 を形成した後、ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ
2 を形成することにより、トランスファＭＯＳ・ＦＥＴ
２Ｑ3,２Ｑ4 の形成工程におけるエッチング処理やフォ
トレジスト除去処理等によってドライバＭＯＳ・ＦＥＴ
形成領域Ｄにおけるフィールド絶縁膜１１の端部が削
れ、その削れた分、ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ
2 の実効ゲート幅が設計値よりも広くなるので、ドライ
バＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2 の電流駆動能力を向上さ
せることができ、βレシオを大きくすることができる。
この結果、ＳＲＡＭ１におけるメモリセル２ａの動作安
定性を向上させることが可能となる。したがって、動作
信頼性の高いＳＲＡＭ１を提供することが可能となる。(1). Transfer MOS • FET 2Q3,2
After forming Q4, the driver MOS FET2Q1, 2Q
By forming 2, transfer MOS ・ FET
A driver MOS / FET is formed by etching or photoresist removal in the 2Q3 and 2Q4 formation process.
The edge portion of the field insulating film 11 in the formation region D is scraped off, and the scraped off portion corresponds to the driver MOS • FETs 2Q1 and 2Q.
Since the effective gate width of 2 becomes wider than the designed value, the current driving capability of the driver MOS • FETs 2Q1 and 2Q2 can be improved and the β ratio can be increased.
As a result, the operational stability of the memory cell 2a in the SRAM 1 can be improved. Therefore, it is possible to provide the SRAM 1 with high operation reliability.

【００６０】(2).上記(1) により、βレシオを従来と同
じにしたならば、ドライバＭＯＳ・ＦＥＴ２Ｑ1,２Ｑ2
のゲート電極１４ａ1,１４ａ2 のチャネル幅を小さくで
きるので、メモリセル２ａの占有面積を縮小することが
可能となる。(2). If the β ratio is made the same as the conventional one by the above (1), the driver MOS • FETs 2Q1, 2Q2
Since the channel width of the gate electrodes 14a1 and 14a2 can be reduced, the area occupied by the memory cell 2a can be reduced.

【００６１】なお、この場合のチャネル幅を小さくする
方法としては、例えば不純物導入により行う方法があ
る。As a method of reducing the channel width in this case, there is a method of introducing impurities, for example.

【００６２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the inventor of the present invention has been specifically described based on the embodiments, the invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say.

【００６３】例えば前記実施例においては、通常のゲー
ト電極構造のＭＯＳ・ＦＥＴまたはポリサイドのゲート
電極構造のＭＯＳ・ＦＥＴについて説明したが、これに
限定されるものではなく、例えばＭＯＳ・ＦＥＴのゲー
ト電極上部のみならずソース領域上部およびドレイン領
域上部にもシリサイド層を形成する、いわゆるサリサイ
ド構造のＭＯＳ・ＦＥＴとしても良い。For example, in the above-described embodiment, the description has been given of the MOS • FET having the normal gate electrode structure or the MOS • FET having the polycide gate electrode structure, but the present invention is not limited to this. For example, the gate electrode of the MOS • FET. It is also possible to use a so-called salicide structure MOS-FET in which a silicide layer is formed not only on the upper part but also on the upper part of the source region and the upper part of the drain region.

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍのみの半導体集積回路装置に適用した場合について説
明したが、これに限定されず種々適用可能であり、例え
ば同一半導体基板上に論理回路とＳＲＡＭとを設ける、
いわゆる論理付きＳＲＡＭ等のような他の半導体集積回
路装置に適用することも可能である。In the above description, SRA, which is the field of application behind the invention made mainly by the present inventor, is the background.
The case where the present invention is applied to the semiconductor integrated circuit device of only M has been described, but the present invention is not limited to this, and various applications are possible. For example, a logic circuit and an SRAM are provided on the same semiconductor substrate.
It can also be applied to other semiconductor integrated circuit devices such as so-called logic-equipped SRAM.

【００６５】[0065]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【００６６】すなわち、本発明の半導体集積回路装置の
製造方法によれば、トランスファＭＯＳ・ＦＥＴを形成
した後、ドライバＭＯＳ・ＦＥＴを形成することによ
り、トランスファＭＯＳ・ＦＥＴの形成工程におけるエ
ッチング処理やフォトレジスト除去処理等によってドラ
イバＭＯＳ・ＦＥＴ形成領域におけるフィールド絶縁膜
の端部が削れ、その削れた分、ドライバＭＯＳ・ＦＥＴ
の実効ゲート幅を設計値よりも広くすることができるの
で、ドライバＭＯＳ・ＦＥＴの電流駆動能力を向上させ
ることができる。That is, according to the method of manufacturing a semiconductor integrated circuit device of the present invention, after the transfer MOS • FET is formed, the driver MOS • FET is formed, so that an etching process or a photo process in the step of forming the transfer MOS • FET is performed. The edge portion of the field insulating film in the driver MOS / FET formation region is scraped off by the resist removal process or the like.
Since the effective gate width can be made wider than the design value, the current driving capability of the driver MOS • FET can be improved.

【００６７】また、トランスファＭＯＳ・ＦＥＴ形成領
域におけるフィールド絶縁膜の端部の削れ量は少ないの
で、トランスファＭＯＳ・ＦＥＴの実効ゲート幅は設計
値（許容値を含む）にすることができる。このため、ト
ランスファＭＯＳ・ＦＥＴの電流駆動能力自体を変える
こともない。Further, since the amount of scraping of the end portion of the field insulating film in the transfer MOS • FET formation region is small, the effective gate width of the transfer MOS • FET can be set to the design value (including the allowable value). Therefore, the current driving capability of the transfer MOS • FET is not changed.

【００６８】これらにより、ドライバＭＯＳ・ＦＥＴと
トランスファＭＯＳ・ＦＥＴとの比であるβレシオ（ド
ライバＭＯＳ・ＦＥＴの電流駆動能力／トランスファＭ
ＯＳ・ＦＥＴの電流駆動能力）を大きくすることができ
るので、メモリセルの動作安定性を向上させることが可
能となる。したがって、半導体集積回路装置の信頼性を
向上させることが可能となる。From these, the β ratio, which is the ratio of the driver MOS • FET and the transfer MOS • FET (current drive capacity of the driver MOS • FET / transfer M
Since the current driving capability of the OS.FET) can be increased, the operational stability of the memory cell can be improved. Therefore, the reliability of the semiconductor integrated circuit device can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である半導体集積回路装置の
構成を説明するための説明図である。FIG. 1 is an explanatory diagram illustrating a configuration of a semiconductor integrated circuit device that is an embodiment of the present invention.

【図２】図１の半導体集積回路装置におけるメモリセル
の回路図である。FIG. 2 is a circuit diagram of a memory cell in the semiconductor integrated circuit device of FIG.

【図３】図２のメモリセルの平面図である。FIG. 3 is a plan view of the memory cell of FIG.

【図４】図３のＩＶ−ＩＶ線の断面図である。FIG. 4 is a sectional view taken along line IV-IV in FIG.

【図５】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。5 is a cross-sectional view of essential parts of a semiconductor substrate during a manufacturing process of the semiconductor integrated circuit device of FIG.

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における半導体基板の要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step following that of FIG. 5 of the semiconductor integrated circuit device of FIG. 1;

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における半導体基板の要部断面図である。7 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step following that of FIG. 6 of the semiconductor integrated circuit device of FIG. 1;

【図８】図１の半導体集積回路装置の図７に続く製造工
程中における半導体基板の要部断面図である。8 is a fragmentary cross-sectional view of the semiconductor substrate during a manufacturing step following that of FIG. 7 of the semiconductor integrated circuit device of FIG. 1;

【符号の説明】[Explanation of symbols]

１ ＳＲＡＭ（半導体集積回路装置） ２ メモリセルアレイ ２ａ メモリセル ２Ｑ1,２Ｑ2 ドライバＭＯＳ・ＦＥＴ ２Ｑ3,２Ｑ4 トランスファＭＯＳ・ＦＥＴ ３ ワード線ドライバ ４ 行デコーダ ５ 列選択スイッチ ６ 列デコーダ ７ 入出力データ制御部 ８Ａ アドレスバッファ ８ＣＳ チップセレクタバッファ ８ＷＥ ライトイネーブルバッファ ９ａ，９ｂ 負荷素子 １０ 半導体基板 １１ フィールド絶縁膜 １２ａ1 〜１２ｃ1,１２ａ2 〜１２ｃ2 半導体領域 １３ａ1,１３ｂ1 ゲート絶縁膜 １４ａ，１４ｂ 導体膜 １４ａ1,１４ａ2,１４ｂ1,１４ｂ2 ゲート電極 １５ａ，１５ｂ 引出し電極 １６ 絶縁膜 １７ａ，１７ｂ 絶縁膜 １８ａ，１８ｂ 接続孔 １９ａ，１９ｂ フォトレジストパターン ＷＬ ワード線 Ｄ1,Ｄ2 データ線 ＶDD 電源配線 1 SRAM (semiconductor integrated circuit device) 2 memory cell array 2a memory cell 2Q1, 2Q2 driver MOS • FET 2Q3, 2Q4 transfer MOS • FET 3 word line driver 4 row decoder 5 column selection switch 6 column decoder 7 input / output data controller 8A address Buffer 8CS Chip selector buffer 8WE Write enable buffer 9a, 9b Load element 10 Semiconductor substrate 11 Field insulating film 12a1-12c1, 12a2-12c2 Semiconductor region 13a1, 13b1 Gate insulating film 14a, 14b Conductive film 14a1, 14a2, 14b1, 14b2 Gate electrode 15a, 15b Lead-out electrode 16 Insulating film 17a, 17b Insulating film 18a, 18b Connection hole 19a, 19b Photoresist pattern WL Word line D1, D2 Data line VDD Power supply line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 福田 和司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉住 圭一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 星野 裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 朝山 匡一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 橋本 直孝 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 橋本 ちえみ 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasuko Yoshida 5-20-1, Josuihonmachi, Kodaira-shi, Tokyo Inside the Semiconductor Division, Hitachi, Ltd. (72) Inventor Kaji Fukuda, Josuimotocho, Kodaira-shi, Tokyo 5-20-1 Incorporated company Hitachi Ltd. Semiconductor Division (72) Inventor Keiichi Yoshizumi 5-20-1 Josuihoncho, Kodaira-shi, Tokyo Incorporated Hitachi Ltd Semiconductor Division (72) Inventor Yu Hoshino 5-20-1 Kamimizuhonmachi, Kodaira-shi, Ltd. Within Hitachi, Ltd. Semiconductor Division, Ltd. (72) Inventor, Seiichiro Asayama 5-2-1, Joumizuhoncho, Kodaira-city, Tokyo Within Hitachi Ltd., Semiconductor Company ( 72) Inventor Naotaka Hashimoto 5-20-1 Kamimizumoto-cho, Kodaira-shi, Tokyo Inside Semiconductor Division, Hitachi, Ltd. (72) Inventor Chiemi Hashimoto 5-20-1 Kamimizuhonmachi, Kodaira-shi, Kyoto Inside Hitate Cho-LS Engineering Co., Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 多層ゲート電極を有する半導体集積回路
装置の製造方法であって、前記多層ゲート電極のうち、
実効ゲート幅を他のゲート電極の実効ゲート幅よりも広
くする必要のある所定のゲート電極を、前記他のゲート
電極の形成工程よりも後に形成することを特徴とする半
導体集積回路装置の製造方法。1. A method of manufacturing a semiconductor integrated circuit device having a multi-layer gate electrode, comprising:
A method of manufacturing a semiconductor integrated circuit device, characterized in that a predetermined gate electrode whose effective gate width needs to be made wider than the effective gate width of another gate electrode is formed after the step of forming the other gate electrode. . 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記半導体集積回路装置がスタティッ
ク形の半導体メモリであり、前記他のゲート電極が、前
記スタティック形の半導体メモリのメモリセルを構成す
るトランスファＭＩＳ・ＦＥＴのゲート電極であり、前
記所定のゲート電極が、前記スタティック形の半導体メ
モリのメモリセルの記憶部を構成するドライバＭＩＳ・
ＦＥＴのゲート電極であることを特徴とする半導体集積
回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a static semiconductor memory, and the other gate electrode is a memory cell of the static semiconductor memory. A gate electrode of a transfer MIS • FET to be configured, and the predetermined gate electrode is a driver MIS • to configure a storage unit of a memory cell of the static semiconductor memory.
A method of manufacturing a semiconductor integrated circuit device, which is a gate electrode of an FET. 【請求項３】 スタティック形の半導体メモリセルを構
成するドライバＭＩＳ・ＦＥＴとトランスファＭＩＳ・
ＦＥＴとの各々のゲート電極を異なる層に設けてなる２
層ゲート電極構造の半導体集積回路装置であって、前記
ドライバＭＩＳ・ＦＥＴのゲート電極と、前記トランス
ファＭＩＳ・ＦＥＴのゲート電極との各々の実効ゲート
幅が異なることを特徴とする半導体集積回路装置。3. A driver MIS • FET and a transfer MIS • constituting a static semiconductor memory cell.
Each gate electrode of the FET is provided in a different layer 2
A semiconductor integrated circuit device having a layer gate electrode structure, wherein the gate electrodes of the driver MIS • FET and the gate electrode of the transfer MIS • FET have different effective gate widths.