JPH08162430A - Manufacture of semiconductor device and polishing equipment - Google Patents

Abstract

PURPOSE: To enable the flattening process of a wafer with high reliability, by installing a complementary member on the outer periphery of a top ring of a wafer retainer of a polishing equipment which member has a circular periphery along the wafer periphery. CONSTITUTION: A guide ring 12 is formed in the outer peripheral part of a top ring 11 of a wafer retainer. A wafer 13 is set on a part of the inner wall of the guide ring 12. A part member (complementary part member) 14 having a form which complements an orientation flat surface 15 of the wafer in the above state is installed. Similarly to the conventional guide ring, the height of the guide ring 12 is about 0.2-0.7mm from the top ring 11 surface. Similarly, the height of the complementary member 14 is about 0.2-0.7mm from the top ring 11 surface. Thereby the polishing speed is made uniform in the wafer surface, and it is made unnecessary to suck the wafer to the guide ring during polishing, so that the irregularity of residual film amount generated on the surface to be polished of the wafer which corresponds to a suction hole is prevented, and a flattening process is enabled with high reliability.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置の製造方法及
び研磨装置、特に半導体基板を研磨により平坦化する研
磨工程を有する半導体装置の製造方法及び研磨装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method and a polishing apparatus, and more particularly to a semiconductor device manufacturing method and a polishing apparatus having a polishing step of flattening a semiconductor substrate by polishing.

【０００２】[0002]

【従来の技術】近年半導体素子の微細化や素子上に形成
される配線層の多層化、半導体基板の大口径化が進んで
いる。これに伴い半導体基板表面を平坦化し、微細化や
配線の多層化を促進する技術として、高度な平坦化技術
が要求されている。この平坦化技術の中でＣＭＰ（Chem
ical and Mechanical Polishing ）法はその効果やコス
トの面で有効な技術として研磨装置や研磨方法、研磨液
等の開発が進められている。ＣＭＰ法は、研磨液に化学
的に被研磨材（ウエハ等）をエッチングする能力を持た
せて化学的に研磨を行うと同時に、研磨液に含まれる微
細な粒子により機械的に被研磨材を研磨する方法であ
る。2. Description of the Related Art In recent years, miniaturization of semiconductor devices, multilayer wiring layers formed on the devices, and large diameter semiconductor substrates have been advanced. Along with this, a high level planarization technology is required as a technology for planarizing the surface of a semiconductor substrate and promoting miniaturization and multilayering of wiring. In this flattening technology, CMP (Chem
The ical and Mechanical Polishing method is being developed as a technique effective in terms of its effect and cost, such as a polishing apparatus, a polishing method, and a polishing liquid. In the CMP method, the polishing liquid is chemically polished by having the ability to chemically etch the material to be polished (wafer, etc.), and at the same time, the fine particles contained in the polishing liquid mechanically remove the material to be polished. It is a method of polishing.

【０００３】続いてＣＭＰ法に用いられる研磨装置の構
造について、図５を参照して説明する。研磨装置はウエ
ハ１０１を研磨する研磨台１０２と、ウエハ１０１を固
定するトップリング１０４を有するウエハ保持部１０
３、及び研磨液を供給する部分を有し、研磨台の表面上
にはウエハ１０１を研磨する貼られる研磨布１０６を有
している。研磨液を供給する部分はスラリーノズル１０
７と純水ノズル１０８を有している。またウエハ保持部
１０３はトップリング１０４に設けられた吸着孔１０９
よりウエハ１０１を吸引することにより、ウエハ１０１
をトップリング１０４に固定してウエハ１０１の搬送を
行う。また装置によってはトップリング１０４の側面に
はウエハ１０１の外周を取り囲むようにガイドリング１
０５を有しているものもある。Next, the structure of the polishing apparatus used in the CMP method will be described with reference to FIG. The polishing apparatus has a polishing table 102 for polishing the wafer 101 and a wafer holder 10 having a top ring 104 for fixing the wafer 101.
3 and a portion for supplying a polishing liquid, and a polishing cloth 106 for polishing the wafer 101 is provided on the surface of the polishing table. The portion for supplying the polishing liquid is the slurry nozzle 10
7 and a pure water nozzle 108. Further, the wafer holding portion 103 has a suction hole 109 provided in the top ring 104.
By sucking the wafer 101 further, the wafer 101
Is fixed to the top ring 104 and the wafer 101 is transferred. Depending on the apparatus, the guide ring 1 may be provided on the side surface of the top ring 104 so as to surround the outer periphery of the wafer 101.
Some have 05.

【０００４】上記装置を用いたウエハの平坦化工程は、
ウエハ保持部１０３と研磨台１０２がともに回転し、ト
ップリング１０４に吸着孔１０９によって吸引され固定
されたウエハ１０１が下降し、ウエハ表面を研磨布１０
６に接触させた後、ウエハ保持部により加圧することに
より行われる。この工程では化学的研磨のエッチング量
と、機械的研磨の加圧のバランスを最適化することが重
要である。The wafer flattening process using the above apparatus is as follows:
The wafer holding unit 103 and the polishing table 102 rotate together, the wafer 101 fixed by being sucked by the suction holes 109 to the top ring 104 descends, and the wafer surface is polished by the polishing cloth 10.
After being brought into contact with No. 6, the wafer holding unit applies pressure. In this step, it is important to optimize the balance between the etching amount for chemical polishing and the pressure applied for mechanical polishing.

【０００５】例えばウエハに形成された半導体素子の配
線層を覆って形成された層間絶縁膜の平坦化や素子分離
層の平坦化においては、ウエハ表面上の絶縁膜や配線層
の残膜差が同一ウエハ面内で一般に下地の層間絶縁膜や
配線層の段差であることが望まれる。しかしながら従来
の研磨装置や研磨方法によるウエハの層間絶縁膜の平坦
化工程においては、上記の数値を達成するのは容易では
ない。これは従来の研磨方法や研磨装置に以下のような
問題点が存在するためである。For example, in flattening an interlayer insulating film formed over a wiring layer of a semiconductor element formed on a wafer or flattening an element isolation layer, the residual film difference between the insulating film and the wiring layer on the wafer surface is It is generally desired that the level difference is a step of the underlying interlayer insulating film or wiring layer in the same wafer surface. However, it is not easy to achieve the above values in the planarization process of the interlayer insulating film of the wafer by the conventional polishing apparatus and polishing method. This is because the conventional polishing method and polishing apparatus have the following problems.

【０００６】すなわちウエハ支持部のトップリング表面
に設けた吸着孔によりウエハを吸着し、ウエハをトップ
リング表面に固定したままで研磨を行った場合、この吸
着孔に対応する部分のウエハの被研磨面で研磨台との間
の加圧力が変化し、ウエハの被研磨面において吸着孔に
対応した部分とその他のウエハ周囲の部分とで研磨量が
異なり、残膜量に差が生じる。That is, when the wafer is sucked by the suction holes provided on the top ring surface of the wafer support and polishing is performed with the wafer fixed on the top ring surface, the portion of the wafer corresponding to the suction holes is to be polished. The pressure applied to the polishing table on the surface changes, and the polishing amount differs between the portion corresponding to the suction holes on the surface to be polished of the wafer and the other peripheral portion of the wafer, resulting in a difference in the remaining film amount.

【０００７】この問題の対策としてウエハのトップリン
グ表面への吸着を行わずに研磨を行う方法もあるが、こ
の方法ではトップリングとウエハとの間に滑りが生じ、
トップリングの回転速度や回転数を制御してもウエハ自
体の回転速度や回転数を制御することが困難となり、正
確な研磨を行うことが困難となる。この場合仮に残膜量
が同一ウエハ面内で所望の値となったとしても、各ウエ
ハ毎ではその残膜量にばらつきが生じる可能性が高い。As a countermeasure against this problem, there is a method of polishing without adhering the wafer to the surface of the top ring. However, in this method, slippage occurs between the top ring and the wafer,
Even if the rotation speed and the rotation speed of the top ring are controlled, it becomes difficult to control the rotation speed and the rotation speed of the wafer itself, and it becomes difficult to perform accurate polishing. In this case, even if the residual film amount reaches a desired value within the same wafer surface, there is a high possibility that the residual film amount varies among the wafers.

【０００８】また上記のようにウエハをガイドリング部
に吸着するしないに関わらず、ウエハはオリエンテーシ
ョンフラット面（以下、オリフラ面と称する。）または
ノッチ部分を有しているため、オリフラ面やノッチ部付
近のウエハの被研磨面では、その他の面に比べ研磨液の
流れにむらが生じたり、ウエハにかかるウエハ支持部の
加圧力が不均一となるため、オリフラ面付近の被研磨面
で残膜量の差が生じることとなる。Further, regardless of whether the wafer is attracted to the guide ring portion as described above, since the wafer has an orientation flat surface (hereinafter referred to as an orientation flat surface) or a notch portion, the orientation flat surface or the notch portion is formed. On the surface to be polished of the wafer in the vicinity, unevenness in the flow of the polishing liquid occurs compared to the other surfaces, and the pressure applied to the wafer on the wafer support becomes non-uniform. There will be a difference in quantity.

【０００９】上記のように同一ウエハ面内で残膜量に差
が生じてしまうことによって、例えば層間絶縁膜の平坦
化では層間絶縁膜が研磨されすぎ、この層間絶縁膜の上
下に形成される配線層間で十分な耐圧を確保できなかっ
たり、素子分離層の平坦化ではウエハ上の多結晶シリコ
ン膜が研磨されすぎ、後の工程でウエハにダメージを与
えてしまうことになる。さらに各ウエハ毎で残膜量に差
が生じてしまうことによって、各ウエハ毎での特性の均
一化を図ることが困難となる。さらにこれら問題点は、
今後ウエハの大口径化に伴い更に顕著となることは必至
であり、上記問題点の早急な解決が望まれている。As described above, the difference in the remaining film amount occurs in the same wafer surface, so that the interlayer insulating film is over-polished when the interlayer insulating film is flattened, and is formed above and below this interlayer insulating film. A sufficient breakdown voltage cannot be ensured between the wiring layers, and the flattening of the element isolation layer causes excessive polishing of the polycrystalline silicon film on the wafer, which may damage the wafer in a later step. Further, the difference in the residual film amount between the wafers makes it difficult to make the characteristics uniform among the wafers. Furthermore, these problems are
It will inevitably become more prominent with the increase in the diameter of wafers in the future, and an urgent solution to the above problems is desired.

【００１０】[0010]

【発明が解決しようとする課題】前述のように従来の研
磨装置や研磨方法においては、ウエハ支持部のトップリ
ング表面に設けた吸着孔によりウエハを吸着し、ウエハ
をトップリング表面に固定して研磨を行った場合、この
吸着孔に対応するウエハの表面で研磨台との間の加圧力
が変化し、同一ウエハ面内において残膜量に差が生じる
という問題点や、ウエハのトップドリングへの吸着を行
わずに研磨を行った場合でも、トップリングとウエハと
の間に滑りが生じ、ウエハ自体の回転速度を制御するこ
とは困難となる問題点が生じる。さらにウエハをトップ
リングに吸着するしないに関わらず、ウエハはオリフラ
面またはノッチ部を有しているため、オリフラ面やノッ
チ部付近で、その他の面に比べ研磨液が残留したりウエ
ハにかかるウエハ支持部の加圧力が不均一となるため残
膜量に差が生じるという問題点がある。As described above, in the conventional polishing apparatus and polishing method, the wafer is sucked by the suction holes provided in the top ring surface of the wafer supporting portion, and the wafer is fixed to the top ring surface. When polishing is performed, the pressure applied to the polishing table changes on the surface of the wafer corresponding to this suction hole, and there is a difference in the amount of remaining film within the same wafer surface. Even when polishing is performed without adsorbing the above, there is a problem that slippage occurs between the top ring and the wafer, and it becomes difficult to control the rotation speed of the wafer itself. Furthermore, regardless of whether or not the wafer is adsorbed to the top ring, the wafer has an orientation flat surface or a notch portion. There is a problem in that the amount of residual film is different because the pressure applied to the supporting portion is non-uniform.

【００１１】この結果層間絶縁膜の平坦化工程において
は、層間絶縁膜が研磨されすぎる部分が生じ配線層間で
十分な耐圧を確保できなかったり、素子分離層の平坦化
工程においてはウエハ上の多結晶シリコン膜等が研磨さ
れすぎ、後の工程でウエハにダメージを与えてしまうこ
とがある。よって本発明においては上記の問題点を鑑
み、ＣＭＰ法による層間絶縁膜や配線層の平坦化技術の
改善し、ウエハの平坦化工程を信頼性高く行う研磨工程
を有する半導体装置の製造方法と、これに用いられる研
磨装置を提供することを目的とする。As a result, in the step of flattening the interlayer insulating film, a portion of the interlayer insulating film is excessively polished and a sufficient breakdown voltage cannot be ensured between the wiring layers, and in the step of flattening the element isolation layer, a large number of wafers are left on the wafer. The crystalline silicon film or the like may be excessively polished, and may damage the wafer in a later step. Therefore, in the present invention, in view of the above problems, a method of manufacturing a semiconductor device having a polishing step of improving the planarization technique of an interlayer insulating film and a wiring layer by a CMP method and performing a wafer planarization step with high reliability, It is an object of the present invention to provide a polishing device used for this.

【００１２】[0012]

【課題を解決するための手段】本発明は上記目的を達成
するために、従来用いられていた研磨装置のウエハ支持
部のトップリングの外周に、ウエハの外周に沿ってその
外周が円形となるような補完物を設ける。この補完物の
働きによりトップリングの吸着孔よりウエハを吸着を行
うことなく研磨し、ウエハの回転数や回転速度を正確に
制御できる構造とすると共に、研磨においてオリフラ面
やノッチ部付近に研磨液の流れのむらやウエハにかかる
ウエハ支持部の加圧力を均一となるようにする。また上
記構造の研磨装置を用いてウエハ表面に形成された層間
絶縁膜の平坦化や素子分離層の平坦化を行うことによ
り、信頼性の高い平坦化工程を行う。In order to achieve the above object, the present invention has a circular outer periphery along the outer periphery of a top ring of a wafer supporting portion of a polishing apparatus which has been conventionally used. Provide such a complement. With the function of this complement, the wafer is polished from the suction holes of the top ring without being sucked, and the structure is such that the rotation speed and rotation speed of the wafer can be accurately controlled. The unevenness in the flow of the wafer and the pressure applied to the wafer on the wafer support are made uniform. Further, a highly reliable planarization process is performed by planarizing the interlayer insulating film and the element isolation layer formed on the wafer surface by using the polishing apparatus having the above structure.

【００１３】[0013]

【作用】本発明によれば、ウエハに存在するオリフラ面
やノッチ部による特異形状をガイドリングに設けるウエ
ハの外周に沿った、外周が円形の補完物により補完して
研磨を行うため、ウエハをガイドリングに吸着せずに研
磨を行うことができる。このため、吸着孔に対応した部
分でウエハの被研磨面の残膜差が生じるという問題点を
解決することができ、さらにウエハの回転数や回転速度
を正確に制御することができる。またガイドリングに設
ける補完物は、ウエハのオリフラ面やノッチ面等の研磨
において特異点となる部分を補完して、外周が円形の形
状で構成されるので、研磨液の流れのむらやウエハにか
かるウエハ支持部の加圧力を不均一となる等の問題点を
解決することができる。よってウエハ表面上に形成され
た層間絶縁膜や素子分離層等の平坦化工程においては、
ウエハ面内で残膜量を均一とすることができるので、耐
圧の低下、ウエハへのダメージ等を防ぐことができ信頼
性の高い平坦化工程を行うことができる。According to the present invention, since the polishing is performed by complementing the circular outer periphery along the outer periphery of the wafer provided on the guide ring with the unique shape due to the orientation flat surface or notch portion existing on the wafer, the wafer is polished. It is possible to perform polishing without adhering to the guide ring. Therefore, it is possible to solve the problem that a residual film difference occurs on the surface to be polished of the wafer at the portion corresponding to the suction hole, and further it is possible to accurately control the rotation speed and rotation speed of the wafer. Further, the complement provided on the guide ring complements a portion of the wafer such as the orientation flat surface and the notch surface, which becomes a singular point, and has a circular outer periphery, so that unevenness in the flow of the polishing liquid or the wafer is affected. It is possible to solve problems such as non-uniform pressure applied to the wafer supporting portion. Therefore, in the step of flattening the interlayer insulating film and the element isolation layer formed on the wafer surface,
Since the amount of remaining film can be made uniform within the wafer surface, reduction in breakdown voltage, damage to the wafer, etc. can be prevented, and a highly reliable flattening process can be performed.

【００１４】[0014]

【実施例】本発明の研磨装置の第一の実施例について図
面を参照して以下に説明する。まず本発明の研磨装置の
第一の実施例における、トップリングにウエハが載置さ
れた状態での表面図を図１（ａ）に、また垂直方向の断
面図（図１（ａ）における点線で示す部分の断面図）を
図１（ｂ）に示す。ウエハ支持部以外の研磨装置の各部
については、従来と同様の構造であるので説明は省略す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the polishing apparatus of the present invention will be described below with reference to the drawings. First, in the first embodiment of the polishing apparatus of the present invention, a surface view of a wafer placed on a top ring is shown in FIG. 1 (a), and a vertical sectional view (dotted line in FIG. 1 (a)). A cross-sectional view of a portion indicated by is shown in FIG. Since each part of the polishing apparatus other than the wafer support part has the same structure as the conventional one, its description is omitted.

【００１５】本発明の第一の実施例は図１（ａ）、
（ｂ）に示すように、ウエハ支持部のトップリング１１
の外周部分にガイドリング１２を有し、さらにこのガイ
ドリングの１２内壁の一部にウエハ１３がセットされた
状態でウエハのオリフラ面１５を補完する形状の部材
（以下、補完部材と称する。）１４を有している。この
ガイドリング１２の高さは従来のガイドリングと同様に
トップリング１１表面より０．２〜０．７ｍｍ程度であ
り、同様に補完部材１４の高さもトップリング１１表面
より０．２〜０．７ｍｍ程度とする。現状で用いられて
いるウエハの厚さは０．６〜０．７ｍｍ程度であるの
で、補完部材１４やガイドリング１２の高さはこれ以下
であることが望ましい。但し補完部材１４とガイドリン
グ１２の高さを同一とする必要はなく、補完部材１４の
高さはウエハ１３の研磨が終了した時点でのウエハ１３
の厚さ程度が最も望ましい。またガイドリング１２の内
径（半径）はウエハ１３の半径より１〜１．５ｍｍ程度
の余裕を持たせた構造とする。これはウエハ搬送時に容
易にウエハの着脱を行うためであると同時に、ウエハの
横方向に余分な力を与えないためである。The first embodiment of the present invention is shown in FIG.
As shown in (b), the wafer support top ring 11
Has a guide ring 12 on its outer peripheral portion, and has a shape that complements the orientation flat surface 15 of the wafer when the wafer 13 is set on a part of the inner wall of the guide ring 12 (hereinafter referred to as a complementary member). Have fourteen. The height of the guide ring 12 is about 0.2 to 0.7 mm from the surface of the top ring 11 like the conventional guide ring, and similarly, the height of the complementary member 14 is 0.2 to 0. It is about 7 mm. Since the thickness of the wafer currently used is about 0.6 to 0.7 mm, it is desirable that the height of the complementary member 14 and the guide ring 12 be less than this. However, the heights of the complementary member 14 and the guide ring 12 do not have to be the same, and the height of the complementary member 14 is the same as that of the wafer 13 when the polishing of the wafer 13 is completed.
Is most desirable. Further, the inner diameter (radius) of the guide ring 12 has a structure with a margin of about 1 to 1.5 mm from the radius of the wafer 13. This is because the wafer is easily attached and detached when the wafer is transferred, and at the same time, no extra force is applied in the lateral direction of the wafer.

【００１６】また従来よりガイドリングの材質として
は、ＦｅとＮｉの合金であるステンレスの表面にポリ塩
化ビニルをコーティングして形成したものを用いている
が、本発明における補完部材もこれと同様の材質のもの
を用いる。さらにこの他、塩化ビニル、ポリカーボネイ
ト、ポリテトラフルオロエチレン、アクリルや耐熱樹脂
全般の材料について用いることができる。Conventionally, as the material of the guide ring, stainless steel which is an alloy of Fe and Ni is formed by coating polyvinyl chloride on the surface of the stainless steel, but the complementary member in the present invention is also the same. Use the material. In addition to these, materials such as vinyl chloride, polycarbonate, polytetrafluoroethylene, acrylic and heat resistant resins in general can be used.

【００１７】続いて本発明の研磨装置の第二の実施例に
おける、トップリング部分のウエハをセットした状態で
の表面図を図２（ａ）に、また垂直方向の断面図を図２
（ｂ）に示す。本発明の第二の実施例におけるトップリ
ングの構造は、ウエハ支持部２１の外周部分のガイドリ
ング２２の内壁の一部に、ウエハ２３がセットされた状
態でウエハ２３のノッチ部２５を補完する形状の部材
（以下、補完部材と称する。）２４を有している。Subsequently, in the second embodiment of the polishing apparatus of the present invention, the surface view of the wafer in the top ring portion set is shown in FIG. 2 (a), and the vertical sectional view is shown in FIG.
It shows in (b). In the structure of the top ring in the second embodiment of the present invention, the notch portion 25 of the wafer 23 is complemented with the wafer 23 set on a part of the inner wall of the guide ring 22 on the outer peripheral portion of the wafer supporting portion 21. It has a shaped member (hereinafter referred to as a complementary member) 24.

【００１８】通常用いられているウエハはウエハの結晶
面を判断するためと、露光やエッチングの際に位置合わ
せを行うためにオリフラ面を有している。しかし近年で
はウエハの形状も多様化し、図２に示すウエハ２３のよ
うにノッチ部２５と呼ばれる窪みを有するウエハが用い
られる場合がある。このノッチ部を有するウエハは主に
ＣＭＰ法を行う際にオリフラ面付近が研磨の特異点とな
るために、これを解決する目的で開発されたウエハであ
る。本発明の第二の実施例においては、このノッチ部を
さらに円形に補完するために図２に示すような構造のウ
エハ支持部を用いる。A commonly used wafer has an orientation flat surface for determining the crystal plane of the wafer and for aligning it during exposure and etching. However, in recent years, the shape of the wafer has diversified, and a wafer having a depression called a notch portion 25 may be used like the wafer 23 shown in FIG. The wafer having this notch portion is a wafer developed for the purpose of solving this because the vicinity of the orientation flat surface becomes a singular point of polishing mainly when the CMP method is performed. In the second embodiment of the present invention, a wafer supporting portion having a structure as shown in FIG. 2 is used to complement the notch portion with a circular shape.

【００１９】第二の実施例においても補完部材２４の高
さやガイドリング２２の高さは、第一の実施例と同様に
０．２〜０．７μｍ程度とする。またガイドリング２２
や補完部材２４の材質及びガイドリング２２の内径につ
いても第一の実施例と同様とする。Also in the second embodiment, the height of the complementary member 24 and the height of the guide ring 22 are set to about 0.2 to 0.7 μm as in the first embodiment. Also guide ring 22
Also, the material of the complementary member 24 and the inner diameter of the guide ring 22 are the same as in the first embodiment.

【００２０】上記第一及び第二の実施例に示した研磨装
置によれば、ガイドリングに設けた補完部材の働きによ
りガイドリングの吸着孔によりウエハを吸着する必要が
なく、またウエハはウエハ支持部に対応した回転数や回
転速度となる。よって吸着孔に対応した部分で、ウエハ
の被研磨面の残膜差が生じるという問題点を解決するこ
とができ、ウエハの回転数や回転速度を正確に制御する
ことができる。さらにウエハのオリフラ面やノッチ部等
の研磨において特異点となる部分を補完して外周が円形
の形状で構成されるので、研磨液の流れのむらやウエハ
にかかるウエハ支持部の加圧力を不均一となる等の問題
点を解決することができる。According to the polishing apparatus shown in the first and second embodiments, it is not necessary to suck the wafer by the suction hole of the guide ring by the function of the complementary member provided on the guide ring, and the wafer is supported by the wafer. The rotation speed and rotation speed correspond to the part. Therefore, it is possible to solve the problem that the residual film difference on the surface to be polished of the wafer occurs in the portion corresponding to the suction hole, and the rotation speed and rotation speed of the wafer can be accurately controlled. Further, since the outer periphery is configured to have a circular shape by complementing the portion of the wafer such as the orientation flat surface and the notch portion which are singular points in polishing, the unevenness of the flow of the polishing liquid and the pressure applied to the wafer supporting portion on the wafer are non-uniform. It is possible to solve the problems such as

【００２１】続いて上記に示した研磨装置を用いて半導
体装置の製造工程において平坦化工程を行う場合の実施
例を図面を参照して説明する。まず半導体装置の製造方
法として配線層上の層間絶縁膜の平坦化工程について示
す。第一の実施例は図３（ａ）に示すように、ウエハ５
１表面上に第一の層間絶縁膜５２を成膜し、次に第一の
層間絶縁膜５２表面上に、６０００オングストロームの
Ａｌ膜を成膜しこれをエッチングによりパターニングし
第一の配線層５３を形成する。Next, an embodiment in which a flattening step is performed in a semiconductor device manufacturing process using the above-described polishing apparatus will be described with reference to the drawings. First, a flattening process of an interlayer insulating film on a wiring layer will be described as a method of manufacturing a semiconductor device. In the first embodiment, as shown in FIG.
First, a first interlayer insulating film 52 is formed on the surface, then a 6000 angstrom Al film is formed on the surface of the first interlayer insulating film 52, and this is patterned by etching to form a first wiring layer 53. To form.

【００２２】続いて図３（ｂ）に示すように、第一の配
線層５３表面上と露出している第一の層間絶縁膜５２表
面上に、第二の絶縁層間膜５４として膜厚１００００オ
ングストロームのシリコン酸化膜を成膜する。この後、
本発明による研磨装置にウエハをセットし、これを動作
させＣＭＰ法により第二の層間層間膜の平坦化を行う。
平坦化工程が終了したウエハでは、トップリングに設
けられた補完物の働きにより働きにより、同一ウエハ面
内において残膜量の差が減少し、ウエハの各部において
共に、図３（ｃ）に示すように第一の配線層５３表面上
に第二の層間絶縁膜５４の膜厚がほぼ一定で残る構造を
得ることができる。Subsequently, as shown in FIG. 3B, a film thickness of 10000 is formed as a second insulating interlayer film 54 on the surface of the first wiring layer 53 and on the exposed surface of the first interlayer insulating film 52. An angstrom silicon oxide film is formed. After this,
A wafer is set in the polishing apparatus according to the present invention, and this is operated to flatten the second interlayer interlayer film by the CMP method.
In the wafer after the flattening process, the difference in the remaining film amount in the same wafer surface is reduced by the action of the complement provided on the top ring, and each portion of the wafer is shown in FIG. Thus, it is possible to obtain a structure in which the thickness of the second interlayer insulating film 54 remains substantially constant on the surface of the first wiring layer 53.

【００２３】続いて図３（ｄ）に示すように、第二の層
間絶縁膜５４表面上にＡｌ膜を成膜し第二の配線層５５
を形成する。第二の層間絶縁膜５４は第一の配線層５３
上に同一ウエハ面上で一定の膜厚で形成されているた
め、第一及び第二の配線層５３、５５間の所望の耐圧は
保たれる。従来の研磨装置による平坦化工程において
は、同一ウエハ面内において層間絶縁膜が研磨されす
ぎ、下層の配線層が露出してしまったり、部分的に層間
絶縁膜の膜厚が薄くなってしまう場合があった。そして
この層間絶縁膜の膜厚の薄さによって下層と上層の配線
層間の耐圧が十分に確保できない場合があった。しかし
ながら本発明による研磨装置及び製造方法によれば、こ
の問題点を解決することができる。Subsequently, as shown in FIG. 3D, an Al film is formed on the surface of the second interlayer insulating film 54 and a second wiring layer 55 is formed.
To form. The second interlayer insulating film 54 is the first wiring layer 53.
Since it is formed on the same wafer surface with a constant film thickness, a desired breakdown voltage between the first and second wiring layers 53 and 55 is maintained. When the interlayer insulating film is excessively polished in the same wafer surface in the planarization process using the conventional polishing apparatus, the underlying wiring layer is exposed, or the interlayer insulating film is partially thinned. was there. In some cases, due to the thin film thickness of this interlayer insulating film, a sufficient breakdown voltage between the lower and upper wiring layers cannot be ensured. However, the polishing apparatus and the manufacturing method according to the present invention can solve this problem.

【００２４】次に製造方法の第二の実施例として半導体
装置の製造工程における、埋め込み素子分離層の平坦化
工程においてＣＭＰ法を適用する場合について図４を参
照して説明する。Next, as a second embodiment of the manufacturing method, a case of applying the CMP method in the step of flattening the buried element isolation layer in the manufacturing step of the semiconductor device will be described with reference to FIG.

【００２５】まず図４（ａ）に示すように、ウエハ６１
表面上に膜厚５００オングストロームの酸化膜６２を介
して、ＣＭＰ法のストッパー膜として膜厚２０００オン
グストロームの多結晶シリコン膜６３を成膜し、素子分
離層の形成予定領域上の多結晶シリコン膜６３、酸化膜
６２、ウエハ６１をエッチングし、深さ６０００オング
ストローム程度のトレンチ６４を形成する。First, as shown in FIG. 4A, the wafer 61
A polycrystalline silicon film 63 having a film thickness of 2000 angstroms is formed as a stopper film for the CMP method on the surface through an oxide film 62 having a film thickness of 500 angstroms, and the polycrystalline silicon film 63 on the region where the element isolation layer is to be formed. The oxide film 62 and the wafer 61 are etched to form a trench 64 having a depth of about 6000 angstroms.

【００２６】続いて図４（ｂ）に示すように、埋め込み
材として膜厚１００００オングストロームの酸化膜６５
をトレンチ内及び多結晶シリコン膜６３表面上に成膜す
る。この後、本発明による研磨装置にウエハ６１をセッ
トし、これを動作させ酸化膜６５の平坦化を行う。Subsequently, as shown in FIG. 4B, an oxide film 65 having a film thickness of 10000 angstrom is used as a filling material.
Is formed in the trench and on the surface of the polycrystalline silicon film 63. After that, the wafer 61 is set in the polishing apparatus according to the present invention and operated to flatten the oxide film 65.

【００２７】平坦化工程が終了したウエハでは、トップ
リングに設けられた補完物の働きにより、同一ウエハ面
内において残膜量の差が減少し、ウエハの各部において
共に、図４（ｃ）に示すように酸化膜６２表面上に多結
晶シリコン膜６３が膜厚がほぼ一定で残る構造を得るこ
とができる。In the wafer after the flattening process, the difference in the residual film amount within the same wafer surface is reduced by the action of the complement provided on the top ring, and the difference in the remaining film amount is shown in FIG. As shown, it is possible to obtain a structure in which the polycrystalline silicon film 63 remains on the surface of the oxide film 62 with a substantially constant film thickness.

【００２８】続いて図４（ｄ）に示すように、多結晶シ
リコン膜６３と酸化膜６２をエッチングにより除去し、
ウエハ６１の所定の領域に不純物を注入し不純物領域６
６を形成する。従来の研磨装置による平坦化工程におい
ては、同一ウエハ面内において酸化膜が研磨されすぎ、
多結晶シリコン膜が露出してしまったり、ウエハ表面ま
で研磨してしまう場合があった。そして多結晶シリコン
膜やウエハが露出してしまうことによって、後のエッチ
ング工程などでウエハまでがエッチングされる場合が生
じ、ウエハに転位等のダメージを与えてしまう場合があ
った。そしてこのウエハに生じる転位は、ジャンクショ
ンリーク電流を生じさせる原因となっていた。しかしな
がら本発明による研磨装置及び製造方法によれば、この
問題点を解決することができる。Then, as shown in FIG. 4D, the polycrystalline silicon film 63 and the oxide film 62 are removed by etching,
Impurities are implanted into a predetermined region of the wafer 61 to form the impurity region 6
6 is formed. In the flattening process by the conventional polishing apparatus, the oxide film is excessively polished in the same wafer surface,
In some cases, the polycrystalline silicon film was exposed or even the wafer surface was polished. Then, since the polycrystalline silicon film and the wafer are exposed, the wafer may be etched in a later etching step or the like, which may cause damage such as dislocation to the wafer. The dislocation generated in this wafer has been a cause of generating a junction leak current. However, the polishing apparatus and the manufacturing method according to the present invention can solve this problem.

【００２９】以上のように層間絶縁膜の平坦化工程にお
いて、本発明による研磨装置及び製造方法を用いること
で、層間絶縁膜が研磨されすぎたことによって生じる配
線層間の耐圧の低下や、ウエハへのダメージを与えるこ
とを防ぐことができ、信頼性高く平坦化工程を行うこと
ができる。As described above, by using the polishing apparatus and the manufacturing method according to the present invention in the step of flattening the interlayer insulating film, the breakdown voltage between the wiring layers caused by the excessive polishing of the interlayer insulating film and the wafer Can be prevented, and the planarization process can be performed with high reliability.

【００３０】[0030]

【発明の効果】本発明によれば、ウエハに存在するオリ
フラ面やノッチ部による特異形状をガイドリングに設け
るウエハの外周に沿った補完物により円形に補完し研磨
を行うため、研磨速度がウエハ面内で均一となる。また
研磨中にガイドリングにウエハを吸着する必要がなくな
るため、吸着孔に対応したウエハの被研磨面で生じる残
膜量の不均一を防ぐことができる。これにより例えば層
間絶縁膜の平坦化工程においては層間絶縁膜の残膜量の
不均一を防ぐことができ、十分な絶縁性を確保すること
ができる。また例えば埋め込み素子分離層の平坦化工程
においては、ウエハや多結晶シリコン膜が研磨されるこ
とがなくウエハにダメージを与えることを防ぐことがで
き、信頼性高く半導体装置の製造工程中の平坦化工程を
行うことができる。According to the present invention, since a unique shape due to the orientation flat surface or notch portion existing on the wafer is complemented into a circle by the complement along the outer periphery of the wafer provided on the guide ring, polishing is performed at a polishing rate of the wafer. It becomes uniform in the plane. Further, since it is not necessary to adsorb the wafer to the guide ring during polishing, it is possible to prevent unevenness in the amount of residual film generated on the surface to be polished of the wafer corresponding to the adsorption holes. As a result, for example, in the step of flattening the interlayer insulating film, it is possible to prevent nonuniformity of the residual film amount of the interlayer insulating film, and it is possible to secure sufficient insulating properties. Further, for example, in the step of flattening the buried element isolation layer, the wafer and the polycrystalline silicon film can be prevented from being damaged without being polished, and the flattening in the step of manufacturing the semiconductor device can be performed with high reliability. The process can be performed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第一の実施例による研磨装置の表面図
及び断面図。FIG. 1 is a front view and a sectional view of a polishing apparatus according to a first embodiment of the present invention.

【図２】本発明の第二の実施例による研磨装置の表面図
及び断面図。FIG. 2 is a front view and a sectional view of a polishing apparatus according to a second embodiment of the present invention.

【図３】本発明の製造方法の第一の実施例を説明する断
面図。FIG. 3 is a sectional view illustrating a first embodiment of the manufacturing method of the present invention.

【図４】本発明の製造方法の第二の実施例を説明する断
面図。FIG. 4 is a sectional view illustrating a second embodiment of the manufacturing method of the present invention.

【図５】従来の研磨装置の構造を示す外観図。FIG. 5 is an external view showing the structure of a conventional polishing apparatus.

【符号の説明】[Explanation of symbols]

１１、２１ トップリング １２、２２ ガイドリング １３、２３、５１、６１、１０１ ウエハ １４、２４ 補完部材 １５ オリフラ面 ２５ ノッチ部 ５２ 第一の層間絶縁膜 ５３ 第一の配線層 ５４ 第二の絶縁層間膜 ５５ 第二の配線層 ６２、６５ 酸化膜 ６３ 多結晶シリコン膜 ６４ トレンチ ６６ 不純物領域 １０２ 研磨台 １０３ ウエハ保持部 １０４ トップリング １０５ ガイドリング １０６ 研磨布 １０７ スラリーノズル １０８ 純水ノズル １０９ 吸着孔 11, 21 Top ring 12, 22 Guide ring 13, 23, 51, 61, 101 Wafer 14, 24 Complementary member 15 Orientation flat surface 25 Notch portion 52 First interlayer insulating film 53 First wiring layer 54 Second insulating layer Film 55 Second wiring layer 62, 65 Oxide film 63 Polycrystalline silicon film 64 Trench 66 Impurity region 102 Polishing table 103 Wafer holder 104 Top ring 105 Guide ring 106 Polishing cloth 107 Slurry nozzle 108 Pure water nozzle 109 Adsorption hole

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 表面に所定膜が形成された半導体基板を
用意する工程と、前記半導体基板を研磨装置の基板保持
部により保持させ前記所定膜を前記研磨装置の研磨部に
対向させる工程と、前記研磨部により前記所定膜を研磨
する工程とを有する半導体装置の製造方法において、 前記半導体基板を前記基板保持部に設けられた前記半導
体基板の外周に沿った補完物により補完して前記所定膜
を研磨する工程を有することを特徴とする半導体装置の
製造方法。1. A step of preparing a semiconductor substrate having a predetermined film formed on a surface thereof, and a step of holding the semiconductor substrate by a substrate holding section of a polishing apparatus so that the predetermined film faces a polishing section of the polishing apparatus. A method of manufacturing a semiconductor device, comprising: polishing the predetermined film with the polishing unit, wherein the semiconductor substrate is complemented by a complement along the outer periphery of the semiconductor substrate provided in the substrate holding unit. A method of manufacturing a semiconductor device, comprising the step of: 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体基板は前記基板保持部の回転に対応して回転
することを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is rotated in response to rotation of the substrate holder. 【請求項３】 請求項１または２記載の半導体装置の製
造方法において、 前記所定膜を研磨する工程は、研磨液による化学的研磨
と前記研磨液と研磨台とによる機械的研磨とにより行わ
れることを特徴とする半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the step of polishing the predetermined film is performed by chemical polishing using a polishing liquid and mechanical polishing using the polishing liquid and a polishing table. A method of manufacturing a semiconductor device, comprising: 【請求項４】 半導体基板を保持する基板保持部と、前
記半導体基板表面を研磨する研磨布と、前記基板保持部
と前記研磨布とを相対的に回転摺動させる回転機構とを
有する研磨装置において、 前記基板保持部は前記半導体基板の外周に沿って補完す
る外周が円形の補完物を有することを特徴とする研磨装
置。4. A polishing apparatus having a substrate holding section for holding a semiconductor substrate, a polishing cloth for polishing the surface of the semiconductor substrate, and a rotation mechanism for relatively rotating and sliding the substrate holding section and the polishing cloth. 2. The polishing apparatus according to claim 1, wherein the substrate holding part has a complement having a circular outer periphery that complements along the outer periphery of the semiconductor substrate. 【請求項５】 請求項４記載の研磨装置において、 前記補完物は前記半導体基板の円弧面に沿ったガイドリ
ングと、前記半導体基板のオリエンテーションフラット
面またはノッチ部に沿って前記ガイドリングと連続して
前記補完物の外周が円形となる補完部とを有することを
特徴とする研磨装置。5. The polishing apparatus according to claim 4, wherein the complement is continuous with a guide ring along an arc surface of the semiconductor substrate and the guide ring along an orientation flat surface or a notch portion of the semiconductor substrate. And a complementary portion having a circular outer periphery. 【請求項６】 請求項４または５記載の研磨装置におい
て、 前記半導体基板を前記基板保持部の回転に対応して回転
するよう前記補完物により補完することを特徴とする研
磨装置。6. The polishing apparatus according to claim 4 or 5, wherein the semiconductor substrate is complemented by the complement so as to rotate in response to the rotation of the substrate holder. 【請求項７】 表面に所定膜が形成された半導体基板を
用意する工程と、前記半導体基板を研磨装置の基板保持
部の吸着孔により吸着することにより保持し前記所定膜
を前記研磨装置の研磨部に接しさせる工程と、前記基板
保持部と前記研磨部とを回転摺動させ前記所定膜を研磨
する工程とを有する半導体装置の製造方法において、 前記所定膜を研磨する工程は、前記基板保持部に設けら
れた前記半導体基板の外周に沿って補完する外周が円形
の補完物により、前記半導体基板を前記基板保持部の回
転に対応させて行われることを特徴とする半導体装置の
製造方法。7. A step of preparing a semiconductor substrate having a predetermined film formed on a surface thereof, and the semiconductor substrate being held by being sucked by a suction hole of a substrate holding portion of a polishing device to polish the predetermined film by the polishing device. In a method of manufacturing a semiconductor device, comprising: a step of bringing the substrate into contact with a substrate; and a step of rotating and sliding the substrate holding part and the polishing part to polish the predetermined film. A method of manufacturing a semiconductor device, characterized in that the semiconductor substrate is made to correspond to the rotation of the substrate holding portion by a complement having a circular outer periphery that is provided along the outer periphery of the semiconductor substrate provided in the portion.