JPH08162383A - 重ね合わせ精度評価パターンおよびこれを用いた評価方法 - Google Patents

重ね合わせ精度評価パターンおよびこれを用いた評価方法

Info

Publication number
JPH08162383A
JPH08162383A JP6297414A JP29741494A JPH08162383A JP H08162383 A JPH08162383 A JP H08162383A JP 6297414 A JP6297414 A JP 6297414A JP 29741494 A JP29741494 A JP 29741494A JP H08162383 A JPH08162383 A JP H08162383A
Authority
JP
Japan
Prior art keywords
pattern
holes
lower layer
hole
deviation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6297414A
Other languages
English (en)
Inventor
Masanori Tsukamoto
雅則 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP6297414A priority Critical patent/JPH08162383A/ja
Publication of JPH08162383A publication Critical patent/JPH08162383A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【目的】 サブハーフミクロン以降の微細加工向けに十
分な精度で重ね合わせ精度に関する情報が提供でき、S
EMで観測可能な重ね合わせ精度評価パターンと、これ
を用いた評価方法を提供する。 【構成】 下層パターン2の直線エッジ2Eに沿う方向
(Y方向)では任意の間隔sを隔て、これと垂直なX方
向では互いに一定のズレ量dをもって配列される複数の
正方形のホール4A〜4Gから構成されるホール・アレ
イを形成し、ホール内に露出する直線エッジ2Eを測長
SEMで観察する。直線エッジ2Eが中心に観測される
ホールの位置を重ね合わせズレの発生前後で比較し、こ
のときのホールのシフト個数にズレ量dを乗じて重ね合
わせズレの大きさを算出する。ホール・アレイを配線パ
ターンの両エッジに沿って2列配し、線幅変動を検出す
ることも可能である。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、たとえば半導体製造プ
ロセスのような微細加工分野において下層側材料層と上
層側材料層の各々に形成される実回路パターン同士の重
ね合わせ精度を測定するための重ね合わせ精度評価パタ
ーンおよびこれを用いた評価方法に関し、特にデザイン
・ルールが0.5μm以下の微細な実回路パターンにつ
いても走査型電子顕微鏡による精度の高い重ね合わせズ
レの検出、さらには線幅変動の検出を可能とするパター
ンおよび方法に関する。
【0002】
【従来の技術】半導体装置の微細化、高集積化に伴って
デザイン・ルールはいよいよ縮小されており、量産が目
前に迫った次世代の64MDRAMでは最小加工寸法
0.35μm以下、次々世代の256MDRAMでは
0.25μm以下の微細加工技術が要求されている。こ
の微細加工技術は、直接的にはフォトリソグラフィにお
ける高解像度やドライエッチングにおける高異方性に支
えられてきたのであるが、これらと並び、下層側の実回
路パターン上に上層側の実回路パターンがどれだけ正確
に重ね合わせられているかを示す重ね合わせ精度の向上
もまた、半導体プロセスの成否を左右する極めて重要な
指標となっている。
【0003】重ね合わせ精度の測定には、一般に専用の
評価パターンが用いられている。この評価パターンに
は、大別して副尺(バーニヤ)タイプのものとボックス
・タイプのものとがある。副尺タイプのパターンは、各
々異なるピッチで所定の図形を配列させた下層パターン
と上層パターンとを重ね合わせる際に両図形の重なり具
合が場所により変化することを利用して、重ね合わせの
ズレを検出可能としたものである。このズレの読み取り
は通常、光学顕微鏡を用いて行われる。一方、ボックス
・タイプのパターンは、正方形の開口として形成された
下層パターンの内部にこれより小さい正方形の上層パタ
ーンを重ね合わせたものであり、小さい正方形の外周と
大きな正方形の内周との間の距離を四辺に沿って比較す
ることで重ね合わせズレを検出する。この検出は通常、
ステッパのアライメント光学系を用いて自動的に行われ
る。
【0004】
【発明が解決しようとする課題】しかしながら、従来の
評価パターンもしくは評価方法では、微小な重ね合わせ
ズレを正確に判定することは必ずしも容易ではない。た
とえば、副尺タイプの評価パターンの場合、ズレの読み
取りを光学顕微鏡で行っているため、その解像度の限界
から、最小加工寸法がハーフミクロンあるいはサブハー
フミクロンのレベルにあるプロセスに対しては十分な精
度で測定を行うことができない。
【0005】これに対し、ボックス・タイプの評価パタ
ーンを用いた場合は、アライメント光学系により回折光
が自動的に解析されるため、副尺タイプの評価パターン
を用いた場合よりも評価精度は向上する。しかし、測定
に用いる光の単色光が強いと干渉により回折光強度が極
端に減少し、測定が極めて困難となる場合がある。ま
た、評価パターンは一般に、評価したいパターンのすぐ
近傍に配置しないと、そのパターンに生じた変化に忠実
な情報を得ることができない。これは、フォトリソグラ
フィにより発生するズレの方向が、投影レンズの収差等
の影響により1ショットの露光エリア内で一様ではない
からである。しかし、ボックス・タイプの評価パターン
は1辺が数10μmと大きく、チップ内に形成できる場
所が限定される。したがって、このパターンをチップ内
の評価したい実回路パターン、あるいは評価したいTE
G(テスト・エレメント・グループ)のすぐ近傍に配す
ることができるとは限らない。
【0006】ところで、近年の半導体プロセスにおける
線幅、ホール径といった平面寸法の測定には、測長用の
走査型電子顕微鏡(測長SEM)が広く用いられてお
り、重ね合わせ精度の測定にもSEMの優れた分解能が
利用できるものと考えられる。しかし、現有の評価パタ
ーンをそのままSEMで観察することは、以下の理由に
より制約を受ける。まず、測長SEMでは、電子ビーム
を照射された試料表面から発生する二次電子の像を観察
するため、試料が電子ビームの入射角を急激に変化させ
るような表面構造、すなわち段差を持たない場合には、
鮮明な像が得られない。たとえば、前述のボックス・タ
イプの評価パターンの場合、下層パターンである大きな
正方形のエッジ部において上層材料層の被覆による段差
の減少やエッジの鈍化が生ずると、下層パターンの位置
を正確に決定することができず、したがって上層パター
ンとの重ね合わせ精度も正確に評価することができな
い。また、下層配線パターンに対するホール・パターン
の重ね合わせ精度を評価したい場合、光学的測定方法で
あれば下層配線パターンが層間絶縁膜に被覆されたまま
であっても、層間絶縁膜が透明であるからこれを通して
下層配線パターンのエッジを観察することができたが、
SEMではこれを行うことができない。
【0007】そこで本発明は、サブハーフミクロン以降
の微細加工プロセス向けに十分な精度で重ね合わせ精度
に関する情報を提供することが可能で、SEMによる測
定に適した重ね合わせ精度評価パターンと、これを用い
て高精度に重ね合わせズレを測定することを可能とする
評価方法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は上述の目的を達
成するために提案されるものである。まず、本発明の重
ね合わせ精度評価パターンは、基板上の下層側材料層を
用いて形成される下層パターンと、該下層パターンを被
覆する上層側材料層を用いて形成される上層パターンと
の重なり状態にもとづいて、該下層側材料層と該上層側
材料層の各々に形成される実回路パターン同士の重ね合
わせ精度に関する情報を提供するものであって、前記上
層パターンは、前記下層パターンの直線エッジに沿う方
向には互いに任意の間隔を隔て、該直線エッジに垂直な
方向には互いに一定のズレ量をもって配列され、かつ少
なくとも該直線エッジに垂直な方向の寸法が等しい複数
のホールから構成される少なくとも1列のホール・アレ
イを有し、各ホールの底面に互いに異なる面積の該下層
パターンを露出させるようになされている。このような
ホールは、まず、上層側材料層の上にホール・パターン
にしたがったレジスト・パターンを形成し、このレジス
ト・パターンをマスクとし、下層パターンに対して十分
な選択比がとれる条件で上層側材料層を異方的にエッチ
ングすることで形成される。
【0009】ところで、一般に半導体プロセスでは、最
小加工寸法がMOSトランジスタのゲート電極、および
コンタクトホールやビアホールといった接続孔(ホー
ル)に適用されるが、上記のホールの寸法、ホール間の
間隔には必ずしも最小加工寸法が適用されていなくても
良い。本発明において具体的な数値を規定すべき部分
は、上記のズレ量のみであり、これが評価精度に関連す
る。本発明では、前記一定のズレ量を前記実回路パター
ンの形成に適用される最小加工寸法の1/5以下とする
と、実用上許容できる精度で評価を行うことができる。
たとえば、最小加工寸法が0.25μmの時には、ズレ
量を0.05μm以下とする。なお、本発明における重
ね合わせズレの測定可能範囲は、 (1列のホール・アレイ中のホール数−1)×ズレ量 であるから、上記ホール数は、プロセス精度を考慮して
適宜決定すれば良い。
【0010】前記ホール・アレイは複数列設けても良
い。たとえば、前記下層パターンが所定の線幅を有する
直線帯状部である場合に、前記ホール・アレイを該直線
帯状部の左右の直線エッジに沿って2列配すると、重ね
合わせズレに関する情報のみならず、線幅変動に関する
情報も得ることが可能となる。この2列のホール・アレ
イのピッチ、すなわち左右ホールの中心間距離を前記直
線帯状部の設計線幅に等しく設定すると、直線エッジが
中央に観察されるホールの該ホール・アレイ内における
位置を左右で揃えることができ、線幅変動や重ね合わせ
ズレの評価が容易となる。
【0011】ところで、本発明の重ね合わせ精度評価パ
ターンにおける下層パターンと上層パターンを形成する
際には当然、他の領域において実回路パターンも形成さ
れるが、下層側材料層の加工により形成される下層パタ
ーンと実回路パターン、あるいは上層側材料層の加工に
より形成される上層パターンと実回路パターンとの間に
は、理論上は必ずしも共通性を持たせる必要はない。極
端な例を挙げれば、たとえば上層側材料層の加工を行う
際に、実回路パターンの形成領域には配線パターンを解
像させ、評価パターンの形成領域ではホール・パターン
を解像させるといったプロセスがあっても良い。しか
し、配線パターンとホール・パターンとでは一般にフォ
トリソグラフィの露光条件がかなり異なるため、実用上
は実回路パターンと評価パターンとの間には何らかの共
通性がある方が良い。したがって、前記下層パターンに
は前記回路パターン中の配線パターン、前記上層パター
ンには前記回路パターン中の接続孔パターンをそれぞれ
模倣させることが特に好適である。
【0012】一方、本発明の評価方法は、上述の重ね合
わせ精度評価パターンのいずれかを用いて前記下層側材
料層と前記上層側材料層の各々に形成される回路パター
ン同士の重ね合わせ精度を評価する方法であって、前記
下層パターンの直線エッジが中心に観測されるホールの
前記ホール・アレイ中における位置を、前記回路パター
ン同士の重ね合わせズレの発生前後で比較し、両位置の
隔たりを表すホール数に前記一定のズレ量を乗じて重ね
合わせズレを求める。
【0013】また、特に前記ホール・アレイを該直線帯
状部の左右の直線エッジに沿って2列有し、かつこの2
列のホール・アレイの間隔が前記直線帯状部の設計線幅
に等しく設定されている評価パターンを用いる場合に
は、前記左右両ホールの中間位置を、合わせズレ発生前
に前記下層パターンの直線エッジが中央に観測されるホ
ールの前記ホール・アレイ中における基準位置と比較
し、これら両位置の隔たりを表すホール数に前記一定の
ズレ量を乗ずれば良い。このとき、左右両ホールの中間
位置は、両ホールの間に存在するホール数が奇数であれ
ばホール上に、偶数であればホールとホールの間に来
る。つまり両位置の隔たりはホール数にして0.5個刻
みで表現できることになる。したがって、この場合の評
価精度は、個々のホール間のズレ量の半分となる。この
重ね合わせズレの求め方は、線幅変動のの要因を除外し
て行うことができる。
【0014】ここでさらに線幅変動も発生しているか否
かも調べるためには、前記左右2列のホール・アレイの
各々において前記下層パターンの直線エッジが中心に観
測されるホールの位置を観測し、これら左右両ホールの
隔たりを表すホール数に前記一定のズレ量を乗ずれば良
い。以上の観測は、原理的にはAFM(原子間力顕微
鏡)やSTM(走査型トンネル電子顕微鏡)を用いても
行うことができるが、SEMを用いて最も簡便に行うこ
とができる。
【0015】
【作用】本発明の重ね合わせ精度評価パターンにおいて
は、1列のホール・アレイ中の各ホールの底面に互いに
異なる面積の該下層パターンが露出されるようになされ
ているため、ホールが下層パターンから完全に外れてい
るかまたは完全に重なっていない限りは、該ホールの底
面に該下層パターンの直線エッジによる段差が形成され
る。したがって、試料表面から放出される二次電子を検
出するSEMのような観測手法により、精度良く簡便に
合わせズレを評価することができる。上記直線エッジが
ホールの中心を通っているか否かの判定は1個だけのホ
ールの観察では困難であるが、上述のように一定のズレ
量をもって複数のホールが配列されているホール・アレ
イ中であれば、他のホールを合わせて観察することによ
りズレの傾向を把握することができるため、この判定が
容易となる。かかる重ね合わせ精度評価パターンは、ホ
ール・アレイを2列設けた場合にも、(設計線幅+α)
程度の幅を有するスペースに形成することができるた
め、観察したい実回路パターンやTEGの近傍に比較的
高い自由度をもって配置することができる。このこと
も、評価精度の向上に寄与する。
【0016】重ね合わせズレは下層パターンの直線エッ
ジに垂直な方向に観測されるので、この直線エッジが中
心に観察されるホールの位置が設計時と比べてホール何
個分シフトしたかを知れば、このホールの個数と個々の
ホールのズレ量との積として重ね合わせズレの絶対値を
求めることができる。この場合、個々のホール間のズレ
量が評価精度となる。
【0017】また、設計線幅と等しいピッチで2列のホ
ール・アレイを設けた場合には、重ね合わせズレが生じ
ていなければ、線幅変動による左右のホールの位置のズ
レは上記の基準位置を中心として逆方向に同じ大きさだ
け起こるが、重ね合わせズレが生じている場合には逆方
向のズレの大きさも互いに異なってくる。したがって、
直線エッジが中心に観測される左右のホールの中間位置
を求めて逆方向のズレの中心を知り、このズレの中心が
設計時の基準位置にくらべてホール何個分シフトしたか
を知れば、このホールの個数と個々のホールのズレ量と
の積として重ね合わせズレの絶対値を求めることができ
る。この場合、個々のホールのズレ量の半分が評価精度
となる。
【0018】また、ここで下層パターンの線幅変動がな
ければ、該下層パターンの直線エッジが中心に観測され
るホールは両アレイ中の同じ基準位置、つまり該直線エ
ッジに対して同じ垂直線上にある。しかし、線幅変動が
生ずると、その変動の大きさ、および変動の方向(すな
わち拡大か縮小か)に応じて直線エッジが中心に観測さ
れるホールの位置が左右でずれてくる。したがって、左
右のホールがホール何個分隔たっているかを知り、この
ホールの個数と個々のホールのズレ量との積として線幅
変動の絶対値を求めることができる。この場合は、個々
のホール間のズレ量が評価精度となる。
【0019】
【実施例】以下、本発明の具体的な実施例について説明
する。実施例1 本実施例では、パターンの一部に直線エッジを有する下
層パターンにホール・パターンを重ね合わせる際に用い
る重ね合わせ精度評価パターンと、これを用いた評価方
法について、図1を参照しながら説明する。
【0020】この重ね合わせ精度評価パターンは、基板
1上で下層側材料層を加工して形成された下層パターン
2と、上層側材料層3に開口された7個の正方形のホー
ル4A,4B,4C,4D,4E,4F,4Gからなる
上層パターンとの重なり具合にもとづいて重ね合わせ精
度を評価するものである。ここで、下層側材料層は典型
的にはポリシリコン膜,アルミニウム系多層膜,ポリサ
イド膜等の導電材料膜であり、実回路パターンとしては
配線パターンを形成するための膜である。また、上層側
材料層3は酸化シリコン膜,窒化シリコン膜等からなる
絶縁膜であり、実回路パターンとしてはコンタクトホー
ルやビアホール等の接続孔を開口するための層間絶縁膜
となる膜である。
【0021】上記7個のホール4A〜4Gは、図1の右
半分に示した上面図からわかるように、直線エッジ2E
に沿う方向(Y方向)には所定の間隔sを隔て、かつ該
直線エッジ2Eに垂直な方向(X方向)には一定のズレ
量dをもって配列されている。ホール4Aは完全に下層
パターン2から外れており、ホール4Gは下層パターン
2に完全に重なっている。これ以外のホール4B〜4F
の底面には、その重なり具合に応じた面積の下層パター
ン2が露出している。つまり、これらのホール4B〜4
Fの内部には、図1の左半分に示した各ホールのY方向
断面図からもわかるように、直線エッジ2Eの段差が発
生しており、SEMで容易に観測できるようになされて
いる。
【0022】ここでホールと言えば通常、半導体集積回
路の実回路パターン中では最小加工寸法が適用される部
分であるが、上記7個のホール4A〜4Gの寸法Wh
(1辺の長さ)には必ずしも最小加工寸法が適用される
必要はない。また、ここでは各ホールの形状を正方形と
しているが、これを各々に任意の縦横比を有する矩形と
しても構わない。ただし、X方向の長さだけは、どのホ
ールにおいても正確に一致していなければならない。こ
れが一致していないと、直線エッジ2Eがホールの中心
を通過しているか否かを判定することができないからで
ある。また、ホールの間隔sも必ずしも最小加工寸法を
適用すべきものではなく、さらにここでは各ホール間で
一定としているが、異なっていても良い。
【0023】一方、各ホールのY方向のズレ量dは、本
発明において評価精度を決定する最も重要な量である。
本発明では、後述のように直線エッジ2Eが中心に観測
されるホールの位置のシフトにもとづき重ね合わせずれ
を判定するので、このズレ量dは各ホール間で正確に一
致されている必要がある。また、ズレ量dの絶対値は最
小加工寸法の1/5以下に選ばれている。
【0024】かかる重ね合わせ評価パターンは、その形
成に必要なスペースのX方向の幅がわずかに d×(ホール数−1)+Wh であるから、測定したい実回路パターンやTEGの近傍
に配置することができ、精度の高い評価を可能とする。
【0025】次に、この重ね合わせ精度評価パターンを
用いた評価方法について説明する。まず、この評価パタ
ーンが、重ね合わせズレが発生していない場合に、下層
パターン5の直線エッジ5Eがホール4Cの中心に見え
るように設計されていたとする。ホール4Cの位置は、
このホール・アレイ中、上から3番目であり、これを基
準ホールと定義する。しかし、実際には上層パターンの
重ね合わせずれが発生し、下層パターン2の直線エッジ
2Eが中心に観測されるホールは上から4番目のホール
4Dにシフトした。つまり、基準ホールからのホール位
置のシフトは、ホール数にして1(=4−3)個分であ
る。したがって、この場合の重ね合わせズレは d×(4−3)=d より、dとなる。
【0026】なお、直線エッジ2Eが中心に観測される
ホールを判定しにくい場合には、内部に下層パターン2
が全く見えないホール4A(1番目のホール)と下層パ
ターン2が全面に見えているホール4G(7番目のホー
ル)との中間をとり、ホール4D(4番目のホール)で
あると判定することもできる。実施例2 上述の実施例1では、下層パターンの線幅変動が無い理
想的な条件下における重ね合わせの変動について論じた
が、実際のプロセスでは線幅の変動が生ずる場合が多
い。そこで本実施例では、ホール・アレイを2列配して
配線パターンとホールとの重ね合わせズレに加え、線幅
変動の同時検出を可能とした重ね合わせ精度評価パター
ンと、これを用いた評価方法について図2ないし図4を
参照しながら説明する。
【0027】本実施例の評価パターンは、図2に示され
るように左右2列のホール・アレイを有し、左側のホー
ル・アレイは11個のホール11L〜21L(添字Lは
左側のホール・アレイの一員であることを示す。)、右
側のホール・アレイは11個のホール11R〜21R
(添字Rは右側のホール・アレイの一員であることを示
す。)から構成される。これらのホール11L〜21
L,11R〜21Rはすべて寸法(1辺の長さ)がWh
の正方形であり、各ホール・アレイ内では実施例1と同
様に、一定のズレ量dをもって配列されている。左右の
ホール・アレイのピッチ(X方向に沿った左右ホールの
中心間距離)は、下層側の配線パターン30の設計値W
1 に一致されており、また各ホール・アレイ内の任意
のホールは、左右でY方向位置が一致されている。たと
えば、ホール13Lとホール13Rは、Y方向に同じ位
置にある。ここで、一例として、ホール寸法Wh=0.
5μm,ズレ量d=0.1μm,設計線幅Wp1 =1.
5μmと定める。
【0028】図2に示されるような理想状態、すなわち
重ね合わせズレも線幅変動も生じていない場合には、配
線パターン30のエッジ30Eが中心に観測されるホー
ルは16Lと16Rであり、両ホール・アレイ中、共に
上から6番目にある。これらのホールの位置を基準位置
Aとする。ここでは、左右のホール・アレイの間隔が配
線パターン30の線幅Wp1 に一致されているため、こ
のように基準位置Aが左右でY方向に揃うのである。
【0029】次に、重ね合わせズレがなく、線幅変動の
み生じている場合の評価方法を、図3を参照しながら説
明する。ここでは、配線パターン30の線幅が広がって
配線パターン40となった結果、エッジ40Eが中心に
観測されるホールが左側のホール・アレイにおいて13
L、右側のホール・アレイにおいて19Rにシフトし
た。これらのホール13L,19Rの位置をそれぞれa
L ,aR とする。ここで、aL ,aR の中間位置bは基
準位置Aと一致している。これは、配線パターンの中心
と左右のホール間の中点とが一致する地点が変化しなか
ったことを意味する。言い換えれば、重ね合わせズレが
生じなかったために、ホールのシフトが基準位置Aに対
して上下対称に生じたのである。ここで、位置aL ,a
R 間の隔たりは、ホール数にして6(=19−13)個
分である。したがって、この場合の線幅変動量は、 d×(19−13)=0.1×6 =0.6(μm) であり、したがって配線パターン40の線幅は、 (設計線幅)+(線幅変動量)=1.5+0.6 =2.1(μm) となったことがわかる。
【0030】次に、重ね合わせズレと線幅変動の両方が
生じている場合の評価方法を、図4を参照しながら説明
する。ここでは、配線パターン30の線幅が広がって配
線パターン50となり、かつ線幅変動が生じた結果、エ
ッジ50Eが中心に観測されるホールが左側のホール・
アレイにおいて14L、右側のホール・アレイにおいて
20Rにシフトした。これらのホール14L,20Rの
位置をそれぞれaL ,aR とする。しかも、aL ,aR
との中間位置bは基準位置Aと一致していない。これ
は、配線パターンの中心と左右のホール間の中点とが一
致する地点が変化したことを意味する。言い換えれば、
重ね合わせズレが生じたために、ホールのシフトが基準
位置Aに対して上下非対称に生じたのである。位置
L ,aR 間の隔たりは、ホール数にして6(=20−
14)個分である。したがって、この場合の線幅変動量
は、 d×(20−14)=0.1×6 =0.6(μm) で
あり、したがって配線パターン50の線幅は、2.1μ
mであることがわかる。
【0031】一方、位置aL ,aR の中間位置bは基準
位置Aからホール1個(=17−16)分だけシフトし
ている。したがって、重ね合わせズレは d×(17−16)=0.1×1 =0.1(μm) であることがわかる。つまりこの方法は、線幅変動の要
因を除外して重ね合わせ精度を評価できる方法とも言え
る。
【0032】ところで、本実施例の場合、中間位置bと
基準位置Aとの間の隔たりは、ホール数にして0.5個
のオーダーで知ることができる。たとえば、位置aL
Rの間の隔たりがホール数にして上述のような偶数
(6)個分ではなく、たとえば5個分のような奇数個分
である場合には、中間位置bがホールとホールの間とな
り、ホール数としては2.5個と計算されるからであ
る。したがって、本実施例の評価精度はズレ量dのさら
に半分の0.05μmとなる。
【0033】また、本実施例では配線パターンの線幅が
拡大する場合についてのみ説明したが、縮小する場合は
ホールのシフトの方向が逆となるだけであり、同様に評
価できる。すなわち、配線パターンのエッジが中心に観
測されるホールは、線幅の縮小に伴って左側のホール・
アレイ中では16Lよりも番号の大きいホールにシフト
し、右側のホール・アレイ中では16Rよりも番号の小
さいホールにシフトする。
【0034】以上、本発明を2例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、ホールの形状、1列のホール
・アレイを構成するホールの個数、ホール寸法,ホール
形状,ホール間間隔,ズレ量等は、所望の評価精度に応
じて変更可能である。さらに、複数のホール・アレイを
多角形のパターンの各辺に沿って配置すれば、あらゆる
方向に沿った重ね合わせズレの発生を評価することもで
きる。
【0035】
【発明の効果】以上の説明からも明らかなように、本発
明によれば、サブハーフミクロンあるいはこれ以上に微
細なデザイン・ルールにもとづいて製造される半導体装
置の配線パターンにホール・パターンを重ね合わせる場
合にも、SEMを用いて極めて高精度に重ね合わせを評
価することが可能となる。したがって本発明は、重ね合
わせ精度の評価における精度の向上を通じて半導体装置
の微細化、高集積化、高性能化に大きく貢献するもので
ある。
【図面の簡単な説明】
【図1】1列のホール・アレイを下層パターンの直線エ
ッジ部に沿って配列した重ね合わせ精度評価パターンの
一構成例を示す平面図である。
【図2】2列のホール・アレイを配線パターンの左右の
エッジ部に沿って配列した重ね合わせ精度評価パターン
において、重ね合わせズレも配線パターンの線幅変動も
生じていない場合を示す平面図である。
【図3】図2において重ね合わせズレがなく、線幅変動
のみが生じた状態を示す平面図である。
【図4】図2において重ね合わせズレと線幅変動の両方
が生じた状態を示す平面図である。
【符号の説明】
2 下層パターン 2E (下層パターンの)直線エッジ 3 上層側材料層 4A〜4G,11L〜21L,11R〜21R ホール 30,40,50 配線パターン 30E,40E,50E (配線パターンの)エッジ d ズレ量 Wh ホールの寸法(1辺の長さ)

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 基板上の下層側材料層を用いて形成され
    る下層パターンと、該下層パターンを被覆する上層側材
    料層を用いて形成される上層パターンとの重なり状態に
    もとづいて、該下層側材料層と該上層側材料層の各々に
    形成される実回路パターン同士の重ね合わせ精度に関す
    る情報を提供する重ね合わせ精度評価パターンであっ
    て、 前記上層パターンは、前記下層パターンの直線エッジに
    沿う方向には互いに任意の間隔を隔て、該直線エッジに
    垂直な方向には互いに一定のズレ量をもって配列され、
    かつ少なくとも該直線エッジに垂直な方向の寸法が等し
    い複数のホールから構成される少なくとも1列のホール
    ・アレイを有し、各ホールの底面に互いに異なる面積の
    該下層パターンを露出させるようになされた重ね合わせ
    精度評価パターン。
  2. 【請求項2】 前記一定のズレ量が、前記実回路パター
    ンの形成に適用される最小加工寸法の1/5以下である
    請求項1記載の重ね合わせ精度評価パターン。
  3. 【請求項3】 前記下層パターンが所定の線幅を有する
    直線帯状部を有し、前記ホール・アレイが該直線帯状部
    の左右の直線エッジに沿って2列配されてなる請求項1
    または請求項2に記載の重ね合わせ精度評価パターン。
  4. 【請求項4】 前記2列のホール・アレイのピッチが前
    記直線帯状部の設計線幅に等しい請求項3記載の重ね合
    わせ精度評価パターン。
  5. 【請求項5】 前記下層パターンは前記実回路パターン
    中の配線パターン、前記上層パターンは前記実回路パタ
    ーン中の接続孔パターンをそれぞれ模倣してなる請求項
    1ないし請求項4のいずれか1項に記載の重ね合わせ精
    度評価パターン。
  6. 【請求項6】 請求項1ないし請求項5のいずれか1項
    に記載の重ね合わせ精度評価パターンを用いて前記下層
    側材料層と前記上層側材料層の各々に形成される実回路
    パターン同士の重ね合わせ精度を評価する評価方法であ
    って、 前記下層パターンの直線エッジが中心に観測されるホー
    ルの前記ホール・アレイ中における位置を、前記実回路
    パターン同士の重ね合わせズレの発生前後で比較し、両
    位置の隔たりを表すホール数に前記一定のズレ量を乗じ
    て重ね合わせズレを求める評価方法。
  7. 【請求項7】 請求項4または請求項5に記載の重ね合
    わせ精度評価パターンを用いて前記下層側材料層と前記
    上層側材料層の各々に形成される実回路パターン同士の
    重ね合わせ精度を評価する評価方法であって、 前記左右両ホールの中間位置を、合わせズレ発生前に前
    記下層パターンの直線エッジが中央に観測されるホール
    の前記ホール・アレイ中における基準位置と比較し、こ
    れら両位置の隔たりを表すホール数に前記一定のズレ量
    を乗じて重ね合わせズレを求める評価方法。
  8. 【請求項8】 前記左右2列のホール・アレイの各々に
    おいて前記下層パターンの直線エッジが中心に観測され
    るホールの位置を観測し、これら左右両ホールの隔たり
    を表すホール数に前記一定のズレ量を乗じて線幅変動を
    求める請求項7記載の評価方法。
  9. 【請求項9】 前記観測を走査型電子顕微鏡を用いて行
    う請求項6ないし請求項8のいずれか1項に記載の評価
    方法。
JP6297414A 1994-11-30 1994-11-30 重ね合わせ精度評価パターンおよびこれを用いた評価方法 Withdrawn JPH08162383A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6297414A JPH08162383A (ja) 1994-11-30 1994-11-30 重ね合わせ精度評価パターンおよびこれを用いた評価方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6297414A JPH08162383A (ja) 1994-11-30 1994-11-30 重ね合わせ精度評価パターンおよびこれを用いた評価方法

Publications (1)

Publication Number Publication Date
JPH08162383A true JPH08162383A (ja) 1996-06-21

Family

ID=17846202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6297414A Withdrawn JPH08162383A (ja) 1994-11-30 1994-11-30 重ね合わせ精度評価パターンおよびこれを用いた評価方法

Country Status (1)

Country Link
JP (1) JPH08162383A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573499B1 (en) 1999-10-07 2003-06-03 Hitachi, Ltd. Microstructured pattern inspection method
JP2004071622A (ja) * 2002-08-01 2004-03-04 Fab Solution Kk 半導体装置製造工程管理方法および半導体装置製造工程管理システム
JP2004513509A (ja) * 2000-09-20 2004-04-30 ケーエルエー・テンコール・テクノロジーズ・コーポレーション 半導体製造プロセスのための方法とシステム
JP2006343587A (ja) * 2005-06-09 2006-12-21 Toshiba Corp 評価パタンの作成方法およびプログラム
WO2010086939A1 (ja) * 2009-01-30 2010-08-05 株式会社日立ハイテクノロジーズ パターンの重ね合わせ評価方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573499B1 (en) 1999-10-07 2003-06-03 Hitachi, Ltd. Microstructured pattern inspection method
US6765204B2 (en) 1999-10-07 2004-07-20 Hitachi, Ltd. Microstructured pattern inspection method
US6936819B2 (en) 1999-10-07 2005-08-30 Hitachi, Ltd. Microstructured pattern inspection method
US7217923B2 (en) 1999-10-07 2007-05-15 Hitachi, Ltd. Microstructured pattern inspection method
US7435959B2 (en) 1999-10-07 2008-10-14 Hitachi, Ltd. Microstructured pattern inspection method
US7791021B2 (en) 1999-10-07 2010-09-07 Hitachi, Ltd. Microstructured pattern inspection method
US8304724B2 (en) 1999-10-07 2012-11-06 Hitachi, Ltd. Microstructured pattern inspection method
JP2004513509A (ja) * 2000-09-20 2004-04-30 ケーエルエー・テンコール・テクノロジーズ・コーポレーション 半導体製造プロセスのための方法とシステム
JP2004071622A (ja) * 2002-08-01 2004-03-04 Fab Solution Kk 半導体装置製造工程管理方法および半導体装置製造工程管理システム
JP2006343587A (ja) * 2005-06-09 2006-12-21 Toshiba Corp 評価パタンの作成方法およびプログラム
WO2010086939A1 (ja) * 2009-01-30 2010-08-05 株式会社日立ハイテクノロジーズ パターンの重ね合わせ評価方法

Similar Documents

Publication Publication Date Title
US10151584B2 (en) Periodic patterns and technique to control misalignment between two layers
US5952134A (en) Method for measuring overlay accuracy
US5902703A (en) Method for measuring dimensional anomalies in photolithographed integrated circuits using overlay metrology, and masks therefor
US4475811A (en) Overlay test measurement systems
US5898478A (en) Method of using a test reticle to optimize alignment of integrated circuit process layers
US5952132A (en) Method for forming a stepper focus pattern through determination of overlay error
US6936931B2 (en) Overlay key, method of manufacturing the same and method of measuring an overlay degree using the same
KR19990083365A (ko) 반도체제조방법및제조장치,및그것에의해제조된반도체디바이스
US5329334A (en) Integrated circuit test reticle and alignment mark optimization method
KR100689709B1 (ko) 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법
US20050168740A1 (en) Method of evaluating reticle pattern overlay registration
US5498877A (en) Method of manufacturing semiconductor device using measurement mark pattern
JPH11126746A (ja) 重ね合わせ精度測定パターン及び重ね合わせ精度測定方法
JPH08162383A (ja) 重ね合わせ精度評価パターンおよびこれを用いた評価方法
US6943458B2 (en) Semiconductor device and manufacturing method thereof, and registration accuracy measurement enhancement method
US7136520B2 (en) Method of checking alignment accuracy of patterns on stacked semiconductor layers
US20010036582A1 (en) Overlay measuring pattern, photomask, and overlay measuring method and apparatus
US6579650B2 (en) Method and apparatus for determining photoresist pattern linearity
KR100283483B1 (ko) 중첩도 측정용 타겟 제조 방법
JPH0917715A (ja) 半導体装置のパターン合わせノギス
JPH0494522A (ja) アライメイト・マーク構造

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020205