JPH08161890A - Memory cell circuit and multi-port semiconductor storage - Google Patents
Memory cell circuit and multi-port semiconductor storageInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にマルチポートメモリに用いられるメモリセル及びマ
ルチポート記憶装置の改良技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
Particularly, the present invention relates to an improved technique of a memory cell used in a multiport memory and a multiport storage device.
【０００２】マルチポートメモリは、複数のアドレス及
び複数のデータ入出力部を有するメモリであり、複数の
プロセッサ間のメッセージ交換用メモリとして用いられ
ている。マルチポートメモリによれば、書込ポート数及
び読出ポート数に応じて、１サイクルで一又は複数のデ
ータの書込み及び一又は複数のデータの読出しを行うこ
とができる。A multiport memory is a memory having a plurality of addresses and a plurality of data input / output units, and is used as a message exchange memory between a plurality of processors. According to the multi-port memory, it is possible to write one or a plurality of data and read one or a plurality of data in one cycle according to the number of write ports and the number of read ports.
【０００３】近年の処理装置の高速化の観点から、この
ようなマルチポートメモリは、その需要が増大している
が、書込ポート数及び読出ポート数を増加させると、ビ
ット線数、ワード線数並びに制御用トランジスタが増大
し、チップ面積が増大することとなり、高集積化の妨げ
となっていた。The demand for such a multi-port memory is increasing from the viewpoint of increasing the speed of a processing device in recent years. However, when the number of write ports and the number of read ports are increased, the number of bit lines and word lines are increased. The number and the number of control transistors increase, and the chip area increases, which hinders high integration.
【０００４】そこで、高集積化が可能で多数の書込ポー
ト及び読出ポートを備えたマルチポートメモリが望まれ
ている。Therefore, a multiport memory which can be highly integrated and has a large number of write ports and read ports is desired.
【０００５】[0005]
【従来の技術】図９に従来のマルチポートメモリメモリ
のメモリセル回路の基本構成を示す。メモリセル回路１
００は、大別すると書込用ビット線ＷＢＬ’、反転書込
用ビット線ＸＷＢＬ’及び書込用ワード線ＷＷＬ’に接
続された書込ポート１０１と、読出用ビット線ＲＢ
Ｌ’、反転読出用ビット線ＸＲＢＬ’及び読出用ワード
線ＲＷＬ’に接続された読出ポート１０２と、書込ポー
ト１０１及び読出ポート１０２の双方に接続されたデー
タ記憶部１０３と、を備えて構成されている。2. Description of the Related Art FIG. 9 shows a basic structure of a memory cell circuit of a conventional multiport memory memory. Memory cell circuit 1
00 is roughly classified into a write port 101 connected to a write bit line WBL ′, an inverted write bit line XWBL ′, and a write word line WWL ′, and a read bit line RB.
L ', the inverted read bit line XRBL', and the read word line RWL ', and the read port 102, and the data storage unit 103 connected to both the write port 101 and the read port 102. Has been done.
【０００６】書込ポート１０１は、ゲート端子が書込用
ワード線ＷＷＬ’に接続され、ソース端子が書込用ビッ
ト線ＷＢＬ’に接続された第１ＮチャネルＭＯＳトラン
ジスタＱW0と、ゲート端子が書込用ワード線ＷＷＬ’に
接続され、ソース端子が反転書込用ビット線ＸＷＢＬ’
に接続された第２ＮチャネルＭＯＳトランジスタＱ
W1と、を備えて構成されている。The write port 101 has a gate terminal connected to the write word line WWL ′ and a source terminal connected to the write bit line WBL ′, and a gate terminal for writing the first N-channel MOS transistor Q W0 . Connected to the write word line WWL 'and the source terminal is the inverted write bit line XWBL'.
Second N-channel MOS transistor Q connected to
W1 and is configured.
【０００７】読出ポート１０２は、ゲート端子が読出用
ワード線ＲＷＬ’に接続され、ドレイン端子が書込用ビ
ット線ＷＢＬ’に接続され、ソース端子が第１Ｎチャネ
ルＭＯＳトランジスタＱW0のドレイン端子に接続された
第３ＮチャネルＭＯＳトランジスタＱR0と、ゲート端子
が書込用ワード線ＷＷＬ’に接続され、ドレイン端子が
反転読出用ビット線ＸＲＢＬ’に接続され、ソース端子
が第２ＮチャネルＭＯＳトランジスタＱW1のドレイン端
子に接続された第４ＮチャネルＭＯＳトランジスタＱR1
と、を備えて構成されている。The read port 102 has a gate terminal connected to the read word line RWL ', a drain terminal connected to the write bit line WBL', and a source terminal connected to the drain terminal of the first N-channel MOS transistor QW0. The third N-channel MOS transistor Q R0 , the gate terminal thereof is connected to the write word line WWL ′, the drain terminal thereof is connected to the inversion read bit line XRBL ′, and the source terminal thereof is connected to the second N-channel MOS transistor Q W1 . Fourth N-channel MOS transistor Q R1 connected to the drain terminal
And are provided.
【０００８】データ記憶部１０３は、入力端子が第１Ｎ
チャネルＭＯＳトランジスタＱW0のドレイン端子と第３
ＮチャネルＭＯＳトランジスタＱR0のソース端子の中間
接続点に接続され、出力端子が第２ＮチャネルＭＯＳト
ランジスタＱW1のドレイン端子と第４ＮチャネルＭＯＳ
トランジスタＱR1のソース端子の中間接続点に接続され
た第１インバータＩＮＶ1 ’と、入力端子が第２Ｎチャ
ネルＭＯＳトランジスタＱW1のドレイン端子と第４Ｎチ
ャネルＭＯＳトランジスタＱR1のソース端子の中間接続
点に接続され、出力端子が第１ＮチャネルＭＯＳトラン
ジスタＱW0のドレイン端子と第３ＮチャネルＭＯＳトラ
ンジスタＱR0のソース端子の中間接続点に接続された第
２インバータＩＮＶ2 ’と、を備えて構成されている。The data storage unit 103 has a first N-th input terminal.
The drain terminal of the channel MOS transistor Q W0 and the third
The output terminal is connected to the intermediate connection point of the source terminals of the N-channel MOS transistor Q R0 and the output terminal is connected to the drain terminal of the second N-channel MOS transistor Q W1 and the fourth N-channel MOS transistor.
The first inverter INV 1 ′ connected to the intermediate connection point of the source terminals of the transistor Q R1 and the intermediate connection point of the input terminal of the drain terminal of the second N-channel MOS transistor Q W1 and the source terminal of the fourth N-channel MOS transistor Q R1. And a second inverter INV 2 ′ whose output terminal is connected to an intermediate connection point between the drain terminal of the first N-channel MOS transistor Q W0 and the source terminal of the third N-channel MOS transistor Q R0. There is.
【０００９】ここで、基本的な動作について説明する。
データ書込時には、書込用ワード線ＷＷＬ’を“Ｈ”レ
ベルとし、読出用ワード線ＲＷＬ’を“Ｌ”レベルと
し、書込用ビット線ＷＢＬ’を書込データに応じたレベ
ルとし、反転書込用ビット線ＸＷＢＬ’を書込ビット線
の反転レベルとする。Here, the basic operation will be described.
At the time of data writing, the write word line WWL 'is set to the "H" level, the read word line RWL' is set to the "L" level, the write bit line WBL 'is set to the level according to the write data, and the inversion is performed. The write bit line XWBL 'is set to the inverted level of the write bit line.
【００１０】これにより、データ記憶部１０３には書込
データが保持されることとなる。データ読出時には、読
出用ワード線ＲＷＬ’を“Ｈ”レベルとし、書込用ワー
ド線ＷＷＬ’を“Ｌ”レベルとする。これにより、読出
用ビット線ＲＢＬ’にはデータ記憶部に保持したデータ
に応じたレベルが出力され、反転読出用ビット線ＸＲＢ
Ｌ’にはデータ記憶部１０３に保持したデータの反転レ
ベルが出力されることとなる。As a result, the write data is held in the data storage unit 103. At the time of data reading, the read word line RWL 'is set to "H" level and the write word line WWL' is set to "L" level. As a result, a level corresponding to the data held in the data storage section is output to the read bit line RBL ′, and the inverted read bit line XRB is output.
The inversion level of the data held in the data storage unit 103 is output to L ′.
【００１１】図１０に列選択回路を用いた場合のマルチ
ポートメモリの基本回路図を示す。従来においては、メ
モリを構成する際に、ワード数あるいはビット数の制約
があった場合には、列選択回路あるいは行選択回路を用
いることにより、メモリセルアレイの形状並びにワード
線の負荷及びビット線の負荷を調節している。FIG. 10 shows a basic circuit diagram of a multiport memory using a column selection circuit. Conventionally, when the number of words or the number of bits is constrained when configuring a memory, the shape of the memory cell array and the load of the word lines and the bit lines are changed by using the column selection circuit or the row selection circuit. Adjusting the load.
【００１２】図１０は、ビット線を２分割し、１／２ビ
ット線選択を行う場合の回路構成であり、書込用ビット
線として、２本の書込用ビット線（例えば、書込用ビッ
ト線ＷＢＬ’0 及び反転書込用ビット線ＸＷＢＬ’0 ）
で構成し、非選択列のビット線については２本の書込用
ビット線をトランスファゲートにより同電位とすること
により、当該非選択列のメモリセルのデータが破壊され
ないように構成していた。より具体的には、上述の例の
場合、書込列選択信号ＷＣＤ’及び反転書込列選択信号
ＸＷＣＤに基づいてトランスファゲートＴＧ2 ’及びト
ランスファゲートＴＧ3 ’を制御することにより書込用
ビット線ＷＢＬ’1 及び反転書込用ビット線ＸＷＢＬ’
1 を同電位とし、非選択列のメモリセルＭＣ1 のデータ
が破壊されないようにしていた。FIG. 10 shows a circuit configuration when the bit line is divided into two and the 1/2 bit line is selected. As the write bit line, two write bit lines (for example, write bit lines) are used. Bit line WBL ' 0 and inversion writing bit line XWBL' 0 )
With respect to the bit line of the non-selected column, the two write bit lines are set to the same potential by the transfer gate so that the data of the memory cell of the non-selected column is not destroyed. More specifically, in the above example, the write bit is controlled by controlling the transfer gates TG 2 ′ and TG 3 ′ based on the write column selection signal WCD ′ and the inverted write column selection signal XWCD. Line WBL ' 1 and bit line for inverted writing XWBL'
1 is set to the same potential so that the data in the memory cell MC 1 in the non-selected column is not destroyed.
【００１３】[0013]
【発明が解決しようとする課題】図９に示したように、
従来のマルチポートメモリにおいては、書込ポート数あ
るいは読出ポート数を増加させようとすると、対応する
書込用ビット線あるいは読出用ビット線がポート数の２
倍必要となり、メモリセルの面積が増大することとな
り、マルチポートメモリの高集積化の妨げとなるという
問題点があった。また同様にして制御用のトランジスタ
数も増大してしまうという問題点があった。As shown in FIG. 9,
In the conventional multi-port memory, when an attempt is made to increase the number of write ports or the number of read ports, the corresponding write bit line or read bit line has a port number of 2
However, there is a problem in that the area of the memory cell is increased, which hinders the high integration of the multiport memory. Similarly, the number of control transistors also increases.
【００１４】また、図１０に示したような列選択回路を
用いたマルチポートメモリにおいては、その動作原理か
らビット線数を減少させることができず、さらにビット
線数が増加するとともに、トランジスタ数も増加し、メ
モリセルの面積が増大してしまうという問題点があっ
た。In the multiport memory using the column selection circuit as shown in FIG. 10, the number of bit lines cannot be reduced due to its operating principle, and the number of bit lines is increased and the number of transistors is increased. However, there is a problem that the area of the memory cell also increases.
【００１５】そこで本発明の目的は、ポート数を増加さ
せても、ビット線数の増加を抑制し、高集積化が可能な
メモリセル及びマルチポート記憶装置を提供することに
ある。Therefore, an object of the present invention is to provide a memory cell and a multi-port memory device which can suppress the increase in the number of bit lines even if the number of ports is increased and enable high integration.
【００１６】[0016]
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、書込端子及び読出端子を有
するデータ記憶手段と、書込用ワード線に制御端子が接
続され、書込用ワード線の信号論理に対応して書込用ビ
ット線と前記書込端子とを接続する第１スイッチ手段
と、前記読出端子に制御端子が接続され、前記データ記
憶手段の記憶データの信号論理に応じて二つの端子の間
の接続を行うとともに、一方の端子が接地された第２ス
イッチ手段と、読出用ワード線に制御端子が接続され、
読出用ワード線の信号論理に対応して読出用ビット線と
前記第２スイッチ手段の他方の端子とを接続する第３ス
イッチ手段と、を備えて構成する。In order to solve the above-mentioned problems, a first aspect of the present invention is a data storage means having a write terminal and a read terminal, and a write word line having a control terminal connected to a write terminal. First switch means for connecting the write bit line and the write terminal in correspondence with the signal logic of the write word line, and a control terminal for the read terminal, and a signal of the storage data of the data storage means. The connection between the two terminals is made according to the logic, and the second switch means having one terminal grounded and the control terminal connected to the read word line,
A third switch means for connecting the read bit line and the other terminal of the second switch means is provided corresponding to the signal logic of the read word line.
【００１７】請求項２記載の発明は、書込端子及び読出
端子を有するデータ記憶手段と、ｎ本（ｎ：２以上の整
数）の書込用ワード線のいずれか一の書込用ワード線に
排他的に制御端子が接続され、当該接続された書込用ワ
ード線の信号論理に基づいて対応する書込用ビット線と
前記書込端子とを接続するｎ個の第１スイッチ手段と、
前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地されたｍ個（ｍ：
２以上の整数）の第２スイッチ手段と、ｍ本の読出用ワ
ード線のいずれか一の読出用ワード線に排他的に制御端
子が接続され、当該接続された読出用ワード線の信号論
理に基づいて対応する読出用ビット線及び前記第２スイ
ッチ手段の他方の端子を接続するｍ個の第３スイッチ手
段と、を備えて構成する。According to a second aspect of the present invention, any one of n (n: an integer of 2 or more) write word lines for writing data is provided with a data storage means having a write terminal and a read terminal. A control terminal exclusively connected to the write word line, and n first switch means for connecting the corresponding write bit line to the write terminal based on the signal logic of the connected write word line.
A control terminal is connected to the read terminal, and the two terminals are connected in accordance with the signal logic of the data stored in the data storage means, and one terminal is grounded (m: m).
The control terminal is exclusively connected to any one of the m read word lines and the second switch means (integer of 2 or more) and the signal logic of the connected read word line. On the basis of the above, there are provided a corresponding read bit line and m third switch means for connecting the other terminal of the second switch means.
【００１８】請求項４記載の発明は、書込読出端子を有
するデータ記憶手段と、書込用ワード線に制御端子が接
続され、書込用ワード線の信号論理に対応して書込用ビ
ット線と前記書込読出端子とを接続する第１スイッチ手
段と、前記書込読出端子に制御端子が接続され、前記デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間の接続を行うとともに、一方の端子が接地された
第２スイッチ手段と、読出用ワード線に制御端子が接続
され、読出用ワード線の信号論理に対応して読出用ビッ
ト線と前記第２スイッチ手段の他方の端子とを接続する
第３スイッチ手段と、を備えて構成する。According to a fourth aspect of the present invention, the data storage means having the write / read terminal and the control terminal are connected to the write word line, and the write bit corresponds to the signal logic of the write word line. A first switch means for connecting a line and the write / read terminal, and a control terminal for connecting the write / read terminal, and connecting the two terminals in accordance with a signal logic of data stored in the data storage means. The second switch means having one terminal grounded and the control terminal connected to the read word line, and the read bit line and the other of the second switch means corresponding to the signal logic of the read word line. And a third switch means for connecting to the terminal of.
【００１９】請求項６記載の発明は、ｎ本（ｎ：２以上
の整数）の書込用ワード線と、ｍ本の（ｍ：２以上の整
数）読出用ビット線と、書込用ビット線と、読出用ワー
ド線と、書込端子及び読出端子を有するデータ記憶手
段、前記ｎ本の書込用ワード線のうちいずれか一の書込
用ワード線に排他的に制御端子が接続され、当該接続さ
れた書込用ワード線の信号論理に対応して前記書込用ビ
ット線と前記書込端子とを接続する第１スイッチ手段、
前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子を接続
し、あるいは非接続状態を保持するとともに、一方の端
子が接地された第２スイッチ手段及び前記読出用ワード
線に制御端子が接続され、前記読出用ワード線の信号論
理に対応してｍ本の読出用ビット線のうち、排他的に対
応するいずれか一の読出用ビット線と前記第２スイッチ
手段の他方の端子とを接続する第３スイッチ手段を有す
るｎ個のメモリセル回路と、外部からの列選択信号に基
づいて、前記ｎ本の読出用ビット線のうちいずれか一の
読出用ビット線を排他的に選択読出端子に接続する読出
用ビット線接続切換手段と、を備えて構成する。According to a sixth aspect of the present invention, n (n: an integer of 2 or more) write word lines, m (m: an integer of 2 or more) read bit lines, and a write bit. Line, a read word line, a data storage means having a write terminal and a read terminal, and a control terminal exclusively connected to any one write word line of the n write word lines. First switch means for connecting the write bit line and the write terminal in correspondence with the signal logic of the connected write word line,
A second switch means having a control terminal connected to the read terminal, which connects the two terminals in accordance with a signal logic of data stored in the data storage means or holds a non-connected state and has one terminal grounded. A control terminal is connected to the read word line, and one of the read bit lines exclusively corresponding to the read word line and the read bit line corresponding to the signal logic of the read word line is connected to the read word line. Based on the n memory cell circuits having the third switch means connected to the other terminal of the second switch means, and one of the n read bit lines based on the column selection signal from the outside. Read bit line connection switching means for exclusively connecting the read bit line to the selected read terminal.
【００２０】請求項７記載の発明は、ｎ本（ｎ：２以上
の整数）の読出用ワード線と、ｎ本の書込用ワード線
と、読出用ビット線と、書込用ビット線と、書込端子及
び読出端子を有するデータ記憶手段、前記ｎ本の書込用
ワード線のうちいずれか一の書込用ワード線に排他的に
制御端子が接続され、当該接続された書込用ワード線の
信号論理に基づいて前記書込用ビット線と前記書込端子
とを接続する第１スイッチ手段、前記読出端子に制御端
子が接続され、前記データ記憶手段の記憶データの信号
論理に応じて二つの端子を接続し、あるいは非接続状態
を保持するとともに、一方の端子が接地された第２スイ
ッチ手段及びｎ本の前記読出用ワード線のうちいずれか
一の前記読出用ワード線に排他的に制御端子が接続さ
れ、当該接続された読出用ワード線の信号論理に対応し
て前記読出用ビット線と前記第２スイッチ手段の他方の
端子とを接続する第３スイッチ手段を有するｎ個のメモ
リセル回路と、を備えて構成する。According to a seventh aspect of the present invention, n (n: an integer of 2 or more) read word lines, n write word lines, read bit lines, and write bit lines are provided. , A data storage unit having a write terminal and a read terminal, and a control terminal is exclusively connected to one of the n write word lines for write, and the connected write word line is connected. First switch means for connecting the write bit line and the write terminal on the basis of the signal logic of the word line, and a control terminal for the read terminal are connected according to the signal logic of the data stored in the data storage means. And connecting the two terminals with each other or holding the non-connection state, and one terminal is grounded to the second switch means and the read word line of any one of the n read word lines. Control terminals are connected, and the connected reading In response to the signal logic of use word line configuration and a n memory cell circuit having a third switching means for connecting the other terminal of said second switching means and the read bit line.
【００２１】[0021]
【作用】請求項１記載の発明によれば、書込時には、書
込用ワード線の信号論理に対応して第１スイッチ手段が
書込用ビット線と前記書込端子とを接続する。According to the first aspect of the present invention, at the time of writing, the first switch means connects the write bit line and the write terminal in correspondence with the signal logic of the write word line.
【００２２】これにより、書込端子を介してデータ記憶
手段にデータが書き込まれることとなる。また、読出時
には、読出用ワード線の信号論理に対応して第３スイッ
チ手段が読出用ビット線と第２スイッチ手段の他方の端
子とを接続する。As a result, the data is written in the data storage means via the write terminal. Further, at the time of reading, the third switch means connects the read bit line and the other terminal of the second switch means in correspondence with the signal logic of the read word line.
【００２３】これと並行して、第２スイッチ手段は、デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により読出端子を介してデータ記憶手段から読出用ビッ
ト線にデータが出力されることとなる。In parallel with this, the second switch means connects the two terminals or maintains the non-connection state according to the signal logic of the storage data of the data storage means. As a result, data is output from the data storage means to the read bit line via the read terminal.
【００２４】以上の説明のように第１スイッチ手段に接
続される書込用ビット線は１本でよく、また、第３スイ
ッチ手段に接続される読出用ビット線も１本でよい。従
って、従来のメモリセルと比較して半分のビット線数で
すむこととなる。As described above, the number of write bit lines connected to the first switch means may be one, and the number of read bit lines connected to the third switch means may be one. Therefore, the number of bit lines required is half that of conventional memory cells.
【００２５】請求項２記載の発明によれば、書込時に
は、各第１スイッチ手段は、接続されている書込用ワー
ド線の信号論理に基づいて対応する書込用ビット線と前
記書込端子とを接続する。According to the second aspect of the present invention, at the time of writing, each of the first switch means and the corresponding write bit line and the write operation based on the signal logic of the connected write word line. Connect with the terminal.
【００２６】これにより、書込端子を介してデータ記憶
手段にデータが書き込まれることとなる。また、読出時
には、各第３スイッチ手段は接続された読出用ワード線
の信号論理に基づいて対応する読出用ビット線と第２ス
イッチ手段の他方の端子とを接続する。As a result, the data is written to the data storage means via the write terminal. Further, at the time of reading, each third switch means connects the corresponding read bit line to the other terminal of the second switch means based on the signal logic of the connected read word line.
【００２７】これと並行して、第２スイッチ手段は、デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により読出端子を介してデータ記憶手段から対応する読
出用ビット線にデータが出力されることとなる。In parallel with this, the second switch means connects the two terminals or maintains the non-connection state according to the signal logic of the storage data of the data storage means. As a result, data is output from the data storage means to the corresponding read bit line via the read terminal.
【００２８】以上の説明のように書込ポートを増加して
も各第１スイッチ手段に接続される書込用ビット線は１
本でよく、また、読出ポートを増加しても各第３スイッ
チ手段に接続される読出用ビット線も１本でよい。従っ
て、ポートの増加に伴う増加ビット線数は従来のメモリ
セルと比較して半分ですむこととなる。Even if the number of write ports is increased as described above, the number of write bit lines connected to each first switch means is 1.
The number of read bit lines connected to each third switch means may be one, even if the number of read ports is increased. Therefore, the number of bit lines increased with the increase in the number of ports is half that of conventional memory cells.
【００２９】請求項４記載の発明によれば、書込時に
は、第１スイッチ手段は、書込用ワード線の信号論理に
対応して書込用ビット線とデータ記憶手段の書込読出端
子とを接続する。According to the fourth aspect of the present invention, at the time of writing, the first switch means has the write bit line and the write / read terminal of the data storage means corresponding to the signal logic of the write word line. Connect.
【００３０】これにより、書込読出端子を介してデータ
記憶手段にデータが書き込まれることとなる。また、読
出時には、読出用ワード線の信号論理に対応して第３ス
イッチ手段が読出用ビット線と第２スイッチ手段の他方
の端子とを接続する。As a result, data is written in the data storage means via the write / read terminal. Further, at the time of reading, the third switch means connects the read bit line and the other terminal of the second switch means in correspondence with the signal logic of the read word line.
【００３１】これと並行して、第２スイッチ手段は、デ
ータ記憶手段の記憶データの信号論理に応じて二つの端
子の間を接続し、あるいは非接続状態を保持する。これ
により書込読出端子を介してデータ記憶手段から読出用
ビット線にデータが出力されることとなる。In parallel with this, the second switch means connects between the two terminals according to the signal logic of the storage data of the data storage means, or holds the non-connection state. As a result, data is output from the data storage means to the read bit line via the write / read terminal.
【００３２】以上の説明のように第１スイッチ手段に接
続される書込用ビット線は１本でよく、また、第３スイ
ッチ手段に接続される読出用ビット線も１本でよい。従
って、従来のメモリセルと比較して半分のビット線数で
すむこととなる。As described above, the number of write bit lines connected to the first switch means may be one, and the number of read bit lines connected to the third switch means may be one. Therefore, the number of bit lines required is half that of conventional memory cells.
【００３３】請求項６記載の発明によれば、書込時に
は、選択された各メモリセル回路の第１スイッチ手段
は、当該接続された書込用ワード線の信号論理に対応し
て書込用ビット線と書込端子とを接続する。According to the sixth aspect of the invention, at the time of writing, the first switch means of each selected memory cell circuit is for writing in correspondence with the signal logic of the connected write word line. Connect the bit line to the write terminal.
【００３４】これにより、書込読出端子を介してデータ
記憶手段にデータが書き込まれることとなる。また、読
出時には、選択されたメモリセル回路の第３スイッチ手
段は、読出用ワード線の信号論理に対応してｎ本の読出
用ビット線のうち、対応するいずれか一の読出用ビット
線と第２スイッチ手段の他方の端子とを排他的に接続す
る。As a result, data is written in the data storage means via the write / read terminal. Further, at the time of reading, the third switch means of the selected memory cell circuit is connected to any one of the n read bit lines corresponding to the signal logic of the read word line. Exclusively connected to the other terminal of the second switch means.
【００３５】これと並行して当該選択されたメモリセル
回路の第２スイッチ手段は、データ記憶手段の記憶デー
タの信号論理に応じて二つの端子を接続し、あるいは非
接続状態を保持する。In parallel with this, the second switch means of the selected memory cell circuit connects the two terminals or holds the non-connection state according to the signal logic of the storage data of the data storage means.
【００３６】これにより書込読出端子を介してデータ記
憶手段から読出用ビット線にデータが出力されることと
なる。以上の説明のように第１スイッチ手段に接続され
る書込用ビット線は１本でよく、また、第３スイッチ手
段に接続される読出用ビット線も１本でよい。これらの
結果、書込ポートとしての第１スイッチ手段の数を増加
し、あるいは、読出ポートとしての第２スイッチ手段及
び第３スイッチ手段の数を増加しても増加するビット線
の数は従来と比較して半分となる。As a result, data is output from the data storage means to the read bit line via the write / read terminal. As described above, the number of write bit lines connected to the first switch means may be one, and the number of read bit lines connected to the third switch means may be one. As a result, even if the number of the first switch means as the write port is increased, or the number of the second switch means and the third switch means as the read port is increased, the number of bit lines which is increased is the same as the conventional one. Compared to half.
【００３７】請求項７記載の発明によれば、書込時には
選択されたメモリセル回路の第１スイッチ手段は、接続
された書込用ワード線の信号論理に基づいて書込用ビッ
ト線と記書込端子とを接続する。According to the invention of claim 7, the first switch means of the memory cell circuit selected at the time of writing is described as a write bit line based on the signal logic of the connected write word line. Connect to the write terminal.
【００３８】これにより、書込読出端子を介してデータ
記憶手段にデータが書き込まれることとなる。また、読
出時には、選択されたメモリセル回路の第３スイッチ手
段は、接続された読出用ワード線の信号論理に対応して
前記読出用ビット線と前記第２スイッチ手段の他方の端
子とを接続する。As a result, data is written in the data storage means via the write / read terminal. Further, at the time of reading, the third switch means of the selected memory cell circuit connects the read bit line and the other terminal of the second switch means in accordance with the signal logic of the connected read word line. To do.
【００３９】これと並行して、当該選択されたメモリセ
ル回路の第２スイッチ手段は、データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持する。In parallel with this, the second switch means of the selected memory cell circuit connects the two terminals or holds the non-connection state according to the signal logic of the storage data of the data storage means.
【００４０】これにより書込読出端子を介してデータ記
憶手段から読出用ビット線にデータが出力されることと
なる。以上の説明のように第１スイッチ手段に接続され
る書込用ビット線は１本でよく、また、第３スイッチ手
段に接続される読出用ビット線も１本でよい。これらの
結果、書込ポートとしての第１スイッチ手段の数を増加
し、あるいは、読出ポートとしての第２スイッチ手段及
び第３スイッチ手段の数を増加しても増加するビット線
の数は従来と比較して半分となる。As a result, data is output from the data storage means to the read bit line via the write / read terminal. As described above, the number of write bit lines connected to the first switch means may be one, and the number of read bit lines connected to the third switch means may be one. As a result, even if the number of the first switch means as the write port is increased, or the number of the second switch means and the third switch means as the read port is increased, the number of bit lines which is increased is the same as the conventional one. Compared to half.
【００４１】[0041]
【実施例】次に図面を参照して本発明の好適な実施例を
説明する。第１実施例 図１に第１実施例のメモリセル回路の基本回路図を示
す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will now be described with reference to the drawings. First Embodiment FIG. 1 shows a basic circuit diagram of a memory cell circuit of the first embodiment.
【００４２】メモリセル回路１は、書込端子ＴW 及び読
出端子ＴR を有するデータ記憶部２と、書込用ワード線
ＷＷＬにゲート端子が接続され、書込用ワード線ＷＷＬ
の信号論理に対応して書込用ビット線ＷＢＬと書込端子
ＴW とを接続する第１ＮチャネルＭＯＳトランジスタＱ
1 と、読出端子ＴR にゲート端子が接続され、データ記
憶部２の記憶データの信号論理に応じてソース端子及び
ドレイン端子の間の接続を行うとともに、ソース端子が
接地された第２ＮチャネルＭＯＳトランジスタＱ2 と、
読出用ワード線ＲＷＬにゲート端子が接続され、読出用
ワード線ＲＷＬの信号論理に対応して読出用ビット線Ｒ
ＢＬと第２ＮチャネルＭＯＳトランジスタＱ2 のドレイ
ン端子とを接続する第３ＮチャネルＭＯＳトランジスタ
Ｑ3 と、を備えて構成されている。The memory cell circuit 1 includes a data storage unit 2 having a write terminal T W and a read terminal T R, is connected to the gate terminal to the write word line WWL, write word line WWL
The first N-channel MOS transistor Q connecting the write bit line WBL and the write terminal T W in accordance with the signal logic of
1, is connected to the gate terminal to the read terminal T R, performs the connection between the source terminal and the drain terminal in accordance with the signal logic of the data stored in the data storage unit 2, a 2N-channel MOS whose source terminal is grounded Transistor Q 2 and
The gate terminal is connected to the read word line RWL, and the read bit line R corresponds to the signal logic of the read word line RWL.
And the 3N-channel MOS transistor Q 3 which connects the BL and the drain terminal of the 2N-channel MOS transistor Q 2, is configured to include a.
【００４３】データ記憶部２は、入力端子が書込端子Ｔ
W に接続され、出力端子が読出端子ＴR に接続された第
１インバータＩＮＶ1 と、入力端子が読出端子ＴR に接
続され、出力端子が書込端子ＴW に接続された第２イン
バータＩＮＶ2 と、を備えて構成されている。In the data storage unit 2, the input terminal is the write terminal T.
Is connected to the W, and the first inverter INV 1 whose output terminal is connected to the read terminal T R, the input terminal connected to the read terminal T R, a second inverter INV whose output terminal is connected to the write terminal T W It is composed of 2 and.
【００４４】次に動作について説明する。まず、書込動
作について説明する。メモリセル回路１を選択状態とす
ると、すなわち、書込用ワード線ＷＷＬを“Ｈ”レベル
にすると、第１ＮチャネルＭＯＳトランジスタＱ1 は、
オンとなる。Next, the operation will be described. First, the write operation will be described. When the memory cell circuit 1 is set to the selected state, that is, when the write word line WWL is set to the “H” level, the first N-channel MOS transistor Q 1 becomes
It turns on.
【００４５】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータがデータ記憶部２に記憶される。より
具体的には、書込用ビット線ＷＢＬが“Ｈ”レベルの場
合、第１インバータＩＮＶ1 の出力は“Ｌ”レベル、第
２インバータＩＮＶ2 の出力は“Ｈ”レベルとなる。As a result, data according to the signal logic of the write bit line WBL is stored in the data storage section 2. More specifically, when the write bit line WBL is at "H" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level.
【００４６】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。次に読出動作について説明する。When the write bit line WBL is at "L" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level. Next, the read operation will be described.
【００４７】メモリセル回路１を選択状態とすると、す
なわち、読出用ワード線ＲＷＬを“Ｈ”レベルにする
と、第３ＮチャネルＭＯＳトランジスタＱ3 はオンとな
る。この時、第１インバータＩＮＶ1 の出力が“Ｌ”レ
ベル、すなわち、記憶データが“Ｈ”レベルであったと
すると、第２ＮチャネルＭＯＳトランジスタＱ2 は、オ
フ状態を保持し、読出用ビット線ＲＢＬは“Ｈ”レベル
となり、記憶データが読み出されることとなる。When the memory cell circuit 1 is selected, that is, when the read word line RWL is set to "H" level, the third N-channel MOS transistor Q 3 is turned on. At this time, if the output of the first inverter INV 1 is at the “L” level, that is, the stored data is at the “H” level, the second N-channel MOS transistor Q 2 holds the OFF state and the read bit line RBL Becomes "H" level, and the stored data is read out.
【００４８】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
2 は、オン状態となり、読出用ビット線ＲＢＬは“Ｌ”
レベル（接地レベル）となり、記憶データが読み出され
ることとなる。On the other hand, assuming that the output of the first inverter INV 1 is at "H" level, that is, the stored data is at "L" level, the second N-channel MOS transistor Q
2 is turned on, and the read bit line RBL is "L"
It becomes the level (ground level), and the stored data is read.
【００４９】以上の説明のように、本第１実施例によれ
ば、書込ポートとしての第１ＮチャネルＭＯＳトランジ
スタに接続される書込用ビット線ＷＢＬは１本でよく、
また、読出ポートとしての第３ＮチャネルＭＯＳトラン
ジスタに接続される読出用ビット線ＲＢＬも１本でよ
い。従って、従来のメモリセル回路と比較して半分のビ
ット線数ですむこととなり、回路面積を低減することが
できる。第２実施例 メモリセル回路１０は、書込読出端子ＴWRを有するデー
タ記憶部１１と、、書込用ワード線ＷＷＬにゲート端子
が接続され、書込用ワード線ＷＷＬの信号論理に対応し
て書込用ビット線ＷＢＬと書込読出端子ＴWRとを接続す
る第１ＮチャネルＭＯＳトランジスタＱ11と、書込読出
端子ＴWRにゲート端子が接続され、データ記憶部１１の
記憶データの信号論理に応じてソース端子及びドレイン
端子の間の接続を行うとともに、ソース端子が接地され
た第２ＮチャネルＭＯＳトランジスタＱ12と、読出用ワ
ード線ＲＷＬにゲート端子が接続され、読出用ワード線
ＲＷＬの信号論理に対応して読出用ビット線ＲＢＬと第
２ＮチャネルＭＯＳトランジスタＱ12のドレイン端子と
を接続する第３ＮチャネルＭＯＳトランジスタＱ13と、
を備えて構成されている。As described above, according to the first embodiment, the number of write bit line WBL connected to the first N-channel MOS transistor as the write port may be one,
Further, the number of read bit line RBL connected to the third N-channel MOS transistor as a read port may be one. Therefore, the number of bit lines is half that of the conventional memory cell circuit, and the circuit area can be reduced. The memory cell circuit 10 of the second embodiment has a data storage section 11 having a write / read terminal T WR and a gate terminal connected to the write word line WWL, and corresponds to the signal logic of the write word line WWL. The first N-channel MOS transistor Q 11 connecting the write bit line WBL and the write / read terminal T WR, and the gate terminal connected to the write / read terminal T WR. The source terminal and the drain terminal are connected to each other according to the above, and the gate terminal is connected to the second N-channel MOS transistor Q 12 whose source terminal is grounded and the read word line RWL, and the signal of the read word line RWL is connected. A third N-channel MOS transistor Q 13 which connects the read bit line RBL to the drain terminal of the second N-channel MOS transistor Q 12 in correspondence with the logic;
It is configured with.
【００５０】データ記憶部１１は、入力端子が書込読出
端子ＴWRに接続された第１インバータＩＮＶ11と、入力
端子が第１インバータＩＮＶ11の出力端子に接続され、
出力端子が書込読出端子ＴWRに接続された第２インバー
タＩＮＶ12と、を備えて構成されている。The data storage unit 11 has a first inverter INV 11 whose input terminal is connected to the write / read terminal T WR , and an input terminal which is connected to the output terminal of the first inverter INV 11 .
And a second inverter INV 12 whose output terminal is connected to the write / read terminal T WR .
【００５１】次に動作について説明する。まず、書込動
作について説明する。メモリセル回路１０を選択状態と
すると、すなわち、書込用ワード線ＷＷＬを“Ｈ”レベ
ルにすると、第１ＮチャネルＭＯＳトランジスタＱ
11は、オンとなる。Next, the operation will be described. First, the write operation will be described. When the memory cell circuit 10 is in the selected state, that is, when the write word line WWL is set to the “H” level, the first N-channel MOS transistor Q
11 turns on.
【００５２】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータがデータ記憶部１１に記憶される。よ
り具体的には、書込用ビット線ＷＢＬが“Ｈ”レベルの
場合、第１インバータＩＮＶ11の出力は“Ｌ”レベル、
第２インバータＩＮＶ12の出力は“Ｈ”レベルとなる。As a result, the data according to the signal logic of the write bit line WBL is stored in the data storage section 11. More specifically, when the write bit line WBL is at “H” level, the output of the first inverter INV 11 is at “L” level,
The output of the second inverter INV 12 becomes "H" level.
【００５３】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ11の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ12の出力は“Ｈ”レベルとな
る。次に読出動作について説明する。When the write bit line WBL is at "L" level, the output of the first inverter INV 11 is at "L" level and the output of the second inverter INV 12 is at "H" level. Next, the read operation will be described.
【００５４】メモリセル回路１０を選択状態とすると、
すなわち、読出用ワード線ＲＷＬを“Ｈ”レベルにする
と、第３ＮチャネルＭＯＳトランジスタＱ13はオンとな
る。この時、第１インバータＩＮＶ11の出力が“Ｌ”レ
ベル、すなわち、記憶データが“Ｈ”レベルであったと
すると、第２インバータＩＮＶ12の出力は“Ｈ”レベル
となり、第２ＮチャネルＭＯＳトランジスタＱ12は、オ
ン状態となり、読出用ビット線ＲＢＬは“Ｌ”レベル
（接地レベル）となり、記憶データの信号論理が反転さ
れて読み出されることとなる。When the memory cell circuit 10 is selected,
That is, when the "H" level to read word line RWL, the 3N-channel MOS transistor Q 13 is turned on. At this time, if the output of the first inverter INV 11 is “L” level, that is, the stored data is “H” level, the output of the second inverter INV 12 is “H” level and the second N-channel MOS transistor Q 12 , the read bit line RBL is set to the “L” level (ground level), and the signal logic of the stored data is inverted and read.
【００５５】一方、第１インバータＩＮＶ11の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２インバータＩＮＶ12の出力は
“Ｌ”レベルとなり、第２ＮチャネルＭＯＳトランジス
タＱ12は、オフ状態を保持し、読出用ビット線ＲＢＬは
“Ｈ”レベルを保持することとなり、記憶データの信号
論理が反転されて読み出されることとなる。On the other hand, if the output of the first inverter INV 11 is "H" level, that is, if the stored data is "L" level, the output of the second inverter INV 12 is "L" level and the second N-channel MOS is provided. The transistor Q 12 holds the OFF state, the read bit line RBL holds the “H” level, and the signal logic of the stored data is inverted and read.
【００５６】以上の説明のように、本第２実施例によっ
ても、読み出される信号論理は反転するものの、第１実
施例と同様に、書込ポートとしての第１ＮチャネルＭＯ
Ｓトランジスタに接続される書込用ビット線ＷＢＬは１
本でよく、また、読出ポートとしての第３ＮチャネルＭ
ＯＳトランジスタに接続される読出用ビット線ＲＢＬも
１本でよい。従って、従来のメモリセル回路と比較して
半分のビット線数ですむこととなり、回路面積を低減す
ることができる。第３実施例 本第３実施例は、複数の書込ポートと、複数の読出ポー
トを有するメモリセル回路の実施例である。As described above, also in the second embodiment, the signal logic to be read is inverted, but like the first embodiment, the first N channel MO as a write port is used.
The write bit line WBL connected to the S transistor is 1
A book, and the third N channel M as a read port
The number of read bit lines RBL connected to the OS transistors may be one. Therefore, the number of bit lines is half that of the conventional memory cell circuit, and the circuit area can be reduced. Third Embodiment The third embodiment is an embodiment of a memory cell circuit having a plurality of write ports and a plurality of read ports.
【００５７】メモリセル回路２０は、書込端子ＴW 及び
読出端子ＴR を有するデータ記憶部２１と、第１書込用
ワード線ＷＷＬ0 にゲート端子が接続され、第１書込用
ワード線ＷＷＬ0 の信号論理に対応して第１書込用ビッ
ト線ＷＢＬ0 と書込端子ＴWとを接続する第１Ｎチャネ
ルＭＯＳトランジスタＱ21と、読出端子ＴR にゲート端
子が接続され、データ記憶部２１の記憶データの信号論
理に応じてソース端子及びドレイン端子の間の接続を行
うとともに、ソース端子が接地された第２ＮチャネルＭ
ＯＳトランジスタＱ22と、第１読出用ワード線ＲＷＬ0
にゲート端子が接続され、第１読出用ワード線ＲＷＬ0
の信号論理に対応して第１読出用ビット線ＲＢＬ0 と第
２ＮチャネルＭＯＳトランジスタＱ22のドレイン端子と
を接続する第３ＮチャネルＭＯＳトランジスタＱ23と、
第２書込用ワード線ＷＷＬ1 にゲート端子が接続され、
第２書込用ワード線ＷＷＬ1 の信号論理に対応して第２
書込用ビット線ＷＢＬ1 と書込端子ＴW とを接続する第
４ＮチャネルＭＯＳトランジスタＱ24と、読出端子ＴR
にゲート端子が接続され、データ記憶部２１の記憶デー
タの信号論理に応じてソース端子及びドレイン端子の間
の接続を行うとともに、ソース端子が接地された第５Ｎ
チャネルＭＯＳトランジスタＱ25と、第２読出用ワード
線ＲＷＬ1 にゲート端子が接続され、第２読出用ワード
線ＲＷＬ1 の信号論理に対応して第２読出用ビット線Ｒ
ＢＬ1 と第２ＮチャネルＭＯＳトランジスタＱ25のドレ
イン端子とを接続する第６ＮチャネルＭＯＳトランジス
タＱ26と、を備えて構成されている。The memory cell circuit 20 has a data storage unit 21 having a write terminal T W and a read terminal T R, and a gate terminal connected to the first write word line WWL 0. and the 1N-channel MOS transistor Q 21 which connects the first write bit line WBL 0 and the write terminal T W corresponding to the signal logic of WWL 0, the gate terminal connected to the read terminal T R, the data storage The second N-channel M in which the source terminal and the drain terminal are connected according to the signal logic of the storage data of the part 21 and the source terminal is grounded
The OS transistor Q 22 and the first read word line RWL 0
A gate terminal is connected to the first read word line RWL 0
And the 3N-channel MOS transistor Q 23 to first read bit line RBL 0 in response to the signal logic of the connection and the drain terminal of the 2N-channel MOS transistor Q 22,
The gate terminal is connected to the second write word line WWL 1 ,
The second corresponding to the signal logic of the second write word line WWL 1
A fourth N-channel MOS transistor Q 24 connecting the write bit line WBL 1 and the write terminal T W , and a read terminal T R
A gate terminal is connected to the source terminal and the drain terminal is connected according to the signal logic of the storage data of the data storage unit 21, and the source terminal is grounded.
The gate terminal is connected to the channel MOS transistor Q 25 and the second read word line RWL 1 , and the second read bit line R corresponds to the signal logic of the second read word line RWL 1.
BL 1 and the second 6N channel MOS transistor Q 26 which connects the drain terminal of the 2N-channel MOS transistor Q 25, and is configured with a.
【００５８】データ記憶部２１は、入力端子が書込端子
ＴW に接続され、出力端子が読出端子ＴR に接続された
第１インバータＩＮＶ1 と、入力端子が読出端子ＴR に
接続され、出力端子が書込端子ＴW に接続された第２イ
ンバータＩＮＶ2 と、を備えて構成されている。[0058] Data storage unit 21 has an input terminal connected to the write terminal T W, the output terminal and the first inverter INV 1 which is connected to read terminal T R, the input terminal connected to the read terminal T R, And a second inverter INV 2 whose output terminal is connected to the write terminal T W.
【００５９】次に動作について説明する。まず、第１書
込ポートを用いた書込動作について説明する。メモリセ
ル回路２０を第１書込ポートを介して選択状態とする
と、すなわち、第１書込用ワード線ＷＷＬ0 を“Ｈ”レ
ベルにすると、第１ＮチャネルＭＯＳトランジスタＱ21
は、オンとなる。Next, the operation will be described. First, the write operation using the first write port will be described. When the memory cell circuit 20 is brought into a selected state via the first write port, that is, when the first write word line WWL 0 is set to the “H” level, the first N-channel MOS transistor Q 21.
Turns on.
【００６０】これにより第１書込用ビット線ＷＢＬ0 の
信号論理に応じたデータがデータ記憶部２１に記憶され
る。より具体的には、第１書込用ビット線ＷＢＬ0 が
“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。As a result, data corresponding to the signal logic of the first write bit line WBL 0 is stored in the data storage section 21. More specifically, when the first write bit line WBL 0 is “H” level, the output of the first inverter INV 1 is “L” level and the output of the second inverter INV 2 is “H”.
Level.
【００６１】また、第１書込用ビット線ＷＢＬ0 が
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。When the first write bit line WBL 0 is at "L" level, the output of the first inverter INV 1 is "L" level and the output of the second inverter INV 2 is "H".
Level.
【００６２】第２書込ポートを用いた書込動作について
は、同様であるので、詳細な説明は省略する。次に第２
読出ポートを用いた読出動作について説明する。Since the write operation using the second write port is the same, detailed description will be omitted. Second
A read operation using the read port will be described.
【００６３】メモリセル回路２０を選択状態とすると、
すなわち、第２読出用ワード線ＲＷＬ1 を“Ｈ”レベル
にすると、第６ＮチャネルＭＯＳトランジスタＱ26はオ
ンとなる。When the memory cell circuit 20 is selected,
That is, when the second read word line RWL 1 is set to the “H” level, the sixth N-channel MOS transistor Q 26 is turned on.
【００６４】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
22は、オフ状態を保持し、第２読出用ビット線ＲＢＬ1
は“Ｈ”レベルとなり、記憶データが読み出されること
となる。At this time, assuming that the output of the first inverter INV 1 is at "L" level, that is, the stored data is at "H" level, the second N-channel MOS transistor Q
22 holds the OFF state, and the second read bit line RBL 1
Becomes "H" level, and the stored data is read out.
【００６５】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第５ＮチャネルＭＯＳトランジスタＱ
25は、オン状態となり、第６ＮチャネルＭＯＳトランジ
スタＱ26を介して第２読出用ビット線ＲＢＬ1 は“Ｌ”
レベル（接地レベル）となり、記憶データが読み出され
ることとなる。On the other hand, if the output of the first inverter INV 1 is "H" level, that is, the stored data is "L" level, the fifth N-channel MOS transistor Q
25 is turned on, and the second read bit line RBL 1 is set to “L” via the sixth N-channel MOS transistor Q 26.
It becomes the level (ground level), and the stored data is read.
【００６６】第１読出ポートを用いた書込動作について
は、同様であるので、詳細な説明は省略する。以上の説
明のように、本第３実施例によれば、各書込ポート、す
なわち、第１ＮチャネルＭＯＳトランジスタに接続され
る書込用ビット線ＷＢＬは１本でよく、また、各読出ポ
ート、すなわち、第３ＮチャネルＭＯＳトランジスタに
接続される読出用ビット線ＲＢＬも１本でよい。従っ
て、従来のメモリセル回路と比較して半分のビット線数
ですむこととなり、回路面積を低減することができる。第４実施例 本第４実施例は、従来例において列選択回路を用いるよ
うな回路構成を採る場合に好適なメモリセル回路におい
て、ビット線数を削減する実施例であり、２個の隣接す
るデータ記憶部を一のメモリセル回路として構成してい
る。The write operation using the first read port is the same, so a detailed description will be omitted. As described above, according to the third embodiment, each write port, that is, the write bit line WBL connected to the first N-channel MOS transistor may be one, and each read port, That is, the number of read bit lines RBL connected to the third N-channel MOS transistor may be one. Therefore, the number of bit lines is half that of the conventional memory cell circuit, and the circuit area can be reduced. Fourth Embodiment The fourth embodiment is an embodiment in which the number of bit lines is reduced in a memory cell circuit suitable for adopting a circuit configuration using a column selection circuit in the conventional example, and two adjacent memory cells are provided. The data storage section is configured as one memory cell circuit.
【００６７】図４に第４実施例のメモリセル回路の基本
構成図を示す。この場合において、列選択回路としては
１／２列選択回路を用いている。メモリセル回路３０
は、第１書込端子ＴW0及び第１読出端子ＴR0を有する第
１データ記憶部３１0 と、第１書込用ワード線ＷＷＬ0
にゲート端子が接続され、第１書込用ワード線ＷＷＬ0
の信号論理に対応して書込用ビット線ＷＢＬと書込端子
ＴW0とを接続する第１ＮチャネルＭＯＳトランジスタＱ
31と、読出端子ＴR0にゲート端子が接続され、データ記
憶部３１の記憶データの信号論理に応じてソース端子及
びドレイン端子の間の接続を行うとともに、ソース端子
が接地された第２ＮチャネルＭＯＳトランジスタＱ
32と、第１読出用ワード線ＲＷＬ0 にゲート端子が接続
され、第１読出用ワード線ＲＷＬ0 の信号論理に対応し
て第１読出用ビット線ＲＢＬ0 と第２ＮチャネルＭＯＳ
トランジスタＱ32のドレイン端子とを接続する第３Ｎチ
ャネルＭＯＳトランジスタＱ33と、第２書込端子ＴW1及
び第２読出端子ＴR1を有する第２データ記憶部３１
1 と、第２書込用ワード線ＷＷＬ 10にゲート端子が接続
され、第２書込用ワード線ＷＷＬ1 の信号論理に対応し
て書込用ビット線ＷＢＬと書込端子ＴW1とを接続する第
１ＮチャネルＭＯＳトランジスタＱ34と、読出端子ＴR1
にゲート端子が接続され、データ記憶部３１1 の記憶デ
ータの信号論理に応じてソース端子及びドレイン端子の
間の接続を行うとともに、ソース端子が接地された第２
ＮチャネルＭＯＳトランジスタＱ35と、第２読出用ワー
ド線ＲＷＬ1 にゲート端子が接続され、第１読出用ワー
ド線ＲＷＬ0の信号論理に対応して第２読出用ビット線
ＲＢＬ1 と第２ＮチャネルＭＯＳトランジスタＱ35のド
レイン端子とを接続する第３ＮチャネルＭＯＳトランジ
スタＱ 36と、外部からの列選択切換信号ＣＤ及び反転列
選択切換信号ＸＣＤに基づいて第１読出ビット線ＲＢＬ
0 あるいは第２読出用ビット線ＲＢＬ1 のいずれかを排
他的に選択し、切り換えて選択読出端子ＴSEL を介して
読出信号線ＤＯＴに接続する第１トランスファーゲート
ＴＧ1 及び第２トランスファーゲートＴＧ2 と、を備え
て構成されている。FIG. 4 shows the basics of the memory cell circuit of the fourth embodiment.
A block diagram is shown. In this case, the column selection circuit
A 1/2 column selection circuit is used. Memory cell circuit 30
Is the first write terminal TW0And the first read terminal TR0Having
1 data storage unit 310And the first write word line WWL0
The gate terminal is connected to the first write word line WWL0
Write bit line WBL and write terminal corresponding to the signal logic of
TW0A first N-channel MOS transistor Q connecting with
31And read terminal TR0The gate terminal is connected to the
Depending on the signal logic of the data stored in the storage unit 31, the source terminal and
The drain terminal and the source terminal.
Second N-channel MOS transistor Q whose ground is
32And the first read word line RWL0The gate terminal is connected to
And the first read word line RWL0Corresponding to the signal logic of
First read bit line RBL0And second N-channel MOS
Transistor Q32The third N-channel that connects to the drain terminal of
Channel MOS transistor Q33And the second write terminal TW1Over
And second read terminal TR1Second data storage unit 31 having
1And the second write word line WWL TenThe gate terminal is connected to
And the second write word line WWL1Corresponding to the signal logic of
Write bit line WBL and write terminal TW1Connect with
1 N-channel MOS transistor Q34And read terminal TR1
The gate terminal is connected to the data storage unit 311Memory de
Of the source and drain terminals according to the signal logic of the data
The second terminal with the source terminal grounded
N-channel MOS transistor Q35And the second read word
De line RWL1The gate terminal is connected to the
De line RWL0Second read bit line corresponding to the signal logic of
RBL1And the second N-channel MOS transistor Q35The de
3rd N-channel MOS transistor connecting to rain terminal
Star Q 36And a column selection switching signal CD and an inverted column from the outside
Based on the selection switching signal XCD, the first read bit line RBL
0Alternatively, the second read bit line RBL1Eliminate any of
Other selected and switched to read selected terminal TSELThrough
First transfer gate connected to read signal line DOT
TG1And the second transfer gate TG2And
It is configured.
【００６８】第１データ記憶部３１0 は、入力端子が書
込端子ＴW0に接続され、出力端子が読出端子ＴR0に接続
された第１インバータＩＮＶ1 と、入力端子が読出端子
ＴR0に接続され、出力端子が書込端子ＴW0に接続された
第２インバータＩＮＶ2 と、を備えて構成され、第２デ
ータ記憶部３１1 は、入力端子が書込端子ＴW1に接続さ
れ、出力端子が読出端子ＴR1に接続された第１インバー
タＩＮＶ1 と、入力端子が読出端子ＴR1に接続され、出
力端子が書込端子ＴW1に接続された第２インバータＩＮ
Ｖ2 と、を備えて構成されている。[0068] The first data storage unit 31 0 has an input terminal connected to the write terminal T W0, the first inverter INV 1 whose output terminal is connected to the read terminal T R0, the input terminal to the read terminal T R0 A second inverter INV 2 connected to the write terminal T W0 and having an output terminal connected to the write terminal T W0 . The second data storage unit 31 1 has an input terminal connected to the write terminal T W1 and an output a first inverter INV 1 which terminal is connected to the read terminal T R1, the input terminal connected to the read terminal T R1, second inverter iN to output terminal connected to the write terminal T W1
And it is configured to include a V 2, the.
【００６９】次に第１データ記憶部３１0 への書込動作
について説明する。第１データ記憶部３１0 側を選択状
態とすると、すなわち、第１書込用ワード線ＷＷＬ0 を
“Ｈ”レベルにすると、第１ＮチャネルＭＯＳトランジ
スタＱ31は、オンとなる。Next, the write operation to the first data storage unit 31 0 will be described. When the first data storage section 31 0 side is selected, that is, when the first write word line WWL 0 is set to “H” level, the first N-channel MOS transistor Q 31 is turned on.
【００７０】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータが第１データ記憶部３１0 に記憶され
る。より具体的には、書込用ビット線ＷＢＬが“Ｈ”レ
ベルの場合、第１インバータＩＮＶ1 の出力は“Ｌ”レ
ベル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルと
なる。As a result, the data corresponding to the signal logic of the write bit line WBL is stored in the first data storage section 31 0 . More specifically, when the write bit line WBL is at "H" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level.
【００７１】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。第２データ記憶部３１1 への書込動作については、
同様であるので、詳細な説明は省略する。When the write bit line WBL is at "L" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level. Regarding the write operation to the second data storage unit 31 1 ,
Since it is the same, detailed description is omitted.
【００７２】次に第１データ記憶部３１0 の読出動作に
ついて説明する。まず、第１データ記憶部３１0 の読出
動作を行うに先立ち、列選択切換信号ＣＤ及び反転列選
択切換信号ＸＣＤにより、第１トランスファーゲートＴ
Ｇ0 をオン（閉状態）とし、第２トランスファーゲート
ＴＧ1 をオフ（開状態）とし、第１読出用ビット線ＲＢ
Ｌ0 を選択読出端子ＴSEL を介して読出信号線ＤＯＴに
接続する。Next, the read operation of the first data storage unit 31 0 will be described. First, prior to performing the read operation of the first data storage unit 31 0, the column select switching signal CD and the inverted column selection switch signal XCD, the first transfer gate T
G 0 is turned on (closed state), the second transfer gate TG 1 is turned off (open state), and the first read bit line RB
L 0 is connected to the read signal line DOT via the selective read terminal T SEL .
【００７３】第１データ記憶部３１0 側を選択状態とす
ると、すなわち、第１読出用ワード線ＲＷＬ0 を“Ｈ”
レベルにすると、第３ＮチャネルＭＯＳトランジスタＱ
33はオンとなる。When the first data storage unit 31 0 side is selected, that is, the first read word line RWL 0 is set to "H".
When set to the level, the third N-channel MOS transistor Q
33 turns on.
【００７４】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
32は、オフ状態を保持し、第１読出用ビット線ＲＢＬ0
は“Ｈ”レベルとなり、記憶データが選択読出端子Ｔ
SEL 及び読出信号線ＤＯＴを介して読み出されることと
なる。At this time, assuming that the output of the first inverter INV 1 is at “L” level, that is, the stored data is at “H” level, the second N-channel MOS transistor Q
32 holds the OFF state, and the first read bit line RBL 0
Becomes "H" level, and the stored data is the selected read terminal T
The data is read out via the SEL and the read signal line DOT.
【００７５】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
32は、オン状態となり、第３ＮチャネルＭＯＳトランジ
スタＱ33を介して第１読出用ビット線ＲＢＬ0 は“Ｌ”
レベル（接地レベル）となり、記憶データが選択読出端
子ＴSEL 及び読出信号線ＤＯＴを介して読み出されるこ
ととなる。On the other hand, if the output of the first inverter INV 1 is "H" level, that is, the stored data is "L" level, the second N-channel MOS transistor Q
32 is turned on, and the first read bit line RBL 0 is “L” via the third N-channel MOS transistor Q 33.
It becomes the level (ground level), and the stored data is read out through the selective read terminal T SEL and the read signal line DOT.
【００７６】第２データ記憶部３１1 の読出動作につい
ては、同様であるので、詳細な説明は省略する。以上の
説明のように、本第４実施例によれば、書込用ビット線
ＷＢＬは二つのデータ記憶部あたり１本でよく、また、
各データ記憶部に接続される読出用ビット線ＲＢＬもそ
れぞれ１本でよい。従って、従来のメモリセル回路と比
較して書込用ビット線の本数は１／４本ですむこととな
り、回路面積を低減することができるとともに、データ
書込時に充電すべき書込用ビット線数が減少しているた
め消費電力を低減することが可能となる。。第５実施例 本第５実施例は、書込用ビット線及び読出用ビット線の
双方を低減することが可能な実施例である。The reading operation of the second data storage unit 31 1 is the same as that of the second data storage unit 31 1 and therefore detailed description thereof will be omitted. As described above, according to the fourth embodiment, the number of write bit lines WBL may be one for each of the two data storage units, and
The number of read bit lines RBL connected to each data storage unit may be one each. Therefore, compared with the conventional memory cell circuit, the number of write bit lines can be reduced to 1/4, the circuit area can be reduced, and the write bit lines to be charged at the time of writing data. Since the number is decreasing, it is possible to reduce power consumption. . Fifth Embodiment The fifth embodiment is an embodiment capable of reducing both the write bit line and the read bit line.
【００７７】図５に第５実施例のメモリセル回路の基本
構成図を示す。メモリセル回路４０は、第１書込端子Ｔ
W0及び第１読出端子ＴR0を有する第１データ記憶部４１
0 と、第１書込用ワード線ＷＷＬ0 にゲート端子が接続
され、第１書込用ワード線ＷＷＬ0 の信号論理に対応し
て書込用ビット線ＷＢＬと書込端子ＴW0とを接続する第
１ＮチャネルＭＯＳトランジスタＱ41と、読出端子ＴR0
にゲート端子が接続され、データ記憶部４１の記憶デー
タの信号論理に応じてソース端子及びドレイン端子の間
の接続を行うとともに、ソース端子が接地された第２Ｎ
チャネルＭＯＳトランジスタＱ42と、第１読出用ワード
線ＲＷＬ0 にゲート端子が接続され、第１読出用ワード
線ＲＷＬ0 の信号論理に対応して第読出用ビット線ＲＢ
Ｌと第２ＮチャネルＭＯＳトランジスタＱ42のドレイン
端子とを接続する第３ＮチャネルＭＯＳトランジスタＱ
43と、第２書込端子ＴW1及び第２読出端子ＴR1を有する
第２データ記憶部４１1 と、第２書込用ワード線ＷＷＬ
10にゲート端子が接続され、第２書込用ワード線ＷＷＬ
1 の信号論理に対応して書込用ビット線ＷＢＬと書込端
子ＴW1とを接続する第１ＮチャネルＭＯＳトランジスタ
Ｑ44と、読出端子ＴR1にゲート端子が接続され、データ
記憶部４１1 の記憶データの信号論理に応じてソース端
子及びドレイン端子の間の接続を行うとともに、ソース
端子が接地された第２ＮチャネルＭＯＳトランジスタＱ
45と、第２読出用ワード線ＲＷＬ1 にゲート端子が接続
され、第１読出用ワード線ＲＷＬ0 の信号論理に対応し
て読出用ビット線ＲＢＬと第２ＮチャネルＭＯＳトラン
ジスタＱ 45のドレイン端子とを接続する第３Ｎチャネル
ＭＯＳトランジスタＱ46と、を備えて構成されている。FIG. 5 shows the basics of the memory cell circuit of the fifth embodiment.
A block diagram is shown. The memory cell circuit 40 has a first write terminal T
W0And the first read terminal TR0First data storage unit 41 having
0And the first write word line WWL0The gate terminal is connected to
And the first write word line WWL0Corresponding to the signal logic of
Write bit line WBL and write terminal TW0Connect with
1 N-channel MOS transistor Q41And read terminal TR0
The gate terminal is connected to the
Between the source and drain terminals according to the signal logic of
And the source terminal is grounded.
Channel MOS transistor Q42 and first read word
Line RWL0The gate terminal is connected to the first read word
Line RWL0Read bit line RB corresponding to the signal logic of
L and the second N-channel MOS transistor Q42Drain of
Third N-channel MOS transistor Q for connecting to the terminal
43And the second write terminal TW1And the second read terminal TR1Have
Second data storage unit 411And the second write word line WWL
TenThe gate terminal is connected to the second write word line WWL
1Write bit line WBL and write end corresponding to the signal logic of
Child TW1First N-channel MOS transistor for connecting to
Q44And read terminal TR1The gate terminal is connected to the
Storage unit 411Source end according to signal logic of stored data
Make a connection between the child and drain terminals, and
Second N-channel MOS transistor Q whose terminal is grounded
45And the second read word line RWL1The gate terminal is connected to
And the first read word line RWL0Corresponding to the signal logic of
Read bit line RBL and second N-channel MOS transistor
Jista Q 45Third N-channel connecting to the drain terminal of
MOS transistor Q46And are provided.
【００７８】第１データ記憶部４１0 は、入力端子が書
込端子ＴW0に接続され、出力端子が読出端子ＴR0に接続
された第１インバータＩＮＶ1 と、入力端子が読出端子
ＴR0に接続され、出力端子が書込端子ＴW0に接続された
第２インバータＩＮＶ2 と、を備えて構成され、第２デ
ータ記憶部４１1 は、入力端子が書込端子ＴW1に接続さ
れ、出力端子が読出端子ＴR1に接続された第１インバー
タＩＮＶ1 と、入力端子が読出端子ＴR1に接続され、出
力端子が書込端子ＴW1に接続された第２インバータＩＮ
Ｖ2 と、を備えて構成されている。The first data storage section 41 0 has a first inverter INV 1 having an input terminal connected to the write terminal T W0 and an output terminal connected to the read terminal T R0 , and an input terminal connected to the read terminal T R0 . A second inverter INV 2 connected to the write terminal T W0 and having an output terminal connected to the write terminal T W0 . The second data storage unit 41 1 has an input terminal connected to the write terminal T W1 and an output a first inverter INV 1 which terminal is connected to the read terminal T R1, the input terminal connected to the read terminal T R1, second inverter iN to output terminal connected to the write terminal T W1
And it is configured to include a V 2, the.
【００７９】次に第１データ記憶部４１0 への書込動作
について説明する。第１データ記憶部４１0 側を選択状
態とすると、すなわち、第１書込用ワード線ＷＷＬ0 を
“Ｈ”レベルにすると、第１ＮチャネルＭＯＳトランジ
スタＱ41は、オンとなる。Next, the write operation to the first data storage section 41 0 will be described. When the first data storage section 41 0 side is selected, that is, when the first write word line WWL 0 is set to the “H” level, the first N-channel MOS transistor Q 41 is turned on.
【００８０】これにより書込用ビット線ＷＢＬの信号論
理に応じたデータが第１データ記憶部４１0 に記憶され
る。より具体的には、書込用ビット線ＷＢＬが“Ｈ”レ
ベルの場合、第１インバータＩＮＶ1 の出力は“Ｌ”レ
ベル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルと
なる。As a result, the data corresponding to the signal logic of the write bit line WBL is stored in the first data storage section 41 0 . More specifically, when the write bit line WBL is at "H" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level.
【００８１】また、書込用ビット線ＷＢＬが“Ｌ”レベ
ルの場合、第１インバータＩＮＶ1の出力は“Ｌ”レベ
ル、第２インバータＩＮＶ2 の出力は“Ｈ”レベルとな
る。第２データ記憶部４１1 への書込動作については、
同様であるので、詳細な説明は省略する。When the write bit line WBL is at "L" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level. Regarding the write operation to the second data storage unit 41 1 ,
Since it is the same, detailed description is omitted.
【００８２】次に第１データ記憶部４１0 の読出動作に
ついて説明する。第１データ記憶部４１0 側を選択状態
とすると、すなわち、第１読出用ワード線ＲＷＬ0 を
“Ｈ”レベルにすると、第３ＮチャネルＭＯＳトランジ
スタＱ43はオンとなる。Next, the read operation of the first data storage section 41 0 will be described. When the first data storage section 41 0 side is selected, that is, when the first read word line RWL 0 is set to the “H” level, the third N-channel MOS transistor Q 43 is turned on.
【００８３】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
42は、オフ状態を保持し、読出用ビット線ＲＢＬは
“Ｈ”レベルとなり、記憶データが選択読出端子ＴSEL
及び読出信号線ＤＯＴを介して読み出されることとな
る。At this time, if the output of the first inverter INV 1 is at "L" level, that is, the stored data is at "H" level, the second N-channel MOS transistor Q
42 holds the off state, the read bit line RBL becomes the “H” level, and the stored data is the selected read terminal T SEL.
And the read signal line DOT.
【００８４】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
42は、オン状態となり、第３ＮチャネルＭＯＳトランジ
スタＱ43を介して読出用ビット線ＲＢＬは“Ｌ”レベル
（接地レベル）となり、記憶データが選択読出端子ＴSE
L 及び読出信号線ＤＯＴを介して読み出されることとな
る。On the other hand, if the output of the first inverter INV 1 is "H" level, that is, the stored data is "L" level, the second N-channel MOS transistor Q
42 is turned on, the read bit line RBL is set to the “L” level (ground level) through the third N-channel MOS transistor Q 43 , and the stored data is the selected read terminal T SE.
It will be read out through L and the read signal line DOT.
【００８５】第２データ記憶部４１1 の読出動作につい
ては、同様であるので、詳細な説明は省略する。以上の
説明のように、本第５実施例によれば、書込用ビット線
ＷＢＬ及び読出用ビット線ＲＢＬは二つのデータ記憶部
あたりそれぞれ１本でよい。従って、従来のメモリセル
回路と比較して書込用ビット線の本数は１／４本ですむ
こととなり、回路面積を低減することができるととも
に、データ書込時に充電すべき書込用ビット線数が減少
しているため消費電力を低減することが可能となる。第６実施例 図６に書込ポート数＝２、読出ポート数＝４のマルチポ
ートメモリ回路の基本構成図を示す。The read operation of the second data storage unit 41 1 is the same, and therefore detailed description thereof will be omitted. As described above, according to the fifth embodiment, one write bit line WBL and one read bit line RBL may be provided for each of the two data storage units. Therefore, compared with the conventional memory cell circuit, the number of write bit lines can be reduced to 1/4, the circuit area can be reduced, and the write bit lines to be charged at the time of writing data. Since the number is decreasing, it is possible to reduce power consumption. Sixth Embodiment FIG. 6 shows a basic configuration diagram of a multiport memory circuit in which the number of write ports = 2 and the number of read ports = 4.
【００８６】マルチポートメモリ回路５０は、大別する
と、第１メモリセル回路部５０Ａ及び第２メモリセル回
路部５０Ｂを備えて構成されている。第１メモリセル回
路部５０Ａは、第１書込端子ＴW0及び第１読出端子ＴR0
を有する第１データ記憶部５１0 と、第１書込用ワード
線ＷＷＬ0 にゲート端子が接続され、第１書込用ワード
線ＷＷＬ00の信号論理に対応して第１書込用ビット線Ｗ
ＢＬ00と第１書込端子ＴW0とを接続する第１Ｎチャネル
ＭＯＳトランジスタＱ 51A と、第３書込用ワード線ＷＷ
Ｌ10にゲート端子が接続され、第３書込用ワード線ＷＷ
Ｌ11の信号論理に対応して第２書込用ビット線ＷＢＬ1
と第１書込端子ＴW0とを接続する第２ＮチャネルＭＯＳ
トランジスタＱ51B と、第１読出端子Ｔ R0にゲート端子
が接続され、第１データ記憶部５１0 の記憶データの信
号論理に応じてソース端子及びドレイン端子の間の接続
を行うとともに、ソース端子が接地された第３Ｎチャネ
ルＭＯＳトランジスタＱ52A と、第１読出用ワード線Ｒ
ＷＬ00にゲート端子が接続され、第１読出用ワード線Ｒ
ＷＬ00の信号論理に対応して第１読出用ビット線ＲＢＬ
0 と第３ＮチャネルＭＯＳトランジスタＱ52A のドレイ
ン端子とを接続する第４ＮチャネルＭＯＳトランジスタ
Ｑ53A と、第１読出端子ＴR0にゲート端子が接続され、
第１データ記憶部５１0 の記憶データの信号論理に応じ
てソース端子及びドレイン端子の間の接続を行うととも
に、ソース端子が接地された第５ＮチャネルＭＯＳトラ
ンジスタＱ52B と、第３読出用ワード線ＲＷＬ11にゲー
ト端子が接続され、第３読出用ワード線ＲＷＬ11の信号
論理に対応して第２読出用ビット線ＲＢＬ1 と第５Ｎチ
ャネルＭＯＳトランジスタＱ52 B のドレイン端子とを接
続する第６ＮチャネルＭＯＳトランジスタＱ53B と、第
１読出端子ＴR0にゲート端子が接続され、第１データ記
憶部５１0 の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第７ＮチャネルＭＯＳトランジスタＱ
52C と、第５読出用ワード線ＲＷＬ20にゲート端子が接
続され、第５読出用ワード線ＲＷＬ20の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第７ＮチャネルＭＯ
ＳトランジスタＱ52C のドレイン端子とを接続する第８
ＮチャネルＭＯＳトランジスタＱ53Cと、第１読出端子
ＴR0にゲート端子が接続され、第１データ記憶部５１0
の記憶データの信号論理に応じてソース端子及びドレイ
ン端子の間の接続を行うとともに、ソース端子が接地さ
れた第９ＮチャネルＭＯＳトランジスタＱ52D と、第７
読出用ワード線ＲＷＬ30にゲート端子が接続され、第７
読出用ワード線ＲＷＬ30の信号論理に対応して第４読出
用ビット線ＲＢＬ3 と第９ＮチャネルＭＯＳトランジス
タＱ52D のドレイン端子とを接続する第１０Ｎチャネル
ＭＯＳトランジスタＱ53D と、を備えて構成されてい
る。The multiport memory circuit 50 is roughly classified.
And the first memory cell circuit section 50A and the second memory cell circuit
It is configured to include a road portion 50B. First memory cell times
The road portion 50A has a first write terminal TW0And the first read terminal TR0
First data storage unit 51 having0And the first write word
Line WWL0The gate terminal is connected to the first write word
Line WWL00Corresponding to the signal logic of the first write bit line W
BL00And the first write terminal TW0First N channel connecting to
MOS transistor Q 51AAnd the third write word line WW
LTenThe gate terminal is connected to the third write word line WW
L11The second write bit line WBL corresponding to the signal logic of1
And the first write terminal TW0Second N-channel MOS connecting to
Transistor Q51BAnd the first read terminal T R0On the gate terminal
Is connected to the first data storage unit 51.0Stored data
Connection between the source and drain terminals according to the logic
And the third N channel whose source terminal is grounded.
MOS transistor Q52AAnd the first read word line R
WL00A gate terminal is connected to the first read word line R
WL00Corresponding to the signal logic of the first read bit line RBL
0And the third N-channel MOS transistor Q52AThe dray
4th N-channel MOS transistor connected to the terminal
Q53AAnd the first read terminal TR0The gate terminal is connected to
First data storage unit 510Depending on the signal logic of the stored data of
Connection between the source and drain terminals
A fifth N-channel MOS transistor whose source terminal is grounded
Register Q52BAnd the third read word line RWL11To the game
Connected to the third read word line RWL11Signal of
The second read bit line RBL corresponding to the logic1And the 5th N
Channel MOS transistor Q52 BConnect to the drain terminal of
Continuing sixth N-channel MOS transistor Q53BAnd the
1 read terminal TR0The gate terminal is connected to the
Memory 510Source terminal according to the signal logic of stored data
And connect the drain terminal and the source terminal
Seventh N-channel MOS transistor Q whose child is grounded
52CAnd the fifth read word line RWL20To the gate terminal
And the fifth read word line RWL20Compatible with the signal logic of
Then, the third read bit line RBL2And 7th N channel MO
S transistor Q52CEighth connection with the drain terminal of
N-channel MOS transistor Q53CAnd the first read terminal
TR0The gate terminal is connected to the first data storage unit 51.0
Source terminal and drain depending on the signal logic of the stored data
The source terminal to ground.
9th N-channel MOS transistor Q52DAnd the seventh
Read word line RWL30The gate terminal is connected to
Fourth read corresponding to the signal logic of read word line RWL30
Bit line RBL3And 9th N-channel MOS transistor
Q52D10th N-channel connecting to the drain terminal of
MOS transistor Q53DAnd is configured with
It
【００８７】第２メモリセル回路部５０Ｂは、第２書込
端子ＴW1及び第２読出端子ＴR1を有する第２データ記憶
部５１1 と、第２書込用ワード線ＷＷＬ01にゲート端子
が接続され、第２書込用ワード線ＷＷＬ01の信号論理に
対応して第１書込用ビット線ＷＢＬ0 と第２書込端子Ｔ
W1とを接続する第１１ＮチャネルＭＯＳトランジスタＱ
54A と、第４書込用ワード線ＷＷＬ11にゲート端子が接
続され、第４書込用ワード線ＷＷＬ11の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と第２書込端子ＴW1と
を接続する第１２ＮチャネルＭＯＳトランジスタＱ54B
と、第２読出端子ＴR1にゲート端子が接続され、第２デ
ータ記憶部５１1 の記憶データの信号論理に応じてソー
ス端子及びドレイン端子の間の接続を行うとともに、ソ
ース端子が接地された第１３ＮチャネルＭＯＳトランジ
スタＱ55A と、第２読出用ワード線ＲＷＬ01にゲート端
子が接続され、第２読出用ワード線ＲＷＬ01の信号論理
に対応して第１読出用ビット線ＲＢＬ0 と第１３Ｎチャ
ネルＭＯＳトランジスタＱ 55A のドレイン端子とを接続
する第１４ＮチャネルＭＯＳトランジスタＱ56A と、第
２読出端子ＴR1にゲート端子が接続され、第２データ記
憶部５１1 の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第１５ＮチャネルＭＯＳトランジスタＱ
55B と、第４読出用ワード線ＲＷＬ11にゲート端子が接
続され、第４読出用ワード線ＲＷＬ11の信号論理に対応
して第２読出用ビット線ＲＢＬ1 と第１５ＮチャネルＭ
ＯＳトランジスタＱ55B のドレイン端子とを接続する第
１６ＮチャネルＭＯＳトランジスタＱ56B と、第２読出
端子ＴR1にゲート端子が接続され、第２データ記憶部５
１1 の記憶データの信号論理に応じてソース端子及びド
レイン端子の間の接続を行うとともに、ソース端子が接
地された第１７ＮチャネルＭＯＳトランジスタＱ
55C と、第６読出用ワード線ＲＷＬ21にゲート端子が接
続され、第６読出用ワード線ＲＷＬ21の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第１７ＮチャネルＭ
ＯＳトランジスタＱ55C のドレイン端子とを接続する第
１８ＮチャネルＭＯＳトランジスタＱ56C と、第２読出
端子ＴR1にゲート端子が接続され、第２データ記憶部５
１1 の記憶データの信号論理に応じてソース端子及びド
レイン端子の間の接続を行うとともに、ソース端子が接
地された第１９ＮチャネルＭＯＳトランジスタＱ
55D と、第８読出用ワード線ＲＷＬ31にゲート端子が接
続され、第８読出用ワード線ＲＷＬ31の信号論理に対応
して第４読出用ビット線ＲＢＬ3 と第１９ＮチャネルＭ
ＯＳトランジスタＱ55D のドレイン端子とを接続する第
２０ＮチャネルＭＯＳトランジスタＱ56D と、を備えて
構成されている。The second memory cell circuit section 50B uses the second write
Terminal TW1And the second read terminal TR1Second data storage having
Part 511And the second write word line WWL01On the gate terminal
Connected to the second write word line WWL01To the signal logic of
Correspondingly, the first write bit line WBL0And the second writing terminal T
W1Eleventh N-channel MOS transistor Q connecting with
54AAnd the fourth write word line WWL11To the gate terminal
And the fourth write word line WWL11Compatible with the signal logic of
Then, the second write bit line WBL1And the second writing terminal TW1When
12th N-channel MOS transistor Q for connecting54B
And the second read terminal TR1The gate terminal is connected to
Data storage unit 511Depending on the signal logic of the stored data of
Connection between the source and drain terminals, and
13th N-channel MOS transistor whose source terminal is grounded
Star Q55AAnd the second read word line RWL01At the gate end
Second read word line RWL01Signal logic of
Corresponding to the first read bit line RBL0And the 13th N Cha
Channel MOS transistor Q 55AConnect to the drain terminal of
14th N-channel MOS transistor Q56AAnd the
2 Readout terminal TR1The gate terminal is connected to the
Memory 511Source terminal according to the signal logic of stored data
And connect the drain terminal and the source terminal
Fifteenth N-channel MOS transistor Q whose child is grounded
55BAnd the fourth read word line RWL11To the gate terminal
And the fourth read word line RWL11Compatible with the signal logic of
Then, the second read bit line RBL1And the 15th N channel M
OS transistor Q55BConnect to the drain terminal of
16 N-channel MOS transistor Q56BAnd the second read
Terminal TR1The gate terminal is connected to the second data storage unit 5
11Source terminal and drive
Make connections between the rain terminals and connect the source terminals.
Grounded 17th N-channel MOS transistor Q
55CAnd the sixth read word line RWLtwenty oneTo the gate terminal
And the sixth read word line RWLtwenty oneCompatible with the signal logic of
Then, the third read bit line RBL2And the 17th N channel M
OS transistor Q55CConnect to the drain terminal of
18 N-channel MOS transistor Q56CAnd the second read
Terminal TR1The gate terminal is connected to the second data storage unit 5
11Source terminal and drive
Make connections between the rain terminals and connect the source terminals.
Grounded 19th N-channel MOS transistor Q
55DAnd the eighth read word line RWL31To the gate terminal
And the eighth read word line RWL31Compatible with the signal logic of
And the fourth read bit line RBL3And the 19th N channel M
OS transistor Q55DConnect to the drain terminal of
20 N-channel MOS transistor Q56DAnd with
It is configured.
【００８８】次に動作説明の一例として、第１書込ポー
トとしての第１ＮチャネルＭＯＳトランジスタＱ51A を
介して第１データ記憶部５１0 へデータを書込む書込動
作について説明する。As an example of the operation description, a write operation for writing data into first data storage unit 51 0 via first N-channel MOS transistor Q 51A as the first write port will be described.
【００８９】第１データ記憶部５１0 側を選択状態とす
ると、すなわち、第１書込用ワード線ＷＷＬ00を“Ｈ”
レベルにすると、第１ＮチャネルＭＯＳトランジスタＱ
51Aは、オンとなる。When the first data storage unit 51 0 side is selected, that is, the first write word line WWL 00 is set to "H".
When set to the level, the first N-channel MOS transistor Q
51A is turned on.
【００９０】これにより第１書込用ビット線ＷＢＬ0 の
信号論理に応じたデータが第１データ記憶部５１0 に記
憶される。より具体的には、第１書込用ビット線ＷＢＬ
0 が“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出
力は“Ｌ”レベル、第２インバータＩＮＶ2 の出力は
“Ｈ”レベルとなる。As a result, data corresponding to the signal logic of the first write bit line WBL 0 is stored in the first data storage section 51 0 . More specifically, the first write bit line WBL
When 0 is at "H" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level.
【００９１】また、第１書込用ビット線ＷＢＬ0 が
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。When the first write bit line WBL 0 is "L" level, the output of the first inverter INV 1 is "L" level and the output of the second inverter INV 2 is "H".
Level.
【００９２】第１書込ポートとしての第１ＮチャネルＭ
ＯＳトランジスタＱ51A を介して第１データ記憶部５１
0 へデータを書込む書込動作及び第２データ記憶部５１
1 への書込動作については、同様であるので、詳細な説
明は省略する。First N Channel M as First Write Port
The first data storage unit 51 via the OS transistor Q 51A.
Write operation for writing data to 0 and second data storage unit 51
Since the write operation to 1 is the same, detailed description will be omitted.
【００９３】次に第２データ記憶部５１1 から第３読出
ポートである第１７ＮチャネルＭＯＳトランジスタＱ
55C 及び第１８ＮチャネルＭＯＳトランジスタＱ56C を
介してデータを読み出す読出動作について説明する。Next, from the second data storage unit 51 1 to the 17th N-channel MOS transistor Q which is the third read port.
A read operation for reading data via the 55C and the 18th N-channel MOS transistor Q 56C will be described.
【００９４】第２データ記憶部５１1 側を選択状態とす
ると、すなわち、第６読出用ワード線ＲＷＬ21を“Ｈ”
レベルにすると、第１８ＮチャネルＭＯＳトランジスタ
Ｑ56 C はオンとなる。When the second data storage unit 51 1 side is set to the selected state, that is, the sixth read word line RWL 21 is set to "H".
When set to the level, the 18th N- channel MOS transistor Q 56 C is turned on.
【００９５】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第１７ＮチャネルＭＯＳトランジスタ
Ｑ55 C は、オフ状態を保持し、第３読出用ビット線ＲＢ
Ｌ2 は“Ｈ”レベルとなり、記憶データが読み出される
こととなる。At this time, if the output of the first inverter INV 1 is at the “L” level, that is, the stored data is at the “H” level, the 17th N- channel MOS transistor Q 55 C holds the OFF state, 3 Read bit line RB
L 2 becomes "H" level, so that the stored data is read.
【００９６】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第１７ＮチャネルＭＯＳトランジスタ
Ｑ55Cは、オン状態となり、第１８ＮチャネルＭＯＳト
ランジスタＱ456Cを介して第３読出用ビット線ＲＢＬ2
は“Ｌ”レベル（接地レベル）となり、記憶データが読
み出されることとなる。On the other hand, if the output of the first inverter INV 1 is at "H" level, that is, the stored data is at "L" level, the 17th N-channel MOS transistor Q 55C is turned on and the 18th N-channel MOS transistor is turned on. Third read bit line RBL 2 via Q 456C
Becomes "L" level (ground level), and the stored data is read.
【００９７】第２データ記憶部５１1 からの他の読出ポ
ートを用いた読出動作及び第１データ記憶部５１0 側の
読出動作については、同様であるので、詳細な説明は省
略する。Since the read operation from the second data storage unit 51 1 using another read port and the read operation on the first data storage unit 51 0 side are the same, detailed description will be omitted.
【００９８】以上の説明のように、本第５実施例によれ
ば、書込用ビット線ＷＢＬ及び読出用ビット線ＲＢＬは
二つのデータ記憶部あたりそれぞれ１本でよい。従っ
て、同一の機能を有する従来のメモリセル回路（ビット
線数２４本）と比較して書込用ビット線の本数は１／４
の６本ですむこととなり、回路面積を低減することがで
きるとともに、データ書込時に充電すべき書込用ビット
線数が減少しているため消費電力を低減することが可能
となる。第７実施例 図７に第７実施例のマルチポートメモリ回路６０の基本
構成図を示す。図７において、図６と原理的に同一の部
分には同一の符号を付し、その詳細な説明を省略する。As described above, according to the fifth embodiment, one write bit line WBL and one read bit line RBL may be provided for each of the two data storage units. Therefore, the number of write bit lines is 1/4 as compared with the conventional memory cell circuit having the same function (the number of bit lines is 24).
Therefore, the circuit area can be reduced, and the power consumption can be reduced because the number of write bit lines to be charged at the time of data writing is reduced. Seventh Embodiment FIG. 7 shows a basic configuration diagram of a multiport memory circuit 60 of the seventh embodiment. In FIG. 7, the same parts as those in FIG. 6 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００９９】上記第６実施例においては、読出ポート及
び書込ポートでそれぞれワード線を２重化していたが、
本第７実施例は、書込ポートのワード線のみを２重化
し、読出用ワード線数を減らし（ＲＷＬ0 〜ＲＷＬ3 の
４本に減少）、読出用ビット線数を増加（ＲＢＬ00〜Ｒ
ＢＬ31の８本に増加）させることにより、ワード線数及
びビット線数を調整し、レイアウト上の問題点を解決す
るものである。In the sixth embodiment, the word lines are duplicated at the read port and the write port, respectively.
In the seventh embodiment, only the word line of the write port is duplicated, the number of read word lines is reduced (reduced to four RWL 0 to RWL 3 ) and the number of read bit lines is increased (RBL 00 to RBL 00 to R
By increasing the number of BL 31 to 8), the number of word lines and the number of bit lines are adjusted to solve the layout problem.
【０１００】動作については第６実施例と同様であるの
で、詳細な説明を省略する。第８実施例 図８に１／２列選択回路を有し、２ワード×２ビット構
成としたマルチポートメモリ回路の基本構成図を示す。Since the operation is the same as that of the sixth embodiment, detailed description will be omitted. Eighth Embodiment FIG. 8 shows a basic configuration diagram of a multiport memory circuit having a 1/2 column selection circuit and having a 2 word × 2 bit configuration.
【０１０１】マルチポートメモリ回路７０は、大別する
と、第１メモリセル回路部７０Ａと、第２メモリセル回
路部７０Ｂと、を備えて構成されている。第１メモリセ
ル回路部７０Ａは、第１書込端子ＴW0及び第１読出端子
ＴR0を有する第１データ記憶部７１0 と、第１書込用ワ
ード線ＷＷＬ00にゲート端子が接続され、第１書込用ワ
ード線ＷＷＬ00の信号論理に対応して第１書込用ビット
線ＷＢＬ0 と書込端子ＴW0とを接続する第１Ｎチャネル
ＭＯＳトランジスタＱ71Aと、読出端子ＴR0にゲート端
子が接続され、データ記憶部３１の記憶データの信号論
理に応じてソース端子及びドレイン端子の間の接続を行
うとともに、ソース端子が接地された第２ＮチャネルＭ
ＯＳトランジスタＱ72A と、第１読出用ワード線ＲＷＬ
0 にゲート端子が接続され、第１読出用ワード線ＲＷＬ
0 の信号論理に対応して第１読出用ビット線ＲＢＬ0 と
第２ＮチャネルＭＯＳトランジスタＱ 72A のドレイン端
子とを接続する第３ＮチャネルＭＯＳトランジスタＱ
73A と、第２書込端子ＴW1及び第２読出端子ＴR1を有す
る第２データ記憶部７１1 と、第２書込用ワード線ＷＷ
Ｌ01にゲート端子が接続され、第２書込用ワード線ＷＷ
Ｌ 01の信号論理に対応して第１書込用ビット線ＷＢＬ0
と書込端子ＴW1とを接続する第１ＮチャネルＭＯＳトラ
ンジスタＱ74A と、読出端子ＴR1にゲート端子が接続さ
れ、データ記憶部７１1 の記憶データの信号論理に応じ
てソース端子及びドレイン端子の間の接続を行うととも
に、ソース端子が接地された第２ＮチャネルＭＯＳトラ
ンジスタＱ75A と、第１読出用ワード線ＲＷＬ0 にゲー
ト端子が接続され、第１読出用ワード線ＲＷＬ0 の信号
論理に対応して第２読出用ビット線ＲＢＬ1 と第２Ｎチ
ャネルＭＯＳトランジスタＱ75A のドレイン端子とを接
続する第３ＮチャネルＭＯＳトランジスタＱ76A と、第
１書込端子ＴW0及び第１読出端子ＴR0を有する第１デー
タ記憶部７２0 と、第３書込用ワード線ＷＷＬ10にゲー
ト端子が接続され、第３書込用ワード線ＷＷＬ10の信号
論理に対応して第１書込用ビット線ＷＢＬ0 と書込端子
ＴW0とを接続する第１ＮチャネルＭＯＳトランジスタＱ
71B と、読出端子ＴR0にゲート端子が接続され、第１デ
ータ記憶部７２0の記憶データの信号論理に応じてソー
ス端子及びドレイン端子の間の接続を行うとともに、ソ
ース端子が接地された第２ＮチャネルＭＯＳトランジス
タＱ72B と、第２読出用ワード線ＲＷＬ1 にゲート端子
が接続され、第２読出用ワード線ＲＷＬ1 の信号論理に
対応して第１読出用ビット線ＲＢＬ0 と第２Ｎチャネル
ＭＯＳトランジスタＱ72B のドレイン端子とを接続する
第３ＮチャネルＭＯＳトランジスタＱ73B と、第２書込
端子ＴW1及び第２読出端子ＴR1を有する第２データ記憶
部７２1 と、第４書込用ワード線ＷＷＬ11にゲート端子
が接続され、第４書込用ワード線ＷＷＬ11の信号論理に
対応して第１書込用ビット線ＷＢＬ0 と書込端子ＴW1と
を接続する第１ＮチャネルＭＯＳトランジスタＱ
74B と、読出端子ＴR1にゲート端子が接続され、データ
記憶部７２1 の記憶データの信号論理に応じてソース端
子及びドレイン端子の間の接続を行うとともに、ソース
端子が接地された第２ＮチャネルＭＯＳトランジスタＱ
75B と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第２読出用ワード線ＲＷＬ1 の信号論理に対応
して第２読出用ビット線ＲＢＬ1 と第２ＮチャネルＭＯ
ＳトランジスタＱ75B のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ76B と、外部からの列
選択切換信号ＣＤ及び反転列選択切換信号ＸＣＤに基づ
いて第１読出ビット線ＲＢＬ0 あるいは第２読出用ビッ
ト線ＲＢＬ1 のいずれかを排他的に選択し、切り換えて
選択読出端子ＴSEL1を介して読出信号線ＤＯＴ0 に接続
する第１トランスファーゲートＴＧ11及び第２トランス
ファーゲートＴＧ12と、を備えて構成されている。The multiport memory circuit 70 is roughly classified.
And a first memory cell circuit unit 70A and a second memory cell circuit
And a road portion 70B. 1st memory
The circuit section 70A includes a first write terminal TW0And the first read terminal
TR0First data storage unit 71 having0And the first writing wire
Wire WWL00The gate terminal is connected to the
Wire WWL00First write bit corresponding to the signal logic of
Line WBL0And write terminal TW0First N channel connecting to
MOS transistor Q71AAnd read terminal TR0At the gate end
Signal theory of data stored in the data storage unit 31 to which the child is connected
Connect the source and drain terminals according to the reason.
And a second N channel M whose source terminal is grounded
OS transistor Q72AAnd the first read word line RWL
0The gate terminal is connected to the first read word line RWL
0Corresponding to the signal logic of the first read bit line RBL0When
Second N-channel MOS transistor Q 72AThe drain edge
Third N-channel MOS transistor Q for connecting to child
73AAnd the second write terminal TW1And the second read terminal TR1Have
Second data storage unit 711And the second write word line WW
L01The gate terminal is connected to the second write word line WW
L 01Corresponding to the signal logic of the first write bit line WBL0
And write terminal TW1First N-channel MOS transistor connecting to
Register Q74AAnd read terminal TR1The gate terminal is connected to
Data storage unit 711Depending on the signal logic of the stored data of
Connection between the source and drain terminals
A second N-channel MOS transistor whose source terminal is grounded
Register Q75AAnd the first read word line RWL0To the game
Connected to the first read word line RWL0Signal of
The second read bit line RBL corresponding to the logic1And the second N
Channel MOS transistor Q75AConnect to the drain terminal of
Continued third N-channel MOS transistor Q76AAnd the
1 write terminal TW0And the first read terminal TR0Day 1 with
Data storage unit 720And the third write word line WWLTenTo the game
And the third write word line WWLTenSignal of
First write bit line WBL corresponding to logic0And write terminal
TW0A first N-channel MOS transistor Q connecting with
71BAnd read terminal TR0The gate terminal is connected to
Data storage unit 720Depending on the signal logic of the stored data of
Connection between the source and drain terminals, and
Second N-channel MOS transistor whose source terminal is grounded
Q72BAnd the second read word line RWL1On the gate terminal
Connected to the second read word line RWL1To the signal logic of
Correspondingly, the first read bit line RBL0And the second N channel
MOS transistor Q72BConnect to the drain terminal of
Third N-channel MOS transistor Q73BAnd the second writing
Terminal TW1And the second read terminal TR1Second data storage having
Part 721And the fourth write word line WWL11On the gate terminal
Connected to the fourth write word line WWL11To the signal logic of
Correspondingly, the first write bit line WBL0And write terminal TW1When
First N-channel MOS transistor Q for connecting
74BAnd read terminal TR1The gate terminal is connected to the
Storage unit 721Source end according to signal logic of stored data
Make a connection between the child and drain terminals, and
Second N-channel MOS transistor Q whose terminal is grounded
75BAnd the first read word line RWL0To the gate terminal
And the second read word line RWL1Compatible with the signal logic of
Then, the second read bit line RBL1And second N channel MO
S transistor Q75BThird connecting to the drain terminal of
N-channel MOS transistor Q76BAnd a column from the outside
Based on the selection switching signal CD and the inverted column selection switching signal XCD
The first read bit line RBL0Or the second read bit
Line RBL1Select one of the
Selective read terminal TSEL1Through the read signal line DOT0Connected to
First transfer gate TG11And the second transformer
Fargate TG12And are provided.
【０１０２】第２メモリセル回路部７０Ｂは、第１書込
端子ＴW0及び第１読出端子ＴR0を有する第１データ記憶
部７３0 と、第１書込用ワード線ＷＷＬ00にゲート端子
が接続され、第１書込用ワード線ＷＷＬ00の信号論理に
対応して第２書込用ビット線ＷＢＬ1 と書込端子ＴW0と
を接続する第１ＮチャネルＭＯＳトランジスタＱ
71Cと、読出端子ＴR0にゲート端子が接続され、データ
記憶部３１の記憶データの信号論理に応じてソース端子
及びドレイン端子の間の接続を行うとともに、ソース端
子が接地された第２ＮチャネルＭＯＳトランジスタＱ
72C と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第１読出用ワード線ＲＷＬ0 の信号論理に対応
して第３読出用ビット線ＲＢＬ2 と第２ＮチャネルＭＯ
ＳトランジスタＱ 72C のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ73C と、第２書込端子
ＴW1及び第２読出端子ＴR1を有する第２データ記憶部７
３1 と、第２書込用ワード線ＷＷＬ01にゲート端子が接
続され、第２書込用ワード線ＷＷＬ 01の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と書込端子ＴW1とを接
続する第１ＮチャネルＭＯＳトランジスタＱ74C と、読
出端子ＴR1にゲート端子が接続され、第２データ記憶部
７３1 の記憶データの信号論理に応じてソース端子及び
ドレイン端子の間の接続を行うとともに、ソース端子が
接地された第２ＮチャネルＭＯＳトランジスタＱ
75C と、第１読出用ワード線ＲＷＬ0 にゲート端子が接
続され、第１読出用ワード線ＲＷＬ0 の信号論理に対応
して第４読出用ビット線ＲＢＬ3 と第２ＮチャネルＭＯ
ＳトランジスタＱ75C のドレイン端子とを接続する第３
ＮチャネルＭＯＳトランジスタＱ76C と、第１書込端子
ＴW0及び第１読出端子ＴR0を有する第１データ記憶部７
４0 と、第３書込用ワード線ＷＷＬ10にゲート端子が接
続され、第３書込用ワード線ＷＷＬ10の信号論理に対応
して第２書込用ビット線ＷＢＬ1 と書込端子ＴW0とを接
続する第１ＮチャネルＭＯＳトランジスタＱ71D と、読
出端子ＴR0にゲート端子が接続され、データ記憶部３１
の記憶データの信号論理に応じてソース端子及びドレイ
ン端子の間の接続を行うとともに、ソース端子が接地さ
れた第２ＮチャネルＭＯＳトランジスタＱ72D と、第２
読出用ワード線ＲＷＬ1 にゲート端子が接続され、第２
読出用ワード線ＲＷＬ1 の信号論理に対応して第３読出
用ビット線ＲＢＬ2 と第２ＮチャネルＭＯＳトランジス
タＱ72D のドレイン端子とを接続する第３ＮチャネルＭ
ＯＳトランジスタＱ73D と、第２書込端子ＴW1及び第２
読出端子ＴR1を有する第２データ記憶部７４1 と、第４
書込用ワード線ＷＷＬ11にゲート端子が接続され、第４
書込用ワード線ＷＷＬ11の信号論理に対応して第２書込
用ビット線ＷＢＬ1 と書込端子ＴW1とを接続する第１Ｎ
チャネルＭＯＳトランジスタＱ74D と、読出端子ＴR1に
ゲート端子が接続され、第２データ記憶部７４1 の記憶
データの信号論理に応じてソース端子及びドレイン端子
の間の接続を行うとともに、ソース端子が接地された第
２ＮチャネルＭＯＳトランジスタＱ75D と、第１読出用
ワード線ＲＷＬ0にゲート端子が接続され、第２読出用
ワード線ＲＷＬ1 の信号論理に対応して第４読出用ビッ
ト線ＲＢＬ3 と第２ＮチャネルＭＯＳトランジスタＱ
75D のドレイン端子とを接続する第３ＮチャネルＭＯＳ
トランジスタＱ76D と、外部からの列選択切換信号ＣＤ
及び反転列選択切換信号ＸＣＤに基づいて第３読出ビッ
ト線ＲＢＬ2 あるいは第４読出用ビット線ＲＢＬ3 のい
ずれかを排他的に選択し、切り換えて選択読出端子Ｔ
SEL2を介して読出信号線ＤＯＴ1 に接続する第１トラン
スファーゲートＴＧ21及び第２トランスファーゲートＴ
Ｇ22と、を備えて構成されている。The second memory cell circuit portion 70B uses the first write
Terminal TW0And the first read terminal TR0First data storage having
Part 730And the first write word line WWL00On the gate terminal
Connected to the first write word line WWL00To the signal logic of
Correspondingly, the second write bit line WBL1And write terminal TW0When
First N-channel MOS transistor Q for connecting
71CAnd read terminal TR0The gate terminal is connected to the
Source terminal according to the signal logic of the data stored in the storage unit 31
And connect the drain terminal and the source terminal
Second N-channel MOS transistor Q whose child is grounded
72CAnd the first read word line RWL0To the gate terminal
And the first read word line RWL0Compatible with the signal logic of
Then, the third read bit line RBL2And second N channel MO
S transistor Q 72CThird connecting to the drain terminal of
N-channel MOS transistor Q73CAnd the second writing terminal
TW1And the second read terminal TR1Second data storage unit 7 having
Three1And the second write word line WWL01To the gate terminal
And the second write word line WWL 01Compatible with the signal logic of
Then, the second write bit line WBL1And write terminal TW1Contact with
Continuing first N-channel MOS transistor Q74CAnd read
Output terminal TR1A gate terminal is connected to the second data storage unit
731According to the signal logic of the stored data of the source terminal and
While connecting between the drain terminals, the source terminal
Grounded second N channel MOS transistor Q
75CAnd the first read word line RWL0To the gate terminal
And the first read word line RWL0Compatible with the signal logic of
And the fourth read bit line RBL3And second N channel MO
S transistor Q75CThird connecting to the drain terminal of
N-channel MOS transistor Q76CAnd the first write terminal
TW0And the first read terminal TR0First data storage unit 7 having
40And the third write word line WWLTenTo the gate terminal
And the third write word line WWLTenCompatible with the signal logic of
Then, the second write bit line WBL1And write terminal TW0Contact with
Continuing first N-channel MOS transistor Q71DAnd read
Output terminal TR0The gate terminal is connected to the data storage unit 31
Source terminal and drain depending on the signal logic of the stored data
The source terminal to ground.
Second N-channel MOS transistor Q72DAnd the second
Read word line RWL1The gate terminal is connected to the second
Read word line RWL1Third read corresponding to the signal logic of
Bit line RBL2And the second N-channel MOS transistor
Q72DThird N channel M connected to the drain terminal of
OS transistor Q73DAnd the second write terminal TW1And the second
Read terminal TR1Second data storage unit 74 having1And the fourth
Write word line WWL11The gate terminal is connected to
Write word line WWL11Second write corresponding to the signal logic of
Bit line WBL1And write terminal TW1First N connecting with
Channel MOS transistor Q74DAnd read terminal TR1To
The gate terminal is connected to the second data storage unit 74.1Memory of
Source terminal and drain terminal according to the data signal logic
And the source terminal is grounded.
2 N-channel MOS transistor Q75DAnd for the first read
Word line RWL0The gate terminal is connected to the
Word line RWL1Corresponding to the signal logic of
Line RBL3And the second N-channel MOS transistor Q
75DThird N-channel MOS connecting to the drain terminal of the
Transistor Q76DAnd a column selection switching signal CD from the outside
And the third read bit based on the inverted column selection switching signal XCD.
Line RBL2Alternatively, the fourth read bit line RBL3Noi
Exclusively select the shift and switch to select read terminal T
SEL2Through the read signal line DOT1First tran connecting to
Suffer Gate TGtwenty oneAnd the second transfer gate T
Gtwenty twoAnd are provided.
【０１０３】次に動作説明の一例として、第１書込ポー
トとしての第１ＮチャネルＭＯＳトランジスタＱ71A を
介して第１データ記憶部７１0 へデータを書込む書込動
作について説明する。As an example of the operation description, the write operation of writing data into first data storage unit 71 0 via first N-channel MOS transistor Q 71A as the first write port will be described.
【０１０４】第１データ記憶部７１0 側を選択状態とす
ると、すなわち、第１書込用ワード線ＷＷＬ00を“Ｈ”
レベルにすると、第１ＮチャネルＭＯＳトランジスタＱ
71Aは、オンとなる。When the first data storage section 71 0 side is set to the selected state, that is, the first write word line WWL 00 is set to "H".
When set to the level, the first N-channel MOS transistor Q
71A is turned on.
【０１０５】これにより第１書込用ビット線ＷＢＬ0 の
信号論理に応じたデータが第１データ記憶部７１0 に記
憶される。より具体的には、第１書込用ビット線ＷＢＬ
0 が“Ｈ”レベルの場合、第１インバータＩＮＶ1 の出
力は“Ｌ”レベル、第２インバータＩＮＶ2 の出力は
“Ｈ”レベルとなる。As a result, the data according to the signal logic of the first write bit line WBL 0 is stored in the first data storage section 71 0 . More specifically, the first write bit line WBL
When 0 is at "H" level, the output of the first inverter INV 1 is at "L" level and the output of the second inverter INV 2 is at "H" level.
【０１０６】また、第１書込用ビット線ＷＢＬ0 が
“Ｌ”レベルの場合、第１インバータＩＮＶ1 の出力は
“Ｌ”レベル、第２インバータＩＮＶ2 の出力は“Ｈ”
レベルとなる。When the first write bit line WBL 0 is "L" level, the output of the first inverter INV 1 is "L" level and the output of the second inverter INV 2 is "H".
Level.
【０１０７】第１データ記憶部７２0 、７３0 、７４0
及び第２データ記憶部７１1 、７２ 1 、７３、７４1 へ
の書込動作については、同様であるので、詳細な説明は
省略する。First data storage unit 720, 730, 740
And the second data storage unit 711, 72 1, 73, 741What
Since the writing operation of is the same, detailed description will be omitted.
Omit it.
【０１０８】次に第２データ記憶部７４1 から読出ポー
トである第２ＮチャネルＭＯＳトランジスタＱ72D 及び
第３ＮチャネルＭＯＳトランジスタＱ73D を介してデー
タを読み出す読出動作について説明する。Next, a read operation for reading data from the second data storage section 74 1 via the second N-channel MOS transistor Q 72D and the third N-channel MOS transistor Q 73D which are read ports will be described.
【０１０９】まず、第２データ記憶部７４1 の読出動作
を行うに先立ち、列選択切換信号ＣＤ及び反転列選択切
換信号ＸＣＤにより、第１トランスファーゲートＴＧ21
をオフ（開状態）とし、第２トランスファーゲートＴＧ
22をオン（閉状態）とし、第２読出用ビット線ＲＢＬ3
を選択読出端子ＴSEL2を介して読出信号線ＤＯＴ1 に接
続する。First, before the reading operation of the second data storage section 74 1 is performed, the first transfer gate TG 21 is set by the column selection switching signal CD and the inverted column selection switching signal XCD.
Is turned off (open state), the second transfer gate TG
22 is turned on (closed state) and the second read bit line RBL 3
Is connected to the read signal line DOT 1 via the selective read terminal T SEL2 .
【０１１０】第２データ記憶部７４1 側を選択状態とす
ると、すなわち、第２読出用ワード線ＲＷＬ1 を“Ｈ”
レベルにすると、第３ＮチャネルＭＯＳトランジスタＱ
76Dはオンとなる。When the second data storage unit 74 1 side is selected, that is, the second read word line RWL 1 is set to "H".
When set to the level, the third N-channel MOS transistor Q
The 76D turns on.
【０１１１】この時、第１インバータＩＮＶ1 の出力が
“Ｌ”レベル、すなわち、記憶データが“Ｈ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
75Dは、オフ状態を保持し、第２読出用ビット線ＲＢＬ
1 は“Ｈ”レベルとなり、記憶データが選択読出端子Ｔ
SEL2及び読出信号線ＤＯＴ1 を介して読み出されること
となる。At this time, if the output of the first inverter INV 1 is at "L" level, that is, the stored data is at "H" level, the second N-channel MOS transistor Q
75D holds the OFF state, and the second read bit line RBL
1 becomes "H" level, and the stored data is the selected read terminal T
So that the read out via the SEL2 and read signal lines DOT 1.
【０１１２】一方、第１インバータＩＮＶ1 の出力が
“Ｈ”レベル、すなわち、記憶データが“Ｌ”レベルで
あったとすると、第２ＮチャネルＭＯＳトランジスタＱ
75D は、オン状態となり、第３ＮチャネルＭＯＳトラン
ジスタＱ76D を介して第２読出用ビット線ＲＢＬ1 は
“Ｌ”レベル（接地レベル）となり、記憶データが選択
読出端子ＴSEL2及び読出信号線ＤＯＴ1 を介して読み出
されることとなる。On the other hand, assuming that the output of the first inverter INV 1 is at “H” level, that is, the stored data is at “L” level, the second N-channel MOS transistor Q
75D is turned on, the second read bit line RBL 1 is set to the “L” level (ground level) via the third N-channel MOS transistor Q 76D , and the stored data is the selected read terminal T SEL2 and the read signal line DOT 1 Will be read through.
【０１１３】第１データ記憶部７１0 、７２0 、７
３0 、７４0 及び第２データ記憶部７１ 1 、７２1 、７
３1 の読出動作については、同様であるので、詳細な説
明は省略する。First data storage unit 710, 720, 7
Three0, 740And the second data storage unit 71 1, 721, 7
Three1Since the read operation of is the same, a detailed explanation is given.
The description is omitted.
【０１１４】以上の説明のように、本第８実施例によれ
ば、書込用ビット線は１／２列あたり１本でよく、ま
た、各データ記憶部に接続される読出用ビット線ＲＢＬ
もそれぞれ１本でよい。従って、従来のメモリセル回路
と比較して書込用ビット線の本数は１／４本ですむこと
となり、回路面積を低減することができるとともに、デ
ータ書込時に充電すべき書込用ビット線数が減少してい
るため消費電力を低減することが可能となる。As described above, according to the eighth embodiment, only one write bit line is required per 1/2 column, and read bit line RBL connected to each data storage unit.
Also, each one is enough. Therefore, compared with the conventional memory cell circuit, the number of write bit lines can be reduced to 1/4, the circuit area can be reduced, and the write bit lines to be charged at the time of writing data. Since the number is decreasing, it is possible to reduce power consumption.
【０１１５】上記第４実施例及び第８実施例において
は、列選択回路として１／２列選択回路を用いていた
が、１／４列選択回路、１／８列選択回路等を用いるこ
と同様にして可能である。Although the ½ column selection circuit is used as the column selection circuit in the fourth and eighth embodiments, the ¼ column selection circuit, the ⅛ column selection circuit, etc. are also used. It is possible.
【０１１６】[0116]
【発明の効果】本発明のメモリセル回路あるいはマルチ
ポート半導体記憶装置によれば、メモリセル１ビット当
りのビット線数を削減することができ、メモリセル回路
ひいてはマルチポート半導体記憶装置全体の面積を小さ
くすることができる。この結果、マルチポート半導体記
憶装置の高集積化が可能となるとともに、配線長が短く
なる等により配線容量等を減少させて高速化が可能とな
る。According to the memory cell circuit or the multiport semiconductor memory device of the present invention, the number of bit lines per bit of the memory cell can be reduced, and the area of the memory cell circuit and hence the entire multiport semiconductor memory device can be reduced. Can be made smaller. As a result, the multi-port semiconductor memory device can be highly integrated, and the wiring length can be shortened to reduce the wiring capacity and the like, thereby increasing the speed.
【０１１７】また、書込動作及び読出動作に関与するビ
ット線数を削減することができるので、書込動作及び読
出動作に伴う充放電電流を抑制することができ、消費電
力の低減を図ることができる。Further, since the number of bit lines involved in the write operation and the read operation can be reduced, the charge / discharge current associated with the write operation and the read operation can be suppressed and the power consumption can be reduced. You can
【図１】第１実施例のメモリセル回路の基本構成図であ
る。FIG. 1 is a basic configuration diagram of a memory cell circuit according to a first embodiment.
【図２】第２実施例のメモリセル回路の基本構成図であ
る。FIG. 2 is a basic configuration diagram of a memory cell circuit according to a second embodiment.
【図３】第３実施例のメモリセル回路の基本構成図であ
る。FIG. 3 is a basic configuration diagram of a memory cell circuit according to a third embodiment.
【図４】第４実施例のメモリセル回路の基本構成図であ
る。FIG. 4 is a basic configuration diagram of a memory cell circuit according to a fourth embodiment.
【図５】第５実施例のメモリセル回路の基本構成図であ
る。FIG. 5 is a basic configuration diagram of a memory cell circuit according to a fifth embodiment.
【図６】第６実施例のマルチポートメモリ回路の基本構
成図である。FIG. 6 is a basic configuration diagram of a multiport memory circuit according to a sixth embodiment.
【図７】第７実施例のマルチポートメモリ回路の基本構
成図である。FIG. 7 is a basic configuration diagram of a multiport memory circuit according to a seventh embodiment.
【図８】第８実施例のマルチポートメモリ回路の基本構
成図である。FIG. 8 is a basic configuration diagram of a multiport memory circuit of an eighth embodiment.
【図９】従来のメモリセル回路の基本構成図である。FIG. 9 is a basic configuration diagram of a conventional memory cell circuit.
【図１０】従来のマルチポートメモリ回路の基本構成図
である。FIG. 10 is a basic configuration diagram of a conventional multiport memory circuit.
１、１０、２０、３０、４０…メモリセル回路 ２、１１、２１、３１、４１…データ記憶部 ３１0 、４１0 、５１0 、７１0 、７２0 、７３0 、７
４0 …第１データ記憶部 ３１1 、４１1 、５１1 、７１1 、７２1 、７３1 、７
４1 …第２データ記憶部 ５０、７０…マルチポートメモリ回路 ５０Ａ、７０Ａ…第１メモリセル回路部 ５０Ｂ、７０Ｂ…第２メモリセル回路部 ＣＤ…列選択切換信号 ＤＯＴ0 、ＤＯＴ1 …読出信号線 ＩＮＶ1 、ＩＮＶ11…第１インバータ ＩＮＶ2 、ＩＮＶ12…第２インバータ Ｑ1 、Ｑ11、Ｑ21、Ｑ31、Ｑ34、Ｑ41…第１Ｎチャネル
ＭＯＳトランジスタ Ｑ44、Ｑ51A 、Ｑ71A 、Ｑ74A 、Ｑ71B …第１Ｎチャネ
ルＭＯＳトランジスタ Ｑ74B 、Ｑ71C 、Ｑ74C 、Ｑ71D 、Ｑ74D …第１Ｎチャ
ネルＭＯＳトランジスタ Ｑ2 、Ｑ12、Ｑ22、Ｑ32、Ｑ35、Ｑ42…第２Ｎチャネル
ＭＯＳトランジスタ Ｑ45、Ｑ51B 、Ｑ72A 、Ｑ75A 、Ｑ72B …第２Ｎチャネ
ルＭＯＳトランジスタ Ｑ75B 、Ｑ72C 、Ｑ75C 、Ｑ72D 、Ｑ75D …第２Ｎチャ
ネルＭＯＳトランジスタ Ｑ3 、Ｑ13、Ｑ23、Ｑ33、Ｑ36、Ｑ43…第３Ｎチャネル
ＭＯＳトランジスタ Ｑ46、Ｑ52A 、Ｑ73A 、Ｑ76A 、Ｑ73B …第３Ｎチャネ
ルＭＯＳトランジスタ Ｑ76B 、Ｑ73C 、Ｑ76C 、Ｑ73D 、Ｑ76D …第３Ｎチャ
ネルＭＯＳトランジスタ Ｑ24、Ｑ53A …第４ＮチャネルＭＯＳトランジスタ Ｑ25、Ｑ52B …第５ＮチャネルＭＯＳトランジスタ Ｑ26、Ｑ53B …第６ＮチャネルＭＯＳトランジスタ Ｑ52C …第７ＮチャネルＭＯＳトランジスタ Ｑ53C …第８ＮチャネルＭＯＳトランジスタ Ｑ52D …第９ＮチャネルＭＯＳトランジスタ Ｑ53D …第１０ＮチャネルＭＯＳトランジスタ Ｑ54A …第１１ＮチャネルＭＯＳトランジスタ Ｑ54B …第１２ＮチャネルＭＯＳトランジスタ Ｑ55A …第１３ＮチャネルＭＯＳトランジスタ Ｑ56A …第１４ＮチャネルＭＯＳトランジスタ Ｑ55B …第１５ＮチャネルＭＯＳトランジスタ Ｑ56B …第１６ＮチャネルＭＯＳトランジスタ Ｑ55C …第１７ＮチャネルＭＯＳトランジスタ Ｑ56C …第１８ＮチャネルＭＯＳトランジスタ Ｑ55D …第１９ＮチャネルＭＯＳトランジスタ Ｑ56D …第２０ＮチャネルＭＯＳトランジスタ ＲＢＬ…読出用ビット線 ＲＢＬ0 …第１読出用ビット線 ＲＢＬ1 …第２読出用ビット線 ＲＢＬ2 …第３読出用ビット線 ＲＢＬ3 …第４読出用ビット線 ＲＷＬ…読出用ワード線 ＲＷＬ0 …第１読出用ワード線 ＲＷＬ1 …第２読出用ワード線 ＲＷＬ00…第１読出用ワード線 ＲＷＬ01…第２読出用ワード線 ＲＷＬ11…第３読出用ワード線 ＲＷＬ11…第４読出用ワード線 ＲＷＬ20…第５読出用ワード線 ＲＷＬ21…第６読出用ワード線 ＲＷＬ30…第７読出用ワード線 ＲＷＬ31…第８読出用ワード線 ＴＧ1 、ＴＧ11、ＴＧ21…第１トランスファーゲート ＴＧ2 、ＴＧ12、ＴＧ22…第２トランスファーゲート ＴR …読出端子 ＴR0…第１読出端子 ＴW …書込端子 ＴW0…第１書込端子 ＴW1…第２書込端子 ＴWR…書込読出端子 ＷＢＬ…書込用ビット線 ＷＢＬ0 、ＷＢＬ00…第１書込用ビット線 ＷＢＬ1 …第２書込用ビット線 ＷＷＬ…書込用ワード線 ＷＷＬ0 、ＷＷＬ00…第１書込用ワード線 ＷＷＬ1 、ＷＷＬ01…第２書込用ワード線 ＷＷＬ10…第３書込用ワード線 ＷＷＬ11…第４書込用ワード線 ＸＣＤ…反転列選択切換信号 ＴSEL 、ＴSEL1、ＴSEL2…選択読出端子 1 , 10 , 20, 30, 40 ... Memory cell circuit 2, 11, 21, 31, 41 ... Data storage section 31 0 , 41 0 , 51 0 , 71 0 , 72 0 , 73 0 , 7
4 0 ... First data storage unit 31 1 , 41 1 , 51 1 , 71 1 , 72 1 , 73 1 , 7
4 1 ... second data storage unit 50, 70 ... multiport memory circuit 50A, 70A ... first memory cell circuit section 50B, 70B ... second memory cell circuit section CD ... column selecting switching signal DOT 0, DOT 1 ... read signal Lines INV 1 , INV 11 ... First inverters INV 2 , INV 12 ... Second inverters Q 1 , Q 11 , Q 21 , Q 31 , Q 34 , Q 41 ... First N-channel MOS transistors Q 44 , Q 51A , Q 71A , Q 74A, Q 71B ... second 1N channel MOS transistor Q 74B, Q 71C, Q 74C , Q 71D, Q 74D ... first 1N channel MOS transistors Q 2, Q 12, Q 22 , Q32, Q 35, Q 42 ... first 2 N-channel MOS transistors Q 45 , Q 51B , Q 72A , Q 75A , Q 72B ... 2nd N-channel MOS transistors Q 75B , Q 72C , Q 75C , Q 72D , Q 75D ... 2nd N-channel MOS transistor Star Q 3, Q 13, Q 23 , Q 33, Q 36, Q 43 ... second 3N channel MOS transistors Q 46, Q 52A, Q 73A , Q 76A, Q 73B ... second 3N channel MOS transistor Q 76B, Q 73C, Q 76C, Q 73D, Q 76D ... the 3N-channel MOS transistors Q 24, Q 53A ... first 4N-channel MOS transistors Q 25, Q 52B ... second 5N-channel MOS transistors Q 26, Q 53B ... second 6N-channel MOS transistor Q 52C ... 7th N-channel MOS transistor Q 53C ... 8th N-channel MOS transistor Q 52D ... 9th N-channel MOS transistor Q 53D ... 10th N-channel MOS transistor Q 54A ... 11th N-channel MOS transistor Q 54B ... 12th N-channel MOS transistor Q 55A ... 13N channel MOS transistor Q 56A ... No. 14N channel OS transistor Q 55B ... the 15N-channel MOS transistor Q 56B ... the 16N-channel MOS transistor Q 55C ... the 17N-channel MOS transistor Q 56C ... the 18N-channel MOS transistor Q 55D ... the 19N-channel MOS transistor Q 56D ... the 20N-channel MOS transistor RBL ... Read bit line RBL 0 ... First read bit line RBL 1 ... Second read bit line RBL 2 ... Third read bit line RBL 3 ... Fourth read bit line RWL ... Read word line RWL 0 First read word line RWL 1 Second read word line RWL 00 First read word line RWL 01 Second read word line RWL 11 Third read word line RWL 11 Fourth read word line RWL 20 ... fifth read word line RWL 21 ... sixth read word line R L 30 ... seventh read word line RWL 31 ... eighth read word line TG 1, TG 11, TG 21 ... first transfer gate TG 2, TG 12, TG 22 ... second transfer gate T R ... read terminal T R0 ... first read terminal T W ... write terminal T W0 ... first write terminal T W1 ... second write terminal T WR ... write and read terminal WBL ... write bit lines WBL 0, WBL 00 ... first Write bit line WBL 1 ... Second write bit line WWL ... Write word line WWL 0 , WWL 00 ... First write word line WWL 1 , WWL 01 ... Second write word line WWL 10 ... Third write word line WWL 11 ... Fourth write word line XCD ... Inverted column selection switching signals T SEL , T SEL1 , T SEL2 ... Selected read terminal
Claims (7)
憶手段と、 書込用ワード線に制御端子が接続され、書込用ワード線
の信号論理に対応して書込用ビット線と前記書込端子と
を接続する第１スイッチ手段と、 前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地された第２スイッ
チ手段と、 読出用ワード線に制御端子が接続され、読出用ワード線
の信号論理に対応して読出用ビット線と前記第２スイッ
チ手段の他方の端子とを接続する第３スイッチ手段と、 を備えたことを特徴とするメモリセル回路。1. A data storage means having a write terminal and a read terminal, and a control terminal connected to a write word line, the write bit line and the write corresponding to the signal logic of the write word line. A first switch means for connecting an input terminal and a control terminal for connecting the read terminal to make a connection between two terminals according to a signal logic of data stored in the data storage means, and one terminal A second switch means grounded and a control terminal connected to the read word line, connecting the read bit line and the other terminal of the second switch means in correspondence with the signal logic of the read word line; A memory cell circuit comprising: 3 switch means.
憶手段と、 ｎ本（ｎ：２以上の整数）の書込用ワード線のいずれか
一の書込用ワード線に排他的に制御端子が接続され、当
該接続された書込用ワード線の信号論理に基づいて対応
する書込用ビット線と前記書込端子とを接続するｎ個の
第１スイッチ手段と、 前記読出端子に制御端子が接続され、前記データ記憶手
段の記憶データの信号論理に応じて二つの端子の間の接
続を行うとともに、一方の端子が接地されたｍ個（ｍ：
２以上の整数）の第２スイッチ手段と、 ｍ本の読出用ワード線のいずれか一の読出用ワード線に
排他的に制御端子が接続され、当該接続された読出用ワ
ード線の信号論理に基づいて対応する読出用ビット線及
び前記第２スイッチ手段の他方の端子を接続するｍ個の
第３スイッチ手段と、 を備えたことを特徴とするメモリセル回路。2. A data storage means having a write terminal and a read terminal, and a control terminal exclusively for any one write word line of n (n: an integer of 2 or more) write word lines. Connected to each other, and n first switch means for connecting the corresponding write bit line to the write terminal based on the signal logic of the connected write word line, and the control terminal to the read terminal. Are connected to connect the two terminals according to the signal logic of the data stored in the data storage means, and one terminal is grounded (m: m).
The control terminal is exclusively connected to any one of the m read word lines, and the signal logic of the connected read word line. A memory cell circuit comprising: a corresponding read bit line and m third switch means for connecting the corresponding read bit line and the other terminal of the second switch means.
回路において、 前記データ記憶手段は、入力端子が前記書込端子に接続
され、出力端子が前記読出端子に接続された第１インバ
ータと、 入力端子が前記読出端子に接続され、出力端子が前記書
込端子に接続された第２インバータと、 を備えたことを特徴とするメモリセル回路。3. The memory cell circuit according to claim 1, wherein the data storage unit has a first inverter having an input terminal connected to the write terminal and an output terminal connected to the read terminal. A second inverter having an input terminal connected to the read terminal and an output terminal connected to the write terminal.
と、 書込用ワード線に制御端子が接続され、書込用ワード線
の信号論理に対応して書込用ビット線と前記書込読出端
子とを接続する第１スイッチ手段と、 前記書込読出端子に制御端子が接続され、前記データ記
憶手段の記憶データの信号論理に応じて二つの端子の間
の接続を行うとともに、一方の端子が接地された第２ス
イッチ手段と、 読出用ワード線に制御端子が接続され、読出用ワード線
の信号論理に対応して読出用ビット線と前記第２スイッ
チ手段の他方の端子とを接続する第３スイッチ手段と、 を備えたことを特徴とするメモリセル回路。4. A data storage means having a write / read terminal, a control terminal connected to a write word line, and a write bit line and said write / read corresponding to a signal logic of the write word line. A control terminal is connected to the first read / write terminal and a first switch means for connecting the terminal, and the two terminals are connected in accordance with the signal logic of the storage data of the data storage means, and one terminal is connected. Is connected to the second switch means grounded to the read word line, and the control terminal is connected to the read word line, and the read bit line is connected to the other terminal of the second switch means corresponding to the signal logic of the read word line. A memory cell circuit comprising: a third switch means.
て、 前記データ記憶手段は、入力端子が前記書込読出端子に
接続された第１インバータと、 入力端子が前記第１インバータの出力端子に接続され、
出力端子が前記書込読出端子に接続された第２インバー
タと、 を備えたことを特徴とするメモリセル回路。5. The memory cell circuit according to claim 4, wherein the data storage means has a first inverter having an input terminal connected to the write / read terminal, and an input terminal connected to an output terminal of the first inverter. Is
A second inverter having an output terminal connected to the write / read terminal, and a memory cell circuit.
ド線と、 ｍ本（ｍ：２以上の整数）の読出用ビット線と、 書込用ビット線と、 読出用ワード線と、 書込端子及び読出端子を有するデータ記憶手段、前記ｎ
本の書込用ワード線のうちいずれか一の書込用ワード線
に排他的に制御端子が接続され、当該接続された書込用
ワード線の信号論理に対応して前記書込用ビット線と前
記書込端子とを接続する第１スイッチ手段、前記読出端
子に制御端子が接続され、前記データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持するとともに、一方の端子が接地され
た第２スイッチ手段及び前記読出用ワード線に制御端子
が接続され、前記読出用ワード線の信号論理に対応して
ｍ本の読出用ビット線のうち、排他的に対応するいずれ
か一の読出用ビット線と前記第２スイッチ手段の他方の
端子とを接続する第３スイッチ手段を有するｎ個のメモ
リセル回路と、 外部からの列選択信号に基づいて、前記ｎ本の読出用ビ
ット線のうちいずれか一の読出用ビット線を排他的に選
択読出端子に接続する読出用ビット線接続切換手段と、 を備えたことを特徴とするマルチポート半導体記憶装
置。6. n (n: an integer of 2 or more) write word lines, m (m: an integer of 2 or more) read bit lines, a write bit line, and a read word Data storage means having a line and a write terminal and a read terminal, said n
A control terminal is exclusively connected to any one of the write word lines of the book, and the write bit line corresponds to the signal logic of the connected write word line. And a write terminal, a control terminal is connected to the read terminal, and the two terminals are connected to each other in accordance with a signal logic of data stored in the data storage means, or a non-connected state is maintained. In addition, the second switch means whose one terminal is grounded and the control terminal are connected to the read word line, and the read word line is exclusive of the read bit lines corresponding to the signal logic of the read word line. Based on the column selection signal from the outside, and n memory cell circuits having third switch means for connecting one of the read bit lines corresponding to each other to the other terminal of the second switch means. The n read bits And a read bit line connection switching means for exclusively connecting one of the read bit lines to the selected read terminal, the multiport semiconductor memory device.
ド線と、 ｎ本の書込用ワード線と、 読出用ビット線と、 書込用ビット線と、 書込端子及び読出端子を有するデータ記憶手段、前記ｎ
本の書込用ワード線のうちいずれか一の書込用ワード線
に排他的に制御端子が接続され、当該接続された書込用
ワード線の信号論理に基づいて前記書込用ビット線と前
記書込端子とを接続する第１スイッチ手段、前記読出端
子に制御端子が接続され、前記データ記憶手段の記憶デ
ータの信号論理に応じて二つの端子を接続し、あるいは
非接続状態を保持するとともに、一方の端子が接地され
た第２スイッチ手段及びｎ本の前記読出用ワード線のう
ちいずれか一の前記読出用ワード線に排他的に制御端子
が接続され、当該接続された読出用ワード線の信号論理
に対応して前記読出用ビット線と前記第２スイッチ手段
の他方の端子とを接続する第３スイッチ手段を有するｎ
個のメモリセル回路と、 を備えたことを特徴とするマルチポート半導体記憶装
置。7. n (n: an integer of 2 or more) read word lines, n write word lines, read bit lines, write bit lines, write terminals and read Data storage means having a terminal, said n
A control terminal is exclusively connected to any one of the write word lines of the book, and the write bit line is connected to the write bit line based on the signal logic of the connected write word line. A first switch means for connecting to the write terminal and a control terminal for the read terminal are connected, and the two terminals are connected or held in a disconnected state according to the signal logic of the data stored in the data storage means. At the same time, the control terminal is exclusively connected to the second switch means whose one terminal is grounded and the read word line of any one of the n read word lines, and the connected read word. N having third switch means for connecting the read bit line and the other terminal of the second switch means in correspondence with the signal logic of the line.
A multiport semiconductor memory device comprising: a plurality of memory cell circuits;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300014A JPH08161890A (en) | 1994-12-02 | 1994-12-02 | Memory cell circuit and multi-port semiconductor storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300014A JPH08161890A (en) | 1994-12-02 | 1994-12-02 | Memory cell circuit and multi-port semiconductor storage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161890A true JPH08161890A (en) | 1996-06-21 |
Family
ID=17879681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6300014A Pending JPH08161890A (en) | 1994-12-02 | 1994-12-02 | Memory cell circuit and multi-port semiconductor storage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161890A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-12-02 JP JP6300014A patent/JPH08161890A/en active Pending
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