JPH08161196A - Instruction tracing device - Google Patents
Instruction tracing deviceInfo
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- JPH08161196A JPH08161196A JP6305274A JP30527494A JPH08161196A JP H08161196 A JPH08161196 A JP H08161196A JP 6305274 A JP6305274 A JP 6305274A JP 30527494 A JP30527494 A JP 30527494A JP H08161196 A JPH08161196 A JP H08161196A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、命令トレース装置に関
し、特に情報処理装置においてプログラムを実行した際
のトレース情報を採取するための命令トレース装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an instruction trace device, and more particularly to an instruction trace device for collecting trace information when a program is executed in an information processing device.
【０００２】[0002]
【従来の技術】情報処理装置において、プログラムの動
特性の性能評価を精密に行うためには、プログラム中の
各命令の実行時間が採取できることが望ましい。2. Description of the Related Art In an information processing apparatus, in order to precisely evaluate the dynamic characteristics of a program, it is desirable to be able to collect the execution time of each instruction in the program.
【０００３】従来この種の技術では、実行されたすべて
の命令語について、命令アドレスとそれに対応するクロ
ック値を同時に記録していた。たとえば、特開平２−２
４２４４０号公報には、中央処理装置に供給されるクロ
ック信号を計数するクロック計数手段と、前記中央処理
装置において実行された命令語および命令アドレスに対
応する前記クロック計数手段の計数値とを記録する記録
手段とを有する命令トレース回路の技術が記載されてい
る。この従来技術では、中央処理装置に供給されるクロ
ック信号の計数値を、実行された命令語と命令アドレス
とに対応させて記録することによって、被トレースプロ
グラムのルーチン別実行時間やパイプラインの乱れによ
る増加時間などの実行時間要因の分析を可能としてい
る。Conventionally, in this type of technique, an instruction address and a clock value corresponding thereto are simultaneously recorded for all executed instruction words. For example, Japanese Patent Laid-Open No. 2-2
Japanese Patent No. 42440 records a clock counting means for counting a clock signal supplied to a central processing unit, and a count value of the clock counting means corresponding to an instruction word and an instruction address executed in the central processing unit. Techniques for an instruction trace circuit having a recording means are described. In this conventional technique, the count value of the clock signal supplied to the central processing unit is recorded in correspondence with the executed instruction word and the instruction address, so that the execution time of each traced program by routine and the disturbance of the pipeline are disturbed. It is possible to analyze execution time factors such as increase time due to.
【０００４】[0004]
【発明が解決しようとする課題】上述の従来技術では、
逐次的に実行されている間の命令のアドレスやその命令
語もトレース対象としている。しかし、逐次的に実行さ
れている間は、命令のアドレスは連続的であり、トレー
スをとるまでもなくオブジェクトファイル等から取得す
ることができる。また、命令語についても同様にオブジ
ェクトファイル等から容易に取得できる。したがって、
これらのデータはトレース情報としては冗長な情報であ
ると考えられる。従来の技術では、これらの冗長なデー
タのためにトレースを記憶する領域を浪費してしまうと
いう問題があった。In the above-mentioned prior art,
Addresses of instructions and instruction words during sequential execution are also traced. However, the addresses of the instructions are continuous while being sequentially executed, and can be acquired from the object file or the like without tracing. Similarly, the command word can be easily obtained from the object file or the like. Therefore,
These data are considered to be redundant information as trace information. The conventional technique has a problem that the area for storing the trace is wasted due to the redundant data.
【０００５】本発明の目的は、逐次的に実行されている
間の命令アドレスをトレース情報として記憶しないよう
にして、トレースの記憶領域を効率的に使用することを
目的とする。また、本発明の他の目的は、命令語をトレ
ース情報として記憶しないようにして、トレースの記憶
領域を効率的に使用することを目的とする。An object of the present invention is to prevent the instruction address from being stored as trace information during sequential execution, and to use the trace storage area efficiently. Another object of the present invention is not to store an instruction word as trace information, and to use the trace storage area efficiently.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に本発明の命令トレース装置は、実行中の命令アドレス
を出力する命令実行手段と、この命令実行手段から出力
される実行中の命令アドレスが連続しない場合にはその
命令アドレスをトレース情報として採取するように指示
するトレース指令手段とを含み、このトレース指令手段
の指示に従って前記命令アドレスを採取する。In order to solve the above-mentioned problems, an instruction trace device of the present invention comprises an instruction executing means for outputting an instruction address being executed, and an instruction address being executed outputted from this instruction executing means. And the instruction address, the instruction address is instructed to be collected as trace information, and the instruction address is sampled in accordance with the instruction of the trace command means.
【０００７】また、本発明の他の命令トレース装置は、
クロック信号を計数した値と実行中の命令アドレスとを
出力する命令実行手段と、この命令実行手段から出力さ
れる実行中の命令アドレスが連続するか否かを指示する
トレース指令手段と、トレース情報を格納するトレース
情報記憶手段とを含み、前記トレース指令手段が命令ア
ドレスの連続を指示する場合には前記命令実行手段から
のクロック計数値を前記トレース情報記憶手段に格納
し、前記トレース指令手段が命令アドレスの不連続を指
示する場合には前記命令実行手段からのクロック計数値
および命令アドレスを前記トレース情報記憶手段に格納
する。Another instruction tracing device of the present invention is
Instruction executing means for outputting the counted value of the clock signal and the instruction address being executed, trace instruction means for instructing whether or not the instruction address being executed outputted from the instruction executing means is continuous, and trace information And a trace information storage unit for storing the trace instruction storage unit for storing a clock count value from the instruction execution unit when the trace instruction unit indicates the continuation of instruction addresses. When the instruction address discontinuity is instructed, the clock count value and the instruction address from the instruction executing means are stored in the trace information storing means.
【０００８】また、本発明の他の命令トレース装置は、
クロック信号を計数した値と実行中の命令アドレスとを
出力する命令実行手段と、この命令実行手段から出力さ
れる実行中の命令アドレスが連続するか否かを指示する
トレース指令手段と、トレースを採取するタイミングを
生成するトレースタイミング生成手段と、トレース情報
を格納するトレース情報記憶手段とを含み、前記トレー
スタイミング生成手段がトレース採取を示すタイミング
において、前記トレース指令手段が命令アドレスの連続
を指示する場合には前記命令実行手段からのクロック計
数値を前記トレース情報記憶手段に格納し、前記トレー
ス指令手段が命令アドレスの不連続を指示する場合には
前記命令実行手段からのクロック計数値および命令アド
レスを前記トレース情報記憶手段に格納する。Another instruction trace device of the present invention is
An instruction executing means for outputting the counted value of the clock signal and the instruction address being executed, a trace command means for instructing whether the instruction address being executed outputted from the instruction executing means are continuous, and a trace. A trace timing generation unit that generates a sampling timing and a trace information storage unit that stores trace information are included, and the trace instruction unit instructs the continuation of instruction addresses at the timing when the trace timing generation unit indicates trace sampling. In this case, the clock count value from the instruction execution means is stored in the trace information storage means, and when the trace command means indicates discontinuity of the instruction address, the clock count value and instruction address from the instruction execution means Is stored in the trace information storage means.
【０００９】また、本発明の他の命令トレース装置は、
クロック信号を計数してその計数値を出力するクロック
計数手段と、実行中の命令の命令アドレスを出力する命
令実行手段と、この命令実行手段において分岐が生起し
たか否かを指示するトレース指令手段と、トレースを採
取するタイミングを生成するトレースタイミング生成手
段と、トレース情報を格納するトレース情報記憶手段と
を含み、前記トレースタイミング生成手段がトレース採
取を示すタイミングにおいて、前記トレース指令手段が
分岐生起を指示しない場合には前記クロック計数手段か
らのクロック計数値を前記トレース情報記憶手段に格納
し、前記トレース指令手段が分岐生起を指示する場合に
は前記クロック計数手段からのクロック計数値および前
記命令実行手段からの命令アドレスを前記トレース情報
記憶手段に格納する。Further, another instruction trace device of the present invention is
Clock counting means for counting clock signals and outputting the count value, instruction execution means for outputting the instruction address of the instruction being executed, and trace command means for instructing whether or not a branch has occurred in this instruction execution means And trace timing generation means for generating a timing for collecting a trace and trace information storage means for storing trace information, and the trace command means causes a branch at a timing at which the trace timing generation means indicates a trace collection. When not instructing, the clock count value from the clock counting means is stored in the trace information storage means, and when the trace command means instructs branch occurrence, the clock count value from the clock counting means and the instruction execution Store the instruction address from the means in the trace information storage means .
【００１０】また、本発明の他の命令トレース装置は、
クロック信号を計数してその値を出力するクロック計数
手段と、実行中の命令の命令アドレスを出力する命令実
行手段と、この命令実行手段において分岐が生起したか
否かを指示するトレース指令手段と、トレースを採取す
るタイミングを生成するトレースタイミング生成手段
と、トレース値を格納するトレース値記憶手段と、この
トレース値記憶手段に格納されたトレース値の各々につ
いてクロック計数値か命令アドレスかを識別する識別値
を格納する識別値記憶手段とを含み、前記トレースタイ
ミング生成手段がトレース採取を示すタイミングにおい
て、前記トレース指令手段が分岐生起を指示しない場合
には前記クロック計数手段からのクロック計数値を前記
トレース値記憶手段に格納すると共にクロック計数値で
ある旨を前記識別値記憶手段に格納し、前記トレース指
令手段が分岐生起を指示する場合には前記クロック計数
手段からのクロック計数値および前記命令実行手段から
の命令アドレスを前記トレース値記憶手段に格納すると
共にクロック計数値および命令アドレスである旨をそれ
ぞれ前記識別値記憶手段に格納する。Further, another instruction trace device of the present invention is
Clock counting means for counting the clock signal and outputting the value, instruction executing means for outputting the instruction address of the instruction being executed, and trace command means for instructing whether or not a branch has occurred in this instruction executing means , Trace timing generation means for generating a timing for collecting a trace, trace value storage means for storing a trace value, and a clock count value or an instruction address for each trace value stored in the trace value storage means Identification value storage means for storing an identification value, and at the timing when the trace timing generation means indicates trace collection, the clock count value from the clock counting means is used when the trace command means does not instruct branch occurrence. The identification value indicating that the clock count value is stored in the trace value storage means When the trace command means instructs branch occurrence, the clock count value from the clock count means and the instruction address from the instruction execution means are stored in the trace value storage means and the clock count value is stored. And that the instruction address is stored in the identification value storage means.
【００１１】また、本発明の他の命令トレース装置にお
いて、上記トレースタイミング生成手段は、トレース採
取中か否かを表示するトレース表示手段を含み、このト
レース表示手段がトレース採取中を表示していない時に
はトレースを採取しない。In another instruction trace device of the present invention, the trace timing generation means includes a trace display means for displaying whether or not the trace is being collected, and the trace display means does not display the trace being collected. Sometimes don't collect traces.
【００１２】また、本発明の他の命令トレース装置にお
いて、上記トレース表示手段は、サービスプロセッサや
診断装置等の外部の装置からトレースの開始もしくは終
了を指示される。また、プログラム中の命令によりトレ
ースの開始もしくは終了を指示される。さらに、ディッ
プスイッチ等の切替え回路によりトレースの開始もしく
は終了を指示される。In another instruction trace device of the present invention, the trace display means is instructed to start or end the trace by an external device such as a service processor or a diagnostic device. In addition, the start or end of the trace is instructed by the instruction in the program. Furthermore, the start or end of the trace is instructed by a switching circuit such as a DIP switch.
【００１３】[0013]
【作用】上述した構成をとることにより、上記実行制御
手段が命令を実行する毎に、その命令が分岐を生起しな
い時にはその時のクロック値だけを、分岐を生起した時
にはさらに命令アドレスを、トレース値として上記トレ
ース記憶手段に記憶することにより、命令毎の実行時間
が採取できる機能を保ちながら、逐次的に実行している
命令のアドレスやそのアドレスの命令語といった冗長な
データがトレース記憶手段に記憶されてしまうことを防
ぐ。With the above-described configuration, each time the execution control means executes an instruction, only the clock value at that time is taken when the instruction does not cause a branch, and the instruction address and the trace value when the branch is taken. By storing in the trace storage means as above, redundant data such as the address of the instruction being executed sequentially and the instruction word of the address is stored in the trace storage means while maintaining the function of collecting the execution time for each instruction. It prevents you from being caught.
【００１４】[0014]
【実施例】次に本発明の命令トレース装置の一実施例に
ついて図面を参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the instruction trace device of the present invention will be described in detail with reference to the drawings.
【００１５】図１を参照すると、本発明の一実施例であ
る命令トレース装置は、クロック信号を計数するクロッ
クカウンタ１１０と、命令を実行しながらその実行中の
命令アドレスを出力し必要に応じてトレースを採取する
タイミングを生成する実行制御回路１２０と、分岐が生
起すると分岐先の命令アドレスの記憶を指示するトレー
ス指令回路１３０と、トレース動作中であることを表示
するトレース表示回路１４０と、トレース値を記憶する
トレース値記憶回路２１０と、対応するトレース値の種
別を記憶する識別値記憶回路２２０と、トレース値記憶
回路２１０と識別値記憶回路２２０へのアクセスを制御
するトレース記憶制御回路２００とを有している。Referring to FIG. 1, an instruction trace apparatus according to an embodiment of the present invention outputs a clock counter 110 for counting a clock signal and an instruction address being executed while executing an instruction, as necessary. An execution control circuit 120 for generating a timing for collecting a trace, a trace command circuit 130 for instructing storage of an instruction address of a branch destination when a branch occurs, a trace display circuit 140 for displaying that a trace operation is in progress, and a trace A trace value storage circuit 210 for storing a value, an identification value storage circuit 220 for storing a type of a corresponding trace value, a trace value storage circuit 210, and a trace storage control circuit 200 for controlling access to the identification value storage circuit 220. have.
【００１６】クロックカウンタ１１０は、クロック信号
線１１１から入力されるクロックを計数し、そのクロッ
ク計数値を信号線１１６に出力する。The clock counter 110 counts clocks input from the clock signal line 111 and outputs the clock count value to the signal line 116.
【００１７】実行制御手段１２０は、クロック信号線１
１１から入力されるクロックに同期して、信号線１２１
から供給されるプログラム中の各命令を実行していく。
この実行制御手段１２０は、一つの命令が実行される度
にトレースを採取するサンプルタイミングを信号線１２
７に出力し、次に実行する命令アドレスを信号線１２６
に出力する。また、分岐命令における条件成立、例外ま
たは割り込みの発生等により、分岐が生起した場合に
は、分岐生起信号を信号線１２８に出力する。The execution control means 120 uses the clock signal line 1
In synchronization with the clock input from 11, the signal line 121
Each instruction in the program supplied from is executed.
The execution control means 120 sets the sample timing for collecting a trace each time one instruction is executed to the signal line 12.
7 and outputs the instruction address to be executed next to the signal line 126.
Output to. When a branch occurs due to the satisfaction of a condition in a branch instruction, the occurrence of an exception or an interrupt, etc., a branch occurrence signal is output to the signal line 128.
【００１８】トレース指令回路１３０は、分岐生起信号
を信号線１２８から受け取ると、分岐先の命令アドレス
を記憶するように信号線１３６を介してアドレストレー
ス指示信号をトレース記憶回路２００に出力する。Upon receiving the branch occurrence signal from the signal line 128, the trace command circuit 130 outputs an address trace instruction signal to the trace storage circuit 200 via the signal line 136 so as to store the instruction address of the branch destination.
【００１９】トレース表示回路１４０は、信号線１４１
からのトレース起動信号により、トレース動作中表示信
号を信号線１４６に出力する。このトレース起動信号
は、サービスプロセッサや診断装置等の外部の装置から
発生してもよく、またプログラム中の命令により指示さ
れることにより発生してもよい。さらに、ディップスイ
ッチ等の切替え回路により指示されることによりトレー
ス起動信号を発生するようにしてもよい。The trace display circuit 140 includes a signal line 141.
The trace activation signal is output to the signal line 146. This trace activation signal may be generated from an external device such as a service processor or a diagnostic device, or may be generated by being instructed by an instruction in a program. Further, the trace activation signal may be generated by being instructed by a switching circuit such as a DIP switch.
【００２０】トレース値記憶回路２１０は、トレース情
報の内容を記憶する。本発明ではトレース情報には、各
命令が実行された時のクロック計数値および分岐が生起
した場合の分岐先命令アドレスが含まれる。The trace value storage circuit 210 stores the contents of the trace information. In the present invention, the trace information includes the clock count value when each instruction is executed and the branch destination instruction address when the branch occurs.
【００２１】識別値記憶回路２２０は、トレース値記憶
回路２１０に記憶されているトレース情報がクロック値
を表すのか、または命令アドレスを表すのかを識別する
値を対応するエントリ毎に記憶する。The identification value storage circuit 220 stores, for each corresponding entry, a value for identifying whether the trace information stored in the trace value storage circuit 210 represents a clock value or an instruction address.
【００２２】トレース記憶制御回路２００は、信号線１
４６からトレース動作中表示信号が入力されている間、
信号線１２７からサンプルタイミング信号が入力される
毎に信号線１１６上のクロック計数値または信号線１２
６上の命令アドレスをトレース値記憶回路２１０に採取
する。また、それと同時に識別値記憶回路２２０の同じ
位置に、トレース情報の種別を表す識別値を記憶させ
る。The trace storage control circuit 200 includes the signal line 1
While the trace operation display signal is being input from 46,
Each time a sample timing signal is input from the signal line 127, the clock count value on the signal line 116 or the signal line 12
The instruction address on 6 is collected in the trace value storage circuit 210. At the same time, the identification value representing the type of trace information is stored in the same position of the identification value storage circuit 220.
【００２３】図２を参照すると、トレース記憶制御回路
２００は、トレース値記憶回路２１０に記憶されるトレ
ース情報を選択するセレクタ２０１と、トレース値記憶
回路２１０および識別値記憶回路２２０に対する動作タ
イミングを与える論理積回路２０２とを有している。Referring to FIG. 2, trace storage control circuit 200 provides selector 201 for selecting the trace information stored in trace value storage circuit 210, and operation timing for trace value storage circuit 210 and identification value storage circuit 220. AND circuit 202.
【００２４】セレクタ２０１は、クロックカウンタ１１
０から信号線１１６を介して与えられるクロック計数値
および実行制御回路１２０から信号線１２６を介して与
えられる命令アドレスのいずれかを、トレース指令回路
１３０から信号線１３６を介して与えられるアドレスト
レース指示信号に従って選択する。トレース指令回路１
３０が分岐生起信号を受け取った際に、信号線１３６
に”１”を出力するとすれば、セレクタ２０１は、信号
線１３６が”０”ならばクロック計数値を、信号線１３
６が”１”ならば命令アドレスを信号線２１１に出力す
る。また、信号線１３６の信号は信号線２１２から出力
される。The selector 201 includes the clock counter 11
An address trace instruction given from the trace command circuit 130 via the signal line 136 to either one of the clock count value given from 0 through the signal line 116 and the instruction address given from the execution control circuit 120 through the signal line 126. Select according to the signal. Trace command circuit 1
When 30 receives the branch occurrence signal, the signal line 136
If the signal line 136 is “0”, the selector 201 outputs the clock count value to the signal line 13
If 6 is "1", the instruction address is output to the signal line 211. The signal on the signal line 136 is output from the signal line 212.
【００２５】論理積回路２０２は、実行制御回路１２０
から信号線１２７を介して与えられるサンプルタイミン
グ信号とトレース表示回路１４０から信号線１４６を介
して与えられるトレース動作中信号との論理積を生成し
てその結果を信号線２１３に出力する。The logical product circuit 202 is an execution control circuit 120.
From the sample timing signal applied via the signal line 127 to the trace in-motion signal applied from the trace display circuit 140 via the signal line 146, and outputs the result to the signal line 213.
【００２６】信号線２１１または２１２に出力された値
は、それぞれトレース値記憶回路２１０または識別値記
憶回路２２０に、信号線２１３に出力されたタイミング
で格納される。The value output to the signal line 211 or 212 is stored in the trace value storage circuit 210 or the identification value storage circuit 220 at the timing when it is output to the signal line 213.
【００２７】次に本発明の命令トレース装置の上記一実
施例の動作について図面を参照して詳細に説明する。Next, the operation of the above-described embodiment of the instruction trace device of the present invention will be described in detail with reference to the drawings.
【００２８】図３を参照すると、実行対象となるプログ
ラムは、１命令は１語単位でアドレスが付されている。
図３において「命令の内容」の欄が空白となっているも
のは分岐命令でも外部アクセス命令でもない命令を格納
しているものとする。説明を簡単にするために、外部ア
クセス命令以外の命令は実行時間が固定であると仮定す
る。また、命令語の最上位１桁が実行時間のクロック数
を表し、他の桁は命令語を区別するために使用されるも
のとする。Referring to FIG. 3, in the program to be executed, one instruction is given an address in units of one word.
In FIG. 3, a blank column in the “Instruction content” column stores an instruction that is neither a branch instruction nor an external access instruction. For ease of explanation, it is assumed that instructions other than external access instructions have a fixed execution time. Further, it is assumed that the most significant one digit of the instruction word represents the number of clocks of the execution time, and the other digits are used to distinguish the instruction word.
【００２９】図４を参照すると、プログラム内の条件分
岐命令の条件Ａ、条件Ｂ、外部アクセス命令のそれぞれ
の実行時間のクロック数は、以下のように仮定される。
すなわち、命令アドレス１００６番地の分岐命令は、第
１回目で条件Ａが成立して分岐が生起し、第２回目は条
件Ａが成立しないため分岐が生起せず、また、第３回目
は条件Ａが成立して分岐が生起する。また、命令アドレ
ス１００８番地の分岐命令は、１度だけ実行され、その
際条件Ｂが成立して分岐が生起する。さらに、命令アド
レス１００５番地の外部命令は、第１回目の実行に３０
クロックを要し、第２回目および第３回目には２クロッ
クを要する。Referring to FIG. 4, the number of clocks of the execution time of each of the condition A, the condition B, and the external access instruction of the conditional branch instruction in the program is assumed as follows.
That is, in the branch instruction at the instruction address 1006, the condition A is satisfied at the first time to cause the branch, the condition A is not satisfied at the second time to cause no branch, and the third time the condition A is satisfied. And the branch occurs. Further, the branch instruction at the instruction address 1008 is executed only once, and at that time, the condition B is satisfied and the branch occurs. Furthermore, the external instruction at the instruction address 1005 is 30 for the first execution.
A clock is required, and two clocks are required for the second and third times.
【００３０】図１を参照すると、まずこのプログラムを
トレースするために信号線１４１からトレース起動信号
が入力されると、トレース表示回路１４０から信号線１
４６のトレース動作中信号が”１”となる。この時、ク
ロックカウンタ１１０のクロック計数値は”０”にリセ
ットされるものとする。Referring to FIG. 1, first, when a trace start signal is input from the signal line 141 to trace this program, the trace display circuit 140 outputs the signal line 1.
The trace operation signal 46 is "1". At this time, the clock count value of the clock counter 110 is reset to "0".
【００３１】図１から図５を参照すると、実行制御回路
１２０が１０００番地の命令を実行すると、この命令は
１クロックで終了する。これにより、信号線１１６上の
クロック計数値が”１”となると共に、信号線１２７に
サンプルタイミング信号”１”が出力される。Referring to FIGS. 1 to 5, when execution control circuit 120 executes the instruction at address 1000, the instruction is completed in one clock. As a result, the clock count value on the signal line 116 becomes "1" and the sample timing signal "1" is output to the signal line 127.
【００３２】信号線１３６上のアドレストレース指示信
号は”０”であるため、トレース記憶制御回路２００
は、セレクタ２０１により信号線１１６のクロック計数
値”１”を選択して信号線２１１に出力する。また、ア
ドレストレース指示信号は、そのままクロック計数値を
示す識別値”０”として信号線２１２に出力される。さ
らに、論理積回路２０２によって、信号線１４６上のト
レース動作中信号”１”と信号線１２７上のサンプルタ
イミング信号”１”の論理積”１”が信号線２１３に生
成される。この信号線２１３のタイミングに従って、信
号線２１１上のクロック計数値”１”がトレース値記憶
回路２１０において、信号線２１２上の識別値”０”が
識別値記憶回路２２０において、それぞれの第１語目に
格納される。Since the address trace instruction signal on the signal line 136 is "0", the trace storage control circuit 200
Selects the clock count value “1” of the signal line 116 by the selector 201 and outputs it to the signal line 211. Further, the address trace instruction signal is output as it is to the signal line 212 as an identification value “0” indicating the clock count value. Further, the logical product circuit 202 generates a logical product “1” of the trace operation signal “1” on the signal line 146 and the sample timing signal “1” on the signal line 127 on the signal line 213. According to the timing of the signal line 213, the clock count value “1” on the signal line 211 is the first value in the trace value storage circuit 210 and the identification value “0” on the signal line 212 is the first value in the identification value storage circuit 220. Stored in the eye.
【００３３】次に実行制御回路１２０が命令アドレス１
００１番地の命令を実行すると、この命令は無条件分岐
命令であることから、信号線１２８上に分岐生起信号が
出力される。これによりトレース指令回路１３０は分岐
先命令アドレスの格納を指示するアドレストレース指示
信号を信号線１３６に出力する。この無条件分岐命令は
３クロックで終了し、この時クロック計数値は”４”と
なり、サンプルタイミング信号”１”が信号線１２７に
出力される。Next, the execution control circuit 120 causes the instruction address 1
When the instruction at address 001 is executed, since this instruction is an unconditional branch instruction, a branch occurrence signal is output on the signal line 128. As a result, the trace command circuit 130 outputs an address trace instruction signal for instructing the storage of the branch destination instruction address to the signal line 136. This unconditional branch instruction ends in 3 clocks, the clock count value becomes "4" at this time, and the sample timing signal "1" is output to the signal line 127.
【００３４】命令アドレス１００１番地の無条件分岐命
令の最終クロックでは、信号線１３６上のアドレストレ
ース指示信号は”０”であるため、トレース記憶制御回
路２００は、セレクタ２０１により信号線１１６のクロ
ック計数値”４”を選択して信号線２１１に出力する。
また、アドレストレース指示信号は、そのままクロック
計数値を示す識別値”０”として信号線２１２に出力す
る。さらに、論理積回路２０２によって、信号線１４６
上のトレース動作中信号”１”と信号線１２７上のサン
プルタイミング信号”１”の論理積”１”が信号線２１
３に生成される。この信号線２１３のタイミングに従っ
て、信号線２１１上のクロック計数値”４”がトレース
値記憶回路２１０において、信号線２１２上の識別値”
０”が識別値記憶回路２２０において、それぞれの第２
語目に格納される。At the final clock of the unconditional branch instruction at the instruction address 1001, the address trace instruction signal on the signal line 136 is "0", so the trace storage control circuit 200 causes the selector 201 to clock the signal line 116. The numerical value “4” is selected and output to the signal line 211.
Further, the address trace instruction signal is output as it is to the signal line 212 as the identification value “0” indicating the clock count value. Further, the AND circuit 202 causes the signal line 146
The logical product “1” of the upper trace operation signal “1” and the sample timing signal “1” on the signal line 127 is the signal line 21.
3 is generated. In accordance with the timing of the signal line 213, the clock count value “4” on the signal line 211 in the trace value storage circuit 210 is the identification value “on the signal line 212”.
0 "is the second value in the identification value storage circuit 220.
It is stored in the word.
【００３５】そして、次のクロックでは信号線１３６上
のアドレストレース指示信号は”１”となるため、トレ
ース記憶制御回路２００は、セレクタ２０１により信号
線１２６の命令アドレス”１００５”を選択して信号線
２１１に出力する。また、アドレストレース指示信号
は、そのまま命令アドレスを示す識別値”１”として信
号線２１２に出力される。さらに、論理積回路２０２の
出力は前クロックと同様に”１”が信号線２１３に生成
される。この信号線２１３のタイミングに従って、信号
線２１１上の命令アドレス”１００５”がトレース値記
憶回路２１０において、信号線２１２上の識別値”１”
が識別値記憶回路２２０において、それぞれの第３語目
に格納される。At the next clock, since the address trace instruction signal on the signal line 136 becomes "1", the trace storage control circuit 200 selects the instruction address "1005" of the signal line 126 by the selector 201 and outputs the signal. Output on line 211. Further, the address trace instruction signal is output as it is to the signal line 212 as the identification value "1" indicating the instruction address. Further, as the output of the AND circuit 202, "1" is generated on the signal line 213 as in the previous clock. In accordance with the timing of this signal line 213, the instruction address “1005” on the signal line 211 is identified by the identification value “1” on the signal line 212 in the trace value storage circuit 210.
Are stored in the identification value storage circuit 220 as the respective third words.
【００３６】次に実行制御回路１２０が命令アドレス１
００５番地の命令を実行すると、この命令は外部アクセ
ス命令であり、図４によると第１回目には３０クロック
要することから、この命令の終了時にはクロック計数値
は”３４”となり、サンプルタイミング信号”１”が信
号線１２７に出力される。Next, the execution control circuit 120 makes the instruction address 1
When the instruction at address 005 is executed, this instruction is an external access instruction, and according to FIG. 4, 30 clocks are required for the first time, so at the end of this instruction, the clock count value becomes "34", and the sample timing signal " 1 ″ is output to the signal line 127.
【００３７】信号線１３６上のアドレストレース指示信
号は”０”であるため、トレース記憶制御回路２００
は、セレクタ２０１により信号線１１６のクロック計数
値”３４”を選択して信号線２１１に出力する。また、
アドレストレース指示信号は、前回同様識別値”０”と
して信号線２１２に出力される。さらに、論理積回路２
０２は前回と同様にサンプルタイミングを信号線２１３
に出力する。この信号線２１３のタイミングに従って、
信号線２１１上のクロック計数値”３４”がトレース値
記憶回路２１０において、信号線２１２上の識別値”
０”が識別値記憶回路２２０において、それぞれの第４
語目に格納される。Since the address trace instruction signal on the signal line 136 is "0", the trace storage control circuit 200
Selects the clock count value “34” of the signal line 116 by the selector 201 and outputs it to the signal line 211. Also,
The address trace instruction signal is output to the signal line 212 as the identification value "0" as in the previous time. Further, the AND circuit 2
02 is the same as the previous time and the sample timing is set to the signal line 213.
Output to. According to the timing of this signal line 213,
In the trace value storage circuit 210, the clock count value “34” on the signal line 211 is the identification value “on the signal line 212.
0 "is the fourth value in the identification value storage circuit 220.
It is stored in the word.
【００３８】このようにして、以降図５に示すタイミン
グで、実行制御回路１２０が命令を実行する度に、命令
が分岐を発生しない時はクロック値だけを、また分岐生
起を検出した時にはさらに分岐先命令アドレスを、トレ
ース値記憶回路２１０に格納し、これと共にトレース値
がクロック値または命令アドレスのいずれであるかを示
す識別値を識別値記憶回路２２０に格納していく。In this way, each time the execution control circuit 120 executes an instruction at the timing shown in FIG. 5, only the clock value is used when the instruction does not cause a branch, and further branching is performed when a branch occurrence is detected. The previous instruction address is stored in the trace value storage circuit 210, and the identification value indicating whether the trace value is the clock value or the instruction address is also stored in the identification value storage circuit 220.
【００３９】図６を参照すると、図３のプログラムを１
４命令分実行した際の、トレース値記憶回路２１０と識
別値記憶回路２２０の内容が示されている。これらの情
報と共に、プログラムの実行が１０００番地から開始し
たことを考え合わせれば、プログラムの実行順序や命令
アドレスの推移、命令終了時刻のクロック計数値等を次
のようにして解析することができる。すなわち、命令ア
ドレス１０００番地の命令が実行されて時刻１で終了
し、次に命令アドレス１００１番地が実行されて時刻４
で終了する。そして、この１００１番地から１００５番
地に分岐して（第３語）、命令アドレス１００５番地の
命令が実行されて時刻３４で終了する。次に命令アドレ
ス１００６番地の命令が実行されて時刻３７で終了す
る。この１００６番地から１００２番地へ分岐（第６
語）し、命令アドレス１００２番地の命令が実行されて
時刻３９で終了する。次に１００３番地の命令が実行さ
れて時刻４０で終了し、次に命令アドレス１００４番地
の命令が実行されて時刻４１で終了する。次に１００５
番地が実行されて時刻４３で終了し、次に命令アドレス
１００６番地の命令が実行されて時刻４６で終了する。
次に命令アドレス１００７番地の命令が実行されて時刻
４７で終了する。そして、命令アドレス１００８番地の
命令が実行されて時刻５０で終了する。この１００８番
地から１００５番地に分岐して（第１４語）、命令アド
レス１００５番地の命令が実行されて時刻５２で終了す
る。そして、命令アドレス１００６番地の命令が実行さ
れて時刻５５で終了した後、この１００６番地から１０
０２番地に分岐して（第１７語）、命令アドレス１００
２番地の命令が実行されて時刻５７で終了する。Referring to FIG. 6, the program of FIG.
The contents of the trace value storage circuit 210 and the identification value storage circuit 220 when four instructions are executed are shown. If the execution of the program is started from the 1000th address together with these pieces of information, the execution sequence of the program, the transition of the instruction address, the clock count value of the instruction end time, etc. can be analyzed as follows. That is, the instruction at the instruction address 1000 is executed and ends at time 1, and then the instruction address 1001 is executed at time 4
Ends with. Then, the address 1001 is branched to the address 1005 (third word), the instruction at the instruction address 1005 is executed, and the process ends at time 34. Next, the instruction at the instruction address 1006 is executed and the processing ends at time 37. Branch from 1006 to 1002 (6th
Then, the instruction at the instruction address 1002 is executed and the processing ends at time 39. Next, the instruction at address 1003 is executed and ends at time 40, then the instruction at instruction address 1004 is executed and ends at time 41. Next 1005
The address is executed and ends at time 43, then the instruction at the instruction address 1006 is executed and ends at time 46.
Next, the instruction at the instruction address 1007 is executed and the processing ends at time 47. Then, the instruction at the instruction address 1008 is executed and ends at time 50. The address 1008 is branched to the address 1005 (14th word), the instruction at the instruction address 1005 is executed, and the process ends at time 52. Then, after the instruction at the instruction address 1006 is executed and ends at the time 55, the address from the address 1006 to 10
Branch to address 02 (17th word), and instruction address 100
The instruction at address 2 is executed and ends at time 57.
【００４０】この解析結果から、各命令毎に終了時刻の
クロック計数値と一つ前の命令の終了時刻のクロック計
数値との差分とから実行に要したクロック数を求めるこ
とができる。From this analysis result, the number of clocks required for execution can be obtained for each instruction from the difference between the clock count value at the end time and the clock count value at the end time of the immediately preceding instruction.
【００４１】さらにこの情報と共に、プログラムのオブ
ジェクトファイルのアセンブリリスト等から得られる情
報を考え合わせると、命令アドレスに対応する命令語が
得られる。また、被トレースプログラムのルーチン別実
行時間等の分析を行うことができる。Further, together with this information, when the information obtained from the assembly list of the object file of the program is considered, the instruction word corresponding to the instruction address can be obtained. In addition, it is possible to analyze the execution time of each traced program for each routine.
【００４２】なお、上記一実施例で使用されたトレース
値記憶回路２１０と識別値記憶回路２２０の必要語数は
１８語である。ここで、クロック計数値を１６ビットと
仮定する。識別値は１ビットであるから、使用ビット数
は、（１６ビット＋１ビット）×１８語＝３０６ビット
となる。The required number of words in the trace value storage circuit 210 and the identification value storage circuit 220 used in the above embodiment is 18. Here, it is assumed that the clock count value is 16 bits. Since the identification value is 1 bit, the number of used bits is (16 bits + 1 bit) × 18 words = 306 bits.
【００４３】一方、従来技術ではクロック計数値、命令
アドレスおよび命令語のすべてを格納しているため、ク
ロック計数値、命令アドレスおよび命令語のそれぞれを
１６ビットと仮定すると、（１６ビット＋１６ビット＋
１６ビット）×１４語＝６７２ビットとなる。したがっ
て、上記一実施例においては、従来技術と比較してトレ
ース情報に必要な記憶領域を約４６％に削減したことに
なる。On the other hand, since the clock count value, the instruction address and the instruction word are all stored in the prior art, assuming that each of the clock count value, the instruction address and the instruction word is 16 bits, (16 bits + 16 bits +
16 bits) × 14 words = 672 bits. Therefore, in the above-described embodiment, the storage area required for the trace information is reduced to about 46% as compared with the conventional technique.
【００４４】このように、本発明の一実施例である命令
トレース装置によれば、実行制御回路１２０が命令を実
行する度に、命令が分岐を発生しない時はクロック値だ
けを、また分岐生起を検出した時にはさらに分岐先命令
アドレスを、トレース値記憶回路２１０に格納し、これ
と共にトレース値がクロック値または命令アドレスのい
ずれであるかを示す識別値を識別値記憶回路２２０に格
納していくことにより、逐次的に実行されている間の命
令アドレスや命令語をトレース情報として記憶しないよ
うにして、トレース値記憶回路２１０や識別値記憶回路
２２０を効率的に使用することができる。As described above, according to the instruction trace device of the embodiment of the present invention, each time the execution control circuit 120 executes an instruction, only the clock value is generated when the instruction does not branch, and the branch occurrence occurs. When it detects that the branch destination instruction address is further stored in the trace value storage circuit 210, an identification value indicating whether the trace value is a clock value or an instruction address is also stored in the identification value storage circuit 220. As a result, it is possible to efficiently use the trace value storage circuit 210 and the identification value storage circuit 220 by not storing the instruction address and the instruction word as the trace information during the sequential execution.
【００４５】[0045]
【発明の効果】以上の説明で明らかなように、本発明に
よると、プログラムのトレースを解析する際に必要な情
報の内、逐次的に実行されている間の命令アドレスや命
令語をトレース情報として記憶しないようにすることに
より、トレースの記憶領域を効率的に使用することがで
きる。As is apparent from the above description, according to the present invention, among the information necessary for analyzing the trace of the program, the instruction address and the instruction word during the sequential execution are traced. By not storing as, it is possible to use the trace storage area efficiently.
【図１】本発明の命令トレース装置の一実施例の構成を
示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of an instruction trace device of the present invention.
【図２】本発明の一実施例の命令トレース装置における
トレース記憶制御回路の構成を示す図である。FIG. 2 is a diagram showing a configuration of a trace storage control circuit in an instruction trace device according to an embodiment of the present invention.
【図３】本発明の一実施例の動作を説明するためのプロ
グラムの一例を表す図である。FIG. 3 is a diagram showing an example of a program for explaining the operation of the embodiment of the present invention.
【図４】本発明の一実施例の動作を説明するためのプロ
グラムの動作状態の一例を表す図である。FIG. 4 is a diagram showing an example of an operation state of a program for explaining the operation of the embodiment of the present invention.
【図５】本発明の一実施例の動作を示すタイムチャート
である。FIG. 5 is a time chart showing the operation of the embodiment of the present invention.
【図６】本発明の一実施例の動作を説明するためのプロ
グラムを実行した際のトレース値記憶回路および識別値
記憶回路の内容の一例を表す図である。FIG. 6 is a diagram showing an example of the contents of a trace value storage circuit and an identification value storage circuit when a program for explaining the operation of one embodiment of the present invention is executed.
１１０ クロックカウンタ １２０ 実行制御回路 １３０ トレース指令回路 １４０ トレース表示回路 ２００ トレース記憶制御回路 ２０１ セレクタ ２０２ 論理積回路 ２１０ トレース値記憶回路 ２２０ 識別値記憶回路 110 Clock Counter 120 Execution Control Circuit 130 Trace Command Circuit 140 Trace Display Circuit 200 Trace Storage Control Circuit 201 Selector 202 AND Circuit 210 Trace Value Storage Circuit 220 Discrimination Value Storage Circuit
Claims (5)
行手段と、 この命令実行手段から出力される実行中の命令アドレス
が連続しない場合にはその命令アドレスをトレース情報
として採取するように指示するトレース指令手段とを含
み、 このトレース指令手段の指示に従って前記命令アドレス
を採取することを特徴とする命令トレース装置。1. An instruction executing means for outputting an instruction address being executed and an instruction for collecting the instruction address as trace information when the instruction addresses being executed outputted from the instruction executing means are not continuous. An instruction trace device including trace instruction means, wherein the instruction address is sampled in accordance with an instruction of the trace instruction means.
令アドレスとを出力する命令実行手段と、 この命令実行手段から出力される実行中の命令アドレス
が連続するか否かを指示するトレース指令手段と、 トレース情報を格納するトレース情報記憶手段とを含
み、 前記トレース指令手段が命令アドレスの連続を指示する
場合には前記命令実行手段からのクロック計数値を前記
トレース情報記憶手段に格納し、前記トレース指令手段
が命令アドレスの不連続を指示する場合には前記命令実
行手段からのクロック計数値および命令アドレスを前記
トレース情報記憶手段に格納することを特徴とする命令
トレース装置。2. An instruction executing means for outputting a counted value of a clock signal and an instruction address being executed, and a trace instruction for instructing whether or not the instruction address being executed outputted from the instruction executing means is continuous. Means, and trace information storage means for storing trace information, when the trace command means indicates a continuation of instruction addresses, the clock count value from the instruction execution means is stored in the trace information storage means, An instruction trace device, characterized in that, when the trace instructing means indicates a discontinuity of instruction addresses, the clock count value and the instruction address from the instruction executing means are stored in the trace information storing means.
令アドレスとを出力する命令実行手段と、 この命令実行手段から出力される実行中の命令アドレス
が連続するか否かを指示するトレース指令手段と、 トレースを採取するタイミングを生成するトレースタイ
ミング生成手段と、 トレース情報を格納するトレース情報記憶手段とを含
み、 前記トレースタイミング生成手段がトレース採取を示す
タイミングにおいて、前記トレース指令手段が命令アド
レスの連続を指示する場合には前記命令実行手段からの
クロック計数値を前記トレース情報記憶手段に格納し、
前記トレース指令手段が命令アドレスの不連続を指示す
る場合には前記命令実行手段からのクロック計数値およ
び命令アドレスを前記トレース情報記憶手段に格納する
ことを特徴とする命令トレース装置。3. An instruction executing means for outputting a counted value of a clock signal and an instruction address being executed, and a trace command for instructing whether or not the instruction address being executed outputted from this instruction executing means is continuous. Means, a trace timing generation means for generating a timing for collecting a trace, and a trace information storage means for storing trace information, wherein the trace command means has an instruction address at a timing at which the trace timing generation means indicates a trace collection. When instructing the continuation of, the clock count value from the instruction execution means is stored in the trace information storage means,
An instruction trace device, characterized in that, when the trace instructing means indicates a discontinuity of instruction addresses, the clock count value and the instruction address from the instruction executing means are stored in the trace information storing means.
力するクロック計数手段と、 実行中の命令の命令アドレスを出力する命令実行手段
と、 この命令実行手段において分岐が生起したか否かを指示
するトレース指令手段と、 トレースを採取するタイミングを生成するトレースタイ
ミング生成手段と、 トレース情報を格納するトレース情報記憶手段とを含
み、 前記トレースタイミング生成手段がトレース採取を示す
タイミングにおいて、前記トレース指令手段が分岐生起
を指示しない場合には前記クロック計数手段からのクロ
ック計数値を前記トレース情報記憶手段に格納し、前記
トレース指令手段が分岐生起を指示する場合には前記ク
ロック計数手段からのクロック計数値および前記命令実
行手段からの命令アドレスを前記トレース情報記憶手段
に格納することを特徴とする命令トレース装置。4. A clock counting means for counting a clock signal and outputting the count value, an instruction executing means for outputting an instruction address of an instruction being executed, and whether or not a branch has occurred in this instruction executing means. The trace command generating means for instructing, the trace timing generating means for generating the timing of collecting the trace, and the trace information storing means for storing the trace information, wherein the trace command is generated at the timing when the trace timing generating means indicates the trace collection. When the means does not instruct branch occurrence, the clock count value from the clock counting means is stored in the trace information storage means, and when the trace command means directs branch occurrence, the clock counter from the clock counting means Numerical values and the instruction address from the instruction executing means are used as the trace information. Instruction trace and wherein the storing the 憶 means.
るクロック計数手段と、 実行中の命令の命令アドレスを出力する命令実行手段
と、 この命令実行手段において分岐が生起したか否かを指示
するトレース指令手段と、 トレースを採取するタイミングを生成するトレースタイ
ミング生成手段と、 トレース値を格納するトレース値記憶手段と、 このトレース値記憶手段に格納されたトレース値の各々
についてクロック計数値か命令アドレスかを識別する識
別値を格納する識別値記憶手段とを含み、 前記トレースタイミング生成手段がトレース採取を示す
タイミングにおいて、前記トレース指令手段が分岐生起
を指示しない場合には前記クロック計数手段からのクロ
ック計数値を前記トレース値記憶手段に格納すると共に
クロック計数値である旨を前記識別値記憶手段に格納
し、前記トレース指令手段が分岐生起を指示する場合に
は前記クロック計数手段からのクロック計数値および前
記命令実行手段からの命令アドレスを前記トレース値記
憶手段に格納すると共にクロック計数値および命令アド
レスである旨をそれぞれ前記識別値記憶手段に格納する
ことを特徴とする命令トレース装置。5. A clock counting means for counting a clock signal and outputting the value, an instruction executing means for outputting an instruction address of an instruction being executed, and an instruction as to whether or not a branch has occurred in this instruction executing means. Trace command means, a trace timing generation means for generating a timing for collecting a trace, a trace value storage means for storing a trace value, and a clock count value or an instruction for each of the trace values stored in the trace value storage means. An identification value storage means for storing an identification value for identifying whether it is an address or not. If the trace command means does not instruct branch occurrence at the timing when the trace timing generation means indicates trace collection, The clock count value is stored in the trace value storage means and Is stored in the identification value storage means, and when the trace command means instructs branch occurrence, the clock count value from the clock count means and the instruction address from the instruction execution means are stored in the trace value storage means. An instruction trace device characterized in that the instruction trace device stores the clock count value and the instruction address in the identification value storage means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305274A JPH08161196A (en) | 1994-12-09 | 1994-12-09 | Instruction tracing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305274A JPH08161196A (en) | 1994-12-09 | 1994-12-09 | Instruction tracing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161196A true JPH08161196A (en) | 1996-06-21 |
Family
ID=17943132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6305274A Pending JPH08161196A (en) | 1994-12-09 | 1994-12-09 | Instruction tracing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161196A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7065749B2 (en) | 2000-03-28 | 2006-06-20 | Nec Electronics Corporation | Program development compressed trace support apparatus |
| JP2007241431A (en) * | 2006-03-06 | 2007-09-20 | Ricoh Co Ltd | Trace data recording device |
| JP2015005124A (en) * | 2013-06-20 | 2015-01-08 | 株式会社リコー | Device for electronic apparatus, and electronic apparatus mounting the device therein |
Citations (2)
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| JPH04140851A (en) * | 1990-10-02 | 1992-05-14 | Nec Corp | Diagnostic system for information processor |
-
1994
- 1994-12-09 JP JP6305274A patent/JPH08161196A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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