JPH08161187A - Computer control system - Google Patents
Computer control systemInfo
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- JPH08161187A JPH08161187A JP6306144A JP30614494A JPH08161187A JP H08161187 A JPH08161187 A JP H08161187A JP 6306144 A JP6306144 A JP 6306144A JP 30614494 A JP30614494 A JP 30614494A JP H08161187 A JPH08161187 A JP H08161187A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多重化による高信頼計
算機におけるインタフェース制御回路、特に同一処理を
実行する複数の系から正常な系の出力を選択するための
インタフェース制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface control circuit in a highly reliable computer by multiplexing, and more particularly to an interface control circuit for selecting a normal system output from a plurality of systems which execute the same processing.
【０００２】[0002]
【従来の技術】フォールトトレラント計算機の分野にお
いて、計算機の信頼性を高めるために用いられる最も一
般的な技術の１つに系の多重化がある。典型的には系を
３重化した場合は、３つの系の出力のうち２つの一致す
る出力を選択する２／３多数決方式と呼ばれるものがあ
る。この方式によれば、３重化した系のうちどれか１つ
の系が故障しても多数決により正常な系の出力を得られ
る。ところが３重化した系の２つの系が故障した場合、
あるいは多数決回路が故障した場合には正常な出力を得
られなくなり、計算機システム全体の停止につながる可
能性がある。2. Description of the Related Art In the field of fault-tolerant computers, one of the most popular techniques used for improving computer reliability is system multiplexing. Typically, when the system is tripled, there is a so-called 2/3 majority method in which two matching outputs are selected from the outputs of the three systems. According to this method, even if any one of the tripled systems fails, the output of a normal system can be obtained by the majority vote. However, if two of the triplicated systems fail,
Alternatively, if the majority circuit fails, normal output cannot be obtained and the entire computer system may be stopped.
【０００３】３重化した系の２つの系が故障した場合に
計算機システムの運転を継続させるための従来技術とし
て、例えば図４６、図４７に示すように（ＶＯＴＥＲ）
に記載されている方式がある。３組の比較回路は３つの
ＣＰＵの出力信号のうちそれぞれ２つの比較を行い比較
結果信号を出力する。マスク回路は比較結果信号を修飾
する。選択回路は修飾後の比較結果信号に基づき１つの
ＣＰＵの出力を選択して出力する。この多数決回路で
は、２つのＣＰＵが故障した場合には３組の比較回路の
比較結果がすべて不一致（“０”）となり、マスク回路
は比較回路の比較結果に代えてマスタフラグに設定され
ている値を出力する。これにより２つのＣＰＵが故障し
ても３つのＣＰＵのうち予め指定しておいたＣＰＵの出
力に基づき計算機システムの運転を継続することができ
る。ところが、このとき指定したＣＰＵが故障していた
場合には計算機システムの運転が不正に継続される可能
性がある。As a conventional technique for continuing the operation of the computer system when two systems of the tripled system fail, for example, as shown in FIGS. 46 and 47 (VOTER)
There is a method described in. The three sets of comparison circuits compare two output signals of the three CPUs and output comparison result signals. The mask circuit modifies the comparison result signal. The selection circuit selects and outputs the output of one CPU based on the modified comparison result signal. In this majority circuit, when the two CPUs fail, the comparison results of the three sets of comparison circuits are all inconsistent (“0”), and the mask circuit is set to the master flag instead of the comparison result of the comparison circuit. Output the value. As a result, even if two CPUs fail, it is possible to continue the operation of the computer system based on the output of the CPU designated in advance among the three CPUs. However, if the designated CPU fails at this time, the operation of the computer system may continue unjustly.
【０００４】また、多数決回路の信頼性を向上させるた
めの従来技術として、例えば図４８に示すように特公平
３−４６８５１号公報に記載されている方式がある。３
つのＣＰＵの出力を誤り訂正符号化回路（ＥＣＣ／ＥＮ
Ｃ）を介して多数決回路へ入力し、多数決回路の出力を
誤り訂正復号化回路（ＥＣＣ／ＤＥＣ）を介して出力す
る。この方式によれば、多数決回路においてビット誤り
が発生した場合にも誤り訂正符号を復号化することによ
り正常な出力を得ることができる。ところが、この中で
用いられている多数決回路に対し既に図４６に示したよ
うな（ＶＯＴＥＲ）に記載の多数決回路を採用すると、
３つのＣＰＵの出力の比較結果に基づき選択回路が１つ
のＣＰＵの出力を選択しているので、比較結果信号が故
障した場合、あるいは選択回路が故障した場合には選択
回路が異常のあるＣＰＵの出力を選択する可能性があ
る。この場合には訂正復号化回路（ＥＣＣ／ＤＥＣ）の
出力は異常のあるＣＰＵの出力となる。As a conventional technique for improving the reliability of the majority circuit, there is a system described in Japanese Patent Publication No. 3-46851 as shown in FIG. 48, for example. Three
The outputs of the two CPUs are used as error correction coding circuits (ECC / EN
It is input to the majority circuit via C), and the output of the majority circuit is output via the error correction decoding circuit (ECC / DEC). According to this method, even if a bit error occurs in the majority circuit, a normal output can be obtained by decoding the error correction code. However, if the majority decision circuit described in (VOTER) as shown in FIG. 46 is adopted for the majority decision circuit used therein,
Since the selection circuit selects the output of one CPU based on the comparison result of the outputs of the three CPUs, when the comparison result signal fails, or when the selection circuit fails, the selection circuit of the abnormal CPU is selected. May choose output. In this case, the output of the correction decoding circuit (ECC / DEC) becomes the output of the abnormal CPU.
【０００５】[0005]
【発明が解決しようとする課題】従来のフォールトトレ
ラント計算機分野における系の多重化処理は以上のよう
にして行なわれていたので、３重化された処理系のうち
２つの系が故障した場合には、多数決回路は正常な系を
選択することができないという問題点があった。また、
従来の多数決回路方式では、多数決回路自身の故障によ
り異常のある処理系の出力を選択することがあり、その
ため多数決回路を２重化することで誤りを検知し、誤出
力を未然に防止することはできるが、どちらの多数決回
路で誤りが発生したのか判別できないため、計算機シス
テム全体として正常な処理を継続することができないと
いう問題点があった。Since the conventional system multiplexing processing in the field of fault tolerant computers has been performed as described above, when two of the tripled processing systems fail. Has a problem that the majority circuit cannot select a normal system. Also,
In the conventional majority circuit method, an output of an abnormal processing system may be selected due to a failure of the majority circuit itself. Therefore, by duplicating the majority circuit, an error is detected and an erroneous output is prevented in advance. However, since it is not possible to determine which majority circuit has caused the error, there is a problem in that the computer system as a whole cannot continue normal processing.
【０００６】また、ある処理を実行する系を３重化し、
さらに他の処理を実行する系を２重化することにより信
頼性を高めた計算機システムにおいては、３重化された
系（３重系）と２重化された系（２重系）の間の入出力
信号を制御するインタフェース制御回路では、インタフ
ェース制御回路が故障したときに多重化された系のすべ
てに誤った入力を与えてしまい、計算機システム全体と
しての正常な処理を妨げることがあるという問題点があ
った。また、インタフェース制御回路が２重系の出力を
３重系の各系に出力するときに、２重系の各系が正常で
あることが判明した後３重系に出力しようとすると、２
重系の各系の処理結果が分かるまで３重系への出力を待
たなければならないという問題点があった。Further, the system for executing a certain process is tripled,
In a computer system in which reliability is improved by duplicating a system that executes other processing, between a triplicated system (triple system) and a duplicated system (duplex system). In the interface control circuit that controls the input / output signals of the above, when the interface control circuit fails, it may give an incorrect input to all of the multiplexed systems, which may interfere with the normal processing of the entire computer system. There was a problem. Further, when the interface control circuit outputs the output of the dual system to each system of the triple system, if it is determined that each system of the dual system is normal and the output of the triple system is attempted,
There was a problem that the output to the triple system had to wait until the processing result of each system of the heavy system was known.
【０００７】また、ある処理を実行する系を３重化して
信頼性を高めた計算機システムの３重化された系（３重
系）と他の処理を実行する系の間の入出力信号を制御す
るインタフェース制御回路において、信頼性よりも性能
を重視した処理を実行する場合においても３重系の３つ
の系は１つの処理を実行するので冗長になるという問題
点があった。Further, input / output signals between a triple system (triple system) of a computer system in which a system for executing a certain process is tripled to improve reliability and a system for executing another process are transmitted. In the interface control circuit for controlling, even when the processing that emphasizes the performance rather than the reliability is executed, the three systems of the triple system execute one processing, which causes a problem of redundancy.
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、３重化された系のうち２つが故
障したときにも３重系の各系についての自己異常状態報
告に基づき正常な系を選択できるようにしたものであ
る。The present invention has been made in order to solve the above-mentioned problems, and it is possible to report the self-abnormal state of each system of the triple system even when two of the triple systems fail. Based on this, a normal system can be selected.
【０００９】また、多数決回路の故障により異常のある
系の出力を選択したときには多数決回路の出力の異常を
検知して、報告するようにしたものである。Further, when an output of a system having an abnormality due to a failure of the majority circuit is selected, the abnormality of the output of the majority circuit is detected and reported.
【００１０】また、ある処理を実行する系を３重化し、
さらに他の処理を実行する系を２重化して信頼性を高め
た計算機システムにおいて、３重化された系（３重系）
と２重化された系（２重系）の間の入出力信号を制御す
るインタフェース制御回路に関し、インタフェース制御
回路の１箇所が故障しても計算機システム全体としての
正常な処理を継続するようにしたものである。Further, the system for executing a certain process is tripled,
In a computer system in which a system that executes other processing is duplicated to improve reliability, a system that is tripled (triple system)
Regarding the interface control circuit for controlling the input / output signals between the redundant system and the redundant system (duplex system), even if one part of the interface control circuit fails, normal processing of the entire computer system is continued. It was done.
【００１１】また、ある処理を実行する系を３重化し、
さらに他の処理を実行する系を２重化して信頼性を高め
た計算機システムにおいて、３重化された系（３重系）
と２重化された系（２重系）の間の入出力信号を制御す
るインタフェース制御回路に関し、インタフェース制御
回路は、２重系の出力を３重系の各系に出力するときに
は、２重系の各系の正常・異常が判明する前に３重系に
出力することにより、計算機システム全体が高速に処理
を実行できるようにしたものである。なお、このとき２
重系のうちの１つの系に異常があっても計算機システム
全体としての正常な処理を継続する。Further, the system for executing a certain process is tripled,
In a computer system in which a system that executes other processing is duplicated to improve reliability, a system that is tripled (triple system)
An interface control circuit for controlling an input / output signal between a dual system and a dual system is provided. By outputting to the triple system before the normality / abnormality of each system of the system is determined, the entire computer system can execute processing at high speed. At this time, 2
Even if one of the heavy systems has an abnormality, the computer system as a whole continues normal processing.
【００１２】さらに、ある処理を実行する系を３重化し
て信頼性を高めた計算機システムの３重化された系（３
重系）と他の処理を実行する系の間の入出力信号を制御
するインタフェース制御回路において、信頼性よりも性
能を重視した処理を実行するときには３重系の３つの系
に異なる処理を並列に実行させるようにしたものであ
る。Furthermore, a system (3) in which a system for executing a certain process is tripled to improve reliability is tripled (3).
In the interface control circuit that controls the input / output signals between the (heavy system) and the system that executes other processing, when processing that emphasizes performance rather than reliability is performed, different processing is performed in parallel on the three systems of the triple system. It is designed to be executed by.
【００１３】[0013]
【課題を解決するための手段】この第１の発明に係わる
計算機制御方式は、同一の処理を実行する３つの処理系
と多数決回路により構成された計算機システムにおい
て、３つの処理系のうちの２つの系の組み合わせに関し
各々出力を比較する３組の比較手段と、３組の比較手段
の比較結果および前記３つの処理系の各系ごとに出力さ
れる状態検出信号に基づいて３つの処理系のうちの正常
な系を判定する正常系判定手段と、正常系判定手段の判
定結果に基づき前記３つの処理系の出力の中から１つの
系の出力を選択する選択手段とを備えるようにしたもの
である。A computer control system according to the first aspect of the present invention is a computer system including three processing systems that execute the same processing and a majority circuit, and two of the three processing systems are used. Three sets of comparing means for comparing outputs with respect to combinations of the three systems, and three processing systems based on the comparison result of the three comparing systems and the state detection signal output for each system of the three processing systems. A normal system judging means for judging a normal system among them, and a selecting means for selecting the output of one system from the outputs of the three processing systems based on the judgment result of the normal system judging means Is.
【００１４】また、この第２の発明に係わる計算機制御
方式は、同一の処理を実行する３つの処理系と多数決回
路により構成された計算機システムにおいて、３つの処
理系のうちの２つの系の組み合わせについて各々出力を
比較する３組の比較手段と、３組の比較手段の比較結果
に基づき３つの処理系のうち正常な系を判定する２組の
正常系判定手段と、各々の正常系判定手段の判定結果に
基づき前記３つの処理系の出力の中から１つの系の出力
を選択する２組の選択手段と、２組の選択手段の出力結
果を比較照合する選択出力照合手段とを備えるようにし
たものである。The computer control system according to the second aspect of the present invention is a computer system including three processing systems that execute the same processing and a majority circuit, and is a combination of two of the three processing systems. 3 sets of comparing means for comparing outputs with respect to each other, 2 sets of normal system determining means for determining a normal system among 3 processing systems based on the comparison results of the 3 sets of comparing means, and respective normal system determining means And a selection output collating means for comparing and collating the output results of the two sets of selecting means. It is the one.
【００１５】また、この第３の発明に係わる計算機制御
方式は、同一の処理を実行する３つの処理系と多数決回
路により構成された計算機システムにおいて、３つの処
理系のうちの２つの系の組み合わせについて各々出力を
比較する３組の比較手段と、３組の比較手段の比較結果
に基づき３つの系のうち正常な系を判定する２組の正常
系判定手段と、２組の正常系判定手段を構成する第１の
正常系判定手段の判定結果に基づき３つの処理系出力の
中から１つの処理系の出力を選択する選択手段と、第２
の正常系判定手段の判定結果と選択手段が選択した処理
系を比較照合する選択系照合手段とを備えるようにした
ものである。The computer control system according to the third aspect of the present invention is a computer system including three processing systems for executing the same processing and a majority circuit, and a combination of two of the three processing systems. 3 sets of comparing means for comparing outputs with respect to each other, 2 sets of normal system determining means for determining a normal system among 3 systems based on comparison results of 3 sets of comparing means, and 2 sets of normal system determining means Selecting means for selecting the output of one processing system from the outputs of the three processing systems based on the determination result of the first normal system determining means,
The judgment result of the normal system judging means and the selection system collating means for comparing and collating the processing system selected by the selecting means are provided.
【００１６】また、この第４の発明に係わる計算機制御
方式は、同一処理を実行する３つの処理系から構成され
た第１の系と、前記処理とは異なる同一処理を実行する
２つの処理系から構成された第２の系と、前記第１およ
び第２の系間を接続する制御部とから構成された計算機
システムにおいて、第１の系を構成する３つの処理系出
力の中から正常な系の出力を選択し前記第２の系に出力
する２組の三者択一手段と第２の系の出力の中から正常
な系の出力を選択し前記第１の系に出力する３組の二者
択一手段とを備えるようにしたものである。The computer control method according to the fourth aspect of the present invention includes a first system composed of three processing systems for executing the same processing and two processing systems for executing the same processing different from the above processing. In a computer system including a second system configured by and a control unit that connects the first and second systems, a normal output from the three processing system outputs that configure the first system is performed. Three sets for selecting the output of the system and outputting to the second system, and three sets for selecting the output of the normal system from the outputs of the second system and the output of the second system The alternative means is provided.
【００１７】また、この第５の発明は第４の発明に係わ
る計算機制御方式において、３組の二者択一手段は第２
の系を構成する２つの処理系出力の比較手段を含み比較
結果が不一致のとき、この二者択一手段は第２の系を構
成する２つの処理系のうち予め指定されていた１つの処
理系出力を選択し、２組の三者択一手段は第１の系を構
成する３つの処理系のうち予め指定されていた１乃至２
つの処理系を選択するようにしたものである。The fifth aspect of the invention is the computer control system according to the fourth aspect of the invention, in which the three alternatives are the second means.
When the comparison result includes the comparison means of the outputs of the two processing systems that form the system, the alternative means is one of the two processing systems that form the second system, which has been designated in advance. The system output is selected, and the two sets of three-choice means have been designated in advance among the three processing systems constituting the first system.
One of the processing systems is selected.
【００１８】また、この第６の発明に係わる計算機制御
方式は、同一処理を実行する３つの処理系から構成され
た第１の系と前記処理とは異なる単一処理系から構成さ
れた第２の系と前記第１および第２の系間を接続する制
御部とから構成された計算機システムにおいて、計算機
システムの動作モードを指定するためのモード指定手段
と、第１の系を構成する３つの処理系出力のうち正常な
処理系を判定する多数決判定手段と、モードの指定に基
づき多数決判定結果をマスクするマスク手段と、マスク
結果値に基づき第１の系を構成する３つ処理系の中から
１つの処理系出力を選択する選択手段と、３つの処理系
の出力優先順位を制御する競合制御手段と、モード指定
に基づき第２の単一処理系出力信号と競合制御手段の出
力を切り替えることにより３つの処理系の出力を指定す
る切替手段とを備えるようにしたものである。In the computer control system according to the sixth aspect of the present invention, the first system is composed of three processing systems that execute the same process, and the second system is composed of a single processing system different from the above processes. In the computer system and a control unit that connects the first system and the second system, a mode designating unit for designating the operation mode of the computer system, and the three system units constituting the first system. Of the three processing systems that make up the first system based on the mask result value, the majority decision judging means for judging a normal processing system among the processing system outputs, the masking means for masking the majority decision result based on the designation of the mode. Selection means for selecting one processing system output from the above, competition control means for controlling the output priority of the three processing systems, and switching between the output of the second single processing system output signal and the competition control means based on the mode designation. This By is obtained so as to comprise a switching means for designating the output of the three processing systems.
【００１９】また、この第７の発明に係わる計算機制御
方式は、同一処理を実行する３つの処理系から構成され
た第１の系と前記処理とは異なる単一処理系から構成さ
れた第２の系と前記第１および第２の系間を接続する制
御部とから構成された計算機システムにおいて、第１の
系における３つの処理系のうち同一処理を実行させる処
理系の組を指定するグループ指定手段と、グループ指定
手段と第１の系を構成する３つの処理系の出力結果に基
づいて第１の系における正常な処理系を判定する正常系
判定手段と、正常系判定結果に基づいて第１の系を構成
する３つの処理系の出力の中から１つの処理系の出力を
選択する選択手段と、グループ指定手段と正常系判定手
段の結果に基づいて第１の系における３つの処理系の競
合を制御する競合制御手段とを備えるようにしたもので
ある。In the computer control system according to the seventh aspect of the invention, the first system is composed of three processing systems that execute the same process, and the second system is composed of a single processing system different from the above processes. Of the three processing systems in the first system, in the computer system configured by the system of No. 1 and the control unit connecting the first and second systems, a group for designating a set of processing systems that execute the same processing. Based on the output means of the designating means, the group designating means and the three processing systems constituting the first system, the normal system determining means for determining a normal processing system in the first system, and the normal system determining result Three processes in the first system based on the results of the selecting means for selecting the output of one processing system from the outputs of the three processing systems constituting the first system, the group designating means and the normal system determining means. Competing to control system competition It is obtained so as to include a control means.
【００２０】また、この第８の発明は、第４の発明また
は第５の発明における計算機制御方式において、三者択
一手段は第１の系を構成する３つの処理系の各々２つの
出力の組み合わせについて比較する３組の比較手段と、
３組の比較手段の出力と二者択一手段からの状態信号と
異常発生時の処理系を予め指定した系選択信号に基づい
て処理系を選択する２組の正常系判定手段と、第１の正
常系判定手段の判定結果に基づいて第１の系の中から正
常な処理系を第２の系へ出力する選択手段と、第２の正
常系判定手段と選択手段からの出力結果を照合比較して
第２の系へ照合結果を出力する選択系照合手段とを備
え、二者択一手段は第２の処理系出力信号と３者択一手
段の出力結果に基づいて第２の系の正常・異常を判定す
る２組の異常判定手段と、第２の系を構成する２つの処
理系出力結果を比較する比較手段と、２組の異常判定手
段からの出力結果および比較手段の出力結果に基づいて
第２の処理系出力の異常を検知する同期ずれ判定手段
と、同期ずれ判定手段と第２の処理系出力結果に基づい
て第２の系の中から１つの処理系出力を選択する選択手
段を備えるようにしたものである。Further, the eighth invention is the computer control system according to the fourth invention or the fifth invention, wherein the alternative means is one of two outputs of each of the three processing systems constituting the first system. Three sets of comparison means for comparing the combinations,
Two sets of normal system judging means for selecting a processing system based on outputs of three sets of comparing means, a status signal from the alternative means, and a system selection signal pre-designating a processing system when an abnormality occurs; Based on the judgment result of the normal system judging means, the selecting means for outputting the normal processing system from the first system to the second system is collated with the output result from the second normal system judging means and the selecting means. Selection system collating means for comparing and outputting the collation result to the second system, wherein the alternative means is the second system based on the output signal of the second processing system and the output result of the three alternative means. 2 sets of abnormality determination means for determining normality / abnormality, comparison means for comparing output results of two processing systems constituting the second system, output results from the 2 sets of abnormality determination means and outputs of the comparison means Synchronization deviation determination means for detecting an abnormality in the second processing system output based on the result, and synchronization deviation determination means It is obtained as a selection means for selecting one processing system output from the second system based on the second processing system output.
【００２１】[0021]
【作用】この発明に係わる計算機制御方式では、３つの
処理系のうち２つの系が故障し、故障した系が自己異常
検出を報告した時に、３組の比較手段は比較結果をすべ
て不一致とするが、正常系判定手段が３つの処理系のう
ち自己異常検出報告の無かった１つの系を正常と判定す
ることにより、選択手段は最終的に正常な系を選択す
る。In the computer control system according to the present invention, when two systems out of the three processing systems fail and the failed system reports self-abnormality detection, the three sets of comparison means make the comparison results inconsistent. However, the normal system determination means determines that one of the three processing systems for which no self-abnormality detection report was reported is normal, and the selection means finally selects a normal system.
【００２２】またこの発明に係わる計算機制御方式で
は、正常系判定手段（主）または選択手段（主）の故障
により選択手段（主）が不正な値を出力したとき選択手
段（副）は正常な値を出力し、選択出力照合手段が選択
手段（主）の出力と選択手段（副）の出力を比較して不
一致を検知して、多数決回路の出力異常を報告する。In the computer control system according to the present invention, when the selecting means (main) outputs an incorrect value due to a failure of the normal system judging means (main) or the selecting means (main), the selecting means (sub) is normal. A value is output, and the selected output collating means compares the output of the selecting means (main) with the output of the selecting means (sub) to detect a mismatch, and reports an abnormal output of the majority circuit.
【００２３】またこの発明に係わる計算機制御方式で
は、正常系判定手段（主）または選択手段の故障により
選択手段が不正な系を選択したとき、正常系判定手段
（副）は正常な判定結果を出力し、選択系照合手段は選
択手段（主）の選択した系と正常系判定手段（副）の判
定結果を照合して不整合を検知し、多数決回路の出力異
常を報告する。Further, in the computer control system according to the present invention, when the selecting means selects an incorrect system due to a failure of the normal system judging means (main) or the selecting means, the normal system judging means (sub) gives a normal judgment result. The selected system collating means collates the system selected by the selecting means (main) with the determination results of the normal system determining means (sub) to detect inconsistency, and reports the abnormal output of the majority circuit.
【００２４】またこの発明に係わる計算機制御方式で
は、２組の三者択一手段のうち１つが故障し、その三者
択一手段に対応する２重系の片系へ不正な値を出力した
とき、不正な出力を受けた系は異常出力をする。二者択
一手段は、故障のない三者択一手段に対応する２重系の
系を選択して３重系の１つの系へ出力する。さらに、３
組の二者択一手段のうち１つが故障し、その二者択一手
段に対応する３重系の１つの系へ不正な値を出力したと
き、不正な出力を受けた系は異常出力をする。三者択一
手段は故障のない二者択一手段に対応する３重系の系を
選択して２重系の片系へ出力する。Further, in the computer control system according to the present invention, one of the two sets of alternatives fails, and an incorrect value is output to the dual system corresponding to the alternative. At this time, the system that received the incorrect output gives an abnormal output. The alternative means selects a double system corresponding to the failure-free alternative means and outputs it to one of the triple systems. Furthermore, 3
When one of the alternatives in the set fails and an incorrect value is output to one of the triple systems corresponding to the alternative, the system that received the incorrect output outputs an abnormal output. To do. The three-choice means selects a triple system corresponding to the two-choice means without failure, and outputs it to one of the double systems.
【００２５】またこの発明に係わる計算機制御方式で
は、二者択一手段は、比較手段が２重系の比較不一致を
検知し、同期ずれ検知手段は２重系のどちらにも異常が
なく比較不一致なので同期ずれと判断し、選択系判定手
段は同期ずれ報告を受けて２重系指定手段による指定系
を選択系とし、選択手段は選択系判定手段の２重系指定
手段の指定系を選択出力する。一方、三者択一手段は、
選択系判定手段が同期ずれ報告を受けて３重系指定手段
による指定系を選択系とし、選択手段は選択系判定手段
の指定系を選択出力する。In the computer control system according to the present invention, the alternative means detects the comparison disagreement of the double system by the comparison means, and the synchronization deviation detection means has no abnormality in either of the double systems and the comparison disagreement occurs. Therefore, it is determined that there is a synchronism deviation, the selection system judgment means receives the synchronism deviation report and sets the designation system by the dual system designation means as the selection system, and the selection means selects and outputs the designation system of the double system designation means of the selection system determination means. To do. On the other hand, the alternative is
Upon receipt of the synchronization deviation report, the selection system determination means sets the designation system by the triple system designation means as the selection system, and the selection means selectively outputs the designation system of the selection system determination means.
【００２６】またこの発明に係わる計算機制御方式で
は、高信頼性モードと高性能モードの動作モードを有
し、高信頼モードのときは、３重系の３つの処理系は同
一の処理を行い、異常判定手段は３つの処理系の正常／
異常を判定し、選択系判定手段は異常判定手段が正常と
判定した系を選択する。また、切替手段は単一系が出力
する競合判定結果を３重系のすべての系に出力する。ま
た、高性能モードのときは、３重系の３つの系は並列に
異なる処理を行い、競合制御手段は３重系の各系が出力
する出力要求と単一系が出力する競合判定結果に基づき
多くとも１つの系にだけ出力を許可するような競合判定
を行い、系を選択する。また、切替手段は競合制御手段
の３重系の各系に対する競合判定結果を各系に出力す
る。The computer control system according to the present invention has the operation modes of the high reliability mode and the high performance mode. In the high reliability mode, the three processing systems of the triple system perform the same processing, Abnormality judgment means is normal for three processing systems /
The abnormality is judged, and the selection system judging means selects the system judged to be normal by the abnormality judging means. Further, the switching means outputs the competition determination result output from the single system to all the triple systems. Further, in the high performance mode, the three systems of the triple system perform different processing in parallel, and the competition control means determines the output request output by each system of the triple system and the competition determination result output by the single system. Based on this, competition determination is performed so that output is permitted to at most one system, and the system is selected. Further, the switching means outputs the competition determination result for each system of the triple system of the competition control means to each system.
【００２７】またこの発明に係わる計算機制御方式で
は、同じグループに含まれる系は同一の処理を行い、異
なるグループに含まれる系はそれぞれ並列に異なる処理
を行う。異常判定手段は３つの系の正常／異常を判定す
る。競合制御手段は各グループの出力要求と系Ａが出力
する競合判定結果に基づき多くとも１つのグループにだ
け出力を許可するような競合判定を行い、各グループに
対する出力許可／不許可の競合判定結果をグループに含
まれる系へ出力する。選択系判定手段は競合制御手段が
出力を許可し、しかも異常判定手段が正常と判定した系
を選択系とする。選択手段は選択系判定手段の選択した
系を選択する。なお、グループの指定の仕方には以下の
３通りがある。 （ａ）１グループ構成：３重系の３つの系を１つのグル
ープとする （ｂ）２グループ構成：３重系の２つの系を１つのグル
ープとし、残りの１つの系を別のグループとする。 （ｃ）３グループ構成：３重系の３つの系をすべて別々
のグループとする。 １グループ構成のときは、３つの系が同一処理を行い１
つの系が故障しても他の正常な系の出力を選択すること
により計算機システム全体として正常な処理を継続す
る。２グループ構成のときは２つの系が同一の処理を行
い、残り１つの系が異なる処理を並列に行うようにする
ことにより、同一処理を行う２つの系のうち１つが故障
しても、もう１方の正常な系の出力を選択することによ
り計算機システム全体として正常な処理を継続する。ま
た、３グループ構成のときは、３つの系が並列に処理を
行って１グループ構成および２グループ構成のときに比
べて計算機システム全体として高速に処理を実行する。In the computer control system according to the present invention, the systems included in the same group perform the same processing, and the systems included in different groups perform different processing in parallel. The abnormality determining means determines whether the three systems are normal or abnormal. The contention control means makes a contention determination that permits output to at most one group based on the output request of each group and the contention determination result output by the system A, and outputs the output permission / non-permission contention determination result to each group. Is output to the systems included in the group. The selection system determining means sets the system in which the competition control means permits the output and the abnormality determining means determines that the system is normal. The selection means selects the system selected by the selection system determination means. There are the following three ways to specify a group. (A) One group configuration: three systems of triple system are one group. (B) Two group configuration: two systems of triple system are one group, and the remaining one system is another group. To do. (C) Three-group configuration: All three triplets are set as separate groups. In the case of 1 group configuration, 3 systems perform the same processing and 1
Even if one system fails, the normal processing of the entire computer system is continued by selecting the output of another normal system. In a two-group configuration, two systems perform the same processing, and the remaining one system performs different processing in parallel, so that even if one of the two systems performing the same processing fails, By selecting the output of one normal system, normal processing is continued as the entire computer system. Further, in the case of the three-group configuration, the processing is performed in parallel by the three systems, and the processing is executed faster as a whole computer system than in the case of the one-group configuration and the two-group configuration.
【００２８】[0028]
実施例１．この発明の第１の実施例を、図１乃至図５に
基づいて説明する。図１は多数決回路の構成を示すブロ
ック図である。１０１乃至１０３は各々３重化構成され
て同一の処理を実行する系Ｐ、系Ｑ、系Ｒであり、系Ａ
１０４に対する出力信号１０６，１０８，１１０および
各系内で自己異常を検出したことを報告するための自己
異常検出報告信号１０７，１０９，１１１を出力する。
ここで、自己異常検出報告信号は異常検出しなかったと
き”１”、異常検出したとき”０”を出力する。３組の
比較回路１１３乃至１１５は、それぞれ２つの系Ｐと
Ｑ，ＱとＲ，ＲとＰの出力を比較して比較結果信号１１
８乃至１２０を出力する。比較結果信号は、比較一致の
とき”１”、比較不一致のとき”０”を出力する。正常
系判定回路１１６は、自己異常検出報告信号および比較
結果信号に基づき各系の正常、異常を判定して系正常判
定信号１２１乃至１２３を出力する。系正常判定信号は
系を正常と判定したとき”１”、系を異常と判定したと
き”０”を出力する。選択回路１１７は、系正常判定信
号に基づき３つの系の出力信号１０６，１０８，１１０
のうち１つを選択して、選択出力信号１１２として系Ａ
１０４に出力する。Example 1. A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram showing the configuration of a majority decision circuit. Reference numerals 101 to 103 denote a system P, a system Q, and a system R, each of which has a triple configuration and executes the same processing.
Output signals 106, 108, 110 to 104 and self-abnormality detection report signals 107, 109, 111 for reporting the detection of self-abnormality in each system.
Here, the self-abnormality detection report signal outputs "1" when no abnormality is detected and "0" when an abnormality is detected. The three sets of comparison circuits 113 to 115 compare the outputs of the two systems P and Q, Q and R, and R and P, respectively, and compare result signals 11
8 to 120 are output. The comparison result signal outputs "1" when the comparison is coincident and "0" when the comparison is not coincident. The normal system determination circuit 116 determines whether each system is normal or abnormal based on the self-abnormality detection report signal and the comparison result signal and outputs the system normality determination signals 121 to 123. The system normality determination signal outputs "1" when the system is determined to be normal and "0" when the system is determined to be abnormal. The selection circuit 117 outputs the output signals 106, 108, 110 of the three systems based on the system normality determination signal.
One of them is selected as system A as the selected output signal 112.
To 104.
【００２９】図２は、図１中の比較回路ＰＱ１１３の構
成を示す図である。図において、１０６−１乃至１０６
−ｎは系Ｐの出力信号１０６をビット単位に拡張した信
号であり、１０８−１乃至１０８−ｎは系Ｑの出力信号
１０８をビット単位に拡張した信号である。排他的論理
和回路（ＸＯＲ）１３１−１乃至１３１−ｎは、系Ｐの
出力と系Ｑの出力の各ビットが一致なら”０”、不一致
なら”１”を出力する。反転型論理和回路（ＮＯＲ）１
３２は、出力信号１０６および１０８のビット単位の比
較結果がすべて一致なら”１”、１ビットでも不一致な
ら”０”を比較結果信号１１８へ出力する。同様の構成
により、比較回路１１４は系Ｑの出力信号１０８と系Ｒ
の出力信号１１０の比較結果を比較結果信号１１９とし
て出力し、比較回路１１５は系Ｒの出力信号１１０と系
Ｐの出力信号１０６の比較結果を比較結果信号１２０と
して出力する。FIG. 2 is a diagram showing the configuration of comparison circuit PQ113 in FIG. In the figure, 106-1 to 106
-N is a signal obtained by expanding the output signal 106 of the system P in bit units, and 108-1 to 108-n are signals obtained by expanding the output signal 108 of the system Q in bit units. The exclusive OR circuits (XOR) 131-1 to 131-n output "0" if the respective bits of the output of the system P and the output of the system Q match, and "1" if they do not match. Inversion type OR circuit (NOR) 1
32 outputs "1" to the comparison result signal 118 if the bit-by-bit comparison results of the output signals 106 and 108 are all the same, and "0" if even one bit is not the same. With the same configuration, the comparison circuit 114 outputs the output signal 108 of the system Q and the system R.
Of the output signal 110 is output as a comparison result signal 119, and the comparison circuit 115 outputs the comparison result of the output signal 110 of the system R and the output signal 106 of the system P as a comparison result signal 120.
【００３０】図３は、図１中の正常系判定回路１１６の
構成を示す図である。図において、反転型論理和回路
（ＮＯＲ）１４１は系Ｑ，Ｒがともに自己の異常を検出
したとき”１”、それ以外のとき”０”を出力する。論
理積回路（ＡＮＤ）１４２は系Ｑが自己の異常を検出せ
ず、且つ系Ｐの出力信号と系Ｑの出力信号の比較結果が
一致のとき”１”を出力し、それ以外のとき”０”を出
力する。論理積回路（ＡＮＤ）１４３は系Ｒが自己の異
常を検出せず、且つ系Ｐの出力信号と系Ｒの出力信号の
比較結果が一致のとき”１”を出力し、それ以外のと
き”０”を出力する。論理和回路（ＯＲ）１４４は、上
記１４１乃至１４３の出力の論理和をとって出力する。
論理積回路（ＡＮＤ）１４５は、系Ｐの正常・異常判定
結果として系Ｐが自己の異常１０７を検出せず、且つ上
記１４４の出力が”１”のとき”１”を、それ以外のと
き”０”を判定信号として１２１へ出力する。同様にし
て、系Ｑ，および系Ｒの正常・異常の判定結果を各々系
判定信号として１２２，１２３へ出力する。FIG. 3 is a diagram showing the configuration of the normal system determination circuit 116 in FIG. In the figure, an inverting type OR circuit (NOR) 141 outputs "1" when both the systems Q and R detect their own abnormality, and outputs "0" otherwise. The logical product circuit (AND) 142 outputs "1" when the system Q does not detect its own abnormality and the comparison result of the output signal of the system P and the output signal of the system Q is the same, and otherwise " 0 "is output. The logical product circuit (AND) 143 outputs "1" when the system R does not detect its own abnormality, and the comparison result of the output signal of the system P and the output signal of the system R is the same, and otherwise " 0 "is output. A logical sum circuit (OR) 144 takes the logical sum of the outputs from 141 to 143 and outputs it.
The logical product circuit (AND) 145 outputs "1" when the system P does not detect its own abnormality 107 as the normal / abnormal determination result of the system P and the output of the above 144 is "1", and otherwise. “0” is output to 121 as a determination signal. Similarly, the determination results of normality / abnormality of the system Q and the system R are output to the system determination signals 122 and 123, respectively.
【００３１】図４は、図１中の選択回路１１７の構成を
示す図である。図において、論理和回路（ＯＲ）１６１
乃至１６３はそれぞれ系Ｐ，系Ｑ，系Ｒが正常と判定さ
れたとき各系の出力信号をそのまま出力し、それ以外の
ときは”１”を出力する。論理積回路（ＡＮＤ）１６４
は、上記１６１乃至１６３の出力の論理積（系Ｐ、Ｑ、
Ｒの出力信号において正常と判断された系の各ビット対
応の論理積）をとり、選択出力信号１１２へ出力する。
即ち、正常系判定回路１１６で異常と判定された系の出
力信号を抑止し、正常系の信号を通過させるように動作
する。FIG. 4 is a diagram showing the configuration of the selection circuit 117 in FIG. In the figure, an OR circuit (OR) 161
Reference numerals 163 to 163 output the output signals of the respective systems as they are when it is determined that the systems P, Q and R are normal, and otherwise output "1". AND circuit (AND) 164
Is a logical product of the outputs of the above 161 to 163 (systems P, Q,
A logical product corresponding to each bit of the system determined to be normal in the output signal of R) is obtained and output to the selection output signal 112.
That is, the normal system determination circuit 116 operates so as to suppress the output signal of the system determined to be abnormal and pass the signal of the normal system.
【００３２】図５は、図１の多数決回路における入力信
号、内部信号、出力信号の表である。表の番号は図１中
の符号と一致させてある。尚、この図では簡単のため各
系の出力信号１０６，１０８，１１０を２ビットの場合
について示している。FIG. 5 is a table of input signals, internal signals and output signals in the majority circuit of FIG. The numbers in the table are the same as those in FIG. In this figure, the output signals 106, 108, 110 of each system are shown to be 2-bit for simplification.
【００３３】次に、多数決回路の動作について、図５の
真理値表を参照しながら図１、図２、図３、図４を用い
て説明する。Next, the operation of the majority circuit will be described with reference to the truth table of FIG. 5 with reference to FIGS. 1, 2, 3 and 4.
【００３４】最初に、図５における第１列のように３重
系の３つの系Ｐ、Ｑ、Ｒの出力信号がすべて等しく、し
かもすべての系が自己の異常を検出しない場合の動作に
ついて説明する。比較回路１１３では、すべての系の出
力信号が等しい（”１０”）のでＸＯＲ回路はすべて”
０”を出力し、その結果、ＮＯＲ回路１３２は”１”を
比較結果信号１１８へ出力する。同様に比較回路１１
４，１１５も、”１”を比較結果信号１１９，１２０へ
出力する。正常系判定回路１１６では、ＡＮＤ回路１４
２，１４３は系Ｑ，Ｒが自己異常を検出せず（信号１０
９、１１１が共に”１”）且つ３組の比較結果がすべて
一致（信号１１８、１２０が共に”１”）なので”１”
を出力し、その結果、ＯＲ回路１４４は”１”を出力す
る。ＡＮＤ回路１４５は、上記ＯＲ回路１４４の出力結
果と系Ｐが自己異常を検出していない（信号１０７が”
１”）ことから”１”を系Ｐの系正常判定信号１２１へ
出力する。同様にして”１”を系Ｑ，Ｒの系正常判定信
号１２２，１２３へ出力する。選択回路１１７では、Ｏ
Ｒ回路１６１乃至１６３はすべての系が正常と判定され
ているので各系の出力信号をそのまま出力し、次段のＡ
ＮＤ回路１６４は系Ｐ，Ｑ，Ｒの出力信号のビット対応
の論理積をとって選択出力信号１１２へ出力する。この
とき、系Ｐ，Ｑ，Ｒの出力信号はすべて等しいので選択
出力信号もそれらと等しくなる。First, the operation when the output signals of all three systems P, Q and R of the triple system are equal as in the first column in FIG. 5 and all systems do not detect their own abnormality will be described. To do. In the comparison circuit 113, since the output signals of all the systems are equal (“10”), all the XOR circuits are “
As a result, the NOR circuit 132 outputs "1" to the comparison result signal 118. Similarly, the comparison circuit 11
4, 115 also output “1” to the comparison result signals 119, 120. In the normal system determination circuit 116, the AND circuit 14
2 and 143, the systems Q and R did not detect self-abnormality (signal 10
“9” and “111” are both “1”) and the comparison results of all three sets are the same (the signals 118 and 120 are both “1”), so “1”
Is output, and as a result, the OR circuit 144 outputs "1". The AND circuit 145 does not detect the self-abnormality in the output result of the OR circuit 144 and the system P (the signal 107 is "
1)), "1" is output to the system normality determination signal 121 of the system P. Similarly, "1" is output to the system normality determination signals 122 and 123 of the systems Q and R. The selection circuit 117 outputs O.
Since all the circuits of the R circuits 161 to 163 are determined to be normal, the output signals of the respective systems are output as they are, and
The ND circuit 164 obtains a logical product corresponding to the bits of the output signals of the systems P, Q, and R and outputs it to the selection output signal 112. At this time, since the output signals of the systems P, Q, and R are all equal, the selected output signal is also equal to them.
【００３５】次に、図５における第２列のように３重系
の２つの系の出力信号（”１０”）だけが等しく、しか
も出力信号が等しい２つの系が自己の異常を検出しない
場合の動作について説明する。比較回路ＰＱ１１３は系
Ｐの出力信号（”１０”）と系Ｑの出力信号（”１
１”）が異なるので、”０”を比較結果信号１１８へ出
力する。同様に比較回路ＱＲ１１４も”０”を比較結果
信号１１９へ出力する。比較回路ＲＰ１１５は系Ｒの出
力信号と系Ｐの出力信号が等しいので”１”を比較結果
信号１２０へ出力する。正常系判定回路１１６では、Ａ
ＮＤ回路１４３は系Ｒが自己異常を検出せず且つ系Ｐと
系Ｒに比較結果が一致なので”１”を出力し、ＯＲ回路
１４４も”１”を出力する。ＡＮＤ回路１４５は、上記
ＯＲ回路出力１４４が”１”で系Ｐが自己異常を検出し
ていないことから”１”を系Ｐの系正常判定信号１２１
へ出力する。同様にして”１”が系Ｒの系正常判定信号
１２３へ出力される。一方、ＮＯＲ回路１４７は系Ｐ，
Ｒが自己異常を検出しないので”０”を出力し、ＡＮＤ
回路１４８は系Ｑと系Ｐの比較結果が不一致なので”
０”を出力し、ＡＮＤ回路１４９も系Ｑと系Ｐの比較結
果が不一致なので”０”を出力する。ＯＲ回路１５０
は、すべての入力が”０”なので”０”を出力し、その
結果、ＡＮＤ回路１５１は”０”を系Ｑの系正常判定信
号１２２へ出力する。選択回路１１７のＯＲ回路１６
１，および１６３は、系Ｐ，Ｒが正常と判定されている
ので各系の出力信号をそのまま出力し、他方ＯＲ回路１
６２は系Ｑが異常と判定されているのですべて”１”を
出力し、ＡＮＤ回路１６４は系Ｐ，Ｒの出力信号とＯＲ
回路１６２の出力”１”の論理積をとって選択出力信号
１１２へ出力する。このとき系Ｐ，Ｒの出力信号は等し
いので選択出力信号もそれらと等しくなる。Next, as shown in the second column in FIG. 5, when the output signals ("10") of the two triple systems are equal and the two systems having the same output signal do not detect their own abnormality. The operation of will be described. The comparator circuit PQ113 outputs the output signal of the system P (“10”) and the output signal of the system Q (“1”).
1 ") is different, so" 0 "is output to the comparison result signal 118. Similarly, the comparison circuit QR114 also outputs" 0 "to the comparison result signal 119. The comparison circuit RP115 outputs the output signal of the system R and the system P. Since the output signals are equal, "1" is output to the comparison result signal 120. In the normal system determination circuit 116, A
The ND circuit 143 outputs "1" because the system R does not detect a self-abnormality and the comparison results of the system P and the system R match, and the OR circuit 144 also outputs "1". Since the OR circuit output 144 is "1" and the system P does not detect the self-abnormality, the AND circuit 145 sets "1" to the system normality determination signal 121 of the system P.
Output to. Similarly, "1" is output to the system normality determination signal 123 of the system R. On the other hand, the NOR circuit 147 is connected to the system P,
Since R does not detect self-abnormality, it outputs "0" and AND
In the circuit 148, since the comparison result of the system Q and the system P does not match,
The AND circuit 149 also outputs “0” because the comparison result of the system Q and the system P does not match.
Outputs "0" because all the inputs are "0", and as a result, the AND circuit 151 outputs "0" to the system normality determination signal 122 of the system Q. OR circuit 16 of selection circuit 117
1 and 163 output the output signals of each system as they are, since the systems P and R are determined to be normal, while the OR circuit 1
Since 62 is determined to be abnormal in the system Q, all outputs "1", and the AND circuit 164 ORs the output signals of the systems P and R.
The output "1" of the circuit 162 is logically ANDed and output to the selection output signal 112. At this time, since the output signals of the systems P and R are equal, the selected output signal is also equal to them.
【００３６】次に、図５における第３列のように３重系
の３つの系の出力信号がすべて異なり（”１０”、”０
１”、”００”）、しかも２つまたは３つの系が自己の
異常を検出しない場合の動作について説明する。比較回
路１１３乃至１１５は、すべての系の出力信号が異なる
ので”０”を比較結果信号１１８乃至１２０へ出力す
る。正常系判定回路１１６では、ＮＯＲ回路１４１は自
己異常を検出した系が１つ以下なので”０”を出力し、
ＡＮＤ回路１４２，および１４３は系Ｐ、Ｑ、Ｒのすべ
ての比較結果が不一致なので”０”を出力する。その結
果、ＯＲ回路１４４はすべての入力が”０”なので”
０”を出力し、ＡＮＤ回路１４５は”０”を系Ｐの系正
常判定信号１２１へ出力する。同様にして、系Ｑ，Ｒの
系正常判定信号１２２，１２３に対しても”０”が出力
される。選択回路１１７では、全ての系が異常と判定さ
れているのでＯＲ回路１６１乃至１６３は、すべて”
１”を出力し、その結果ＡＮＤ回路もすべて”１”を選
択出力信号１１２へ出力する。Next, as shown in the third column in FIG. 5, the output signals of the three triple systems are all different (“10”, “0”).
1 "," 00 "), and the operation when two or three systems do not detect their own abnormality. The comparison circuits 113 to 115 compare" 0 "because the output signals of all the systems are different. Output to the result signals 118 to 120. In the normal system determination circuit 116, the NOR circuit 141 outputs "0" because the number of systems in which the self-abnormality is detected is one or less,
The AND circuits 142 and 143 output "0" because all the comparison results of the systems P, Q and R do not match. As a result, all the inputs of the OR circuit 144 are "0".
The AND circuit 145 outputs "0" to the system normality determination signal 121 of the system P. Similarly, "0" is also output to the system normality determination signals 122 and 123 of the systems Q and R. In the selection circuit 117, since all the systems are determined to be abnormal, the OR circuits 161 to 163 are all "
1 "is output, and as a result, all the AND circuits also output" 1 "to the selection output signal 112.
【００３７】次に、図５における第４列のように３重系
の３つの系の出力信号がすべて等しく（”１０”）、し
かも１つの系が自己の異常を検出した場合の動作につい
て説明する。比較回路１１３乃至１１５はすべての系の
出力信号が等しいので”１”を比較結果信号１１８乃至
１２０へ出力する。正常系判定回路１１６では、ＡＮＤ
回路１４２は系Ｑが自己異常を検出せず且つ系Ｐと系Ｑ
の比較結果が一致なので”１”を出力し、その結果ＯＲ
回路１４４は”１”を出力する。ＡＮＤ回路１４５は、
上記ＯＲ回路１４４出力（”１”）と系Ｐが自己異常を
検出していないことから”１”を系Ｐの系正常判定信号
１２１へ出力する。同様にして、系Ｑの系正常判定信号
１２２へも”１”が出力される。ＡＮＤ回路１５７は、
系Ｒが自己異常を検出した（信号１１１が”０”）の
で”０”を系Ｒの系正常判定信号１２３へ出力する。選
択回路１１７では、系Ｐ，および系Ｑが正常、系Ｒが異
常と判定され、かつ系Ｐの出力信号と系Ｑの出力信号は
等しいことから系Ｐ，Ｑの出力信号と同じ値（”１
０”）が選択出力信号１１２へ出力される。Next, as shown in the fourth column in FIG. 5, the operation when the output signals of all three triple systems are equal ("10") and one system detects its own abnormality will be described. To do. The comparison circuits 113 to 115 output "1" as the comparison result signals 118 to 120 because the output signals of all the systems are equal. In the normal system determination circuit 116, AND
In the circuit 142, the system Q does not detect the self-abnormality and the system P and the system Q
"1" is output because the comparison results of are the same, and the result is OR
The circuit 144 outputs "1". The AND circuit 145 is
Since the output of the OR circuit 144 (“1”) and the system P have not detected self-abnormality, “1” is output to the system normality determination signal 121 of the system P. Similarly, "1" is also output to the system normality determination signal 122 of the system Q. The AND circuit 157
Since the system R detects the self-abnormality (the signal 111 is "0"), "0" is output to the system normality determination signal 123 of the system R. The selection circuit 117 determines that the system P and the system Q are normal and the system R is abnormal, and the output signal of the system P and the output signal of the system Q are equal. Therefore, the same value as the output signals of the systems P and Q (" 1
0 ″) is output to the selection output signal 112.
【００３８】最後に、図５における第５列、第６列のよ
うに２つの系が自己の異常を検出した場合の動作につい
て、図５の第５列を例に説明する。正常系判定回路１１
６では、ＡＮＤ回路１４５は系Ｐが自己異常を検出した
（信号１０７が”０”）ので”０”を系Ｐの系正常判定
信号１２１へ出力する。同様にして”０”を系Ｒの系正
常判定信号１２３へ出力する。ＮＯＲ回路１４７は、系
Ｐ，Ｒがともに自己異常を検出したので”１”を出力し
て、その結果ＯＲ回路１５０も”１”を出力する。ＡＮ
Ｄ回路１５１は、上記ＯＲ回路１５０出力（”１”）と
系Ｑが自己異常を検出していない（信号１０９が”
１”）ことから”１”を系Ｑの系正常判定信号１２２へ
出力する。選択回路１１７では、系Ｑが正常、系Ｐと系
Ｒが異常と判定されているので、系Ｑの出力信号（”０
１”）をそのまま選択出力信号１１２へ出力する。この
場合には、比較結果信号１１８乃至１２０は選択出力信
号に影響しない。Finally, the operation when the two systems detect their own abnormality as in the fifth and sixth columns in FIG. 5 will be described by taking the fifth column in FIG. 5 as an example. Normal system determination circuit 11
In 6, the AND circuit 145 outputs "0" to the system normality determination signal 121 of the system P because the system P detects the self-abnormality (the signal 107 is "0"). Similarly, "0" is output to the system normality determination signal 123 of the system R. The NOR circuit 147 outputs "1" because both systems P and R have detected self-abnormality, and as a result, the OR circuit 150 also outputs "1". AN
In the D circuit 151, the output (“1”) of the OR circuit 150 and the system Q do not detect self-abnormality (the signal 109 indicates “”).
1)) is output to the system normality determination signal 122 of the system Q. Since the system Q has determined that the system Q is normal and the systems P and R are abnormal in the selection circuit 117, the output signal of the system Q is output. ("0
1 ") is output as it is to the selection output signal 112. In this case, the comparison result signals 118 to 120 do not affect the selection output signal.
【００３９】この実施例によれば、３重化された系のう
ち２つの系が故障しても３重系を構成する各処理系に関
する自己異常状態報告に基づき正常な系を選択すること
ができる。According to this embodiment, even if two of the tripled systems fail, a normal system can be selected on the basis of the self-abnormal condition report regarding each processing system constituting the triple system. it can.
【００４０】実施例２．本発明の第２の実施例につい
て、図６乃至図８に基づいて説明する。図６は、多数決
回路の構成を示すブロック図である。図６において、３
つの同一の処理を実行する系２０１乃至２０３は系Ａ２
０４に対する出力信号２０６乃至２０８を出力する。Example 2. A second embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a block diagram showing the configuration of the majority decision circuit. In FIG. 6, 3
The systems 201 to 203 that execute two identical processes are the system A2
The output signals 206 to 208 for 04 are output.
【００４１】３組の比較回路２１１乃至２１３は、それ
ぞれ２つの系ＰとＱ，ＱとＲ，ＲとＰの出力を比較して
比較結果信号２１９乃至２２１を出力する。比較結果信
号には比較一致のとき”１”、比較不一致のとき”０”
を出力する。正常系判定回路（主）２１４は、比較結果
信号（２１９乃至２２１）に基づき各系の正常／異常を
判定して、系正常判定信号（主）２２２乃至２２４を出
力する。系正常判定信号（主）には系を正常と判定した
とき”１”、系を異常と判定したとき”０”を出力す
る。同様に、正常系判定回路（副）２１５は系正常判定
信号（副）２２５乃至２２７を出力する。選択回路
（主）２１６は、系正常判定信号（主）に基づき３つの
系の出力信号２０６乃至２０８のうち１つを選択して選
択出力信号２０９へ出力する。選択回路（副）２１７
は、系正常判定信号（副）に基づき３つの系の出力信号
２０６乃至２０８のうち１つを選択して照合用選択出力
信号２２８へ出力する。選択出力照合回路２１８は、選
択出力信号２０９と照合用選択出力信号２２８を比較し
て照合結果信号２１０を出力する。照合結果信号２１０
には比較一致のとき”１”、比較不一致のとき”０”を
出力し、ここで照合結果信号２１０の”０”（比較不一
致）は、選択出力信号２０９の使用禁止を意味する。比
較回路２１１は、前出の図２の比較回路と同様の構成に
より系Ｐの出力信号２０６と系Ｑの出力信号２０７の比
較結果を比較結果信号２１９へ出力する。同様に、比較
回路２１２は系Ｑの出力信号２０７と系Ｒの出力信号２
０８の比較結果を比較結果信号２２０へ出力し、比較回
路２１３は系Ｒの出力信号２０８と系Ｐの出力信号２０
６の比較結果を比較結果信号２２１へ出力する。The three sets of comparing circuits 211 to 213 compare the outputs of the two systems P and Q, Q and R, and R and P, respectively, and output comparison result signals 219 to 221. The comparison result signal is "1" when the comparison is coincident and "0" when the comparison is not coincident.
Is output. The normal system determination circuit (main) 214 determines normality / abnormality of each system based on the comparison result signals (219 to 221), and outputs system normality determination signals (main) 222 to 224. "1" is output to the system normality determination signal (main) when the system is determined to be normal, and "0" is output when the system is determined to be abnormal. Similarly, the normal system determination circuit (sub) 215 outputs system normal determination signals (sub) 225 to 227. The selection circuit (main) 216 selects one of the output signals 206 to 208 of the three systems based on the system normality determination signal (main) and outputs it as the selected output signal 209. Selection circuit (sub) 217
Selects one of the output signals 206 to 208 of the three systems based on the system normality determination signal (sub) and outputs it to the collation selection output signal 228. The selection output matching circuit 218 compares the selection output signal 209 with the matching selection output signal 228 and outputs the matching result signal 210. Collation result signal 210
, "1" is output when the comparison matches, and "0" is output when the comparison does not match. Here, "0" (comparison mismatch) of the matching result signal 210 means prohibition of use of the selection output signal 209. The comparison circuit 211 outputs the comparison result of the output signal 206 of the system P and the output signal 207 of the system Q to the comparison result signal 219 with the same configuration as the comparison circuit of FIG. 2 described above. Similarly, the comparison circuit 212 outputs the output signal 207 of the system Q and the output signal 2 of the system R.
The comparison result No. 08 is output to the comparison result signal 220, and the comparison circuit 213 outputs the output signal 208 of the system R and the output signal 20 of the system P.
The comparison result of No. 6 is output to the comparison result signal 221.
【００４２】図７（ａ）は、図６中の正常系判定回路
（主）２１４の構成を示す図である。論理和回路（Ｏ
Ｒ）２３１は、系Ｐの出力信号と系Ｑの出力信号の比較
結果が一致、または系Ｐの出力信号と系Ｒの出力信号の
比較結果が一致のとき系Ｐは正常であると見なして、”
１”を系Ｐの系正常判定信号２２２へ出力する。同様に
して、系Ｑ，系Ｒの正常、異常の判定結果をそれぞれ系
正常判定信号２２３，２２４へ出力する。同様の構成に
より正常系判定回路（副）２１５は、各系の正常／異常
の判定結果を系正常判定信号２２５乃至２２７へ出力す
る。選択回路（主、副）２１６，２１７は、前出の図４
の選択回路と同様の構成により３つの系の出力信号２０
６乃至２０８のうち正常な系の出力を選択してそれぞれ
選択出力信号２０９、照合用選択出力信号２２８へ出力
する。FIG. 7A is a diagram showing the configuration of the normal system determination circuit (main) 214 in FIG. OR circuit (O
R) 231 considers that the system P is normal when the comparison result of the output signal of the system P and the output signal of the system Q match or the comparison result of the output signal of the system P and the output signal of the system R match. , ”
1 "is output to the system normality determination signal 222 of the system P. Similarly, the determination results of normality and abnormality of the system Q and system R are output to the system normality determination signals 223 and 224, respectively. The judgment circuit (sub) 215 outputs the judgment result of normality / abnormality of each system to the system normality judgment signals 225 to 227. The selection circuits (main and sub) 216 and 217 are the same as those in FIG.
Output signals 20 of three systems by the same configuration as the selection circuit of
A normal system output of 6 to 208 is selected and output to the selection output signal 209 and the collation selection output signal 228, respectively.
【００４３】図７（ｂ）は、図６中の選択出力照合回路
２１８の構成を示す図である。２０９−１乃至２０９−
ｎは選択出力信号２０９をビット単位に拡張した信号
で、２２８−１乃至し２２８−ｎは照合用選択出力信号
２２８をビット単位に拡張した信号である。排他的論理
和回路（ＸＯＲ）２４１−１乃至２４１−ｎは、選択出
力信号２０９と照合用選択出力信号２２８の対応する各
ビットが一致なら”０”、不一致なら”１”を出力す
る。反転型論理和回路（ＮＯＲ）２４２はビット単位の
比較結果がすべて一致なら”１”、１ビットでも不一致
なら”０”を照合結果信号２１０へ出力する。FIG. 7B is a diagram showing the configuration of the selective output collating circuit 218 in FIG. 209-1 to 209-
n is a signal obtained by expanding the selection output signal 209 in bit units, and 228-1 to 228-n are signals obtained by expanding the matching selection output signal 228 in bit units. The exclusive OR circuits (XOR) 241-1 to 241-n output "0" if the corresponding bits of the selection output signal 209 and the matching selection output signal 228 match, and output "1" if they do not match. The inverting type OR circuit (NOR) 242 outputs "1" if all bit-by-bit comparison results match, and "0" to the matching result signal 210 if even one bit does not match.
【００４４】図８は、図６で示す第２の実施例における
多数決回路の入力信号、内部信号、出力信号の真理値表
である。表の番号は図６中の符号と一致する。なお、こ
の図では簡単のため各系の出力信号２０６ないし２０８
は２ビットの場合を示している。FIG. 8 is a truth table of input signals, internal signals and output signals of the majority circuit in the second embodiment shown in FIG. The table numbers correspond to the reference numerals in FIG. In this figure, the output signals 206 to 208 of each system are shown for simplicity.
Indicates the case of 2 bits.
【００４５】次に動作について、図８を参照しながら図
６、図７を用いて、特に選択出力照合回路２１８の動作
を中心に説明する。Next, the operation will be described with reference to FIG. 8 and FIGS. 6 and 7, focusing on the operation of the selective output collating circuit 218.
【００４６】まず、正常系判定回路（主、副）、選択回
路（主、副）および選択出力照合回路に異常がない場合
の動作について説明する。図８における第１列はどこに
も異常がない場合、第２列は系Ｑ２０２の出力が異常
（信号２０７が”０１”）な場合、第３列は比較回路Ｑ
Ｒ２１２の出力が異常（信号２２０が”０”）な場合で
ある。これらの場合には、この多数決回路の特徴である
主の回路と副の回路は同一の動作をするので、選択出力
信号２０９は従来の多数決回路と同じ値で、照合結果信
号２１０を照合一致とする。正常系判定回路（主）２１
４と正常系判定回路（副）２１５は、同じ入力に基づき
動作するので同じ値を出力（信号２２２乃至２２４と、
２２５乃至２２７へ）する。選択回路（主）２１６と選
択回路（副）２１７も同じ入力に基づき動作するので同
じ値（”１０”）を、（信号２０９および２２８へ）出
力する。選択出力照合回路２１８では、選択出力信号２
０９と照合用選択出力信号２２８が等しいのでＸＯＲ回
路はすべて”０”を出力して、ＡＮＤ回路２４２は”
１”を照合結果信号２１０へ出力する。First, the operation when there is no abnormality in the normal system determination circuit (main, sub), the selection circuit (main, sub) and the selected output collation circuit will be described. In FIG. 8, if there is no abnormality in the first column, in the second column the output of the system Q202 is abnormal (the signal 207 is "01"), and in the third column the comparison circuit Q.
This is the case where the output of R212 is abnormal (signal 220 is "0"). In these cases, the main circuit and the sub circuit, which are the characteristics of the majority decision circuit, operate in the same manner, so that the selection output signal 209 has the same value as that of the conventional majority decision circuit, and the matching result signal 210 indicates the matching match. To do. Normal system determination circuit (main) 21
4 and the normal system determination circuit (sub) 215 operate based on the same input, and thus output the same value (signals 222 to 224,
225 to 227). Since the selection circuit (main) 216 and the selection circuit (sub) 217 also operate based on the same input, the same value (“10”) is output (to the signals 209 and 228). In the selection output collation circuit 218, the selection output signal 2
09 is equal to the collation selection output signal 228, the XOR circuits all output "0", and the AND circuit 242 outputs "0".
1 ”is output to the verification result signal 210.
【００４７】次に、正常系判定回路（主）または正常系
判定回路（副）に異常があるが、不正な系正常判定信号
を入力した選択回路が、異常がない時と同じ出力をする
場合の動作について説明する。図８における第４列は正
常系判定回路（主）２１４の出力が異常であるが選択回
路（主）２１６は正常な値を出力した場合を、また第５
列は正常系判定回路（副）２１５の出力が異常であるが
選択回路（副）２１７は正常な値を出力した場合を示し
ている。これらの場合には、選択回路（主）２１６と選
択回路（副）２１７がともに正常な値（’１０”）を出
力するので、照合結果信号２１０を照合一致とする。こ
こでは、図８の第４列を例にとって説明する。正常系判
定回路（主）２１４は本来”１”を出力すべき系正常判
定信号２２２に”０”を出力している。選択回路（主）
２１６は、系正常判定信号（主）２２２乃至２２４に基
づき不正とみなした系Ｐの出力信号を抑止して、”１
０”を選択出力信号２０９へ出力する。選択回路（副）
２１７は、正常な系正常判定信号（副）２２５乃至２２
７に基づき”１０”を照合用選択出力信号２２８へ出力
する。選択出力照合回路２１８は、選択出力信号２０９
と照合用選択出力信号２２８が等しい（”１０”）の
で”１”を照合結果信号２１０へ出力する。Next, when there is an abnormality in the normal system determination circuit (main) or the normal system determination circuit (sub), but the selection circuit to which the incorrect system normality determination signal is input outputs the same as when there is no abnormality. The operation of will be described. In the fourth column in FIG. 8, the output of the normal system determination circuit (main) 214 is abnormal, but the selection circuit (main) 216 outputs a normal value.
The column shows the case where the output of the normal system determination circuit (sub) 215 is abnormal, but the selection circuit (sub) 217 outputs a normal value. In these cases, the selection circuit (main) 216 and the selection circuit (sub) 217 both output a normal value ('10'), so that the verification result signal 210 is a verification match. The description will be given taking the fourth column as an example: the normal system determination circuit (main) 214 outputs "0" to the system normal determination signal 222 which should originally output "1".
216 suppresses the output signal of the system P, which is regarded as illegal based on the system normality determination signals (main) 222 to 224, to “1”.
0 "is output to the selection output signal 209. Selection circuit (sub)
217 is a normal system normality determination signal (sub) 225 to 22
Based on 7, output "10" to the collation selection output signal 228. The selection output matching circuit 218 outputs the selection output signal 209.
Since the collation selection output signal 228 is the same ("10"), "1" is output to the collation result signal 210.
【００４８】次に、正常系判定回路（主）または選択回
路（主）に異常があり、選択回路（主）が不正な値を出
力する場合の動作について説明する。図８における第６
列は、系Ｑ２０２の出力が異常で且つ正常系判定回路
（主）２１４の出力が異常なために選択回路（主）２１
６が不正な値（’００’）を出力した場合を示してい
る。また第８列は選択回路（主）２１６の出力が異
常（”１１”）な場合である。これらの場合には、選択
出力信号２０９は不正で、選択回路（主）２１６と選択
回路（副）２１７の出力が異なるので照合結果信号２１
０を照合不一致とする。ここでは、図８の第６列を例に
説明する。正常系判定回路（主）２１４は本来”０”を
出力すべき系正常判定信号２２３に”１”を出力してい
る。不正な系正常判定信号（主）に基づき、選択回路
（主）２１６は系Ｐ、Ｑ、Ｒの入力信号（２０６乃至２
０８）の対応するビットの論理積をとって出力するの
で”００”を選択出力信号２０９へ出力する。他方、選
択回路（副）２１７は、正常な系正常判定信号（副）に
基づき系Ｑ入力信号（”０１”）を抑止して、系Ｐ、Ｒ
入力信号（”１０”）の対応ビットの論理積をとり”１
０”を照合用選択出力信号２２８へ出力する。選択出力
照合回路２１８は選択出力信号２０９と照合用選択出力
信号２２８が異なるので”０”を照合結果信号２１０へ
出力する。Next, the operation when there is an abnormality in the normal system determination circuit (main) or the selection circuit (main) and the selection circuit (main) outputs an incorrect value will be described. 6th in FIG.
In the column, since the output of the system Q202 is abnormal and the output of the normal system determination circuit (main) 214 is abnormal, the selection circuit (main) 21
6 shows the case where an incorrect value ('00') is output. The eighth column shows a case where the output of the selection circuit (main) 216 is abnormal ("11"). In these cases, the selection output signal 209 is incorrect and the outputs of the selection circuit (main) 216 and the selection circuit (sub) 217 are different.
0 is set as a collation disagreement. Here, the sixth column in FIG. 8 will be described as an example. The normal system determination circuit (main) 214 outputs "1" to the system normal determination signal 223 which should originally output "0". Based on the incorrect system normality determination signal (main), the selection circuit (main) 216 causes the input signals (206 to 2) of the systems P, Q, and R to be input.
08) is output by taking the logical product of the corresponding bits and outputs "00" to the selection output signal 209. On the other hand, the selection circuit (secondary) 217 suppresses the system Q input signal ("01") based on the normal system normality determination signal (secondary) so that the system P, R
The logical product of the corresponding bits of the input signal (“10”) is taken to “1”.
0 "is output to the collation selection output signal 228. The selection output collation circuit 218 outputs" 0 "to the collation result signal 210 because the selection output signal 209 and the collation selection output signal 228 are different.
【００４９】次に、正常系判定回路（副）または選択回
路（副）に異常があり、選択回路（副）が不正な値を出
力する場合の動作について説明する。図８における第７
列は、系Ｑ２０２の出力が異常（”０１”）で且つ正常
系判定回路（副）２１５の出力が異常なために選択回路
（副）２１７が不正な値（”００”）を出力した場合
を、また第９列は選択回路（副）２１７の出力が異
常（”１１”）な場合である。これらの場合には、選択
出力信号２０９は正常だが、選択回路（主）２１６と選
択回路（副）２１７の出力が異なるので照合結果信号２
１０を照合不一致とする。ここでは、図８の第７列を例
に説明する。正常系判定回路（副）２１５は本来”０”
を出力すべき系正常判定信号２２６に”１”を出力して
いる。選択回路（主）２１６は、正常な系正常判定信号
（主）に基づき”１０”を選択出力信号２０９へ出力す
る。選択回路（副）２１７は、不正な系正常判定信号
（副）に基づき”００”を照合用選択出力信号２２８へ
出力する。選択出力照合回路２１８は、選択出力信号２
０９と照合用選択出力信号２２８が異なるので”０”を
照合結果信号２１０へ出力する。Next, the operation when there is an abnormality in the normal system determination circuit (sub) or the selection circuit (sub) and the selection circuit (sub) outputs an incorrect value will be described. 7th in FIG.
In the column, when the output of the system Q202 is abnormal ("01") and the output of the normal system determination circuit (secondary) 215 is abnormal, the selection circuit (secondary) 217 outputs an incorrect value ("00"). Further, the ninth column shows the case where the output of the selection circuit (sub) 217 is abnormal ("11"). In these cases, the selection output signal 209 is normal, but since the outputs of the selection circuit (main) 216 and the selection circuit (sub) 217 are different, the collation result signal 2
10 is set as a collation disagreement. Here, the description will be given taking the seventh column in FIG. 8 as an example. The normal system determination circuit (sub) 215 is originally "0".
“1” is output to the system normality determination signal 226 that should output. The selection circuit (main) 216 outputs “10” to the selection output signal 209 based on the normal system normality determination signal (main). The selection circuit (sub) 217 outputs "00" to the collation selection output signal 228 based on the incorrect system normality determination signal (sub). The selection output matching circuit 218 outputs the selection output signal 2
09 is different from the collation selection output signal 228, so "0" is output to the collation result signal 210.
【００５０】最後に、選択出力照合回路２１８に異常が
ある場合の動作について説明する。図８における第１０
列は、選択出力照合回路２１８の出力が異常な場合を示
す。この場合には、選択出力信号２０９は正常だが、選
択出力照合回路２１８は本来”１”を出力すべき照合結
果信号２１０に”０”を出力している。Finally, the operation when the selection output comparison circuit 218 is abnormal will be described. 10th in FIG.
The column shows the case where the output of the selection output matching circuit 218 is abnormal. In this case, the selected output signal 209 is normal, but the selected output collation circuit 218 outputs "0" to the collation result signal 210 which should originally output "1".
【００５１】以上の動作をまとめると、正常系判定回路
（主）２１４または選択回路（主）２１６の異常のため
に選択出力信号２０９が不正となる場合には、必ず照合
結果信号２１０は”０”となる。（図８の６，８列） また、選択出力信号２０９が正常であっても、正常系判
定回路（副）２１５、選択回路（副）２１７または選択
出力照合回路２１８の異常のために照合結果信号２１０
が”０”となることがある。（図８の７，９，１０列）In summary of the above operation, when the selection output signal 209 becomes invalid due to an abnormality in the normal system determination circuit (main) 214 or the selection circuit (main) 216, the verification result signal 210 is always "0". "It becomes. (Columns 6 and 8 in FIG. 8) Further, even if the selection output signal 209 is normal, the collation result is due to an abnormality in the normal system determination circuit (sub) 215, the selection circuit (sub) 217, or the selection output collation circuit 218. Signal 210
May be "0". (7th, 9th, 10th row in FIG. 8)
【００５２】この実施例によれば、多数決回路の故障に
より誤った内容が出力されても多数決回路の出力の異常
を検知しこれを報告するので、不正な処理の実行を防止
することができる。また、この多数決回路を２重化する
ことにより多数決回路に故障が発生した場合において
も、多数決回路の出力異常報告に基づいて多数決回路の
正常出力を使用して、システム全体として正常な処理を
継続できる。According to this embodiment, even if erroneous contents are output due to a failure of the majority voting circuit, an abnormality in the output of the majority voting circuit is detected and this is reported, so that it is possible to prevent the execution of illegal processing. Further, even if a failure occurs in the majority circuit by duplicating the majority circuit, the normal output of the majority circuit is used based on the output abnormality report of the majority circuit to continue normal processing of the entire system. it can.
【００５３】実施例３．本発明の第３実施例について、
図９乃至図１２に基づいて説明する。Example 3. Regarding the third embodiment of the present invention,
This will be described with reference to FIGS. 9 to 12.
【００５４】図９は、多数決回路の構成を示すブロック
図である。図において、３つの同一の処理を実行する系
Ｐ、Ｑ、Ｒ（３０１乃至３０３）は、系Ａ３０４に対す
る出力信号３０６乃至３０８を出力する。３組の比較回
路３１１乃至３１３は、それぞれ２つの系ＰとＱ，Ｑと
Ｒ，ＲとＰの出力を比較して比較結果信号３１８乃至３
２０を出力する。比較結果信号には比較一致のとき”
１”、比較不一致のとき”０”を出力する。正常系判定
回路（主）３１４は、比較結果信号に基づき各系の正常
／異常を判定して系正常判定信号（主）３２１乃至３２
３を出力する。系正常判定信号（主）には系を正常と判
定したとき”１”、系を異常と判定したとき”０”を出
力する。同様に正常系判定回路（副）３１５は、照合用
系正常判定信号３２４乃至３２６を出力する。選択回路
３１６は、系正常判定信号に基づき３つの系の出力信号
３０６乃至３０８のうち１つを選択して選択出力信号３
０９へ出力する。また、選択した系を示す選択系報告信
号３２７乃至３２９を出力する。選択系照合回路３１７
は、選択系報告信号と照合用正常系判定信号を比較して
照合結果信号３１０を出力する。照合結果信号には比較
一致のとき”１”、比較不一致のとき”０”を出力す
る。ここで、照合結果信号３１０の”０”（比較不一
致）は、選択出力信号３０９の使用禁止を意味する。比
較回路３１１は、前出の図２の比較回路と同様の構成に
より系Ｐの出力信号３０６と系Ｑの出力信号３０７の比
較結果を比較結果信号３１８へ出力し、比較回路３１２
は系Ｑの出力信号３０７と系Ｒの出力信号３０８の比較
結果を比較結果信号３１９へ出力し、比較回路３１３は
系Ｒの出力信号３０８と系Ｐの出力信号３０６の比較結
果を比較結果信号３２０へ出力する。正常系判定回路
（主、副）３１４，３１５は前出の図７（ａ）の正常系
判定回路と同様の構成により、比較結果信号に基づき系
の正常／異常を判定し、系正常判定信号３２１乃至３２
３、および照合用系正常判定信号３２４乃至３２６を出
力する。FIG. 9 is a block diagram showing the structure of the majority decision circuit. In the figure, the systems P, Q, and R (301 to 303) that execute three identical processes output output signals 306 to 308 to the system A 304. The three sets of comparison circuits 311 to 313 compare the outputs of the two systems P and Q, Q and R, and R and P, respectively, and compare result signals 318 to 3 respectively.
20 is output. If the comparison result signal indicates comparison match
1 ", and outputs" 0 "when there is no comparison. The normal system determination circuit (main) 314 determines normal / abnormal of each system based on the comparison result signal, and system normal determination signals (main) 321 to 32
3 is output. "1" is output to the system normality determination signal (main) when the system is determined to be normal, and "0" is output when the system is determined to be abnormal. Similarly, the normal system determination circuit (sub) 315 outputs the collation system normal determination signals 324 to 326. The selection circuit 316 selects one of the output signals 306 to 308 of the three systems based on the system normality determination signal and selects the selected output signal 3
It outputs to 09. In addition, selected system report signals 327 to 329 indicating the selected system are output. Selection system matching circuit 317
Outputs the collation result signal 310 by comparing the selection system report signal with the collation normal system determination signal. "1" is output to the collation result signal when the comparison matches, and "0" is output when the comparison does not match. Here, “0” (comparison disagreement) of the matching result signal 310 means prohibition of use of the selection output signal 309. The comparison circuit 311 outputs the comparison result of the output signal 306 of the system P and the output signal 307 of the system Q to the comparison result signal 318 by the same configuration as the comparison circuit of FIG.
Outputs the comparison result of the output signal 307 of the system Q and the output signal 308 of the system R to the comparison result signal 319, and the comparison circuit 313 compares the comparison result of the output signal 308 of the system R and the output signal 306 of the system P with the comparison result signal. Output to 320. The normal system determination circuits (main and sub) 314 and 315 have the same configuration as the normal system determination circuit of FIG. 7A described above, and determine the system normality / abnormality based on the comparison result signal, and the system normality determination signal. 321 to 32
3 and collation system normality determination signals 324 to 326 are output.
【００５５】図１０は、図９中の選択回路３１６の構成
を示す図である。論理和回路（ＯＲ）３４１乃至３４３
は、それぞれ系Ｐ，Ｑ，Ｒが正常と判定されたとき各系
の出力信号を出力し、それ以外のときは”１”を出力す
る。論理積回路（ＡＮＤ）３４４は、上記論理和回路３
４１乃至３４３の出力の論理積をとり選択出力信号３０
９へ出力する。また選択に使用した系正常判定信号３２
１乃至３２３を選択系報告信号３２７乃至３２９へ出力
する。FIG. 10 is a diagram showing the structure of the selection circuit 316 in FIG. OR circuits (OR) 341 to 343
Outputs the output signal of each system when it is determined that each of the systems P, Q, and R is normal, and outputs "1" otherwise. The logical product circuit (AND) 344 is the logical sum circuit 3
Selection output signal 30 is obtained by taking the logical product of the outputs of 41 to 343.
Output to 9. Also, the system normality judgment signal 32 used for selection
1 to 323 are output to the selection system report signals 327 to 329.
【００５６】図１１は、図９中の選択出力照合回路３１
７の構成を示す図である。排他的論理和回路（ＸＯＲ）
３５１乃至３５３は、各系に対応する選択系報告信号と
照合用系正常判定信号が一致なら”０”、不一致なら”
１”を出力する。反転型論理和回路（ＮＯＲ）３５４
は、各系に対応する比較結果がすべて一致なら”１”、
１つでも不一致なら”０”を照合結果信号２１０へ出力
する。FIG. 11 shows the selective output collating circuit 31 shown in FIG.
It is a figure which shows the structure of 7. Exclusive OR circuit (XOR)
351 to 353 are "0" if the selection system report signal corresponding to each system and the verification system normality determination signal match, and "not match".
1 ”is output. Inversion type OR circuit (NOR) 354
Is "1" if all the comparison results corresponding to each system match,
If even one does not match, "0" is output to the matching result signal 210.
【００５７】図１２は、図９の第３の実施例における多
数決回路の入力信号、内部信号、出力信号の真理値表で
ある。表の番号は、図９中の符号と一致する。なお、こ
の図では簡単のため各系の出力信号３０６乃至３０８
は、２ビットの場合を示している。FIG. 12 is a truth table of input signals, internal signals and output signals of the majority circuit in the third embodiment of FIG. The table numbers match the reference numerals in FIG. Note that in this figure, for simplicity, the output signals 306 to 308 of each system are
Indicates the case of 2 bits.
【００５８】次に、動作について図１２を参照しながら
図９乃至図１１を用いて、特に選択系照合回路を中心に
説明する。Next, the operation will be described with reference to FIG. 12 with reference to FIGS.
【００５９】まず最初に、正常系判定回路（主、副）、
選択回路（主、副）および選択系照合回路に異常がない
場合の動作について説明する。図１２における第１列は
構成要素のどこにも異常がない場合、また第２列は系Ｑ
３０２の出力が異常な場合を、第３列は比較回路ＱＲ３
１２の出力が異常な場合である。これらの場合には、正
常系判定回路（主）３１４と正常系判定回路（副）３１
５は同一の動作をし、選択回路３１６も正常に動作する
ので、選択出力信号３０９は従来の多数決回路と同じ値
で、照合結果信号３１０を照合一致とする。正常系判定
回路（主）３１４と正常系判定回路（副）３１５は、同
じ入力に基づき動作するので同じ値を出力する。選択回
路３１６は、系正常判定信号に基づき３つの系の出力信
号３０６乃至３０８のうち１つを選択して選択出力信号
３０９へ出力する。また、入力した系正常判定信号を選
択系報告信号３２７乃至３２９として出力する。選択系
照合回路３１７では、選択系報告信号３２７乃至３２９
と照合用系正常判定信号３２４乃至３２６が等しいので
ＸＯＲ回路３５１ないし３５３はすべて”０”を出力
し、ＡＮＤ回路３５４は”１”を照合結果信号３１０へ
出力する。First, the normal system determination circuit (main and sub),
The operation when there is no abnormality in the selection circuit (main / sub) and the selection system comparison circuit will be described. The first column in FIG. 12 is when there is no abnormality in any of the components, and the second column is the system Q.
When the output of 302 is abnormal, the third column shows the comparison circuit QR3.
This is the case where the output of 12 is abnormal. In these cases, the normal system determination circuit (main) 314 and the normal system determination circuit (sub) 31
5 performs the same operation, and the selection circuit 316 also operates normally. Therefore, the selection output signal 309 has the same value as that of the conventional majority circuit, and the verification result signal 310 is a verification match. Since the normal system determination circuit (main) 314 and the normal system determination circuit (sub) 315 operate based on the same input, they output the same value. The selection circuit 316 selects one of the output signals 306 to 308 of the three systems based on the system normality determination signal and outputs it as the selected output signal 309. Also, the input system normality determination signal is output as the selected system report signals 327 to 329. In the selection system collating circuit 317, the selection system report signals 327 to 329.
And the collation system normality determination signals 324 to 326 are equal, the XOR circuits 351 to 353 all output "0", and the AND circuit 354 outputs "1" to the collation result signal 310.
【００６０】次に、正常系判定回路（主）３１４に異常
がある場合の動作について説明する。図１２における第
４列は、正常系判定回路（主）３１４の出力が異常であ
るが選択回路３１６は正常な値を選択出力信号３０９へ
出力した場合を、また第５列および第６列は系Ｑ３０２
の出力が異常で且つ正常系判定回路（主）３１４の出力
（信号３２２）が異常なために選択回路３１６が不正な
値”００”を選択出力信号３０９へ出力した場合であ
る。これらの場合には、選択系報告信号３２７乃至３２
９と照合用系正常判定信号３２４乃至３２６が異なるの
で照合結果３１０を照合不一致とする。このとき、第６
列のように選択出力信号３０９が複数ビット誤り（入力
信号値”１１”が”００”として出力されている）とな
ることがある。ここでは、図１２の第６列を例に説明す
る。正常系判定回路（主）３１４は本来”０”を出力す
べき系正常判定信号３２２に”１”を出力している。選
択回路３１６では、系正常判定信号３２１乃至３２
３（”１１１”）に基づきＰ、Ｑ、Ｒすべての系の入力
信号（３０６乃至３０８）の論理積がとられ、その結
果”００”を選択出力信号３０９へ出力する。また、入
力した系正常判定信号３２１乃至３２３と同じ”１１
１”を選択系報告信号３２７乃至３２９へ出力する。選
択系照合回路３１７は、選択系報告信号３２７乃至３２
９が”１１１”で、照合用系正常判定信号３２４乃至３
２６が”１０１”であるので、照合不一致の”０”を照
合結果信号３１０へ出力する。Next, the operation when the normal system determination circuit (main) 314 is abnormal will be described. In the fourth column in FIG. 12, the output of the normal system determination circuit (main) 314 is abnormal, but the selection circuit 316 outputs a normal value to the selection output signal 309, and the fifth and sixth columns are System Q302
Is abnormal and the output (signal 322) of the normal system determination circuit (main) 314 is abnormal, so that the selection circuit 316 outputs an incorrect value “00” to the selection output signal 309. In these cases, the selection system report signals 327 to 32
9 and the verification system normality determination signals 324 to 326 are different from each other, the verification result 310 is a verification mismatch. At this time, the sixth
The selected output signal 309 may have a multi-bit error (the input signal value “11” is output as “00”) like a column. Here, the sixth column in FIG. 12 will be described as an example. The normal system determination circuit (main) 314 outputs "1" to the system normal determination signal 322 which should originally output "0". In the selection circuit 316, the system normality determination signals 321 to 32
Based on 3 (“111”), the logical product of the input signals (306 to 308) of all the P, Q, and R systems is obtained, and as a result, “00” is output to the selection output signal 309. The same as the input system normality determination signals 321 to 323, "11"
1 "is output to the selection system report signals 327 to 329. The selection system collating circuit 317 outputs the selection system report signals 327 to 32.
9 is "111", and the verification system normality determination signals 324 to 3
Since 26 is “101”, “0” indicating mismatch in matching is output to the matching result signal 310.
【００６１】次に、正常系判定回路（副）３１５に異常
がある場合の動作について説明する。図１２における第
７列は、正常系判定回路（副）３１５の出力が異常な場
合である。この場合には、選択系報告信号３２７乃至３
２９と照合用系正常判定信号３２４乃至３２６が異なる
ので照合結果３１０を照合不一致とする。このとき、選
択出力信号３０９は正常である。ここでは、図１２の第
７列を例に説明する。正常系判定回路（副）３１５は本
来”１”を出力すべき照合用系正常判定信号３２４に”
０”を出力している。選択回路３１６は、系正常判定信
号３２１乃至３２３（”１１１”）に基づきすべての系
の論理積をとって”１０”を選択出力信号３０９へ出力
する。また、入力した系正常判定信号３２１乃至３２３
と同じ”１１１”を選択系報告信号３２７乃至３２９へ
出力する。選択系照合回路３１７は、選択系報告信号３
２７乃至３２９が”１１１”で、照合用系正常判定信号
３２４乃至３２６が”０１１”であるので、照合不一致
の”０”を照合結果信号３１０へ出力する。Next, the operation when the normal system determination circuit (sub) 315 is abnormal will be described. The seventh column in FIG. 12 shows the case where the output of the normal system determination circuit (sub) 315 is abnormal. In this case, the selection system report signals 327 to 3
29 and the verification system normality determination signals 324 to 326 are different from each other, the verification result 310 is a verification non-coincidence. At this time, the selection output signal 309 is normal. Here, the description will be given taking the seventh column in FIG. 12 as an example. The normal system determination circuit (sub) 315 outputs "1" to the collation system normal determination signal 324 which should be originally output.
The selection circuit 316 calculates the logical product of all the systems based on the system normality determination signals 321 to 323 (“111”) and outputs “10” to the selection output signal 309. Input system normality determination signals 321 to 323
The same "111" is output to the selection system report signals 327 to 329. The selection system collating circuit 317 uses the selection system report signal 3
Since 27 to 329 are "111" and the collation system normality determination signals 324 to 326 are "011", the collation mismatch "0" is output to the collation result signal 310.
【００６２】次に、選択回路３１６の選択系報告信号３
２７乃至３２９が正常で、選択出力信号３０９が異常の
場合の動作について説明する。図１２における第８列
は、選択回路３１６のＡＮＤ回路３４４−２（図１０）
の出力が異常な場合である。この場合には、選択系報告
信号３２７乃至３２９と照合用系正常判定信号３２４乃
至３２６が等しいので照合結果３１０を照合一致”１”
とする。このとき、選択出力信号３０９は１ビット誤り
となる。ここでは、図１２の第８列を例に説明する。選
択回路３１６内部のＡＮＤ回路３４４−２は、本来”
０”を出力すべき選択出力信号３０９−２に”１”を出
力している。選択系照合回路３１７は、選択系報告信号
３２７乃至３２９と照合用系正常判定信号３２４乃至３
２６が等しいので照合一致の”１”を照合結果信号３１
０へ出力する。Next, the selection system report signal 3 of the selection circuit 316.
The operation when 27 to 329 are normal and the selection output signal 309 is abnormal will be described. The eighth column in FIG. 12 is the AND circuit 344-2 (FIG. 10) of the selection circuit 316.
The output of is abnormal. In this case, since the selection system report signals 327 to 329 and the verification system normality determination signals 324 to 326 are equal, the verification result 310 is the verification match "1".
And At this time, the selection output signal 309 has a 1-bit error. Here, the description will be given taking the eighth column in FIG. 12 as an example. The AND circuit 344-2 in the selection circuit 316 is originally "
"1" is output to the selection output signal 309-2 that should output "0". The selection system collating circuit 317 outputs the selection system report signals 327 to 329 and the collation system normal determination signals 324 to 3 respectively.
Since 26 is the same, “1” of collation coincidence is indicated as the collation result signal 31.
Output to 0.
【００６３】次に、選択回路３１６の選択系報告信号３
２７乃至３２９が異常の場合の動作について説明する。
図１２における第９列は、選択回路３１６のＮＯＴ回路
３４５（図１０）の出力が異常な場合、また第１０列お
よび第１１列は系Ｑ３０２の出力が異常（”０１”また
は”００”）で且つ選択回路３１６のＮＯＴ回路３４５
の出力が異常なために選択回路３１６が不正な値”０
０”を選択出力信号３０９へ出力した場合である。この
場合には、選択系報告信号３２７乃至３２９と照合用系
正常判定信号３２４乃至３２６が異なるので、照合結果
３１０を照合不一致とする。このとき、第１１列のよう
に選択出力信号３０９が複数ビット誤りとなることがあ
る。ここでは、図１２の第１１列を例に説明する。選択
回路３１６のＮＯＴ回路３４５は本来”０”を出力すべ
き出力に”１”を出力している。選択回路３１６はすべ
ての系の論理積をとって”００”を選択出力信号３０９
へ出力する。また、”１１１”を選択系報告信号３２７
乃至３２９へ出力する。選択系照合回路３１７は、選択
系報告信号３２７乃至３２９が”１１１”で、照合用系
正常判定信号３２４乃至３２６が”１０１”であるの
で、照合不一致”０”を照合結果信号３１０へ出力す
る。Next, the selection system report signal 3 of the selection circuit 316
The operation when 27 to 329 are abnormal will be described.
The ninth column in FIG. 12 indicates that the output of the NOT circuit 345 (FIG. 10) of the selection circuit 316 is abnormal, and the tenth and eleventh columns indicate that the output of the system Q302 is abnormal (“01” or “00”). And the NOT circuit 345 of the selection circuit 316
Is incorrect, the selection circuit 316 has an incorrect value "0".
This is the case where "0" is output to the selection output signal 309. In this case, since the selection system report signals 327 to 329 and the verification system normality determination signals 324 to 326 are different, the verification result 310 is a verification mismatch. At this time, the selected output signal 309 may have a multi-bit error as in the 11th column.Here, the 11th column in Fig. 12 will be described as an example.The NOT circuit 345 of the selection circuit 316 originally outputs "0". The output which should be output is “1.” The selection circuit 316 calculates the logical product of all the systems and selects “00”.
Output to. Also, “111” is selected system report signal 327.
To 329. The selection system collating circuit 317 outputs the collation inconsistency “0” to the collation result signal 310 because the selection system report signals 327 to 329 are “111” and the collation system normality determination signals 324 to 326 are “101”. .
【００６４】最後に、選択系照合回路３１７に異常があ
る場合の動作について説明する。図１２における第１２
列は、選択系照合回路３１７の出力が異常な場合であ
る。この場合には、選択出力信号３０９は正常であるに
も拘らず、選択出力照合回路３１７は本来”１”を出力
すべき照合結果信号３１０に照合不一致”０”を出力し
ている。Finally, the operation when there is an abnormality in the selection system matching circuit 317 will be described. 12th in FIG.
The column shows the case where the output of the selection system collation circuit 317 is abnormal. In this case, although the selected output signal 309 is normal, the selected output collation circuit 317 outputs collation mismatch "0" to the collation result signal 310 which should originally output "1".
【００６５】以上の動作をまとめると、正常系判定回路
（主）３１４または選択回路３１６の異常のために選択
出力信号３０９が複数ビット誤りとなる場合には、必ず
照合結果信号３１０は”０”となる。（図１２の６，１
１列）また、選択出力信号３０９が正常または１ビット
誤りであっても、正常系判定回路（主）３１４、正常系
判定回路（副）３１５、選択回路３１６または選択系照
合回路３１７の異常のために照合結果信号３１０が”
０”となることがある。（図１２の４，５，７，９，１
０，１２列）In summary of the above operation, when the selection output signal 309 causes a multi-bit error due to an abnormality in the normal system determination circuit (main) 314 or the selection circuit 316, the collation result signal 310 is always "0". Becomes (6, 1 in FIG.
(1 column) Even if the selection output signal 309 is normal or has a 1-bit error, the normal system determination circuit (main) 314, the normal system determination circuit (sub) 315, the selection circuit 316, or the selection system collation circuit 317 is abnormal. Therefore, the collation result signal 310 is "
It may be 0 ". (4, 5, 7, 9, 1 in FIG. 12)
(0, 12 columns)
【００６６】この実施例の多数決回路によれば、多数決
回路の故障により異常の発生した系の出力が選択された
場合には、多数決回路出力がこの異常を検知して報告す
るのでシステム全体として正常な処理を継続できる。According to the majority circuit of this embodiment, when the output of the system in which the abnormality has occurred due to the failure of the majority circuit is selected, the output of the majority circuit detects and reports this abnormality, so that the entire system is normal. Processing can be continued.
【００６７】実施例４．この発明の第４の実施例につい
て、図１３乃至図２２について説明する。図１３は、こ
の実施例におけるインタフェース制御回路の構成図であ
る。図において、３つの同一の処理を実行する３重系
Ｐ、Ｑ、Ｒ（４０１乃至４０３）は、入力信号４０７，
４０９，４１１に基づいて処理を実行し、それぞれ出力
信号４０８，４１０，４１２を出力する。この出力信号
には偶数パリティ１ビットを含む。２つの同一の処理を
実行する２重系Ａ４０４，系Ｂ４０５は、それぞれ入力
信号４１３，４１６に基づいて処理を実行し、出力信号
４１４，４１７を出力する。この出力信号には偶数パリ
ティ１ビットを含む。さらに、自己の異常を検出したこ
とを報告するためにそれぞれ２重化された系Ａは異常信
号４１５を、系Ｂは異常信号４１８を出力する。２重系
異常信号には異常検出しなかったとき”１１”を、異常
検出したとき”００”を出力する。三者択一回路（Ａ）
４２１は、３重系Ｐ，Ｑ，Ｒの出力信号４０８，４１
０，４１２の中から正常な系の出力を選択して系Ａの入
力信号４１３へ出力する。さらに、自己の異常を検出し
たことを報告するための三者択一回路（Ａ）異常信号４
２６を出力する。三者択一回路異常信号には異常検出し
なかったとき”１１”、異常検出したとき”００”を出
力する。同様にして三者択一回路（Ｂ）４２２は、系Ｂ
の入力信号４１６および三者択一回路（Ｂ）異常信号４
２７を出力する。二者択一回路（Ｐ）４２３は、２重系
Ａ，Ｂの出力信号４１４，４１７の中から正常な系の出
力を選択して系Ｐの入力信号４０７へ出力する。同様に
して二者択一回路（Ｑ）４２４、二者択一回路（Ｒ）４
２５は、系Ｑの入力信号４０９、系Ｒの入力信号４１１
を出力する。Example 4. A fourth embodiment of the present invention will be described with reference to FIGS. FIG. 13 is a block diagram of the interface control circuit in this embodiment. In the figure, triple systems P, Q, and R (401 to 403) that execute three identical processes are input signals 407,
Processing is executed based on 409 and 411, and output signals 408, 410 and 412 are output, respectively. This output signal contains one bit of even parity. The dual system A 404 and the system B 405, which execute two identical processes, execute the processes based on the input signals 413 and 416, respectively, and output the output signals 414 and 417. This output signal contains one bit of even parity. Furthermore, the system A outputs the abnormal signal 415 and the system B outputs the abnormal signal 418, which are duplicated to report that the self abnormality is detected. "11" is output to the dual system abnormal signal when no abnormality is detected, and "00" is output when the abnormality is detected. Alternative circuit (A)
421 is output signals 408, 41 of the triple system P, Q, R
A normal system output is selected from 0 and 412 and output to the input signal 413 of the system A. In addition, a three-choice circuit (A) abnormal signal 4 for reporting the detection of its own abnormality
26 is output. "11" is output to the alternative circuit abnormality signal when no abnormality is detected, and "00" is output when an abnormality is detected. Similarly, the alternative circuit (B) 422 is connected to the system B.
Input signal 416 and alternative circuit (B) abnormal signal 4
27 is output. The alternative circuit (P) 423 selects the output of the normal system from the output signals 414 and 417 of the dual systems A and B and outputs it to the input signal 407 of the system P. Similarly, the alternative circuit (Q) 424 and the alternative circuit (R) 4
25 is an input signal 409 of the system Q and an input signal 411 of the system R
Is output.
【００６８】図１４は図１３中の三者択一回路（Ａ）４
２１の構成を示すブロック図である。この三者択一回路
が本発明の第３の実施例における多数決回路（図９）と
異なる点は、選択系照合回路４３７の出力を２重化して
いる点である。図１５は、図１４中の選択系照合回路４
３７の構成を示す図である。三者択一回路（Ｂ）４２２
も三者択一回路（Ａ）４２１と同様の構成をとる。FIG. 14 shows the alternative circuit (A) 4 in FIG.
21 is a block diagram showing the configuration of 21. This three-choice circuit differs from the majority circuit (FIG. 9) in the third embodiment of the present invention in that the output of the selection system collation circuit 437 is duplicated. FIG. 15 shows the selection system collating circuit 4 in FIG.
It is a figure which shows the structure of 37. Alternative circuit (B) 422
Also has the same configuration as the alternative circuit (A) 421.
【００６９】図１６は、図１３中の二者択一回路（Ｐ）
４２３の構成を示すブロック図である。異常判定回路
（Ａ）４６１は、系Ａの出力信号４１４と三者択一回路
（Ａ）異常信号４２６と２重系Ａ異常信号４１５に基づ
き系Ａの異常判定結果信号４６４を出力する。異常判定
結果信号には異常検出しなかったとき”１”、異常検出
したとき”０”を出力する。同様にして異常判定回路
（Ｂ）４６２は、系Ｂの異常判定結果信号４６５を出力
する。選択回路４６３は、異常判定結果信号４６４，４
６５に基づき２つの系Ａ、Ｂの出力信号４１４，４１７
のうち１つを選択して系Ｐの入力信号４０７へ出力す
る。二者択一回路（Ｑ）４２４、二者択一回路（Ｒ）４
２５も二者択一回路（Ｐ）と同様の構成をとる。FIG. 16 shows an alternative circuit (P) in FIG.
It is a block diagram which shows the structure of 423. The abnormality determination circuit (A) 461 outputs an abnormality determination result signal 464 of the system A based on the output signal 414 of the system A, the alternative circuit (A) abnormality signal 426 and the dual system A abnormality signal 415. "1" is output to the abnormality determination result signal when no abnormality is detected, and "0" is output when an abnormality is detected. Similarly, the abnormality determination circuit (B) 462 outputs the abnormality determination result signal 465 of the system B. The selection circuit 463 outputs the abnormality determination result signals 464, 4
Output signals 414 and 417 of the two systems A and B based on 65.
One of them is selected and output to the input signal 407 of the system P. Alternative circuit (Q) 424, Alternative circuit (R) 4
25 also has the same configuration as the alternative circuit (P).
【００７０】図１７は図１６中の異常判定回路（Ａ）４
６１の構成を示す図である。図において、４１４−１乃
至４１４−ｎは系Ａの出力信号４１４をビット単位に拡
張した信号である。反転型排他的論理和回路（ＮＸＯ
Ｒ）４７１は系Ａの出力信号に値が”１”のビットが偶
数個あるときは”１”を、奇数個あるときは”０”を出
力する。論理積回路（ＡＮＤ）４７２は、ＮＸＯＲ回路
４７１の出力と三者択一回路（Ａ）異常信号４２６と２
重系（Ａ）異常信号４１５およびフリップフロップ回路
（Ｆ／Ｆ）４７３の出力の論理積をとり、系Ａの異常判
定結果信号４６４へ出力する。Ｆ／Ｆ回路４７３は、Ａ
ＮＤ回路４７２の出力を保存して出力する。ただし、こ
のＦ／Ｆ回路の初期値は”１”とする。FIG. 17 shows the abnormality judging circuit (A) 4 in FIG.
It is a figure which shows the structure of 61. In the figure, 414-1 to 414-n are signals obtained by expanding the output signal 414 of the system A in bit units. Inversion type exclusive OR circuit (NXO
R) 471 outputs "1" when the output signal of the system A has an even number of bits of "1", and outputs "0" when there is an odd number of bits. The logical product circuit (AND) 472 outputs the output of the NXOR circuit 471 and the alternative circuit (A) abnormal signals 426 and 2
The logical product of the outputs of the heavy system (A) abnormality signal 415 and the flip-flop circuit (F / F) 473 is ANDed and output to the abnormality determination result signal 464 of the system A. The F / F circuit 473 is A
The output of the ND circuit 472 is stored and output. However, the initial value of this F / F circuit is "1".
【００７１】図１８は、図１６中の選択回路４６３の構
成を示す図である。論理和回路（ＯＲ）４８１，４８２
はそれぞれ系Ａ，Ｂの異常判定結果信号が”１”のとき
各系の出力信号を出力し、異常判定結果信号が”０”の
とき”１”を出力する。論理積回路（ＡＮＤ）４８３
は、ＯＲ回路４８１と４８２の出力（系Ａ、系Ｂの対応
するビット）の論理積をとり系Ｐの入力信号４０７へ出
力する。FIG. 18 is a diagram showing the structure of the selection circuit 463 shown in FIG. OR circuit (OR) 481,482
Outputs the output signal of each system when the abnormality determination result signals of the systems A and B are "1", and outputs "1" when the abnormality determination result signal is "0". AND circuit 483
Outputs the logical product of the outputs (corresponding bits of the systems A and B) of the OR circuits 481 and 482 to the input signal 407 of the system P.
【００７２】図１９は図１３の三者択一回路（Ａ）４２
１における入力信号、内部信号、出力信号の真理値表で
ある。表中に記載の番号は図１３または図１４中の符号
と一致する。なお、この表では簡単のため各系の出力信
号４０８，４１０，４１２がパリティビットを含めて３
ビットの場合を示している。FIG. 19 shows the alternative circuit (A) 42 of FIG.
3 is a truth table of input signals, internal signals, and output signals in 1. The numbers described in the table match the reference numerals in FIG. 13 or FIG. In this table, for simplicity, the output signals 408, 410, 412 of each system are 3 including parity bits.
The case of a bit is shown.
【００７３】図２０は図１３の二者択一回路（Ｐ）４２
３における入力信号、内部信号、出力信号の真理値表で
ある。表中に記載の番号は、図１３または図１６中の符
号と一致する。なお、この図では簡単のため各系の出力
信号４１４，４１７がパリティビットを含めて３ビット
の場合を示している。FIG. 20 shows the alternative circuit (P) 42 of FIG.
3 is a truth table of input signals, internal signals, and output signals in FIG. The numbers described in the table correspond to the reference numerals in FIG. 13 or 16. It should be noted that this figure shows the case where the output signals 414 and 417 of each system are 3 bits including the parity bit for simplification.
【００７４】図２１は三者択一回路内部の回路が故障し
たとき、および二者択一回路内部の回路が故障したとき
の振舞いを分類した表である。FIG. 21 is a table in which the behaviors when the circuit inside the alternative circuit fails and when the circuit inside the alternative circuit fails.
【００７５】以上のように構成されるインタフェース制
御回路において、制御回路の内部回路が故障したときの
動作について、図１３乃至図２２を用いて説明する。In the interface control circuit configured as described above, the operation when the internal circuit of the control circuit fails will be described with reference to FIGS. 13 to 22.
【００７６】まず１番目に、図２１における第１列のよ
うに１つの三者択一回路が故障して、故障した三者択一
回路は２重系入力信号へ正常な値を出力し、三者択一回
路異常信号へ”１１”を出力する場合の動作について説
明する。ここでは三者択一回路（Ａ）４２１が故障した
場合を例に説明する。故障のない三者択一回路（Ｂ）４
２２は正常な動作をして、２重系入力信号４１６へ正常
な値を、三者択一回路異常信号４２７へ”１１”を出力
する。２重系入力信号４１３，４１６がともに正常な値
なので、２重系Ａ、Ｂはともに正常に処理を行って、２
重系出力信号４１４，４１７へ正常な値を、また２重系
異常信号４１５，４１８へ”１１”を出力する。三者択
一回路異常信号４２６，４２７がともに”１１”で、２
重系出力信号４１４，４１７がともに正常な値で、２重
系異常信号４１５，４１８がともに”１１”なので、３
つの二者択一回路はすべて異常がないときと同じ動作を
して、３重系入力信号４０７，４０９，４１１へ正常な
値を出力する。３重系入力信号４０７，４０９，４１１
がすべて正常な値なので、３重系Ｐ、Ｑ、Ｒはすべて正
常に処理を行って、３重系出力信号４０８，４１０，４
１２へ正常な値を出力する。First, as shown in the first column in FIG. 21, one tripping alternative circuit fails, and the failed tripping alternative circuit outputs a normal value to the dual system input signal. The operation when "11" is output to the alternative circuit abnormality signal will be described. Here, a case where the alternative circuit (A) 421 fails will be described as an example. Failure-free alternative circuit (B) 4
22 operates normally and outputs a normal value to the dual system input signal 416 and "11" to the three-choice circuit abnormality signal 427. Since the dual system input signals 413 and 416 are both normal values, both of the dual system A and B are processed normally and 2
Normal values are outputted to the heavy system output signals 414 and 417, and "11" is outputted to the double system abnormal signals 415 and 418. Both of the alternative circuit abnormality signals 426 and 427 are "11", and 2
Since the heavy system output signals 414 and 417 are both normal values and the double system abnormal signals 415 and 418 are both “11”, 3
All the two alternative circuits perform the same operation as when there is no abnormality, and output normal values to the triple system input signals 407, 409, 411. Triple system input signals 407, 409, 411
Are all normal values, the triple system P, Q, and R are all processed normally, and the triple system output signals 408, 410, and 4 are output.
Output a normal value to 12.
【００７７】次に、１番目の場合の三者択一回路（Ａ）
４２１の動作を図１９の第３列を例に説明する。図１９
の第３列は、比較回路ＱＲ４３２の出力が異常の場合で
ある。３重系出力信号４０８，４１０，４１２がすべて
等しい（”１０１”）ので、比較回路ＰＱ４３１、とＲ
Ｐ４３３はともに比較結果信号４３８，４４０へ”１”
を出力する。正常ならば比較回路ＱＲ４３２も比較回路
ＰＱ、ＲＰと同様にして比較結果信号４３９へ”１”を
出力すべきところであるが、異常な値”０”を出力して
いる。比較結果信号４３８乃至４４０が”１０１”なの
で、正常系判定回路（主）４３４および正常系判定回路
（副）４３５はともに”１１１”を系正常判定信号４４
１乃至４４３、および参照用系正常判定信号４４４乃至
４４６へ出力する。系正常判定信号４４１乃至４４３
が”１１１”なので、選択回路４３６はすべての３重系
出力信号４０８，４１０，４１２の論理積をとった値”
１０１”を系Ａ入力信号４１３へ出力し、選択系報告信
号４４７乃至４４９へ”１１１”を出力する。選択系報
告信号４４７乃至４４９と参照用系正常判定信号４４４
乃至４４６が等しいので、選択系照合回路４３７は三者
択一回路異常信号４２６へ”１１”を出力する。Next, the three-choice circuit (A) in the first case
The operation of 421 will be described by taking the third column of FIG. 19 as an example. FIG.
The third column of is a case where the output of the comparison circuit QR432 is abnormal. Since the triple system output signals 408, 410, 412 are all equal (“101”), the comparison circuits PQ431, R
Both P433 are "1" to the comparison result signals 438 and 440.
Is output. If normal, the comparator circuit QR432 should output "1" to the comparison result signal 439 in the same manner as the comparison circuits PQ and RP, but it outputs an abnormal value "0". Since the comparison result signals 438 to 440 are "101", the normal system determination circuit (main) 434 and the normal system determination circuit (sub) 435 both set "111" to the system normal determination signal 44.
1 to 443 and reference system normality determination signals 444 to 446. System normality determination signals 441 to 443
Is "111", the selection circuit 436 obtains the logical product of all triple system output signals 408, 410, 412 "
101 "is output to the system A input signal 413, and" 111 "is output to the selection system report signals 447 to 449. The selection system report signals 447 to 449 and the reference system normal determination signal 444.
To 446 are equal, the selection system collation circuit 437 outputs "11" to the three-choice circuit abnormality signal 426.
【００７８】次に、１番目の場合の三者択一回路（Ｂ）
４２２の動作を、図１９の第１列を例に説明する。図１
９の第１列は異常のない場合である。ただし、図１９は
三者択一回路（Ａ）４２１の信号を示す真理値表である
ので、表の内部信号および出力信号は三者択一回路
（Ｂ）４２２の相当する信号に置き換える。３重系出力
信号４０８，４１０，４１２がすべて等しいので、比較
回路ＰＱ、ＱＲ、ＲＰ（４３１乃至４３３相当）はすべ
て比較結果信号（４３８乃至４４０相当）へ”１”を出
力する。比較結果信号（４３８乃至４４０相当）が”１
１１”なので、正常系判定回路（主）（４３４相当）お
よび正常系判定回路（副）（４３５相当）はともに”１
１１”を系正常判定信号（４４１乃至４４３相当）、参
照用系正常判定信号（４４４乃至４４６相当）へ出力す
る。系正常判定信号（４４１乃至４４３相当）が”１１
１”なので、選択回路（４３６相当）は系Ｂ入力信号
（４１６：４１３相当）へすべての３重系出力信号４０
８，４１０，４１２の論理積をとった値”１０１”を出
力し、選択系報告信号（４４７乃至４４９相当）へ”１
１１”を出力する。選択系報告信号（４４７乃至４４９
相当）と参照用系正常判定信号（４４４乃至４４６相
当）が等しいので、選択系照合回路（４３７相当）は三
者択一回路異常信号（４２７：４２６相当）へ”１１”
を出力する。Next, the three-choice circuit (B) in the first case
The operation of 422 will be described by taking the first column of FIG. 19 as an example. FIG.
The first column of 9 is the case where there is no abnormality. However, since FIG. 19 is a truth table showing the signals of the alternative circuit (A) 421, the internal signals and output signals in the table are replaced with the corresponding signals of the alternative circuit (B) 422. Since the triple system output signals 408, 410, 412 are all equal, the comparison circuits PQ, QR, RP (equivalent to 431 to 433) all output "1" to the comparison result signals (equivalent to 438 to 440). The comparison result signal (equivalent to 438 to 440) is "1".
Since it is 11 ", both the normal system determination circuit (main) (equivalent to 434) and the normal system determination circuit (sub) (equivalent to 435) are" 1 ".
11 "is output to the system normality determination signal (equivalent to 441 to 443) and the reference system normality determination signal (equivalent to 444 to 446). The system normality determination signal (equivalent to 441 to 443) is" 11 ".
Since it is 1 ”, the selection circuit (equivalent to 436) outputs all triple system output signals 40 to the system B input signal (equivalent to 416: 413).
The value "101" which is the logical product of 8,410 and 412 is output, and "1" is output to the selection system report signal (equivalent to 447 to 449).
11 "is output. Selection system report signals (447 to 449)
(Equivalent) and the reference system normal determination signal (equivalent to 444 to 446) are equal, so the selection system collating circuit (equivalent to 437) is "11" to the alternative circuit abnormal signal (equivalent to 427: 426).
Is output.
【００７９】次に、１番目の場合の二者択一回路（Ｐ）
４２３の動作を図２０の第１列を例に説明する。図２０
の第１列は異常のない場合である。２重系出力信号４１
４，４１７がともにパリティ正常で、２重系異常信号４
１５，４１８がともに”１１”で、三者択一回路異常信
号４２６，４２７がともに”１１”なので、異常判定回
路４６１，４６２はともに異常判定結果信号４６４，４
６５へ”１”を出力する。異常判定結果信号４６４，４
６５がともに”１”なので、選択回路４６３は３重系入
力信号４０７へ２重系出力信号４１４，４１７の論理積
値”０１１”を出力する。二者択一回路（Ｑ）４２４．
および（Ｒ）４２５も二者択一回路（Ｐ）４２３と同様
に動作する。Next, the alternative circuit (P) in the first case
The operation of 423 will be described using the first column of FIG. 20 as an example. FIG.
The first column of is the case where there is no abnormality. Dual system output signal 41
Both 4 and 417 have normal parity, and dual system abnormal signal 4
Since both 15 and 418 are “11” and the three-choice circuit abnormality signals 426 and 427 are both “11”, the abnormality determination circuits 461 and 462 are both abnormality determination result signals 464 and 4
“1” is output to 65. Abnormality judgment result signal 464, 4
Since both 65 are "1", the selection circuit 463 outputs the logical product value "011" of the dual system output signals 414 and 417 to the triple system input signal 407. Alternative circuit (Q) 424.
Also, (R) 425 operates similarly to the alternative circuit (P) 423.
【００８０】２番目に、図２１における第２列のように
１つの三者択一回路が故障して、故障した三者択一回路
は２重系入力信号へ正常な値を出力し、三者択一回路異
常信号に”００”または”１０”または”０１”を出力
する場合の動作について説明する。ここでは三者択一回
路（Ａ）４２１が故障した場合を例に説明する。故障の
ない三者択一回路（Ｂ）４２２は正常な動作をして、２
重系入力信号４１６へ正常な値を、三者択一回路異常信
号４２７へ”１１”を出力する。２重系入力信号４１
３，４１６がともに正常な値なので、２重系Ａ、Ｂはと
もに正常に処理を行って２重系出力信号４１４，４１７
へ正常な値を、また２重系異常信号４１５，４１８へ”
１１”を出力する。三者択一回路（Ａ）異常信号４２６
が”００”または”１０”または”０１”で、三者択一
回路（Ｂ）異常信号４２７が”１１”で、２重系出力信
号４１４，４１７がともに正常な値で、２重系異常信号
４１５，４１８がともに”１１”なので、３つの二者択
一回路は系Ｂの出力信号４１７を選択して、３重系入力
信号４０７，４０９，４１１へ正常な値を出力する。３
重系入力信号４０７，４０９，４１１がすべて正常な値
なので、３重系はすべて正常に処理を行って、３重系出
力信号４０８，４１０，４１２へ正常な値を出力する。Second, as shown in the second column in FIG. 21, one of the three alternative circuits fails, and the failed three alternative circuit outputs a normal value to the dual system input signal. The operation when outputting "00", "10", or "01" to the alternative circuit abnormality signal will be described. Here, a case where the alternative circuit (A) 421 fails will be described as an example. The failure-free alternative circuit (B) 422 operates normally and 2
A normal value is output to the heavy system input signal 416, and "11" is output to the alternative circuit abnormality signal 427. Dual system input signal 41
Since both 3 and 416 are normal values, the dual system A and B are processed normally and the dual system output signals 414 and 417 are processed.
To the normal value, and to the dual system abnormal signals 415 and 418 "
11 "is output. Abnormal signal 426 of the alternative circuit (A)
Is "00" or "10" or "01", the three-choice circuit (B) abnormal signal 427 is "11", the dual system output signals 414 and 417 are both normal values, and the dual system is abnormal. Since the signals 415 and 418 are both “11”, the three alternative circuits select the output signal 417 of the system B and output normal values to the triple system input signals 407, 409 and 411. Three
Since all of the triple system input signals 407, 409, 411 are normal values, the triple system normally processes and outputs normal values to the triple system output signals 408, 410, 412.
【００８１】２番目の場合における三者択一回路（Ａ）
４２１の動作を示す例が、図１９の第４，６，８，１
０，１１列に相当する。図１９の第４列は正常系判定回
路（主）４３４の出力が異常の場合、第６列は正常系判
定回路（副）４３５の出力が異常の場合、第８列は選択
回路４３６の選択系報告信号出力４４７が異常の場合、
第１０列および第１１列は選択系照合回路４３７の出力
が異常の場合を示す。ここでは図１９の第１０列を例に
説明する。３つの比較回路ＰＱ，ＱＲ，ＲＰ（４３１乃
至４３３）、２つの正常系判定回路４３４，４３５およ
び選択回路４３６はすべて正常に動作して、系Ａ入力信
号４１３へ正常な値”１０１”を、参照用系正常判定信
号（４４４乃至４４６）へ”１１１”を、選択系報告信
号（４４７乃至４４９）へ”１１１”を出力する。正常
ならば選択系照合回路４３７は、選択系報告信号（４４
７乃至４４９）と参照用系正常判定信号（４４４乃至４
４６）が等しいので三者択一回路異常信号４２６へ”１
１”を出力すべきところであるが、異常な値”１０”を
出力している。Third Choice Circuit (A) in Second Case
An example showing the operation of 421 is the fourth, sixth, eighth, first in FIG.
Corresponds to columns 0 and 11. In the fourth column of FIG. 19, when the output of the normal system determination circuit (main) 434 is abnormal, in the sixth column, the output of the normal system determination circuit (sub) 435 is abnormal, and in the eighth column, the selection circuit 436 is selected. If the system report signal output 447 is abnormal,
The tenth column and the eleventh column show the case where the output of the selection system collating circuit 437 is abnormal. Here, the tenth column in FIG. 19 will be described as an example. The three comparison circuits PQ, QR, and RP (431 to 433), the two normal system determination circuits 434 and 435, and the selection circuit 436 all operate normally, and a normal value "101" is input to the system A input signal 413. "111" is output to the reference system normality determination signals (444 to 446) and "111" is output to the selection system report signals (447 to 449). If normal, the selection system collating circuit 437 outputs the selection system report signal (44
7 to 449) and a reference system normality determination signal (444 to 4)
46) are the same, so select "1" to the alternative circuit error signal 426.
It should output "1", but it outputs an abnormal value "10".
【００８２】図２０の第７，８列が２番目の場合の二者
択一回路（Ｐ）４２３の動作を示す例である。図２０の
第７列は三者択一回路異常信号４２６が異常”００”を
示す場合、また第８列は三者択一回路異常信号４２６が
異常”１０”を示す場合に相当する。ここでは図２０の
第８列を例に説明する。三者択一回路（Ａ）異常信号４
２６が”１０”なので、ＡＮＤ回路４７２（図１７）
は”０”を出力する。すなわち、系Ａの異常判定回路４
６１は系Ａの異常判定結果信号４６４へ”０”を出力す
る。系Ｂの出力信号４１７がパリティ正常で、系Ｂ異常
信号４１８が”１１”で、三者択一回路（Ｂ）異常信号
４２７が”１１”なので、系Ｂの異常判定回路４６２は
系Ｂの異常判定結果信号４６５へ”１”を出力する。系
Ａの異常判定結果信号４６４が”０”で、系Ｂの異常判
定結果信号４６５が”１”なので、選択回路４６３は３
重系入力信号４０７へ系Ｂの出力信号４１７の値を出力
する。二者択一回路（Ｑ）４２４，（Ｒ）４２５も二者
択一回路（Ｐ）４２３と同様の動作をする。This is an example showing the operation of the alternative circuit (P) 423 when the seventh and eighth columns in FIG. 20 are the second. The seventh column of FIG. 20 corresponds to the case where the three-choice circuit abnormality signal 426 indicates the abnormality "00", and the eighth column corresponds to the case where the three-choice circuit abnormality signal 426 indicates the abnormality "10". Here, the description will be given taking the eighth column in FIG. 20 as an example. Alternative circuit (A) Abnormal signal 4
Since 26 is "10", AND circuit 472 (Fig. 17)
Outputs "0". That is, the abnormality determination circuit 4 of the system A
Reference numeral 61 outputs "0" to the abnormality determination result signal 464 of the system A. Since the output signal 417 of the system B is normal, the system B abnormal signal 418 is “11”, and the three-choice circuit (B) abnormal signal 427 is “11”, the system B abnormality determination circuit 462 is "1" is output to the abnormality determination result signal 465. Since the abnormality determination result signal 464 of the system A is “0” and the abnormality determination result signal 465 of the system B is “1”, the selection circuit 463 is 3
The value of the output signal 417 of the system B is output to the heavy system input signal 407. The alternative circuit (Q) 424 and (R) 425 also operate similarly to the alternative circuit (P) 423.
【００８３】３番目に、図２１における第３列のように
１つの三者択一回路が故障して、故障した三者択一回路
は２重系入力信号へ不正な値を出力し、三者択一回路異
常信号に”００”または”１０”または”０１”を出力
する場合の動作について説明する。ここでは三者択一回
路（Ａ）４２１が故障した場合を例に説明する。故障の
ない三者択一回路（Ｂ）４２２は正常な動作をして、２
重系入力信号４１６へ正常な値を、三者択一回路異常信
号４２７へ”１１”を出力する。系Ａ入力信号４１３が
不正な値なので、系Ａは不安定な動作をして、系Ａ出力
信号４１４および系Ａ異常信号４１５へ不定値を出力す
る。不定値とは、正常とも不正とも保証されない値であ
る。系Ａの出力が不定値となるタイミングを図２２
（ａ）に示す。不正な系Ａ入力信号４１３に基づいて処
理した結果の出力が不定となる。一方、系Ｂ入力信号４
１６が正常な値なので系Ｂは正常に処理を行い、系Ｂ出
力信号４１７へ正常な値を、系Ｂ異常信号４１８へ”１
１”を出力する。三者択一回路（Ａ）異常信号４２６
が”００”または”１０”または”０１”で、三者択一
回路（Ｂ）異常信号４２７が”１１”で、２重系出力信
号４１４，４１７がともに正常な値で、２重系異常信号
４１５，４１８がともに”１１”なので、３つの二者択
一回路は系Ｂの出力信号４１７を選択して、３重系入力
信号４０７，４０９，４１１へ正常な値を出力する。３
重系入力信号４０７，４０９，４１１がすべて正常な値
なので、３重系はすべて正常に処理を行って、３重系出
力信号４０８，４１０，４１２へ正常な値を出力する。Third, as shown in the third column in FIG. 21, one of the three alternative circuits fails, and the failed three alternative circuit outputs an incorrect value to the dual system input signal. The operation when outputting "00", "10", or "01" to the alternative circuit abnormality signal will be described. Here, a case where the alternative circuit (A) 421 fails will be described as an example. The failure-free alternative circuit (B) 422 operates normally and 2
A normal value is output to the heavy system input signal 416, and "11" is output to the alternative circuit abnormality signal 427. Since the system A input signal 413 has an incorrect value, the system A operates in an unstable manner and outputs an undefined value to the system A output signal 414 and the system A abnormal signal 415. An indefinite value is a value that is neither guaranteed nor normal. FIG. 22 shows the timing when the output of the system A becomes an indefinite value.
(A). The output as a result of processing based on the incorrect system A input signal 413 becomes indefinite. On the other hand, system B input signal 4
Since 16 is a normal value, the system B performs normal processing and outputs a normal value to the system B output signal 417 and a "1" to the system B abnormal signal 418.
1 ”is output. Alternative circuit (A) abnormal signal 426
Is "00" or "10" or "01", the three-choice circuit (B) abnormal signal 427 is "11", the dual system output signals 414 and 417 are both normal values, and the dual system is abnormal. Since the signals 415 and 418 are both “11”, the three alternative circuits select the output signal 417 of the system B and output normal values to the triple system input signals 407, 409 and 411. Three
Since all of the triple system input signals 407, 409, 411 are normal values, the triple system normally processes and outputs normal values to the triple system output signals 408, 410, 412.
【００８４】図１９の第５，９列が３番目の場合の三者
択一回路（Ａ）４２１の動作を示す例である。図１９の
第５列は系Ｑ出力信号４１０が不正な値で且つ正常系判
定回路（主）４３４の出力が異常の場合であり、一方第
９列は系Ｑ出力信号４１０が不正な値で且つ選択回路４
３６の系Ａ入力信号４１３、および選択系報告信号（４
４７乃至４４９）への出力がともに異常の場合である。
ここでは図１９の第５列を例に説明する。３重系出力信
号４０８，４１０，４１２のうち、系Ｑ出力信号４１０
だけが異なる（”０００”）ので、比較回路ＰＱ４３
１，ＱＲ４３２はともに比較結果信号４３８，４３９
へ”０”を出力し、一方比較回路ＲＰ４３３は比較結果
信号４４０へ”１”を出力する。比較結果信号（４３８
乃至４４０）が”００１”なので、正常系判定回路
（副）４３５は”１０１”を参照用系正常判定信号（４
４４乃至４４６）へ出力する。正常ならば正常系判定回
路（主）４３４は正常系判定回路（副）４３５と同様に
して系正常判定信号（４４１乃至４４３）へ”１０１”
を出力すべきところであるが、異常な値”１１１”を出
力している。系正常判定信号（４４１乃至４４３）が”
１１１”なので、選択回路４３６は系Ａ入力信号４１３
へすべての３重系出力信号４０８，４１０，４１２の論
理積をとった値”０００”を出力し、選択系報告信号
（４４７乃至４４９）へ”１１１”を出力する。選択系
報告信号（４４７乃至４４９）と参照用系正常判定信号
（４４４乃至４４６）が異なるので、選択系照合回路４
３７は三者択一回路異常信号４２６へ”００”を出力す
る。This is an example showing the operation of the alternative circuit (A) 421 when the fifth and ninth columns of FIG. 19 are the third. The fifth column in FIG. 19 shows the case where the system Q output signal 410 has an incorrect value and the output of the normal system determination circuit (main) 434 is abnormal, while the ninth column shows the system Q output signal 410 having an incorrect value. And the selection circuit 4
36 system A input signal 413 and selection system report signal (4
47 to 449) are both abnormal.
Here, the description will be given taking the fifth column in FIG. 19 as an example. Of the triple system output signals 408, 410, 412, the system Q output signal 410
Only the difference ("000"), so the comparison circuit PQ43
1 and QR432 are both comparison result signals 438 and 439.
To the comparison result signal 440, the comparator circuit RP433 outputs "1" to the comparison result signal 440. Comparison result signal (438
Through 440) is "001", the normal system determination circuit (sub) 435 indicates "101" as the reference system normal determination signal (4).
44 to 446). If normal, the normal system determination circuit (main) 434 performs "101" to the system normal determination signals (441 to 443) in the same manner as the normal system determination circuit (sub) 435.
Should be output, but the abnormal value "111" is output. System normality judgment signal (441 to 443) is "
Since it is 111 ″, the selection circuit 436 is connected to the system A input signal 413.
A value "000" which is the logical product of all the triple system output signals 408, 410, 412 is output to and the selection system report signals (447 to 449) are output from "111". Since the selection system report signals (447 to 449) and the reference system normality determination signals (444 to 446) are different, the selection system collation circuit 4
37 outputs "00" to the alternative circuit abnormality signal 426.
【００８５】４番目に、図２１における第４列のように
１つの三者択一回路が故障して、故障した三者択一回路
は２重系入力信号へ１ビット不正な値を出力し、三者択
一回路異常信号に”１１”を出力する場合の動作につい
て説明する。ここでは、三者択一回路（Ａ）４２１が故
障した場合を例に説明する。故障のない三者択一回路
（Ｂ）４２２は正常な動作をして、２重系入力信号４１
６へ正常な値を、三者択一回路異常信号４２７へ”１
１”を出力する。系Ａ入力信号４１３が１ビット不正な
値なので、系Ａはパリティ異常を検知して系Ａ異常信号
４１５へ”００”を出力する。このとき、系Ａ出力信号
４１４へは不定値を出力する。系Ａ異常信号４１５を”
００”とするタイミングを図２２（ｂ）に示す。系Ｂ入
力信号４１６が正常な値なので、系Ｂは正常に処理を行
い、系Ｂ出力信号４１７へ正常な値を、また系Ｂ異常信
号４１８へ”１１”を出力する。三者択一回路異常信号
４２６，４２７がともに”１１”で、系Ａ出力信号４１
４が不定値で、系Ａ異常信号４１５が”００”で、系Ｂ
出力信号４１７が正常な値で、系Ｂ異常信号４１８が”
１１”なので、３つの二者択一回路は系Ｂの出力信号４
１７を選択して、３重系入力信号４０７，４０９，４１
１へ正常な値を出力する。３重系入力信号４０７，４０
９，４１１がすべて正常な値なので、３重系はすべて正
常に処理を行って、３重系出力信号４０８，４１０，４
１２へ正常な値を出力する。Fourth, as shown in the fourth column in FIG. 21, one of the three alternative circuits fails, and the failed three alternative circuit outputs a 1-bit incorrect value to the dual system input signal. The operation when "11" is output to the alternative circuit abnormality signal will be described. Here, a case where the alternative circuit (A) 421 fails will be described as an example. The failure-free alternative circuit (B) 422 operates normally and the dual system input signal 41
Normal value to 6 and "1" to the alternative circuit error signal 427
1 "is output. Since the system A input signal 413 is a 1-bit incorrect value, the system A detects a parity error and outputs" 00 "to the system A error signal 415. At this time, the system A output signal 414 is output. Outputs an indeterminate value.
22 (b) shows the timing of "00". Since the system B input signal 416 is a normal value, the system B performs normal processing and outputs a normal value to the system B output signal 417 and a system B abnormal signal. "11" is output to 418. The three-choice circuit error signals 426 and 427 are both "11", and the system A output signal 41
4 is an undefined value, system A error signal 415 is "00", and system B is
The output signal 417 is a normal value, and the system B error signal 418 is "
Since it is 11 ", the three alternative circuits are the output signals 4 of the system B.
17 is selected and triple system input signals 407, 409, 41
Output a normal value to 1. Triple system input signals 407, 40
Since all 9, 411 are normal values, all the triple system processes normally, and the triple system output signals 408, 410, 4
Output a normal value to 12.
【００８６】４番目の場合の三者択一回路（Ａ）４２１
の動作を図１９の第７列を例に説明する。図１９の第７
列は、選択回路４３６の系Ａ入力信号４１３への出力が
１ビット不正の場合である。３つの比較回路ＰＱ，Ｑ
Ｒ，ＲＰ（４３１乃至４３３）および２つの正常系判定
回路４３４，４３５はすべて正常に動作して、系正常判
定信号（４４１乃至４４３）へ”１１１”を、参照用系
正常判定信号（４４４乃至４４６）へ”１１１”を出力
する。正常ならば選択回路４３６は系正常判定信号（４
４１乃至４４３）が”１１１”なので系Ａ入力信号４１
３へすべての３重系出力信号４０８，４１０，４１２の
論理積をとった値”１０１”を出力すべきところである
が、１ビット不正な値”１１１”を出力している。選択
系報告信号（４４７乃至４４９）へは正常な値”１１
１”を出力する。選択系報告信号（４４７乃至４４９）
と参照用系正常判定信号（４４４乃至４４６）が等しい
ので、選択系照合回路４３７は三者択一回路異常信号４
２６へ”１１”を出力する。Third Choice Circuit (A) 421 for Fourth Case
The operation will be described by taking the seventh column in FIG. 19 as an example. 19th of FIG.
The column shows the case where the output to the system A input signal 413 of the selection circuit 436 is 1-bit incorrect. Three comparison circuits PQ, Q
The R, RP (431 to 433) and the two normal system determination circuits 434 and 435 all operate normally, and "111" is set to the system normal determination signals (441 to 443) and the reference system normal determination signals (444 to 443). "111" is output to 446). If normal, the selection circuit 436 outputs the system normality determination signal (4
41 to 443) are “111”, so the system A input signal 41
The value "101" which is the logical product of all the triple system output signals 408, 410, 412 should be output to 3, but the 1-bit incorrect value "111" is output. Normal value "11" to the selection system report signals (447 to 449)
1 "is output. Selection system report signals (447 to 449)
Since the reference system normal determination signals (444 to 446) are equal to each other, the selection system matching circuit 437 determines that the three-choice circuit abnormality signal 4
“11” is output to 26.
【００８７】図２０の第３，５列が４番目の場合の二者
択一回路（Ｐ）４２３の動作を示す例である。図２０の
第３列は系Ａ異常信号４１５が異常を示す”００”で且
つ系Ａ出力信号４１４が不正な値の場合、第４列は系Ａ
異常信号４１５が異常を示す”００”の場合である。こ
こでは図２０の第３列を例に説明する。系Ａ異常信号４
１５が”００”なので、ＡＮＤ回路４７２（図１７）
は”０”を出力する。すなわち、系Ａの異常判定回路４
６１は系Ａの異常判定結果信号４６４へ”０”を出力す
る。系Ｂの出力信号４１７がパリティ正常で、系Ｂ異常
信号４１８が”１１”で、三者択一回路（Ｂ）異常信号
４２７が”１１”なので、系Ｂの異常判定回路４６２は
系Ｂの異常判定結果信号４６５へ”１”を出力する。系
Ａの異常判定結果信号４６４が”０”で、系Ｂの異常判
定結果信号４６５が”１”なので、選択回路４６３は３
重系入力信号４０７へ系Ｂの出力信号４１７の値を出力
する。二者択一回路（Ｑ）４２４，（Ｒ）４２５も二者
択一回路（Ｐ）４２３と同様に動作する。This is an example showing the operation of the alternative circuit (P) 423 when the third and fifth columns of FIG. 20 are the fourth. In the third column of FIG. 20, when the system A abnormality signal 415 is "00" indicating an abnormality and the system A output signal 414 is an incorrect value, the fourth column is the system A.
This is a case where the abnormality signal 415 is "00" indicating an abnormality. Here, the third column in FIG. 20 will be described as an example. System A abnormal signal 4
Since 15 is "00", AND circuit 472 (Fig. 17)
Outputs "0". That is, the abnormality determination circuit 4 of the system A
Reference numeral 61 outputs "0" to the abnormality determination result signal 464 of the system A. Since the output signal 417 of the system B is normal, the system B abnormal signal 418 is “11”, and the three-choice circuit (B) abnormal signal 427 is “11”, the system B abnormality determination circuit 462 is "1" is output to the abnormality determination result signal 465. Since the abnormality determination result signal 464 of the system A is “0” and the abnormality determination result signal 465 of the system B is “1”, the selection circuit 463 is 3
The value of the output signal 417 of the system B is output to the heavy system input signal 407. The alternative circuit (Q) 424 and (R) 425 also operate in the same manner as the alternative circuit (P) 423.
【００８８】５番目に、図２１における第５列のように
１つの二者択一回路が故障して、故障した二者択一回路
は３重系入力信号へ正常な値を出力する場合の動作につ
いて説明する。ここでは二者択一回路（Ｐ）４２３が故
障した場合を例に説明する。故障のない二者択一回路
（Ｑ）４２４，（Ｒ）４２５と、３重系４０１，４０
２，４０３と、三者択一回路（Ａ）４２１，（Ｂ）４２
２および２重系Ａ４０４，系Ｂ４０５はすべて正常な動
作をして正常な値を出力する。Fifth, in the case where one alternative circuit fails as in the fifth column in FIG. 21 and the failed alternative circuit outputs a normal value to the triple system input signal. The operation will be described. Here, a case where the alternative circuit (P) 423 fails will be described as an example. Failure-free alternative circuit (Q) 424, (R) 425 and triple system 401, 40
2, 403, and the alternative circuit (A) 421, (B) 42
The dual and dual systems A404 and B405 all operate normally and output normal values.
【００８９】５番目の場合の二者択一回路（Ｐ）４２３
の動作を、図２０の第９列を例に説明する。図２０の第
９列は、系Ａの異常判定回路４６１の出力が異常の場合
である。系Ｂ出力信号４１７がパリティ正常で、系Ｂ異
常信号４１８が”１１”で、三者択一回路（Ｂ）異常信
号４２７が”１１”なので、系Ｂの異常判定回路４６２
は系Ｂの異常判定結果信号４６５へ”１”を出力する。
正常ならば系Ａの異常判定回路４６１は、系Ｂの異常判
定回路４６２と同様にして系Ａの異常判定結果信号４６
４へ”１”を出力すべきところであるが、異常な値”
０”を出力している。系Ａの異常判定結果信号４６４
が”０”で、系Ｂの異常判定結果信号４６５が”１”な
ので、選択回路４６３は３重系入力信号４０７へ系Ｂの
出力信号４１７の値を出力する。Alternative circuit (P) 423 for the fifth case
20 will be described by taking the ninth column of FIG. 20 as an example. The ninth column in FIG. 20 shows the case where the output of the abnormality determination circuit 461 of the system A is abnormal. Since the system B output signal 417 has normal parity, the system B abnormal signal 418 is "11", and the three-choice circuit (B) abnormal signal 427 is "11", the system B abnormality determination circuit 462
Outputs "1" to the abnormality determination result signal 465 of the system B.
If normal, the abnormality determination circuit 461 of the system A operates in the same manner as the abnormality determination circuit 462 of the system B, and outputs the abnormality determination result signal 46 of the system A.
"1" should be output to 4, but abnormal value "
0 "is output. Abnormality determination result signal 464 of system A
Is "0" and the abnormality determination result signal 465 of the system B is "1", the selection circuit 463 outputs the value of the output signal 417 of the system B to the triple system input signal 407.
【００９０】６番目に、図２１における第６列のように
１つの二者択一回路が故障して、故障した二者択一回路
は３重系入力信号へ不正な値を出力する場合の動作につ
いて説明する。ここでは二者択一回路（Ｐ）４２３が故
障した場合を例に説明する。故障のない二者択一回路
（Ｑ）４２４，（Ｒ）４２５は正常な動作をして、３重
系入力信号４０９，４１１へ正常な値を出力する。系Ｐ
入力信号４０７が不正な値なので、系Ｐは不安定な動作
をして、系Ｐ出力信号４０８へ不定値を出力する。系Ｐ
の出力が不定値となるタイミングを図２２（ｃ）に示
す。不正な系Ｐ入力信号４０７に基づいて処理した結
果、系Ｐ出力信号４０８が不定となる。系Ｑ入力信号４
０９および系Ｒ入力信号４１１がともに正常な値なの
で、系Ｑ、系Ｒはともに正常に処理を行って、系Ｑ出力
信号４１０および系Ｒ出力信号４１２へ正常な値を出力
する。系Ｐ出力信号４０８が不正な値のとき、２つの三
者択一回路（Ａ）４２１，（Ｂ）４２２は系Ｑ出力信号
４１０および、系Ｒの出力信号４１２を選択し、２重系
Ａ入力信号４１３，系Ｂ入力信号４１６へ正常な値を、
また三者択一回路異常信号４２６、４２７へ”１１”を
出力する。系Ｐ出力信号４０８が正常な値のとき、２つ
の三者択一回路（Ａ）４２１，（Ｂ）４２２）は正常に
動作して、２重系入力信号４１３，４１６へ正常な値
を、三者択一回路異常信号４２６、４２７）へ”１１”
を出力する。２重系入力信号４１３，４１６はともに正
常な値で、２重系はともに正常に処理を行い、２重系出
力信号４１４，４１７へ正常な値を、２重系異常信号４
１５，４１８へ”１１”を出力する。Sixth, when one alternative circuit fails as in the sixth column in FIG. 21, and the failed alternative circuit outputs an incorrect value to the triple system input signal. The operation will be described. Here, a case where the alternative circuit (P) 423 fails will be described as an example. The alternative circuits (Q) 424 and (R) 425 having no failure operate normally and output normal values to the triple system input signals 409 and 411. System P
Since the input signal 407 is an incorrect value, the system P operates in an unstable manner and outputs an indefinite value to the system P output signal 408. System P
FIG. 22 (c) shows the timing at which the output of is a non-fixed value. As a result of processing based on the incorrect system P input signal 407, the system P output signal 408 becomes indefinite. System Q input signal 4
09 and system R input signal 411 are both normal values, system Q and system R both perform normal processing and output normal values to system Q output signal 410 and system R output signal 412. When the system P output signal 408 has an incorrect value, the two three-choice circuits (A) 421 and (B) 422 select the system Q output signal 410 and the system R output signal 412 to select the dual system A. Input signal 413, system B input signal 416 with normal values,
Also, "11" is output to the alternative circuit abnormality signals 426 and 427. When the system P output signal 408 has a normal value, the two alternative circuits (A) 421 and (B) 422) operate normally and the normal values are input to the dual system input signals 413 and 416. "11" to the alternative circuit error signal 426, 427)
Is output. The dual system input signals 413 and 416 are both normal values, the dual system are both normally processed, and the normal values are output to the dual system output signals 414 and 417.
"11" is output to 15,418.
【００９１】図２０の第１０，１１，１２，１３列が６
番目の場合の二者択一回路（Ｐ）４２３の動作を示す例
である。図２０の第１０列は系Ａ出力信号４１４が不正
な値”０００”で且つ系Ａの異常判定回路４６１の出力
が異常の場合であり、第１１列は系Ａ出力信号４１４が
不正な値で且つ系Ｂの異常判定回路４６２の出力が異常
の場合である。また第１２列は選択回路４６３の出力信
号４０７が異常’００１”の場合であり、第１３列は系
Ａ出力信号４１４が不正な値’０００”で且つ選択回路
４６３の出力信号４０７が異常’０００”の場合であ
る。ここでは図２０の第１２列を例に説明する。２つの
異常判定回路４６１，４６２はともに正常に動作して、
系Ａの異常判定結果信号４６４および系Ｂの異常判定結
果信号４６５へともに”１”を出力する。正常ならば選
択回路４６３は系Ａの異常判定結果信号４６４および系
Ｂの異常判定結果信号４６５がともに”１”なので、系
Ｐ入力信号４０７へ”０１１”を出力すべきところだ
が、異常な値”００１”を出力している。The 10th, 11th, 12th, and 13th rows in FIG.
It is an example showing the operation of the alternative circuit (P) 423 in the second case. The tenth column of FIG. 20 shows the case where the system A output signal 414 is an invalid value “000” and the output of the system A abnormality determination circuit 461 is abnormal, and the eleventh column is the system A output signal 414 is an invalid value. And the output of the abnormality determination circuit 462 of the system B is abnormal. In the twelfth column, the output signal 407 of the selection circuit 463 is abnormal "001", and in the thirteenth column, the system A output signal 414 is an incorrect value "000" and the output signal 407 of the selection circuit 463 is abnormal. 000 ". Here, the description will be given taking the 12th column of FIG. 20 as an example. Both of the abnormality determination circuits 461 and 462 operate normally,
Both "1" is output to the abnormality determination result signal 464 of the system A and the abnormality determination result signal 465 of the system B. If normal, the selection circuit 463 should output “011” to the system P input signal 407 because both the system A abnormality determination result signal 464 and the system B abnormality determination result signal 465 are “1”. "001" is output.
【００９２】６番目の場合において系Ｐ出力信号４０８
が不正な値のとき、三者択一回路（Ａ）４２１の動作を
図１９の第２列を例に説明する。３重系出力信号４０
８，４１０，４１２のうち系Ｐ出力信号４０８だけが異
なるので、比較回路ＰＱ４３１，ＲＰ４３３）はともに
比較結果信号４３８，４４０へ”０”を出力し、比較回
路ＱＲ４３２は比較結果信号４３９へ”１”を出力す
る。比較結果信号（４３８乃至４４０）が”０１０”な
ので、正常系判定回路（主）４３４および正常系判定回
路（副）４３５は”０１１”を系正常判定信号（４４１
乃至４４３）および参照用系正常判定信号（４４４乃至
４４６）へ出力する。系正常判定信号（４４１乃至４４
３）が”０１１”なので、選択回路４３６は系Ａ入力信
号４１３へ系Ｑ出力信号４１０と系Ｒ出力信号４１２の
論理積をとった値”１０１”を、また選択系報告信号
（４４７乃至４４９）へ”０１１”を出力する。選択系
報告信号（４４７乃至４４９）と参照用系正常判定信号
（４４４乃至４４６）が等しいので、選択系照合回路４
３７は三者択一回路異常信号４２６へ”１１”を出力す
る。三者択一回路（Ｂ）４２２も、三者択一回路（Ａ）
４２１と同様に動作する。In the sixth case, the system P output signal 408
19 is an illegal value, the operation of the alternative circuit (A) 421 will be described by taking the second column of FIG. 19 as an example. Triple system output signal 40
Since only the system P output signal 408 among 8, 410, 412 is different, the comparison circuits PQ431, RP433) both output "0" to the comparison result signals 438, 440, and the comparison circuit QR432 outputs "1" to the comparison result signal 439. Is output. Since the comparison result signals (438 to 440) are "010", the normal system determination circuit (main) 434 and the normal system determination circuit (sub) 435 indicate "011" to the system normal determination signal (441).
To 443) and reference system normality determination signals (444 to 446). System normality determination signal (441 to 44)
3) is "011", the selection circuit 436 obtains the value "101" which is the logical product of the system Q output signal 410 and the system R output signal 412 to the system A input signal 413, and the selected system report signals (447 to 449). ) Is output to "011". Since the selection system report signals (447 to 449) and the reference system normality determination signals (444 to 446) are equal, the selection system collation circuit 4
37 outputs "11" to the alternative circuit abnormality signal 426. The alternative circuit (B) 422 is also an alternative circuit (A).
It operates similarly to 421.
【００９３】以上の動作をまとめると、１つの三者択一
回路が故障したとき、２重系の一方が不定な出力をする
ことがあるが、このとき３つの二者択一回路は２重系の
正常な系の出力を選択して３重系へ出力するので、３重
系はすべて正常な処理を継続する。また、１つの二者択
一回路が故障したとき、３重系の１つが不定な出力をす
ることがあるが、このとき２つの三者択一回路は３重系
の正常な系の出力を選択して２重系へ出力するので、２
重系はすべて正常な処理を継続する。即ち、２つの三者
択一回路と３つの二者択一回路のいずれか１つが故障し
ても、３重系のうちの少なくとも２つと、２重系のうち
の少なくとも１つは正常な処理を継続することができ
る。Summarizing the above operation, when one of the three alternative circuits fails, one of the two dual systems may output an undefined value. At this time, the three two alternative circuits are duplicated. Since the output of the normal system of the system is selected and output to the triple system, all the triple systems continue normal processing. In addition, when one alternative circuit fails, one of the triple systems may output indefinitely. At this time, the two alternative circuits output the normal triple system output. Select and output to the dual system, so 2
All heavy systems continue normal processing. That is, even if one of the two three-choice circuits and the three two-choice circuits fails, at least two of the triple systems and at least one of the double systems perform normal processing. Can continue.
【００９４】この実施例によれば、第１の処理系を３重
化し、さらに第２の処理系を２重化することにより、イ
ンタフェース制御回路の１箇所が故障してもシステム全
体としての正常な処理を継続することができる。According to this embodiment, the first processing system is tripled, and further the second processing system is doubled, so that even if one portion of the interface control circuit fails, the entire system operates normally. Processing can be continued.
【００９５】実施例５．この本発明の第５実施例を図２
３乃至図３２について説明する。この実施例が第４の実
施例で説明したインタフェース制御回路と異なる点は、
以下の通りである。 （１）三者択一回路および二者択一回路のそれぞれに対
し「同期ずれ」が発生したときに選択する系を指定して
いる。 （２）二者択一回路は、２重系の「同期ずれ」を検知す
る機能を有する。 （３）二者択一回路が検知した「同期ずれ」を三者択一
回路に報告する。 （４）二者択一回路は２重系の「同期ずれ」に基づき、
３重系に対して出力する信号を選択する。 （５）二者択一回路は２重系の「同期ずれ」に基づき、
２重系に対して出力する信号を選択する。 ここで、系Ａの出力信号５１４と系Ｂの出力信号５１７
が異なり、且つどちらの信号にも異常を検出できないと
き、２重系の「同期ずれ」と定義する。Example 5. This fifth embodiment of the present invention is shown in FIG.
3 to 32 will be described. This embodiment differs from the interface control circuit described in the fourth embodiment in that
It is as follows. (1) Designates a system to be selected when “synchronization shift” occurs in each of the three-choice circuit and the two-choice circuit. (2) The alternative circuit has a function of detecting the "synchronization shift" of the dual system. (3) Report the "synchronization shift" detected by the alternative circuit to the alternative circuit. (4) The alternative circuit is based on the "desynchronization" of the dual system.
Select the signal to be output to the triple system. (5) The alternative circuit is based on the "desynchronization" of the dual system.
Select the signal to be output to the dual system. Here, output signal 514 of system A and output signal 517 of system B
When the two are different and no abnormality can be detected in either signal, it is defined as "synchronization shift" of the dual system.
【００９６】三者択一回路（Ａ）５２１は、３重系Ｐ，
Ｑ，Ｒの出力信号５０８，５１０，５１２の中から１つ
の系の出力を選択して系Ａの入力信号５１３へ出力す
る。さらに、自己の異常を検出したことを報告するため
の２重化した三者択一回路（Ａ）異常信号５３１を出力
する。三者択一回路異常信号には、異常検出しなかった
時”１１”を、異常検出した時”００”を出力する。同
様にして三者択一回路（Ｂ）５２２は、系Ｂの入力信号
５１６および三者択一回路（Ｂ）異常信号５３２を出力
する。二者択一回路（Ｐ）５２３は、２重系Ａ，Ｂの出
力信号５１４，５１７の中から片系の出力を選択して系
Ｐ５０１の入力信号５０７へ出力する。さらに、２重系
の同期ずれを検出したことを報告するための同期ずれ報
告信号５３３を出力する。同期ずれ報告信号には、同期
ずれを検出したとき”０”を、同期ずれを検出しなかっ
たとき”１”を出力する。同様にして二者択一回路
（Ｑ）５２４、二者択一回路（Ｒ）５２５は、系Ｑ５０
２の入力信号５０９、系Ｒの入力信号５１１と同期ずれ
報告信号５３４，５３５を出力する。ＰＱ指定回路５２
６は、３重系Ｐ，Ｑ，ＲのうちＰとＱを指定することを
示す”１１０”を３重系指定信号５３６へ出力する。Ｒ
指定回路５２７は、３重系Ｐ，Ｑ，ＲのうちＲを指定す
ることを示す”００１”を３重系指定信号５３７へ出力
する。Ａ指定回路５２８，５２９は、２重系Ａ，Ｂのう
ち系Ａを指定することを示す”１”を２重系指定信号５
３８，５３９へ出力する。一方、Ｂ指定回路５３０は、
２重系Ａ，Ｂのうち系Ｂを指定することを示す”０”を
２重系指定信号５４０へ出力する。The alternative circuit (A) 521 is a triple system P,
The output of one system is selected from the output signals 508, 510 and 512 of Q and R and output to the input signal 513 of system A. Further, it outputs a duplicated tripartite alternative circuit (A) abnormality signal 531 for reporting the detection of its own abnormality. For the alternative circuit abnormality signal, "11" is output when no abnormality is detected and "00" is output when an abnormality is detected. Similarly, the alternative circuit (B) 522 outputs the input signal 516 of the system B and the abnormal signal 532 of the alternative circuit (B). The alternative circuit (P) 523 selects the output of one system from the output signals 514 and 517 of the dual systems A and B and outputs it to the input signal 507 of the system P501. Further, it outputs a sync deviation report signal 533 for reporting the detection of the sync deviation of the dual system. As the sync deviation report signal, "0" is output when the sync deviation is detected, and "1" is output when the sync deviation is not detected. Similarly, the alternative circuit (Q) 524 and the alternative circuit (R) 525 are connected to the system Q50.
2 input signal 509, system R input signal 511, and synchronization deviation report signals 534 and 535 are output. PQ designation circuit 52
6 outputs “110”, which indicates that P and Q are designated among the triple systems P, Q, and R, to the triple system designation signal 536. R
The designation circuit 527 outputs “001” indicating that R is designated among the triple systems P, Q, and R to the triple system designation signal 537. The A designating circuits 528 and 529 set the double system designating signal 5 to "1" indicating that system A is designated among the dual systems A and B.
38,539. On the other hand, the B designation circuit 530
“0” indicating that the system B is designated among the dual systems A and B is output to the dual system designation signal 540.
【００９７】図２４は、図２３中の三者択一回路（Ａ）
５２１の構成を示すブロック図である。この三者択一回
路において、比較回路（５４１乃至５４３）と選択回路
５４６と選択系照合回路５４７は、本発明の第４実施例
の三者択一回路に含まれる回路と同じである。正常系判
定回路（主）５４４は、比較結果信号５４８乃至５５０
と同期ずれ報告信号５３３乃至５３５および３重系指定
信号５３６に基づき各系の正常・異常を判定して系正常
判定信号（主）５５１乃至５５３を出力する。系正常判
定信号（主）には系を正常と判定したとき”１”、系を
異常と判定したとき”０”を出力する。同様にして、正
常系判定回路（副）５４５は照合用系正常判定信号５５
４乃至５５６を出力する。FIG. 24 shows an alternative circuit (A) in FIG.
It is a block diagram which shows the structure of 521. In this alternative circuit, the comparison circuits (541 to 543), the selection circuit 546, and the selection system matching circuit 547 are the same as the circuits included in the alternative circuit of the fourth embodiment of the present invention. The normal system determination circuit (main) 544 is provided with comparison result signals 548 to 550.
Based on the synchronization deviation report signals 533 to 535 and the triple system designation signal 536, the system normality / abnormality is determined and system normality determination signals (main) 551 to 553 are output. "1" is output to the system normality determination signal (main) when the system is determined to be normal, and "0" is output when the system is determined to be abnormal. Similarly, the normal system determination circuit (sub) 545 uses the verification system normal determination signal 55.
4 to 556 are output.
【００９８】図２５は、図２４中の正常系判定回路
（主）５４４の構成を示す図である。図２６は、正常系
判定回路（主）５４４の動作を示す真理値表である。図
２５において、５６３の回路ブロックは、３組の二者択
一回路が出力した同期ずれ報告信号の多数決結果を出力
し、また５６４の回路ブロックは、系正常判定結果信号
（５５１乃至５５３）へ５６５が同期ずれなし”１”の
ときは５６１の出力を出力し、５６５が同期ずれ”０”
のときは５６２の出力を出力する。即ち、図２６の第１
列乃至第３列（同期ずれなし）のときの系正常判定結果
信号（５５１乃至５５３）は５６１の出力であり、第４
列乃至第６列（同期ずれ発生）のときの系正常判定結果
信号（５５１乃至５５３）は５６２の出力である。５６
１の回路ブロックは、実施例２の正常系判定回路（図７
（ａ））と同じ構成であり、図２６の第１列乃至第３列
のように比較結果に基づき多数決判定した結果を出力す
る。５６２の回路ブロックは、図２６の第４列または第
５列のように２つの系を指定された場合には指定された
２つの系（この場合は系Ｐと系Ｑ）の比較結果５４８が
一致なら指定された系Ｐ、Ｑをともに正常”１”に、ま
た指定された２つの系の比較結果が不一致（５４８が’
０”）なら指定された系をともに異常”０”とし、さら
に図２６の第６列のように１つの系（この場合は系Ｒ）
を指定された場合には指定された系を常に正常”１”と
する。また、指定されていない系はすべて異常”０”と
する。正常系判定回路（副）５４５も、正常系判定回路
（主）５４４と同様の構成である。FIG. 25 is a diagram showing the configuration of the normal system determination circuit (main) 544 in FIG. FIG. 26 is a truth table showing the operation of the normal system determination circuit (main) 544. In FIG. 25, the circuit block 563 outputs the majority result of the synchronization deviation report signals output by the three alternative circuits, and the circuit block 564 outputs the system normality determination result signals (551 to 553). When 565 is “1” without sync loss, the output of 561 is output, and 565 is sync loss “0”
In the case of, the output of 562 is output. That is, the first of FIG.
The system normality determination result signals (551 to 553) in the third to third columns (without synchronization shift) are the outputs of 561, and
The system normality determination result signals (551 to 553) in the columns to the sixth column (synchronization shift occurrence) are outputs of 562. 56
The circuit block of No. 1 is the normal system determination circuit of the second embodiment (see FIG.
The configuration is the same as that of (a)), and the result of majority decision based on the comparison result is output as in the first to third columns of FIG. In the circuit block 562, when two systems are designated as in the fourth column or the fifth column of FIG. 26, the comparison result 548 of the two designated systems (in this case, the system P and the system Q) is If they match, the designated systems P and Q are both set to normal "1", and the comparison results of the two designated systems do not match (if 548 is'
If it is "0"), both the designated systems are abnormal "0", and one system (system R in this case) as shown in the sixth column of FIG.
If is specified, the specified system is always set to normal "1". In addition, all the unspecified systems are abnormal "0". The normal system determination circuit (sub) 545 has the same configuration as the normal system determination circuit (main) 544.
【００９９】図２７は、図２３中の二者択一回路（Ｐ）
５２３の構成を示すブロック図である。FIG. 27 shows an alternative circuit (P) in FIG.
It is a block diagram which shows the structure of 523.
【０１００】この二者択一回路において、異常判定回路
（Ａ）５７１と異常判定回路（Ｂ）５７２、および選択
回路５７６は本発明の第４実施例の二者択一回路に含ま
れる回路と同じである。In this alternative circuit, the abnormality determining circuit (A) 571, the abnormality determining circuit (B) 572, and the selecting circuit 576 are the circuits included in the alternative circuit of the fourth embodiment of the present invention. Is the same.
【０１０１】比較回路５７３は系Ａの出力信号５１４
と、系Ｂの出力信号５１７を比較して比較結果信号５８
３を出力する。比較結果信号には比較一致のとき”
１”、比較不一致のとき”０”を出力する。図２８
（ａ）は図２７中の比較回路５７３の構成を示す図であ
る。The comparison circuit 573 outputs the output signal 514 of the system A.
And the output signal 517 of the system B are compared, and the comparison result signal 58
3 is output. If the comparison result signal indicates comparison match
1 ", and outputs" 0 "when the comparisons do not match.
FIG. 28A is a diagram showing a configuration of the comparison circuit 573 in FIG. 27.
【０１０２】図２８（ｂ）は、図２７中の同期ずれ判定
回路５７４の構成を示す図である。Ｆ／Ｆ回路５９４の
初期設定値は”１”である。図２９は、同期ずれ判定回
路５７４の動作を示す真理値表である。同期ずれ判定回
路５７４は比較結果信号５８３と系Ａ，Ｂの異常判定結
果信号５８１，５８２に基づき２重系の同期ずれの有無
を判定して同期ずれ報告信号５３３を出力する。そし
て、図２９の第２列のように系Ａ，Ｂの異常判定結果信
号５８１，５８２がともに異常なし”１”で、且つ比較
結果信号５８３が不一致”０”の時にだけ同期ずれ報告
信号５３３へ同期ずれ”０”を出力する。また、一度同
期ずれと判定したらＦ／Ｆ回路５９４に”０”を設定
し、以降は同期ずれとする。FIG. 28B is a diagram showing the structure of the synchronization deviation determination circuit 574 shown in FIG. The initial setting value of the F / F circuit 594 is "1". FIG. 29 is a truth table showing the operation of the synchronization deviation determination circuit 574. The synchronization deviation determination circuit 574 determines the presence or absence of the synchronization deviation of the dual system based on the comparison result signal 583 and the abnormality determination result signals 581 and 582 of the systems A and B, and outputs the synchronization deviation report signal 533. Then, as shown in the second column of FIG. 29, only when both the abnormality determination result signals 581 and 582 of the systems A and B are “1” without abnormality and the comparison result signal 583 is “0”, the synchronization deviation report signal 533 is generated. Synchronous deviation "0" is output to. Further, once it is determined that the synchronization is lost, "0" is set in the F / F circuit 594, and thereafter, the synchronization is lost.
【０１０３】図３０（ａ）は、図２７中の選択制御回路
５７５の構成を示す図である。また、図３０（ｂ）は選
択制御回路５７５の動作を示す真理値表である。選択制
御回路５７５は、図３０（ｂ）の第２列のように同期ず
れ報告信号５３３が同期ずれ”０”で２重系指定信号５
３８が系Ａ指定”１”のとき、系Ａの修飾異常判定結果
信号５８５へ系Ａの異常判定結果信号５８１の値を、系
Ｂの修飾異常判定結果信号５８６へ異常”０”を出力す
る。図３０（ｂ）の第３列のように同期ずれ報告信号５
３３が同期ずれ”０”で、２重系指定信号５３８が系Ｂ
指定”０”のとき、系Ａの修飾異常判定結果信号５８５
へ異常”０”を、系Ｂの修飾異常判定結果信号５８６へ
系Ｂの異常判定結果信号５８２の値を出力する。図３０
（ｂ）の第１列のように同期ずれ報告信号５３３が同期
ずれなし”１”の時は、系Ａ，Ｂの修飾異常判定結果信
号５８５，５８６へ系Ａ，Ｂの異常判定結果信号５８
１，５８２の値をそのまま出力する。すなわち、選択制
御回路５７５は同期ずれのとき、指定されていない系を
強制的に「異常」とする。FIG. 30A shows a structure of the selection control circuit 575 shown in FIG. Further, FIG. 30B is a truth table showing the operation of the selection control circuit 575. In the selection control circuit 575, as shown in the second column in FIG.
When 38 designates the system A designation "1", the value of the system A abnormality determination result signal 581 is output to the system A modification abnormality determination result signal 585, and the system B modification abnormality determination result signal 586 is output abnormal "0". . As shown in the third column of FIG. 30 (b), the synchronization deviation report signal 5
33 is out of synchronization "0", the dual system designation signal 538 is system B
When the designation is "0", the system A modification abnormality determination result signal 585
The abnormality "0" is output to the system B, and the value of the system B abnormality determination result signal 582 is output to the system B modification abnormality determination result signal 586. Figure 30
When the synchronization deviation report signal 533 is "1" indicating that there is no synchronization deviation as shown in the first column of (b), the abnormality determination result signal 58 of the systems A and B is transferred to the modification abnormality determination result signals 585 and 586 of the systems A and B.
The value of 1,582 is output as it is. That is, the selection control circuit 575 forcibly sets an undesignated system to "abnormal" when there is a synchronization deviation.
【０１０４】図３１は、図２３の三者択一回路（Ａ）５
２１における入力信号、内部信号、出力信号の表であ
る。FIG. 31 shows the alternative circuit (A) 5 of FIG.
21 is a table of input signals, internal signals, and output signals in FIG.
【０１０５】図３２は、図２３の二者択一回路（Ｐ）５
２３における入力信号、内部信号、出力信号の表であ
る。FIG. 32 shows the alternative circuit (P) 5 of FIG.
23 is a table of input signals, internal signals, and output signals in FIG.
【０１０６】次に、以上のように構成される制御回路の
動作について説明する。１番目に、インタフェース制御
回路が２重系の同期ずれを検出するときの動作について
説明する。インタフェース制御回路が同期ずれを検出す
るのは、図２９の真理値表の第２列のように、系Ａの異
常判定結果信号５８１と系Ｂの異常判定結果信号５８２
がともに”１”（異常なし）で、且つ系Ａと系Ｂの比較
結果信号５８３が”０”（不一致）の場合である。図３
２における第６列は、この場合の二者択一回路（Ｐ）５
２３の動作を示す例であり、また第１２列はこの場合の
二者択一回路（Ｒ）５２５の動作を示す例である。Next, the operation of the control circuit configured as described above will be described. First, the operation when the interface control circuit detects the synchronization deviation of the dual system will be described. The interface control circuit detects the synchronization deviation as shown in the second column of the truth table of FIG. 29, such as the system A abnormality determination result signal 581 and the system B abnormality determination result signal 582.
Is "1" (no abnormality) and the comparison result signal 583 of the system A and the system B is "0" (mismatch). FIG.
The sixth column in 2 is the alternative circuit (P) 5 in this case.
23, and the twelfth column is an example showing the operation of the alternative circuit (R) 525 in this case.
【０１０７】このとき、二者択一回路（Ｐ）５２３は以
下のように動作する。系Ａの出力信号５１４がパリティ
正常で２重系Ａ、Ｂの異常信号５１５，５１８と三者択
一回路異常信号５３１，５３２がすべて”１１”なの
で、異常判定回路（Ａ）５７１は系Ａの異常判定結果信
号５８１へ”１”を出力する。同様にして、異常判定回
路（Ｂ）５７２は系Ｂの異常判定結果信号５８２へ”
１”を出力する。系Ａの出力信号５１４と系Ｂの出力信
号５１７が異なるので、比較回路５７３は比較結果信号
５８３へ”０”を出力する。異常判定結果信号５８１，
５８２がともに”１”で、比較結果信号５８３が”０”
なので、同期ずれ判定回路５７４は同期ずれ報告信号５
３３へ”０”を出力する。同期ずれ報告信号５３３が”
０”で、２重系指定信号５３８が”１”（系Ａ指定）な
ので、図３０（ｂ）の真理値表の第２列の通りに選択制
御回路５７５は系Ａの修飾異常判定結果信号５８５へ系
Ａの異常判定結果信号５８１の値”１”を出力し、系Ｂ
の修飾異常判定結果信号５８６へ”０”を出力する。系
Ａの修飾異常判定結果信号５８５が”１”で、系Ｂの修
飾異常判定結果信号５８６が”０”なので、選択回路５
７６は系Ｐの入力信号５０７へ系Ａの出力信号５１
４（”１０１”）を出力する。At this time, the alternative circuit (P) 523 operates as follows. Since the output signal 514 of the system A is normal parity and the abnormal signals 515 and 518 of the dual systems A and B and the alternative circuit abnormal signals 531 and 532 are all "11", the abnormality determination circuit (A) 571 is "1" is output to the abnormality determination result signal 581 of. Similarly, the abnormality determination circuit (B) 572 sends the abnormality determination result signal 582 of the system B to "
1 "is output. Since the output signal 514 of the system A and the output signal 517 of the system B are different, the comparison circuit 573 outputs" 0 "to the comparison result signal 583. Abnormality determination result signal 581,
Both 582 are "1", and the comparison result signal 583 is "0".
Therefore, the synchronization deviation determination circuit 574 outputs the synchronization deviation report signal 5
“0” is output to 33. Sync loss report signal 533 is "
Since it is 0 "and the dual system designation signal 538 is" 1 "(system A designation), the selection control circuit 575 outputs the modification abnormality determination result signal of the system A as shown in the second column of the truth table of FIG. The value “1” of the abnormality determination result signal 581 of the system A is output to the system 585, and the system B is output.
"0" is output to the modification abnormality determination result signal 586 of. Since the modification abnormality determination result signal 585 of the system A is “1” and the modification abnormality determination result signal 586 of the system B is “0”, the selection circuit 5
76 is the input signal 507 of system P to the output signal 51 of system A
4 (“101”) is output.
【０１０８】二者択一回路（Ｑ）５２４は二者択一回路
（Ｐ）５２３と同様に動作して同期ずれ報告信号５３４
へ”０”を出力し、系Ｑの入力信号５０９へ系Ａの出力
信号５１４を出力する。The alternative circuit (Q) 524 operates in the same manner as the alternative circuit (P) 523, and the synchronization deviation report signal 534 is generated.
"0" is output to the input signal 509 of the system Q and the output signal 514 of the system A is output.
【０１０９】他方、二者択一回路（Ｒ）５２５は以下の
ように動作する。２重系指定信号５４０が”０”（系Ｂ
指定）である点だけが二者択一回路（Ｐ）（５２３）と
異なるので、２つの異常判定回路（５７１，５７２相
当）、比較回路（５７３相当）および同期ずれ判定回路
（５７４相当）は二者択一回路（Ｐ）（５２３）と同様
に動作して、同期ずれ報告信号（５３５：５３３相当）
を”０”、異常判定結果信号（５８１，５８２相当）を
ともに”１”とする。同期ずれ報告信号（５３５：５３
３相当）が”０”で２重系指定信号（５４０：５３８相
当）が”０”なので、図３０（ｂ）の真理値表の第３列
の通り選択制御回路（５７５相当）は系Ａの修飾異常判
定結果信号（５８５相当）へ”０”を出力し、系Ｂの修
飾異常判定結果信号（５８６相当）へ系Ｂの異常判定結
果信号（５８２相当）の値”１”を出力する。系Ａの修
飾異常判定結果信号（５８５相当）が”０”で系Ｂの修
飾異常判定結果信号（５８６相当）が”１”なので選択
回路（５７６相当）は系Ｑの入力信号（５１１：５０７
相当）へ系Ｂの出力信号５１７を出力（”０１１”）す
る。On the other hand, the alternative circuit (R) 525 operates as follows. Dual system designation signal 540 is "0" (system B
The difference between the two alternative determination circuits (P) (523) is that the two abnormality determination circuits (corresponding to 571 and 572), the comparison circuit (corresponding to 573) and the synchronization deviation determining circuit (corresponding to 574) are different. It operates in the same manner as the alternative circuit (P) (523), and the synchronization deviation report signal (equivalent to 535: 533)
Is set to "0", and the abnormality determination result signals (equivalent to 581 and 582) are set to "1". Desynchronization report signal (535: 53
3) is "0" and the dual system designation signal (540: 538 is equivalent) is "0", the selection control circuit (equivalent to 575) is the system A as shown in the third column of the truth table of FIG. "0" is output to the modification abnormality determination result signal (equivalent to 585) and the value "1" of the system B abnormality determination result signal (equivalent to 582) is output to the modification abnormality determination result signal of system B (equivalent to 586). . Since the modification abnormality determination result signal of system A (equivalent to 585) is "0" and the modification abnormality determination result signal of system B (equivalent to 586) is "1", the selection circuit (equivalent to 576) is the input signal of system Q (511: 507).
The output signal 517 of the system B is output ("011") to (corresponding).
【０１１０】すべての同期ずれ報告信号（５３３乃至５
３５）が”０”なので、三者択一回路（Ａ）５２１は図
３１の第２列乃至第５列のように動作する。図３１の第
２列または第３列のように系Ｐの出力信号５０８と系Ｑ
の出力信号５１０が等しいときは、図２６の真理値表の
第４列の通り正常系判定回路（主）５４４は系正常判定
結果信号（５５１乃至５５３）へ”１１０”を出力し、
選択回路５４６は系Ａ入力信号５１３へ系Ｐ出力信号５
０８および系Ｑ出力信号５１０と等しい値を出力する。
また、図３１の第４列または第５列のように系Ｐの出力
信号５０８と系Ｑの出力信号５１０が異なるときは、図
２６の真理値表の第５列の通り正常系判定回路（主）５
４４は系正常判定結果信号（５５１乃至５５３）へ”０
００”を出力し、選択回路５４６は系Ａ入力信号５１３
へ強制的に”１１１”を出力する。All sync loss report signals (533 to 5)
Since 35) is "0", the alternative circuit (A) 521 operates like the second to fifth columns in FIG. The output signal 508 of the system P and the system Q as in the second or third column of FIG.
When the output signals 510 are equal, the normal system determination circuit (main) 544 outputs "110" to the system normal determination result signals (551 to 553) as shown in the fourth column of the truth table of FIG.
The selection circuit 546 outputs the system A input signal 513 to the system P output signal 5
08 and a value equal to the system Q output signal 510 are output.
When the output signal 508 of the system P and the output signal 510 of the system Q are different as in the fourth column or the fifth column of FIG. 31, the normal system determination circuit (the fifth column of the truth table of FIG. 26) ( 5)
44 indicates “0” to the system normality determination result signal (551 to 553)
00 ”, and the selection circuit 546 outputs the system A input signal 513.
Is forced to output "111".
【０１１１】すべての同期ずれ報告信号（５３３，５３
４，５３５）が”０”なので、三者択一回路（Ｂ）５２
２は図３１の第７列乃至第１０列のように動作する。
このとき、図２６の真理値表の第６列の通り正常系判定
回路（主）（５４４相当）は系正常判定結果信号（５５
１ないし５５３相当）へ”００１”を出力し、選択回路
（５４６相当）は系Ｂ入力信号（５１６：５１３相当）
へ系Ｒ出力信号５１２と等しい値を出力する。All sync loss report signals (533, 53
4,535) is "0", so the alternative circuit (B) 52
2 operates like the seventh to tenth columns in FIG.
At this time, as shown in the sixth column of the truth table of FIG. 26, the normal system determination circuit (main) (corresponding to 544) outputs the system normal determination result signal (55).
1 to 553), and the selection circuit (equivalent to 546) outputs the system B input signal (equivalent to 516: 513).
A value equal to the R system output signal 512 is output.
【０１１２】以上の１番目の場合の動作をインタフェー
ス制御回路５０６全体で見ると、系Ｐ入力信号５０７お
よび系Ｑ入力信号５０９へ系Ａ出力信号５１４と等しい
値を出力し、系Ｒ入力信号５１１へ系Ｂ出力信号５１７
と等しい値を出力し、系Ａ入力信号５１３へ系Ｐ出力信
号５０８および系Ｑ出力信号５１０と等しい値を出力
し、系Ｂ入力信号５１６へ系Ｒ出力信号５１２と等しい
値を出力する。ただし、系Ｐ出力信号５０８と系Ｑ出力
信号５１０が異なる場合には、系Ａ入力信号５１３へ”
１１１”を出力する。Looking at the operation in the first case as a whole, the interface control circuit 506 outputs the same value as the system A output signal 514 to the system P input signal 507 and the system Q input signal 509, and the system R input signal 511. System B output signal 517
And outputs a value equal to the system P output signal 508 and the system Q output signal 510 to the system A input signal 513 and a value equal to the system R output signal 512 to the system B input signal 516. However, when the system P output signal 508 and the system Q output signal 510 are different, go to the system A input signal 513.
111 "is output.
【０１１３】２番目に、インタフェース制御回路５０６
が２重系の同期ずれを検出しないときの動作について説
明する。インタフェース制御回路が同期ずれを検出しな
いのは、図２９の真理値表の第１列および第３列乃至第
５列のような場合である。図３２における第１列乃至第
５列がこの場合の二者択一回路（Ｐ）５２３の動作を示
す例で、第７列乃至第１１列がこの場合の二者択一回路
（Ｒ）５２５の動作を示す例である。Second, the interface control circuit 506
The operation when the synchronization deviation of the double system is not detected will be described. The interface control circuit does not detect the synchronization deviation in cases such as the first column and the third to fifth columns of the truth table of FIG. The first to fifth columns in FIG. 32 are examples showing the operation of the alternative circuit (P) 523 in this case, and the seventh to eleventh columns are the alternative circuit (R) 525 in this case. It is an example showing the operation of.
【０１１４】このとき、二者択一回路（Ｐ）５２３は以
下のように動作する。２重系の同期ずれを検出しないの
で、同期ずれ判定回路５７４は同期ずれ報告信号５３３
へ”１”を出力する。同期ずれ報告信号５３３が”１”
なので、図３０（ｂ）の真理値表の第１列の通り、選択
制御回路５７５は修飾異常判定結果信号５８５，５８６
へ異常判定結果信号５８１，５８２の値をそのまま出力
する。選択制御回路５７５が、異常判定結果信号５８
１，５８２を素通しするので、選択回路５７６は実施例
４の二者択一回路（Ｐ）４２３の選択回路４６３と同じ
動作をする。つまり、二者択一回路（Ｐ）５２３は系Ｐ
入力信号５０７への出力については、実施例４の二者択
一回路（Ｐ）４２３と同じ動作をして、同期ずれ報告信
号５３３へ”１”を出力する。At this time, the alternative circuit (P) 523 operates as follows. Since the synchronization deviation of the duplex system is not detected, the synchronization deviation determination circuit 574 outputs the synchronization deviation report signal 533.
"1" is output to. Out-of-sync report signal 533 is "1"
Therefore, as shown in the first column of the truth table of FIG. 30B, the selection control circuit 575 causes the modification abnormality determination result signals 585 and 586.
The values of the abnormality determination result signals 581 and 582 are output as they are. The selection control circuit 575 causes the abnormality determination result signal 58
Since 1 and 582 are passed through, the selection circuit 576 operates in the same manner as the selection circuit 463 of the alternative circuit (P) 423 of the fourth embodiment. That is, the alternative circuit (P) 523 is a system P.
Regarding the output to the input signal 507, the same operation as the alternative circuit (P) 423 of the fourth embodiment is performed, and "1" is output to the synchronization deviation report signal 533.
【０１１５】二者択一回路（Ｑ）５２４，（Ｒ）５２５
も二者択一回路（Ｐ）５２３と同様に動作する。Alternative circuit (Q) 524, (R) 525
Also operates similarly to the alternative circuit (P) 523.
【０１１６】三者択一回路（Ａ）５２１は、以下のよう
に動作する。すべての同期ずれ報告信号５３３，５３
４，５３５が”１”なので、例えば図２６の真理値表の
第１列乃至第３列のように、正常系判定回路（主）５４
４は比較結果信号（５４８乃至５５０）に基づいて実施
例４の三者択一回路（Ａ）４２１の正常系判定回路
（主）４３４と同じ動作をする。つまり、三者択一回路
（Ａ）５２１は、実施例４の三者択一回路（Ａ）４２１
と同じ動作をする。図３１における第１列が、この場合
の三者択一回路（Ａ）５２１の動作を示す例である。The alternative circuit (A) 521 operates as follows. All out-of-sync report signals 533, 53
Since 4,535 is "1", the normal system determination circuit (main) 54, as shown in the first to third columns of the truth table of FIG.
4 performs the same operation as the normal system determination circuit (main) 434 of the alternative circuit (A) 421 of the fourth embodiment based on the comparison result signal (548 to 550). That is, the alternative circuit (A) 521 is the alternative circuit (A) 421 of the fourth embodiment.
Do the same as. The first column in FIG. 31 is an example showing the operation of the alternative circuit (A) 521 in this case.
【０１１７】三者択一回路（Ｂ）５２２も、三者択一回
路（Ａ）５２１と同様に動作する。図３１における第６
列が、この場合の三者択一回路（Ｂ）５２２の動作を示
す例である。The alternative circuit (B) 522 also operates similarly to the alternative circuit (A) 521. Sixth in FIG. 31
The column is an example showing the operation of the alternative circuit (B) 522 in this case.
【０１１８】以上の２番目の場合の動作をインタフェー
ス制御回路５０６全体で見ると、実施例４のインタフェ
ース制御回路４０６と同じ動作をする。When the operation in the second case is viewed as the whole interface control circuit 506, the same operation as the interface control circuit 406 of the fourth embodiment is performed.
【０１１９】三者択一回路（Ａ）は図３１の第１列のよ
うに同期ずれ報告信号が”１”なので以下のように動作
する。正常系判定回路（主）において、図２５の回路５
６３は”１”を出力して、回路５６４は回路５６１の出
力を系正常判定結果信号へ出力する。正常系判定回路
（主）における図２５の回路５６１は、本発明の第４実
施例の三者択一回路（Ａ）における正常系判定回路と同
等の回路なので、２重系の同期ずれを検出しないときに
はこの三者択一回路（Ａ）は本発明の第４実施例の三者
択一回路（Ａ）と同じ動作をする。The alternative circuit (A) operates as follows because the synchronization deviation report signal is "1" as shown in the first column of FIG. In the normal system determination circuit (main), the circuit 5 of FIG.
63 outputs "1", and the circuit 564 outputs the output of the circuit 561 to the system normality judgment result signal. The circuit 561 of FIG. 25 in the normal system judging circuit (main) is the same circuit as the normal system judging circuit in the three-choice circuit (A) of the fourth embodiment of the present invention, so that the synchronization deviation of the double system is detected. If not, this alternative circuit (A) operates in the same manner as the alternative circuit (A) of the fourth embodiment of the present invention.
【０１２０】以上の動作をまとめてインタフェース制御
回路全体としての動作を説明する。２重系の同期ずれを
検出して系Ｐと系Ｑの出力信号が一致しているときは、
系Ｐと系Ｑの入力信号へ系Ａの出力信号を出力し、系Ｒ
の入力信号へ系Ｂの出力信号を出力し、系Ａの入力信号
へ系Ｐ，Ｑの出力信号と同じ値を出力し、系Ｂの入力信
号へ系Ｒの出力信号を出力する。２重系の同期ずれを検
出して系Ｐと系Ｑの出力信号が不一致のときは、系Ｐと
系Ｑの入力信号へ系Ａの出力信号を出力し、系Ｒの入力
信号へ系Ｂの出力信号を出力し、系Ａの入力信号へ全ビ
ット”１”を出力し、系Ｂの入力信号へ系Ｒの出力信号
を出力する。２重系の同期ずれを検出しないときは、本
発明の第４実施例におけるインタフェース制御回路と同
じ動作をする。The operation of the interface control circuit as a whole will be described by summarizing the above operation. When the synchronization deviation of the double system is detected and the output signals of the system P and the system Q match,
The output signal of system A is output to the input signals of system P and system Q, and system R
The output signal of the system B is output to the input signal of the system A, the same value as the output signals of the systems P and Q is output to the input signal of the system A, and the output signal of the system R is output to the input signal of the system B. If the output signals of the system P and the system Q do not match due to the detection of the synchronization deviation of the double system, the output signal of the system A is output to the input signal of the system P and the system Q, and the system B is output to the input signal of the system R. Output all the bits "1" to the input signal of the system A, and output the output signal of the system R to the input signal of the system B. When the synchronization deviation of the dual system is not detected, the same operation as the interface control circuit in the fourth embodiment of the present invention is performed.
【０１２１】この実施例によれば、３重系のうち系Ｐ，
Ｑは系Ａの出力により処理を行い、２重系の片系Ａは系
Ｐ，Ｑの出力により処理を行う。一方、３重系のうち系
Ｒは系Ｂの出力により処理を行い、２重系の片系Ｂは系
Ｒの出力により処理を行う。これにより２重系のどちら
が故障であっても故障のない２重系の片系と３重系のう
ち少なくとも１つの系は正常な処理を継続することがで
きる。According to this embodiment, among the triple system, the system P,
Q performs processing by the output of the system A, and the dual one-sided system A performs processing by the output of the systems P and Q. On the other hand, the system R of the triple system performs processing by the output of the system B, and the single system B of the double system performs processing by the output of the system R. As a result, at least one of the double system one system and the triple system, which has no failure, can continue normal processing regardless of which of the two systems has a failure.
【０１２２】実施例６．本発明の第６の実施例につい
て、図３３乃至図３８に基づいて説明する。図３３にお
いて、インタフェース制御回路６０５はモード指定回路
６２８に高信頼性モードを示す”１”が設定されている
とき、３つの系Ｐ６０１，Ｑ６０２，Ｒ６０３の出力の
うち正常な出力を系Ａ６０４へ入力し、３つの系Ｐ、
Ｑ、Ｒへ同一の入力を与える。３つの系Ｐ６０１，Ｑ６
０２，Ｒ６０３が同一の処理を実行するときに、インタ
フェース回路６０５を高信頼性モードに設定する。Example 6. A sixth embodiment of the present invention will be described with reference to FIGS. 33 to 38. In FIG. 33, the interface control circuit 605 inputs the normal output of the outputs of the three systems P601, Q602, R603 to the system A604 when "1" indicating the high reliability mode is set in the mode designating circuit 628. And three system P,
The same input is given to Q and R. Three systems P601, Q6
02 and R603 execute the same processing, the interface circuit 605 is set to the high reliability mode.
【０１２３】また、このインタフェース制御回路は、モ
ード指定回路６２８に高性能モードを示す”０”が設定
されているとき３つの系Ｐ６０１，Ｑ６０２，Ｒ６０３
のうち多くとも１つの系だけ出力を許可し、３つの系の
うち出力が許可されている系の出力を系Ａ６０４へ入力
として与える。３つの系Ｐ，Ｑ，Ｒが異なる処理を並列
に実行するときに、インタフェース回路６０５を高性能
モードに設定する。Further, this interface control circuit has three systems P601, Q602, R603 when the mode designating circuit 628 is set to "0" indicating the high performance mode.
Of the three systems, the output of only one system is permitted, and the output of the system of which the output is permitted is given to the system A 604 as an input. When the three systems P, Q, and R execute different processes in parallel, the interface circuit 605 is set to the high performance mode.
【０１２４】系Ｐ６０１は、入力信号６０８に基づいて
処理を実行する。通常は出力要求信号６０６へ”１”を
出力しており、出力信号６０９へ出力を要求するときだ
け”０”を出力する。出力要求信号６０６へ出力要求”
０”を出力していて、出力許可信号６０７が出力許可”
０”になったら出力信号６０９へ出力する。出力許可信
号６０７が出力禁止”１”の間は、出力信号６０９への
出力はすべてのビットを”１”とする。系Ｑ６０２、系
Ｒ６０３も系Ｐ６０１と同様に動作する。The system P601 executes processing based on the input signal 608. Normally, "1" is output to the output request signal 606, and "0" is output only when the output signal 609 is requested to output. Output request to output request signal 606 "
0 "is output and the output permission signal 607 is output permission"
When it becomes 0 ", it is output to the output signal 609. While the output permission signal 607 is output prohibited" 1 ", all the bits output to the output signal 609 are set to" 1 ". It operates similarly to P601.
【０１２５】系Ａ６０４は通常は３重系出力許可信号６
１８へ”１”（出力不許可）を出力し、３重系出力要求
信号６１９が出力要求”０”で、系Ａの入力信号６２０
からの入力を受け付けるときにだけ”０”を出力する。
そして、入力信号６２０に基づいて処理を実行し、出力
信号６２１へ出力する。The system A 604 is normally a triple system output permission signal 6
"1" (output not permitted) is output to 18, the triple system output request signal 619 is the output request "0", and the input signal 620 of the system A is output.
"0" is output only when the input from is accepted.
Then, the processing is executed based on the input signal 620 and output to the output signal 621.
【０１２６】多数決判定回路６２２は、系Ｐ，Ｑ，Ｒの
出力信号６０９，６１３，６１７および出力要求信号６
０６，６１０，６１４の多数決を行い、系Ｐ、系Ｑ、系
Ｒの多数決勝者・敗者の判定結果をそれぞれ多数決判定
結果信号６２９，６３０，６３１へ出力する。多数決判
定結果信号へは判定結果が多数決勝者のとき”１”、多
数決敗者のとき”０”を出力する。競合制御回路６２３
は、３重系出力許可信号６１８に出力許可が出される
と、分離出力許可信号６３２乃至６３４のうち１つだけ
に出力許可を与える。マスク回路６２４は、モード指定
信号６４０に基づき多数決判定結果信号６２９乃至６３
１をマスクして、マスク多数決判定結果信号６３５乃至
６３７へ出力する。選択回路６２５は、マスク多数決判
定結果信号６３５乃至６３７に基づき、系Ｐ，Ｑ，Ｒの
出力信号６０９，６１３，６１７のうち１つを選択し、
系Ａの入力信号６２０へ出力する。同様に出力要求信号
６０６，６１０，６１４のうち１つを３重系出力要求信
号６１９へ出力する。出力許可切替回路６２７は、モー
ド指定信号６４０に基づき３重の３重系出力許可信号６
１８と分離出力許可信号６３２乃至６３４の一方を系
Ｐ，Ｑ，Ｒの出力許可信号６０７，６１１，６１５へ出
力する。モード指定回路６２８は、モード設定信号６４
１により設定された値をモード指定信号６４０へ出力す
る。モード指定信号には高信頼性モードのとき”１”、
高性能モードのとき”０”を出力する。さらに、インタ
フェース制御回路６０５は、系Ａの出力信号６２１を系
Ｐ，Ｑ，Ｒの入力信号６０８，６１２，６１６へそのま
ま出力する。The majority decision circuit 622 outputs the output signals 609, 613, 617 of the systems P, Q, R and the output request signal 6.
The majority decision of 06, 610 and 614 is carried out, and the decision results of the majority winners and losers of the systems P, Q and R are output to the majority decision result signals 629, 630 and 631, respectively. "1" is output to the majority decision result signal when the decision result is the majority winner, and "0" is output when the majority result is the loser. Contention control circuit 623
When output permission is given to the triple system output permission signal 618, the output permission is given to only one of the separated output permission signals 632 to 634. The mask circuit 624 receives the majority decision result signals 629 to 63 based on the mode designation signal 640.
1 is masked and output to the mask majority decision result signals 635 to 637. The selection circuit 625 selects one of the output signals 609, 613, 617 of the systems P, Q, R based on the mask majority decision result signals 635 to 637,
Output to the input signal 620 of the system A. Similarly, one of the output request signals 606, 610, 614 is output to the triple system output request signal 619. The output permission switching circuit 627 is based on the mode designation signal 640 and outputs the triple system output permission signal 6
18 and one of the separated output permission signals 632 to 634 are output to the output permission signals 607, 611 and 615 of the systems P, Q and R. The mode designating circuit 628 uses the mode setting signal 64
The value set by 1 is output to the mode designation signal 640. The mode designation signal is "1" in high reliability mode,
"0" is output in the high performance mode. Further, the interface control circuit 605 outputs the output signal 621 of the system A to the input signals 608, 612, 616 of the systems P, Q, R as it is.
【０１２７】図３４は図３３中の多数決判定回路６２２
の構成を示すブロック図である。比較回路ＰＱ，ＱＲ，
ＲＰ（６５１乃至６５３）は、本発明における第１実施
例の多数決回路に含まれる比較回路（図２）と同じ構成
である。正常系判定回路６５４は、本発明における第２
実施例の多数決回路に含まれる正常系判定回路（図７
（ａ））と同じ構成である。FIG. 34 shows a majority decision circuit 622 in FIG.
FIG. 3 is a block diagram showing the configuration of FIG. Comparing circuits PQ, QR,
The RPs (651 to 653) have the same configuration as the comparison circuit (FIG. 2) included in the majority circuit of the first embodiment of the present invention. The normal system determination circuit 654 is the second circuit in the present invention.
Normal system determination circuit included in the majority circuit of the embodiment (see FIG. 7).
It has the same configuration as (a)).
【０１２８】図３５（ａ）は、図３３中の競合制御回路
６２３の構成を示す図である。図３６は、競合制御回路
６２３の動作を示す真理値表である。３重系出力許可信
号６１８が不許可”１”のときは、図３６の第１列のよ
うにすべての系Ｐ，Ｑ，Ｒを出力不許可”１”とする。
３重系出力許可信号６１８が出力許可”０”のときは、
図３６の第２列乃至第４列のように出力要求を出してい
る系のうちで最も優先順位の高い１つの系にだけ出力許
可を与える。このときの優先順位は系Ｐ＞系Ｑ＞系Ｒで
ある。FIG. 35A is a diagram showing the structure of the competition control circuit 623 in FIG. 33. FIG. 36 is a truth table showing the operation of the competition control circuit 623. When the triple system output permission signal 618 is not permitted "1", all the systems P, Q and R are set to be not permitted "1" as shown in the first column of FIG.
When the triple system output permission signal 618 is output permission "0",
Output permission is given to only one system having the highest priority among the systems requesting output as in the second to fourth columns of FIG. At this time, the priority order is system P> system Q> system R.
【０１２９】図３５（ｂ）は、図３３中のマスク回路６
２４の構成を示す図である。FIG. 35B shows the mask circuit 6 in FIG.
It is a figure which shows the structure of 24.
【０１３０】図３７は、図３３中の選択回路６２５の構
成を示す図である。FIG. 37 is a diagram showing the structure of the selection circuit 625 in FIG.
【０１３１】図３８（ａ）は図３３中の出力許可切替回
路６２７の構成を示す図である。FIG. 38A shows a structure of the output permission switching circuit 627 shown in FIG.
【０１３２】図３８（ｂ）は、図３３中のモード指定回
路６２８の構成を示す図である。モードフラグには、モ
ードフラグ書き込み信号６４１−２によりモードフラグ
設定用データ６４１−１の値を設定する。FIG. 38B shows a structure of mode designating circuit 628 in FIG. 33. The value of the mode flag setting data 641-1 is set to the mode flag by the mode flag write signal 641-2.
【０１３３】以上のように構成されるインタフェース制
御回路の動作について説明する。The operation of the interface control circuit configured as above will be described.
【０１３４】１番目に、モード指定回路６２８に高信頼
性モード”１”が設定されている場合の動作について説
明する。First, the operation when the high reliability mode "1" is set in the mode designating circuit 628 will be described.
【０１３５】モード指定回路６２８は、モード指定信号
６４０へ”１”を出力する。モード指定信号６４０が”
１”なので、マスク回路６２４は多数決判定結果信号
（６２９乃至６３１）をマスク多数決判定結果信号（６
３５乃至６３７）へそのまま出力する。モード指定信号
６４０が”１”なので、出力許可切替回路６２７は系
Ｐ，Ｑ，Ｒの出力許可信号６０７，６１１，６１５へ３
重系出力許可信号６１８の値を出力する。マスク回路６
２４が多数決判定結果信号（６２９乃至６３１）を素通
しするので、選択回路６２５は３重系の出力信号６０
９，６１３，６１７および出力要求信号６０６，６１
０，６１４のうち多数決判定回路６２２が正常と判定し
た系の信号を系Ａの入力信号６２０および３重系出力要
求信号６１９へ出力する。選択回路６２５は正常系の出
力の論理積をとるだけであるが、正常系の出力はすべて
等しいので、結果的に正常系の出力を選択したことにな
る。The mode designation circuit 628 outputs "1" to the mode designation signal 640. The mode designation signal 640 is "
Since it is 1 ″, the mask circuit 624 uses the majority decision result signal (629 to 631) as the mask majority decision result signal (6
35 to 637) and outputs it as it is. Since the mode designating signal 640 is "1", the output permission switching circuit 627 sends 3 to the output permission signals 607, 611, 615 of the systems P, Q, R.
The value of the heavy system output permission signal 618 is output. Mask circuit 6
24 passes through the majority decision result signal (629 to 631), the selecting circuit 625 outputs the triple output signal 60.
9, 613, 617 and output request signals 606, 61
Of the 0 and 614, the signals of the system determined to be normal by the majority decision circuit 622 are output to the input signal 620 of the system A and the triple system output request signal 619. The selection circuit 625 only takes the logical product of the outputs of the normal system, but all the outputs of the normal system are equal, so that the output of the normal system is selected as a result.
【０１３６】以上のように高信頼性モードのとき、イン
タフェース制御回路６０５は系Ｐ，Ｑ，Ｒが同一の処理
を実行していることを前提として、３重系の出力を多数
決して系Ａへ出力し、系Ａの出力をそのまま３重系へ入
力するようにして動作する。As described above, in the high-reliability mode, the interface control circuit 605 assumes that the systems P, Q, and R are performing the same processing, and never outputs a large number of triple system outputs to the system A. It operates so that the output of the system A is directly input to the triple system.
【０１３７】２番目に、モード指定回路（６２８）に高
性能モード”０”が設定されている場合の動作について
説明する。Second, the operation when the high performance mode "0" is set in the mode designating circuit (628) will be described.
【０１３８】モード指定回路６２８は、モード指定信号
６４０へ”０”を出力する。モード指定信号６４０が”
０”なので、マスク回路６２４はマスク多数決判定結果
信号（６３５乃至６３７）へ”１１１”を出力する。競
合制御回路６２３は、図３６の真理値表に示すように３
つの系の分離出力許可信号（６３２乃至６３４）のうち
多くとも１つだけを出力許可”０”にする。モード指定
信号６４０が”０”なので、出力許可切替回路６２７は
系Ｐ，Ｑ，Ｒの出力許可信号６０７，６１１，６１５へ
分離出力許可信号（６３２乃至６３４）の値をそのまま
出力する。マスク多数決判定結果信号（６３５乃至６３
７）が”１１１”なので、選択回路６２５は３重系の出
力信号６０９，６１３，６１７のうち出力許可信号６０
７，６１１，６１５が出力許可”０”である系の信号を
系Ａの入力信号６２０へ出力する。選択回路６２５はす
べての系の出力の論理積をとるだけであるが、出力が許
可されていない系の出力信号６０９，６１３，６１７は
全ビット”１”なので、結果的に出力が許可されている
系の出力を選択することになる。また、３重系の出力要
求信号６０６，６１０，６１４のうちどれか１つでも出
力要求”０”であれば、３重系出力要求信号６１９へ出
力要求”０”を出力する。The mode designation circuit 628 outputs "0" to the mode designation signal 640. The mode designation signal 640 is "
Since it is 0 ", the mask circuit 624 outputs" 111 "to the mask majority decision result signals (635 to 637). The competition control circuit 623 outputs 3" as shown in the truth table of FIG.
Only at most one of the separate output permission signals (632 to 634) of one system is set to output permission "0". Since the mode designation signal 640 is "0", the output permission switching circuit 627 outputs the values of the separated output permission signals (632 to 634) to the output permission signals 607, 611 and 615 of the systems P, Q and R as they are. Mask majority decision result signal (635 to 63)
Since 7) is "111", the selection circuit 625 outputs the output permission signal 60 out of the output signals 609, 613, 617 of the triple system.
The system signals whose output permission is “0” are output to the input signal 620 of the system A by 7, 611 and 615. The selection circuit 625 only takes the logical product of the outputs of all the systems, but the output signals 609, 613, 617 of the systems for which the output is not permitted are all bits “1”, and as a result, the output is permitted. The output of the existing system will be selected. If any one of the triple system output request signals 606, 610 and 614 is the output request “0”, the output request “0” is output to the triple system output request signal 619.
【０１３９】以上のように高性能モードのとき、インタ
フェース制御回路６０５は系Ｐ，Ｑ，Ｒが異なる処理を
実行していることを前提として、３重系の出力信号６０
９，６１３，６１７のうち出力が許可されている系の信
号を系Ａへ出力し、系Ａの出力信号６２１はそのまま３
重系へ出力する。また、３重系のうちどれか１つでも出
力要求を出していれば、系Ａへ出力要求を出し、系Ａが
出力許可を出したときは競合制御により３重系のうちど
れか１つの系にだけ出力許可を出す。As described above, in the high performance mode, the interface control circuit 605 assumes that the systems P, Q, and R are performing different processes, and the triple system output signal 60 is used.
Among the 9, 613 and 617, the signal of the system whose output is permitted is output to the system A, and the output signal 621 of the system A is 3 as it is.
Output to the heavy system. Also, if any one of the triple systems has issued an output request, it issues an output request to system A, and when system A issues output permission, any one of the triple systems is issued by competition control. Output permission is given only to the system.
【０１４０】この実施例によれば、高信頼性モードのと
きは３つの系に同一の処理を行わせて、１つの系が故障
しても他の正常な系の出力を選択することにより計算機
システム全体としての処理継続を可能にし、他方高性能
モードのときは３つの系が並列に処理を行うようにした
ので計算機システム全体として高速処理を実現すること
ができる。According to this embodiment, in the high-reliability mode, the three systems are made to perform the same processing, and even if one system fails, the output of another normal system is selected. On the other hand, the processing of the entire system can be continued. On the other hand, in the high-performance mode, the three systems perform processing in parallel, so that high-speed processing can be realized as the entire computer system.
【０１４１】実施例７．本発明の第７の実施例につい
て、図３９乃至図４５に基づいて説明する。図３９にお
いて、インタフェース制御回路７０５は、グループ指定
回路７２６に設定された値（グループ指定）により異な
る制御を行う。グループ指定には、図４０（ａ）の表に
示す５通りがある。図４０（ａ）の第１列は系Ｐ、系
Ｑ、系Ｒを１つのグループとする指定である。第２列乃
至第４列は系Ｐ、系Ｑ、系Ｒを２つのグループ、すなわ
ち１つの系を単独で１つのグループとし、２つの系を別
の１つのグループとする指定である。第５列は系Ｐ、系
Ｑ、系Ｒを３つのグループ、すなわち各々を単独で１つ
のグループとする指定である。Example 7. A seventh embodiment of the present invention will be described with reference to FIGS. 39 to 45. In FIG. 39, the interface control circuit 705 performs different control depending on the value (group designation) set in the group designation circuit 726. There are five types of group designation shown in the table of FIG. The first column in FIG. 40 (a) designates the system P, the system Q, and the system R as one group. The second to fourth columns specify the systems P, Q, and R as two groups, that is, one system alone as one group and the two systems as another group. The fifth column designates the system P, the system Q, and the system R as three groups, that is, each of them is independently one group.
【０１４２】図４０（ａ）の第１列を指定したとき、こ
のインタフェース制御回路は実施例６における高信頼性
モードと同じ動作をする。図４０（ａ）の第５列の指定
をしたとき、このインタフェース制御回路は実施例６に
おける高性能モードと同じ動作をする。図４０（ａ）の
第２列を指定したとき、このインタフェース制御回路は
２つのグループのうち多くとも１つのグループだけ出力
を許可し、２つのグループのうち出力が許可されている
系の出力を系Ａへ入力として与える。ただし、系Ｐと系
Ｑのグループの出力が許可されていても、系Ｐと系Ｑの
出力が異なるときは系Ａへの出力を全ビット”１”とす
る。図４０（ａ）の第３列または第４列の指定をしたと
きは、第２列の指定のときと同様に動作する。When the first column in FIG. 40A is designated, this interface control circuit operates in the same manner as the high reliability mode in the sixth embodiment. When the fifth column in FIG. 40A is designated, this interface control circuit operates in the same manner as the high performance mode in the sixth embodiment. When the second column in FIG. 40 (a) is designated, this interface control circuit permits the output of at most one of the two groups and the output of the system for which the output of the two groups is permitted. It is given as an input to system A. However, even if the outputs of the groups of the system P and the system Q are permitted, if the outputs of the system P and the system Q are different, the output to the system A is all bits "1". When the third column or the fourth column in FIG. 40A is designated, the operation is the same as when the second column is designated.
【０１４３】系Ｐ７０１，Ｑ７０２，Ｒ７０３および系
Ａ７０４は、それぞれ実施例６の系Ｐ，Ｑ，Ｒおよび系
Ａと同じ動作をする。The systems P701, Q702, R703 and the system A704 operate in the same manner as the systems P, Q, R and the system A of the sixth embodiment, respectively.
【０１４４】グループ内正常系判定回路７２３は、各系
の正常・異常を判定し、各系についての判定結果を系
Ｐ，Ｑ，Ｒの正常判定結果信号７２７乃至７２９へ出力
する。各正常判定結果信号には正常のとき”１”、異常
のとき”０”を出力する。競合制御回路７２４は、各系
の出力の許可・不許可を判定し、判定結果を系Ｐ，Ｑ，
Ｒについての出力許可信号７０７，７１１，７１５へ出
力する。各出力許可信号には、許可のとき”０”、不許
可のとき”１”を出力する。選択回路７２５は系Ｐ，
Ｑ，Ｒの出力信号７０９，７１３，７１７および出力要
求信号７０６，７１０，７１４から１つの系の出力信号
と出力要求信号を選択して、系Ａの入力信号７２０およ
び３重系出力要求信号７１９へ出力する。グループ指定
回路７２６は、グループ指定信号７３０へグループ設定
信号７２２によって設定された値を出力する。The in-group normal system judging circuit 723 judges normality / abnormality of each system, and outputs the judgment result of each system to the normal judgment result signals 727 to 729 of the systems P, Q, and R. "1" is output to each normality determination result signal when normal and "0" when abnormal. The competition control circuit 724 determines whether the output of each system is permitted or not, and outputs the determination result to the systems P, Q,
The output permission signals 707, 711, and 715 for R are output. For each output permission signal, "0" is output when the permission is given and "1" is output when the permission is not given. The selection circuit 725 is a system P,
The output signal and the output request signal of one system are selected from the output signals 709, 713, 717 of the Q and R and the output request signals 706, 710, 714, and the input signal 720 of the system A and the output request signal of the triple system 719 are selected. Output to. The group designation circuit 726 outputs the value set by the group setting signal 722 to the group designation signal 730.
【０１４５】図４１は、図３９中のグループ内正常系判
定回路７２３の構成を示す図である。比較回路７４１乃
至７４３は、本発明における第１実施例の多数決回路に
含まれる比較回路（図２）と同じ構成である。図４２
は、グループ内正常系判定回路７２３の動作を示す真理
値表である。３つの系を１つのグループとしている場合
には、図４２の第１列乃至第４列のように、比較結果
（７４４乃至７４６）に基づいて多数決の勝者の系を正
常”１”、多数決の敗者の系を異常”０”とする。３つ
の系を２つのグループとしている場合には、図４２の第
５列、第７列、第９列のように２つの系から構成される
グループの系同士の比較結果が一致”１”の時はその２
つの系を正常”１”とし、また第６列、第８列、第１０
列のように２つの系から構成されるグループの系同士の
比較結果が不一致”０”の時は、その２つの系を異常”
０”とする。図４２の第１１列のように３つの系を３つ
のグループとしている場合には、すべての系を常に正
常”１”とする。FIG. 41 shows a structure of the in-group normal system determining circuit 723 shown in FIG. The comparison circuits 741 to 743 have the same configuration as the comparison circuit (FIG. 2) included in the majority circuit of the first embodiment of the present invention. FIG. 42
Is a truth table showing the operation of the in-group normal system determination circuit 723. When three systems are set as one group, based on the comparison results (744 to 746), as shown in the first to fourth columns of FIG. The loser system is set to abnormal "0". When three systems are made into two groups, the comparison result between the systems of the groups composed of two systems is “1” as shown in the fifth, seventh and ninth columns of FIG. Time is 2
Normal system "1", and the 6th, 8th and 10th rows
When the comparison result between the systems in the group consisting of two systems is “0”, the two systems are abnormal.
When the three systems are made into three groups as shown in the eleventh column of FIG. 42, all the systems are always normal “1”.
【０１４６】図４３は、図３９中の競合制御回路７２４
の構成を示す図である。図４４は、競合制御回路７２４
の動作を示す真理値表である。マスク出力要求信号７６
５，７６６，７６７は、系Ｐ，Ｑ，Ｒの出力要求信号７
０６，７１０，７１４を系Ｐ，Ｑ，Ｒの正常判定結果信
号（７２７乃至７２９）でマスクしたものである。３重
系出力許可信号７１８が不許可”１”のときは、図４４
の第１列のようにグループ指定に関わらず、すべての系
Ｐ，Ｑ，Ｒを出力不許可”１”とする。３つの系を１つ
のグループとしている場合に３重系出力許可信号７１８
が出力許可”０”のときは、図４４の第２列のようにす
べての系に出力許可を与える。３つの系を２つのグルー
プとしている場合に３重系出力許可信号７１８が出力許
可”０”のときは、図４４の第３列乃至第８列のように
出力要求を出しているグループのうちで最も優先順位の
高いグループにだけ出力許可を与える。このときの優先
順位は「系Ｐを含むグループ」＞「系Ｐを含まないグル
ープ」である。３つの系を３つのグループとしている場
合に３重系出力許可信号７１８が出力許可”０”のとき
は、図４４の第９列乃至第１１列のように出力要求を出
している系のうちで最も優先順位の高い１つの系にだけ
出力許可を与える。このときの優先順位は系Ｐ＞系Ｑ＞
系Ｒである。FIG. 43 shows the competition control circuit 724 shown in FIG.
It is a figure which shows the structure of. FIG. 44 shows the competition control circuit 724.
It is a truth table showing the operation of. Mask output request signal 76
5, 766, 767 are output request signals 7 of the systems P, Q, R
06, 710 and 714 are masked with the normal determination result signals (727 to 729) of the systems P, Q and R. When the triple system output permission signal 718 is not permitted "1", FIG.
Regardless of the group designation, all the systems P, Q, and R are set to the output disapproval "1" regardless of the group designation as in the first column of. Triple system output permission signal 718 when three systems are grouped together
When the output permission is "0", the output permission is given to all the systems as shown in the second column of FIG. When the triple system output permission signal 718 is the output permission “0” in the case where the three systems are set to two groups, among the groups issuing the output request as in the third to eighth columns of FIG. 44. The output permission is given only to the highest priority group in. At this time, the priority is “group including system P”> “group not including system P”. When the triple system output permission signal 718 is the output permission "0" in the case where the three systems are made into three groups, among the systems which issue the output request as in the ninth column to the eleventh column of FIG. Output permission is given to only one system having the highest priority. At this time, the priority is system P> system Q>
System R.
【０１４７】選択回路７２５は、本発明における第６実
施例の多数決回路に含まれる選択回路（図３７）と同じ
構成である。Select circuit 725 has the same structure as the select circuit (FIG. 37) included in the majority circuit of the sixth embodiment of the present invention.
【０１４８】図４０（ｂ）は、図３９中のグループ指定
回路７２６の構成を示す図である。グループフラグに
は、グループフラグ書き込み信号７２２−４によりグル
ープ設定用データ７２２−１ないし７２２−３の値を設
定できる。FIG. 40B is a diagram showing the structure of the group designating circuit 726 shown in FIG. The value of the group setting data 722-1 to 722-3 can be set to the group flag by the group flag write signal 722-4.
【０１４９】図４５は、図３９のインタフェース制御回
路における入力信号、内部信号、出力信号の表である。
表の番号は図３９中の符号と一致する。なお、この図で
は簡単のため各系の入力信号、出力信号は２ビットの場
合を示している。FIG. 45 is a table of input signals, internal signals and output signals in the interface control circuit of FIG.
The table numbers match the reference numerals in FIG. 39. In this figure, for simplification, the case where the input signal and output signal of each system are 2 bits is shown.
【０１５０】以上のように構成されるインタフェース制
御回路の動作について説明する。１番目に、図４０
（ａ）の第１列のように３つの系Ｐ，Ｑ，Ｒを１つのグ
ループとして構成したときの動作について説明する。図
４５の第１列乃至第５列がこのときの動作の例である。The operation of the interface control circuit configured as above will be described. First, FIG.
The operation when the three systems P, Q, and R are configured as one group as in the first column of (a) will be described. The first to fifth columns in FIG. 45 are examples of the operation at this time.
【０１５１】グループ内正常系判定回路７２３は図４２
の第１列乃至第４列の通り正常判定結果信号（７２７乃
至７２９）へ３つの系Ｐ，Ｑ，Ｒの多数決結果を出力
し、正常判定結果信号（７２７乃至７２９）に基づいて
選択回路７２５は系Ａへの入力信号７２０および３重系
出力要求信号７１９を出力する。ところで、実施例６の
インタフェース制御回路６０５では、高信頼性モードの
とき、多数決判定回路６２２は多数決判定結果信号（６
２９乃至６３１）へ３つの系Ｐ，Ｑ，Ｒの多数決結果を
出力し、マスク回路６２４はマスク多数決判定結果信号
（６３５乃至６３７）へ多数決判定結果信号（６２９乃
至６３１）を素通しして、マスク多数決判定結果信号
（６３５乃至６３７）に基づいて選択回路６２５は系Ａ
の入力信号６２０および３重系出力要求信号６１９を出
力する。すなわち、インタフェース制御回路７０５は系
Ａの入力信号７２０および３重系出力要求信号７１９に
対して、実施例６の高信頼性モードのときのインタフェ
ース制御回路と同じ出力をする。The in-group normal system judging circuit 723 is shown in FIG.
The majority decision result of the three systems P, Q, and R is output to the normality determination result signals (727 to 729) as shown in the first to fourth columns of the above, and the selection circuit 725 is output based on the normality determination result signals (727 to 729). Outputs an input signal 720 to the system A and a triple system output request signal 719. In the interface control circuit 605 of the sixth embodiment, in the high reliability mode, the majority decision circuit 622 outputs the majority decision result signal (6
29 to 631) and outputs the majority decision results of the three systems P, Q, and R, and the mask circuit 624 passes the majority decision result signals (629 to 631) to the mask majority decision result signals (635 to 637) to make a mask. Based on the majority decision result signal (635 to 637), the selection circuit 625 determines whether the system A
The input signal 620 and the triple output request signal 619 are output. That is, the interface control circuit 705 outputs the same signal as the interface control circuit in the high reliability mode of the sixth embodiment in response to the input signal 720 of the system A and the triple system output request signal 719.
【０１５２】競合制御回路７２４は図４４の第１列およ
び第２列の通り系Ｐ，Ｑ，Ｒの出力許可信号７０７，７
１１，７１５へ３重系出力許可信号７１８の値を出力す
る。ところで、実施例６のインタフェース制御回路６０
５が高信頼性モードのとき、出力許可切替回路６２７は
系Ｐ，Ｑ，Ｒの出力許可信号６０７，６１１，６１５へ
３重系出力許可信号６１８の値を出力する。すなわち、
インタフェース制御回路７０５は、系Ｐ，Ｑ，Ｒの出力
許可信号７０７，７１１，７１５に対して、高信頼性モ
ードのときの実施例６のインタフェース制御回路と同じ
出力をする。The competition control circuit 724 outputs the output permission signals 707, 7 of the systems P, Q, R as shown in the first and second columns of FIG.
The value of the triple system output permission signal 718 is output to 11, 715. By the way, the interface control circuit 60 of the sixth embodiment
When the signal 5 is in the high reliability mode, the output permission switching circuit 627 outputs the value of the triple system output permission signal 618 to the output permission signals 607, 611, 615 of the systems P, Q, R. That is,
The interface control circuit 705 outputs the same output as the interface control circuit of the sixth embodiment in the high reliability mode with respect to the output permission signals 707, 711 and 715 of the systems P, Q and R.
【０１５３】さらに、インタフェース制御回路７０５は
系Ｐ，Ｑ，Ｒの入力信号７０８，７１２，７１６に対し
て、実施例６のインタフェース制御回路と同じように、
系Ａの出力信号７２１を出力をする。Further, the interface control circuit 705 responds to the input signals 708, 712, 716 of the systems P, Q, R in the same manner as the interface control circuit of the sixth embodiment.
The output signal 721 of the system A is output.
【０１５４】以上のように１番目（１グループ構成）の
場合、インタフェース制御回路７０５は実施例６の高信
頼モードのときのインタフェース制御回路と同じ動作を
する。As described above, in the first case (one group configuration), the interface control circuit 705 operates the same as the interface control circuit in the high reliability mode of the sixth embodiment.
【０１５５】２番目に、図４０（ａ）の第２列乃至第４
列のように３つの系Ｐ，Ｑ，Ｒのうち２つの系を１つの
グループとし、残りの１つの系をもう１つのグループと
して構成したときの動作について、図４０（ａ）の第２
列のグループ構成を例にとって説明する。図４５の第６
列乃至第１６列がこのときの動作の例である。Second, the second to fourth columns in FIG. 40 (a).
The operation when two systems out of the three systems P, Q, and R are configured as one group and the remaining one system is configured as another group as in the column
A group configuration of columns will be described as an example. No. 6 of FIG. 45
The columns to the 16th column are examples of the operation at this time.
【０１５６】グループ内正常系判定回路７２３は図４２
の第５列または第６列の通り動作するので、図４５の第
１４列乃至第１６列のように系Ｐの出力信号７０９と系
Ｑの出力信号７１３が異なるときだけ系Ｐ，Ｑの正常判
定結果信号７２７，７２８を異常”０”とする。The in-group normal system judging circuit 723 is shown in FIG.
Since it operates as the fifth column or the sixth column of FIG. 45, the normality of the systems P and Q can be obtained only when the output signal 709 of the system P and the output signal 713 of the system Q are different as in the 14th to 16th columns of FIG. The determination result signals 727 and 728 are set to abnormal "0".
【０１５７】競合制御回路７２４は図４４の第１列、第
３列、第４列および第１２列の通り動作するので、図４
５の第１０列、第１１列または第１５列のように２つの
グループのうち一方のグループだけが出力要求信号７０
６，７１０，７１４を出力要求”０”としているときに
３重系出力許可信号７１８が許可”０”となったら、出
力要求信号を出していた系に対する出力許可信号７０
７，７１１，７１５を許可”０”とする。図４５の第１
２列のように２つのグループとも出力要求信号７０６，
７１０，７１４を出力要求”０”としているときに３重
系出力許可信号７１８が許可”０”となったら、系Ｐと
系Ｑに対する出力許可信号７０７，７１１だけを許可”
０”とする。ただし、図４５の第１１列乃至第１６列の
ように系Ｐの出力信号７０９と系Ｑの出力信号７１３が
異なるときは系Ｐ，Ｑの正常判定結果信号７２７，７２
８が異常”０”なので、系Ｐ，Ｑの出力要求信号７０
６，７１０に拘らず系Ｒの出力要求信号７１４が出力要
求”０”のときに３重系出力許可信号７１８が許可”
０”となったら、系Ｒの出力許可信号７１５を許可”
０”とする。Since the competition control circuit 724 operates as shown in the first, third, fourth and twelfth columns of FIG.
As shown in the tenth, eleventh or fifteenth column of 5, only one of the two groups outputs the output request signal 70.
If the triple system output permission signal 718 becomes permission “0” while the output requests “0” are given to the output request signals 6, 710, 714, the output permission signal 70 for the system which has issued the output request signal
Allow 7,711,715 to be "0". First of FIG. 45
The output request signals 706 and
If the triple system output permission signal 718 becomes "0" while the output requests 710 and 714 are "0", only the output permission signals 707 and 711 for the system P and the system Q are permitted.
However, when the output signal 709 of the system P and the output signal 713 of the system Q are different as in the 11th to 16th columns in FIG. 45, the normal determination result signals 727 and 72 of the systems P and Q are shown.
8 is abnormal "0", so output request signals 70 for systems P and Q
Regardless of 6, 710, when the output request signal 714 of the system R is the output request "0", the triple system output permission signal 718 is permitted "
When it becomes 0 ", the output permission signal 715 of the system R is permitted"
0 ".
【０１５８】選択回路７２５は正常判定結果信号（７２
７乃至７２９）が異常”０”である系を除いて、出力信
号７０９，７１３，７１７および出力要求信号７０６，
７１０，７１４の論理積をとり、系Ａの入力信号７２０
および３重系出力要求信号７１９へ出力する。系Ｐの出
力信号７０９と系Ｑの出力信号７１３が異なるときは系
Ｐ，Ｑの正常判定結果信号７２７，７２８が異常”０”
となり、出力許可が与えられず、出力許可信号７０７，
７１１，７１５が不許可”１”である系は出力信号７０
９，７１３，７１７へ”１１”を出力するので、系Ａの
入力信号７２０は図４５の第１１列乃至第１２列、第１
５列または第１６列のように出力許可信号７０７，７１
１，７１５が許可”０”である系の出力信号７０９，７
１３，７１７と等しい値となる。出力許可信号７０７，
７１１，７１５がすべて不許可”１”のときは、系Ａの
入力信号７２０は”１１”となる。The selection circuit 725 outputs the normal determination result signal (72
7 to 729) except for the system in which the abnormality is “0”, the output signals 709, 713, 717 and the output request signal 706.
The logical product of 710 and 714 is calculated, and the input signal 720 of the system A is obtained.
And output to the triple system output request signal 719. When the output signal 709 of the system P and the output signal 713 of the system Q are different, the normal determination result signals 727 and 728 of the systems P and Q are abnormal "0".
Therefore, the output permission is not given, and the output permission signal 707,
The system in which 711 and 715 are not permitted "1" is output signal 70.
Since "11" is output to 9,713,717, the input signal 720 of the system A is the 11th column to the 12th column in FIG.
Output permission signals 707, 71 as in the 5th row or the 16th row
Output signal 709,7 of the system in which 1,715 is permission "0"
The value is equal to 13,717. Output permission signal 707,
When all 711 and 715 are not permitted "1", the input signal 720 of the system A is "11".
【０１５９】２番目（２グループ構成）の場合のインタ
フェース制御回路７０５の動作をまとめると次のように
なる。２つの系から構成されるグループについては、２
つの系に対して同じ入力信号および出力許可信号を与え
て同一の処理を実行させ、２つの系の出力信号および出
力要求信号を比較して不一致ならば系Ａに対する出力を
停止する。また、２つのグループのうち多くとも１つの
グループにだけ出力許可を与えて１つのグループだけが
系Ａに対して出力するように制御する。The operation of the interface control circuit 705 in the second case (two-group configuration) is summarized as follows. 2 for a group consisting of two systems
The same input signal and the output permission signal are given to the two systems to execute the same processing, and the output signals and the output request signals of the two systems are compared, and if they do not match, the output to the system A is stopped. Further, output permission is given to at most one of the two groups, and control is performed so that only one group outputs to the system A.
【０１６０】３番目に、図４０（ａ）の第５列のように
３つの系Ｐ，Ｑ，Ｒの各系を１つのグループとして構成
したときの動作について説明する。図４５の第１７列乃
至第２４列が、このときの動作の例である。Thirdly, the operation when each system of the three systems P, Q and R is configured as one group as in the fifth column of FIG. 40A will be described. The 17th to 24th columns in FIG. 45 are examples of the operation at this time.
【０１６１】グループ内正常系判定回路７２３は、図４
２の第１１列の通りすべての正常判定結果信号（７２７
乃至７２９）へ”１”を出力し、正常判定結果信号（７
２７乃至７２９）に基づいて選択回路７２５は系Ａの入
力信号７２０および３重系出力要求信号７１９を出力す
る。ところで、実施例６のインタフェース制御回路６０
５が高性能モードのとき、マスク回路６２４はすべての
マスク多数決判定結果信号（６３５乃至６３７）へ”
１”を出力し、マスク多数決判定結果信号（６３５乃至
６３７）に基づいて選択回路６２５は系Ａの入力信号６
２０および３重系出力要求信号６１９を出力する。すな
わち、インタフェース制御回路７０５は系Ａの入力信号
７２０および３重系出力要求信号７１９に対して、高性
能モードのときの実施例６のインタフェース制御回路と
同じ出力をする。The normal system judging circuit 723 in the group is shown in FIG.
As shown in the 11th column of No. 2, all the normal determination result signals (727
To 729), the normal judgment result signal (7
27 to 729), the selection circuit 725 outputs the input signal 720 of the system A and the triple system output request signal 719. By the way, the interface control circuit 60 of the sixth embodiment
When 5 is in the high performance mode, the mask circuit 624 outputs all mask majority decision result signals (635 to 637).
1 ”is output, and the selection circuit 625 outputs the input signal 6 of the system A based on the mask majority decision result signals (635 to 637).
The 20 and triple system output request signals 619 are output. That is, the interface control circuit 705 outputs the same output as the interface control circuit of the sixth embodiment in the high performance mode in response to the input signal 720 of the system A and the triple system output request signal 719.
【０１６２】競合制御回路７２４は図４４の第１列およ
び第９列乃至第１２列の通り、３重系出力許可信号７１
８の値が出力許可”０”のとき系Ｐ＞系Ｑ＞系Ｒの優先
順位で出力要求信号７０６，７１０，７１４を出力要
求”０”としている系のうち１つだけに対して出力許可
信号７０７，７１１，７１５へ出力許可”０”を出力す
る。ところで、実施例６のインタフェース制御回路６０
５が高性能モードのとき、競合制御回路６２３は３重系
出力許可信号６１８の値が出力許可”０”のとき系Ｐ＞
系Ｑ＞系Ｒの優先順位で出力要求信号６０６，６１０，
６１４を出力要求”０”としている系のうち１つだけに
対して分離出力許可信号（６３２乃至６３４）へ出力許
可”０”を出力し、出力許可切替回路６２７は系Ｐ，
Ｑ，Ｒの出力許可信号６０７，６１１，６１５へ分離出
力許可信号（６３２乃至６３４）を素通しする。すなわ
ち、インタフェース制御回路７０５は系Ｐ，Ｑ，Ｒの出
力許可信号７０７，７１１，７１５に対して、高性能モ
ードのときの実施例６のインタフェース制御回路と同じ
出力をする。The competition control circuit 724 operates as shown in the first column and the ninth to twelfth columns of FIG.
When the value of 8 is output permission "0", output permission is given to only one of the systems which have output request signals 706, 710, 714 as output request "0" in the priority order of system P> system Q> system R. Output permission "0" is output to the signals 707, 711, and 715. By the way, the interface control circuit 60 of the sixth embodiment
When 5 is in the high performance mode, the competition control circuit 623 determines that the system P> when the value of the triple system output permission signal 618 is “0” for output permission.
Output request signals 606, 610, in the order of priority of system Q> system R
The output permission switching circuit 627 outputs the output permission “0” to the separated output permission signals (632 to 634) to only one of the systems having the output request “0” for 614.
The separated output permission signals (632 to 634) are passed through to the Q and R output permission signals 607, 611, and 615. That is, the interface control circuit 705 outputs the same output as the interface control circuit of the sixth embodiment in the high performance mode with respect to the output permission signals 707, 711 and 715 of the systems P, Q and R.
【０１６３】さらに、インタフェース制御回路７０５は
系Ｐ，Ｑ，Ｒの入力信号７０８，７１２，７１６に対し
て、実施例６のインタフェース制御回路と同じように、
系Ａの出力信号７２１の値を出力する。Further, the interface control circuit 705 responds to the input signals 708, 712, 716 of the systems P, Q, R in the same manner as the interface control circuit of the sixth embodiment.
The value of the output signal 721 of the system A is output.
【０１６４】以上のように３番目（３グループ構成）の
場合、インタフェース制御回路７０５は高性能モードの
ときの実施例６のインタフェース制御回路と同じ動作を
する。As described above, in the third case (three-group configuration), the interface control circuit 705 operates in the same manner as the interface control circuit of the sixth embodiment in the high performance mode.
【０１６５】以上この実施例によれば、１グループ構成
のときは、３つの系が同一処理を行うので１つの系が故
障しても他の正常な系の出力を選択することにより計算
機システム全体として正常な処理を継続することができ
る。また２グループ構成のときは２つの系が同一の処理
を行い、残り１つの系が異なる処理を並列に行うので、
同一処理を行う２つの系のうち１つが故障しても、もう
一方の正常な系の出力を選択することにより計算機シス
テム全体として正常な処理を継続することができ、１グ
ループ構成に比べて計算機システム全体として高速に処
理を実行することができる。さらに、３グループ構成の
ときは３つの系が並列に処理を行うので１グループ構成
および２グループ構成のときに比べて計算機システム全
体として高速に処理を実行できる。According to this embodiment, in the case of one group configuration, the three systems perform the same processing. Therefore, even if one system fails, the output of another normal system can be selected to select the entire computer system. As a result, normal processing can be continued. Also, in the case of a two-group configuration, two systems perform the same processing, and the remaining one system performs different processing in parallel.
Even if one of the two systems that perform the same processing fails, the normal processing of the entire computer system can be continued by selecting the output of the other normal system, and the computer can be compared to the one-group configuration. Processing can be executed at high speed in the entire system. Further, in the case of the three-group configuration, since the three systems perform the processing in parallel, the processing can be executed faster as a whole computer system than in the case of the one-group configuration and the two-group configuration.
【０１６６】[0166]
【発明の効果】この発明は以上説明したようにして構成
されているので、以下のような効果を奏する。Since the present invention is constructed as described above, it has the following effects.
【０１６７】この発明によれば、３重化された系のうち
２つの系が故障しても３重系を構成する各処理系に関す
る自己異常状態報告に基づき正常な系を選択することが
できる。According to the present invention, even if two of the tripled systems fail, a normal system can be selected based on the self-abnormal condition report regarding each processing system constituting the triple system. .
【０１６８】また、この発明によれば、多数決回路の故
障により誤った内容が出力されても多数決回路の出力の
異常を検知しこれを報告するので、不正な処理の実行を
防止することができる。また、この多数決回路を２重化
することによって、多数決回路に故障が発生しても多数
決回路の出力異常報告に基づいて多数決回路の正常出力
を用いてシステム全体としての処理を正常に継続でき
る。Further, according to the present invention, even if erroneous contents are output due to a failure of the majority voting circuit, an abnormality in the output of the majority voting circuit is detected and reported, so that it is possible to prevent execution of illegal processing. . Further, by duplicating the majority circuit, even if a failure occurs in the majority circuit, the normal output of the majority circuit is used based on the output abnormality report of the majority circuit, and the processing of the entire system can be normally continued.
【０１６９】また、この本発明によれば、多数決回路の
故障により異常の発生した系の出力が選択された場合に
は、多数決回路出力がこの異常を検知して報告するので
システム全体として正常な処理を継続できる。Further, according to the present invention, when the output of the system in which the abnormality has occurred due to the failure of the majority circuit is selected, the majority circuit output detects and reports this abnormality, so that the entire system is normal. Processing can continue.
【０１７０】また、この発明によれば、第１の処理系を
３重化し、第２の処理系を２重化して、３重系の全ての
系は２重系の正常な片系の出力により処理を行ない、ま
た２重系の全ての系は３重系のうち正常な２つの系の出
力により処理を行なうようにしたので、システム全体と
しての信頼性を向上させ処理を正常に継続することがで
きる。Further, according to the present invention, the first processing system is tripled, the second processing system is doubled, and all the triple processing systems output the normal single system of the double processing system. Since all the double systems are processed by the outputs of two normal systems among the triple systems, the reliability of the entire system is improved and the processing continues normally. be able to.
【０１７１】また、この発明によれば、第１の処理系を
３重化し、さらに第２の処理系を２重化し、２重系の出
力を３重系の各処理系に出力する際に、２重系の各処理
系が正常であることが判明する前に３重系に出力を行な
うことにより、計算機システム全体としてより高速に処
理を実行することができる。しかも、このとき２重系の
うちの１つの系に異常があっても計算機システム全体と
しての正常な処理を継続することができる。According to the present invention, the first processing system is tripled, the second processing system is doubled, and the output of the double system is output to each of the triple processing systems. By outputting data to the triple system before it is found that each of the dual processing systems is normal, the processing can be executed faster as a whole computer system. Moreover, at this time, even if one of the dual systems is abnormal, the normal processing of the entire computer system can be continued.
【０１７２】また、この発明によれば、第１の処理系を
３重化した計算機システムにおいて、信頼性よりも性能
を重視した処理を実行するときには３重系の各処理系に
異なる処理を並列に実行させ、信頼性を重視した処理で
は同一処理を実行させるようにしたので、処理内容に応
じて信頼性と性能のいづれにも対応可能な処理形態を有
するシステムを実現することができる。Further, according to the present invention, in a computer system in which the first processing system is tripled, different processing is performed in parallel to each processing system of the triple system when the processing in which performance is emphasized rather than reliability is executed. Since the same processing is executed in the processing that attaches importance to reliability, it is possible to realize a system having a processing form capable of handling both reliability and performance according to the processing content.
【０１７３】また、この発明によれば、第１の処理系を
３重化した計算機システムにおいて、処理系をグループ
指定し各グループに属する処理系に対して高信頼性モー
ドと高性能モードのいづれの動作モードをも指定し得る
ようにしたので、各々のモードの特徴を生かしたシステ
ム運用ができるという効果がある。Further, according to the present invention, in the computer system in which the first processing system is tripled, the processing system is designated as a group, and the high reliability mode and the high performance mode are assigned to the processing systems belonging to each group. Since the operation modes of can be specified, there is an effect that the system operation can be performed by making the best use of the characteristics of each mode.
【図１】 本発明の第１の実施例に係る多数決回路の全
体構成を示すブロック図。FIG. 1 is a block diagram showing an overall configuration of a majority decision circuit according to a first embodiment of the present invention.
【図２】 本発明の実施例に係る比較回路の構成図。FIG. 2 is a configuration diagram of a comparison circuit according to an embodiment of the present invention.
【図３】 本発明の実施例に係る正常系判定回路の構成
図。FIG. 3 is a configuration diagram of a normal system determination circuit according to an embodiment of the present invention.
【図４】 本発明の実施例に係る選択回路の構成図。FIG. 4 is a configuration diagram of a selection circuit according to an embodiment of the present invention.
【図５】 本発明の第１の実施例に係る多数決回路動作
の真理値表。FIG. 5 is a truth table of the majority circuit operation according to the first embodiment of the present invention.
【図６】 本発明の第２の実施例に係る多数決回路の全
体構成を示すブロック図。FIG. 6 is a block diagram showing an overall configuration of a majority decision circuit according to a second embodiment of the present invention.
【図７】 本発明の実施例に係る正常系判定回路（主）
と選択出力照合回路の構成図。FIG. 7 is a normal system determination circuit (main) according to an embodiment of the present invention.
And a block diagram of a selective output matching circuit.
【図８】 本発明の第２の実施例に係る多数決回路動作
の真理値表。FIG. 8 is a truth table of majority circuit operation according to the second embodiment of the present invention.
【図９】 本発明の第３の実施例に係る多数決回路の全
体構成を示すブロック図。FIG. 9 is a block diagram showing an overall configuration of a majority decision circuit according to a third embodiment of the present invention.
【図１０】 本発明の実施例に係る選択回路の構成図。FIG. 10 is a configuration diagram of a selection circuit according to an embodiment of the present invention.
【図１１】 本発明の実施例に係る選択系照合回路の構
成図。FIG. 11 is a configuration diagram of a selection system matching circuit according to the embodiment of the present invention.
【図１２】 本発明の第３の実施例に係る多数決回路動
作の真理値表。FIG. 12 is a truth table of the majority circuit operation according to the third embodiment of the present invention.
【図１３】 本発明の第４の実施例に係るインタフェー
ス制御回路の全体構成を示すブロック図。FIG. 13 is a block diagram showing the overall configuration of an interface control circuit according to a fourth embodiment of the present invention.
【図１４】 本発明の実施例に係る三者択一回路の構成
図。FIG. 14 is a configuration diagram of a three-choice circuit according to the embodiment of the present invention.
【図１５】 本発明の実施例に係る選択系照合回路の構
成図。FIG. 15 is a configuration diagram of a selection system matching circuit according to an embodiment of the present invention.
【図１６】 本発明の実施例に係る二者択一回路の構成
図。FIG. 16 is a block diagram of an alternative circuit according to an embodiment of the present invention.
【図１７】 本発明の実施例に係る異常判定回路の構成
図。FIG. 17 is a configuration diagram of an abnormality determination circuit according to an embodiment of the present invention.
【図１８】 本発明の実施例に係る選択回路の構成図。FIG. 18 is a configuration diagram of a selection circuit according to an embodiment of the present invention.
【図１９】 本発明の実施例に係る三者択一回路動作の
真理値表。FIG. 19 is a truth table of the operation of the alternative circuit according to the embodiment of the present invention.
【図２０】 本発明の実施例に係る二者択一回路の動作
の真理値表。FIG. 20 is a truth table of the operation of the alternative circuit according to the embodiment of the present invention.
【図２１】 本発明の第４の実施例に係るインタフェー
ス制御回路の故障時における動作分類を示す図。FIG. 21 is a diagram showing operation classification when a failure occurs in the interface control circuit according to the fourth embodiment of the present invention.
【図２２】 本発明の実施例に係る２重系が不定値を出
力するタイミング、２重系が異常を報告するタイミン
グ、３重系が不定値を出力するタイミングを示す図。FIG. 22 is a diagram showing a timing at which the double system outputs an indeterminate value according to an embodiment of the present invention, a timing at which the double system reports an abnormality, and a timing at which the triple system outputs an indeterminate value.
【図２３】 本発明の第５の実施例に係るインタフェー
ス制御回路の全体構成を示すブロック図。FIG. 23 is a block diagram showing the overall configuration of an interface control circuit according to a fifth embodiment of the present invention.
【図２４】 本発明の実施例に係る三者択一回路の構成
図。FIG. 24 is a configuration diagram of a three-choice circuit according to the embodiment of the present invention.
【図２５】 本発明の実施例に係る正常系判定回路の構
成図。FIG. 25 is a configuration diagram of a normal system determination circuit according to an embodiment of the present invention.
【図２６】 本発明の実施例に係る正常系判定回路
（主）の動作を示す真理値表。FIG. 26 is a truth table showing the operation of the normal system determination circuit (main) according to the embodiment of the present invention.
【図２７】 本発明の実施例に係る二者択一回路の構成
図。FIG. 27 is a configuration diagram of a binary alternative circuit according to an embodiment of the present invention.
【図２８】 本発明の実施例に係る比較回路および同期
ずれ判定回路の構成図。FIG. 28 is a configuration diagram of a comparison circuit and a synchronization deviation determination circuit according to an example of the present invention.
【図２９】 本発明の実施例に係る同期ずれ判定回路の
動作を示す真理値表。FIG. 29 is a truth table showing the operation of the synchronization deviation determination circuit according to the embodiment of the present invention.
【図３０】 本発明の実施例に係る選択制御回路の構成
および、動作を示す真理値表。FIG. 30 is a truth table showing the configuration and operation of the selection control circuit according to the embodiment of the present invention.
【図３１】 本発明の実施例に係る三者択一回路の動作
を示す真理値表。FIG. 31 is a truth table showing the operation of the alternative circuit according to the embodiment of the present invention.
【図３２】 本発明の実施例に係る二者択一回路の動作
を示す真理値表。FIG. 32 is a truth table showing the operation of the alternative circuit according to the embodiment of the present invention.
【図３３】 本発明の第６の実施例に係るインタフェー
ス制御回路の全体構成を示すブロック図。FIG. 33 is a block diagram showing the overall configuration of an interface control circuit according to a sixth embodiment of the present invention.
【図３４】 本発明の実施例に係る多数決判定回路の構
成図。FIG. 34 is a configuration diagram of a majority decision circuit according to an embodiment of the present invention.
【図３５】 本発明の実施例に係る競合制御回路の構成
およびマスク回路の構成を示す図。FIG. 35 is a diagram showing a configuration of a conflict control circuit and a configuration of a mask circuit according to an example of the present invention.
【図３６】 本発明の実施例に係る競合制御回路の動作
を示す真理値表。FIG. 36 is a truth table showing the operation of the competition control circuit according to the embodiment of the present invention.
【図３７】 本発明の実施例に係る選択回路の構成図。FIG. 37 is a configuration diagram of a selection circuit according to the embodiment of the present invention.
【図３８】 本発明の実施例に係る出力許可切替回路お
よびモード指定回路の構成図。FIG. 38 is a configuration diagram of an output permission switching circuit and a mode designating circuit according to an embodiment of the present invention.
【図３９】 本発明の第７の実施例に係るインタフェー
ス制御回路の全体構成を示すブロック図。FIG. 39 is a block diagram showing the overall configuration of an interface control circuit according to a seventh embodiment of the present invention.
【図４０】 第７実施例に係る３重系のグループ構成お
よびグループ指定回路の構成を示す図。FIG. 40 is a diagram showing a triple system group configuration and a group designating circuit configuration according to a seventh example;
【図４１】 本発明の実施例に係るグループ内正常系判
定回路の構成図。FIG. 41 is a configuration diagram of an in-group normal system determination circuit according to an example of the present invention.
【図４２】 本発明の実施例に係るグループ内正常系判
定回路の動作を示す真理値表。FIG. 42 is a truth table showing the operation of the in-group normal system judging circuit according to the embodiment of the present invention.
【図４３】 本発明の実施例に係る競合制御回路の構成
図。FIG. 43 is a configuration diagram of a competition control circuit according to an embodiment of the present invention.
【図４４】 本発明の実施例に係る競合制御回路の動作
を示す真理値表。FIG. 44 is a truth table showing the operation of the competition control circuit according to the embodiment of the present invention.
【図４５】 本発明の第７の実施例に係るインタフェー
ス制御回路の動作を示す真理値表。FIG. 45 is a truth table showing the operation of the interface control circuit according to the seventh embodiment of the present invention.
【図４６】 従来の多数決回路の構成例を示す図。FIG. 46 is a diagram showing a configuration example of a conventional majority circuit.
【図４７】 図４６中のマスク回路の構成を示す図。47 is a diagram showing a configuration of a mask circuit in FIG. 46.
【図４８】 従来の多数決回路の構成例を示す図であ
る。FIG. 48 is a diagram showing a configuration example of a conventional majority circuit.
１０１、２０１、３０１、４０１、５０１、６０１、７
０１ 系Ｐ １０２、２０２、３０２、４０２、５０２、６０２、７
０２ 系Ｑ １０３、２０３、３０３、４０３、５０３、６０３、７
０３ 系Ｒ １０５、２０５、３０５ 多数決回路 １１３、２１１、３１１ 比較回路ＰＱ １１４、２１２、３１２ 比較回路ＱＲ １１５、２１３、３１３ 比較回路ＲＰ １１６ 正常系判定回路 １１７、３１６、６２５、７２５ 選択回路 ２１６
選択回路（主） ２１７ 選択回路（副） ２１４、３１４ 正常系判定回路（主） ２１５、３１５ 正常系判定回路（副） ２１８ 選択出力照合回路 ３１７ 選択系照合回路 ４０４、５０４、６０４、７０４ 系Ａ ４０５、５０５ 系Ｂ ４０６、５０６、６０５、７０５ インタフェース制御
回路 ４２１、５２１ 三者択一回路（Ａ） ４２２、５２２ 三者択一回路（Ｂ） ４２３、５２３ 二者択一回路（Ｐ） ４２４、５２４ 二者択一回路（Ｑ） ４２５、５２５ 二者択一回路（Ｒ） ５２６ ＰＱ指定回路 ５２７ Ｒ指定回路 ５２８ Ａ指定回路 ５３０ Ｂ指定回路 ６２２ 多数決判定回路 ６２４ マスク回路 ６２３、７２４ 競合制御回路 ６２７ 出力許可切替回路 ６２８ モード指定回路 ７２３ グループ内正常系判定回路 ７２６ グループ指定回路101, 201, 301, 401, 501, 601, 7
01 system P 102, 202, 302, 402, 502, 602, 7
02 system Q 103, 203, 303, 403, 503, 603, 7
03 system R 105, 205, 305 majority circuit 113, 211, 311 comparison circuit PQ 114, 212, 312 comparison circuit QR 115, 213, 313 comparison circuit RP 116 normal system determination circuit 117, 316, 625, 725 selection circuit 216
Selection circuit (main) 217 Selection circuit (sub) 214, 314 Normal system determination circuit (main) 215, 315 Normal system determination circuit (sub) 218 Selection output collation circuit 317 Selection system collation circuit 404, 504, 604, 704 System A 405, 505 system B 406, 506, 605, 705 interface control circuit 421, 521 alternative circuit (A) 422, 522 alternative circuit (B) 423, 523 alternative circuit (P) 424, 524 Alternative circuit (Q) 425, 525 Alternative circuit (R) 526 PQ designation circuit 527 R designation circuit 528 A designation circuit 530 B designation circuit 622 Majority determination circuit 624 Mask circuit 623, 724 Conflict control circuit 627 Output permission switching circuit 628 Mode designation circuit 723 Group normal system determination circuit 726 Group designation circuit
【手続補正書】[Procedure amendment]
【提出日】平成７年３月２８日[Submission date] March 28, 1995
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図５[Name of item to be corrected] Figure 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図５】 本発明の第１の実施例に係る多数決回路動作
に対応する真理値表を示す図表。FIG. 5 is a diagram showing a truth table corresponding to the majority circuit operation according to the first embodiment of the present invention.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図８[Correction target item name] Figure 8
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図８】 本発明の第２の実施例に係る多数決回路動作
に対応する真理値表を示す図表。FIG. 8 is a diagram showing a truth table corresponding to the majority circuit operation according to the second embodiment of the present invention.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図１２[Name of item to be corrected] Fig. 12
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１２】 本発明の第３の実施例に係る多数決回路動
作に対応する真理値表を示す図表。FIG. 12 is a table showing a truth table corresponding to the majority circuit operation according to the third embodiment of the present invention.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図１９[Name of item to be corrected] Fig. 19
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１９】 本発明の実施例に係る三者択一回路動作に
対応する真理値表を示す図表。FIG. 19 is a diagram showing a truth table corresponding to the operation of the alternative circuit according to the embodiment of the present invention.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図２０[Name of item to be corrected] Fig. 20
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２０】 本発明の実施例に係る二者択一回路に対応
する動作の真理値表を示す図表。FIG. 20 is a diagram showing a truth table of the operation corresponding to the alternative circuit according to the embodiment of the present invention.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図２６[Correction target item name] Fig. 26
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２６】 本発明の実施例に係る正常系判定回路
（主）の動作に対応する真理値表を示す図表。FIG. 26 is a chart showing a truth table corresponding to the operation of the normal system determination circuit (main) according to the embodiment of the present invention.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図２９[Name of item to be corrected] Fig. 29
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２９】 本発明の実施例に係る同期ずれ判定回路の
動作に対応する真理値表を示す図表。FIG. 29 is a diagram showing a truth table corresponding to the operation of the synchronization deviation determination circuit according to the example of the present invention.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図３０[Name of item to be corrected] Fig. 30
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３０】 （ａ）は本発明の実施例に係る選択制御回
路の構成図、（ｂ）はその動作に対応する真理値表を示
す図表。30A is a configuration diagram of a selection control circuit according to an embodiment of the present invention, and FIG. 30B is a diagram showing a truth table corresponding to the operation thereof.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図３１[Correction target item name] Fig. 31
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３１】 本発明の実施例に係る三者択一回路の動作
に対応する真理値表を示す図表。FIG. 31 is a diagram showing a truth table corresponding to the operation of the alternative circuit according to the embodiment of the present invention.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図３２[Name of item to be corrected] Fig. 32
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３２】 本発明の実施例に係る二者択一回路の動作
に対応する真理値表を示す図表。FIG. 32 is a diagram showing a truth table corresponding to the operation of the alternative circuit according to the embodiment of the present invention.
【手続補正１１】[Procedure Amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図３６[Correction target item name] Fig. 36
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３６】 本発明の実施例に係る競合制御回路の動
作に対応する真理値表を示す図表。FIG. 36 is a diagram showing a truth table corresponding to the operation of the competition control circuit according to the embodiment of the present invention.
【手続補正１２】[Procedure Amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図４２[Correction target item name] Fig. 42
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図４２】 本発明の実施例に係るグループ内正常系判
定回路の動作に対応する真理値表を示す図表。FIG. 42 is a diagram showing a truth table corresponding to the operation of the in-group normal system determination circuit according to the example of the invention.
【手続補正１３】[Procedure Amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図４４[Name of item to be corrected] Fig. 44
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図４４】 本発明の実施例に係る競合制御回路の動作
に対応する真理値表を示す図表。FIG. 44 is a diagram showing a truth table corresponding to the operation of the competition control circuit according to the example of the present invention.
【手続補正１４】[Procedure Amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図４５[Correction target item name] Fig. 45
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図４５】 本発明の第７の実施例に係るインタフェー
ス制御回路の動作に対応する真理値表を示す図表。FIG. 45 is a diagram showing a truth table corresponding to the operation of the interface control circuit according to the seventh embodiment of the present invention.
Claims (8)
数決回路により構成された計算機システムにおいて、 前記多数決回路は、 前記３つの処理系のうちの２つの
系の組み合わせについて各々出力を比較する３組の比較
手段と、 前記３組の比較手段の比較結果および前記３つの処理系
の各系ごとに出力される状態検出信号に基づいて前記３
つの処理系のうちの正常な系を判定する正常系判定手段
と、 前記正常系判定手段の判定結果に基づき前記３つの処理
系の出力の中から１つの系の出力を選択する選択手段
と、を備えたことを特徴とする計算機制御方式。1. A computer system comprising three processing systems for executing the same processing and a majority circuit, wherein the majority circuit compares outputs of respective combinations of two systems of the three processing systems. The three sets of comparing means, the comparison result of the three sets of comparing means, and the state detection signal output for each of the three processing systems
A normal system judging means for judging a normal system of the two processing systems; a selecting means for selecting an output of one system from the outputs of the three processing systems based on the judgment result of the normal system judging means; A computer control system characterized by having.
数決回路により構成された計算機システムにおいて、 前記多数決回路は、 前記３つの処理系のうちの２つの系の組み合わせについ
て各々出力を比較する３組の比較手段と、 前記３組の比較手段の比較結果に基づき前記３つの処理
系のうち正常な系を判定する２組の正常系判定手段と、 前記各々の正常系判定手段の判定結果に基づき前記３つ
の処理系出力の中から１つの系の出力を選択する２組の
選択手段と、 前記２組の選択手段の出力結果を比較照合する選択出力
照合手段と、を備えたことを特徴とする計算機制御方
式。2. A computer system comprising three processing systems that execute the same processing and a majority circuit, wherein the majority circuit compares outputs of respective combinations of two systems of the three processing systems. Three sets of comparing means, two sets of normal system determining means for determining a normal system among the three processing systems based on the comparison results of the three sets of comparing means, and determination results of each normal system determining means Based on the above, two sets of selecting means for selecting one system output from the three processing system outputs, and selected output collating means for comparing and collating output results of the two sets of selecting means are provided. Characteristic computer control method.
数決回路により構成された計算機システムにおいて、 前記多数決回路は、 前記３つの処理系のうちの２つの系の組み合わせについ
て各々出力を比較する３組の比較手段と、 前記３組の比較手段の比較結果に基づき３つの系のうち
正常な系を判定する２組の正常系判定手段と、 前記２組の正常系判定手段を構成する第１の正常系判定
手段の判定結果に基づき前記３つの処理系出力の中から
１つの処理系の出力を選択する選択手段と、 前記第２の正常系判定手段の判定結果と前記選択手段が
選択した処理系を比較照合する選択系照合手段と、を備
えたことを特徴とする計算機制御方式。3. A computer system composed of three processing systems that execute the same processing and a majority circuit, wherein the majority circuit compares outputs of respective combinations of two systems of the three processing systems. Comprising three sets of comparison means, two sets of normal system determination means for determining a normal system from three systems based on the comparison results of the three sets of comparison means, and two sets of normal system determination means. Selection means for selecting the output of one processing system from the outputs of the three processing systems based on the judgment result of the normal system judging means of No. 1, and the judgment result of the second normal system judging means and the selection means. And a selection system matching means for comparing and matching the processing systems.
成された第１の系と前記処理とは異なる同一処理を実行
する２つの処理系から構成された第２の系と前記第１お
よび第２の系間を接続する制御部とから構成された計算
機システムにおいて、 前記制御部は、 前記第１の系を構成する３つの処理系出力の中から正常
な系の出力を選択し前記第２の系に出力する２組の三者
択一手段と、 前記第２の系を構成する２つの処理系出力の中から正常
な系の出力を選択し前記第１の系に出力する３組の二者
択一手段と、を備えたことを特徴とする計算機制御方
式。4. A first system composed of three processing systems executing the same process and a second system composed of two processing systems executing the same process different from said process, said first system and said second system. In a computer system configured by a control unit connecting between second systems, the control unit selects an output of a normal system from outputs of three processing systems that form the first system, Two sets of three-choice means for outputting to the second system, and three sets for selecting an output of a normal system from the outputs of the two processing systems constituting the second system and outputting to the first system. A computer control system characterized by comprising:
成する２つの処理系出力の比較手段を含み比較結果が不
一致のとき該二者択一手段は第２の系を構成する２つの
処理系のうち予め指定されていた１つの処理系出力を選
択し、 前記２組の三者択一手段は前記第１の系を構成する３つ
の処理系のうち予め指定されていた１乃至２つの処理系
を選択するようにしたことを特徴とする請求項第４項記
載の計算機制御方式。5. The three sets of alternative means include a comparison means for the outputs of the two processing systems forming the second system, and when the comparison results do not match, the two alternative means select the second system. One pre-designated processing system output is selected from the two constituent processing systems, and the two sets of three selecting means are designated in advance from the three processing systems composing the first system. The computer control system according to claim 4, wherein one or two processing systems are selected.
成された第１の系と前記処理とは異なる単一処理系から
構成された第２の系と前記第１および第２の系間を接続
する制御部とから構成された計算機システムにおいて、 前記制御部は、計算機システムの動作モードを指定する
ためのモード指定手段と、 前記第１の系を構成する３つの処理系出力のうち正常な
処理系を判定する多数決判定手段と、 前記モードの指定に基づき多数決判定結果をマスクする
マスク手段と、 マスク結果値に基づき前記第１の系を構成する３つ処理
系の中から１つの処理系出力を選択する選択手段と、 前記３つの処理系の出力優先順位を制御する競合制御手
段と、 前記モード指定に基づき前記第２の単一処理系出力信号
と前記競合制御手段の出力を切り替えることにより前記
３つの処理系の出力を指定する切替手段と、を備えるよ
うにしたことを特徴とする計算機制御方式。6. A first system composed of three processing systems executing the same process, and a second system composed of a single processing system different from the process, and between the first and second systems. In a computer system configured by a control unit connecting the above, the control unit includes a mode designating unit for designating an operation mode of the computer system, and a normal output of the three processing system outputs constituting the first system. Majority determination means for determining a different processing system, mask means for masking the majority determination result based on the designation of the mode, and one processing from the three processing systems forming the first system based on the mask result value. Selection means for selecting a system output, contention control means for controlling output priority of the three processing systems, and switching between the second single processing system output signal and the output of the contention control means based on the mode designation. This And a switching means for designating the outputs of the three processing systems according to the above.
成された第１の系と前記処理とは異なる単一処理系から
構成された第２の系と前記第１および第２の系間を接続
する制御部とから構成された計算機システムにおいて、 前記制御部は、 前記第１の系における３つの処理系のうち同一処理を実
行させる処理系の組を指定するグループ指定手段と、 前記グループ指定手段と前記第１の系を構成する３つの
処理系の出力結果に基づき前記第１の系における正常な
処理系を判定する正常系判定手段と、 前記正常系判定結果に基づき前記第１の系を構成する３
つの処理系の出力の中から１つの処理系の出力を選択す
る選択手段と、 前記グループ指定手段と前記正常系判定手段の結果に基
づき前記第１の系における３つの処理系の競合を制御す
る競合制御手段と、を備えるようにしたことを特徴とす
る計算機制御方式。7. A first system composed of three processing systems executing the same process, and a second system composed of a single processing system different from the process, and between the first and second systems. A computer system configured with a control unit connecting the group, the control unit including a group designating unit that designates a set of processing systems that execute the same processing among the three processing systems in the first system; A normal system determining means for determining a normal processing system in the first system based on output results of the designating means and the three processing systems constituting the first system, and the first system based on the normal system determination result. 3 to configure the system
Selection means for selecting an output of one processing system from outputs of one processing system, and control of competition of three processing systems in the first system based on the results of the group designating means and the normal system determining means. A computer control system, characterized in that it comprises a contention control means.
する３つの処理系の各々２つの出力の組み合わせについ
て比較する３組の比較手段と、 前記３組の比較手段の出力と前記二者択一手段からの状
態信号と異常発生時の処理系を予め指定した系選択信号
に基づいて処理系を選択する２組の正常系判定手段と、 前記第１の正常系判定手段の判定結果に基づいて前記第
１の系の中から正常な処理系を前記第２の系へ出力する
選択手段と、 前記第２の正常系判定手段と前記選択手段からの出力結
果を照合比較して前記第２の系へ照合結果を出力する選
択系照合手段とを備え、 前記二者択一手段は前記第２の処理系出力信号と前記３
者択一手段の出力結果に基づいて前記第２の系の正常・
異常を判定する２組の異常判定手段と、 前記第２の系を構成する２つの処理系出力結果を比較す
る比較手段と、 前記２組の異常判定手段からの出力結果および前記比較
手段の出力結果に基づいて前記第２の処理系出力の異常
を検知する同期ずれ判定手段と、 前記同期ずれ判定手段と前記第２の処理系出力結果に基
づいて第２の系の中から１つの処理系出力を選択する選
択手段を備えるようにしたことを特徴とする請求項第４
項または第５項記載の計算機制御方式8. The three selecting means comprises three sets of comparing means for comparing combinations of two outputs of each of the three processing systems constituting the first system, and outputs of the three comparing means. Two sets of normal system determination means for selecting a processing system based on a status signal from the alternative means and a system selection signal which pre-designates a processing system when an abnormality occurs; and a first normal system determination means. Selection means for outputting a normal processing system from the first system to the second system based on the determination result is collated and compared with output results from the second normal system determination means and the selection means. Selection system collating means for outputting a collation result to the second system by means of the second processing system output signal and the third processing system output signal.
Based on the output result of the alternative means, the normality of the second system
Two sets of abnormality determining means for determining abnormality, comparing means for comparing the output results of the two processing systems forming the second system, output results from the two sets of abnormality determining means and outputs of the comparing means A synchronization deviation determining unit that detects an abnormality in the output of the second processing system based on the result, and one processing system from the second system based on the synchronization deviation determining unit and the output result of the second processing system. 5. A selection means for selecting an output is provided.
Computer control method according to item 5
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306144A JPH08161187A (en) | 1994-12-09 | 1994-12-09 | Computer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306144A JPH08161187A (en) | 1994-12-09 | 1994-12-09 | Computer control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161187A true JPH08161187A (en) | 1996-06-21 |
Family
ID=17953590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306144A Pending JPH08161187A (en) | 1994-12-09 | 1994-12-09 | Computer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161187A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041152A1 (en) * | 2000-11-16 | 2002-05-23 | Niigata Seimitsu Co., Ltd. | Memory system |
| JP2008518299A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for evaluating signals of a computer system having at least two execution units |
| JP2008518298A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for generating a signal in a computer system having a plurality of components |
| JP2013101603A (en) * | 2011-10-18 | 2013-05-23 | Nippon Signal Co Ltd:The | Bus synchronized duplex computer system |
-
1994
- 1994-12-09 JP JP6306144A patent/JPH08161187A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041152A1 (en) * | 2000-11-16 | 2002-05-23 | Niigata Seimitsu Co., Ltd. | Memory system |
| JP2008518299A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for evaluating signals of a computer system having at least two execution units |
| JP2008518298A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for generating a signal in a computer system having a plurality of components |
| JP2013101603A (en) * | 2011-10-18 | 2013-05-23 | Nippon Signal Co Ltd:The | Bus synchronized duplex computer system |
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