JPH0815671A - 液晶表示装置と液晶表示素子の駆動方法 - Google Patents
液晶表示装置と液晶表示素子の駆動方法Info
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- JPH0815671A JPH0815671A JP16751294A JP16751294A JPH0815671A JP H0815671 A JPH0815671 A JP H0815671A JP 16751294 A JP16751294 A JP 16751294A JP 16751294 A JP16751294 A JP 16751294A JP H0815671 A JPH0815671 A JP H0815671A
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Abstract
み時間が短い液晶表示装置を提供することである。 【構成】 第N行の画素電極11の第1と第2のTFT
13、15のゲートは第N行、第N+1行のゲートライ
ン17に接続される。第M列の画素電極11の第1と第
2のTFT13、15のドレインは第M列の第1と第2
のデータライン19、21に接続される。ゲートライン
17はゲートドライバ23に接続され、第1と第2のデ
ータライン19、21は第1と第2のコラムドライバ4
0、50に接続される。ゲートドライバ23はゲートラ
イン17をスキャンする。第2のコラムドライバ50
は、リセット電圧と書き込み電圧を第2のデータライン
21に印加し、第1のコラムドライバ40は第2のコラ
ムドライバ50が一水平走査期間後に出力する信号の直
流成分を相殺するための信号を第1のデータライン19
に印加する。
Description
晶表示素子の駆動方法に関し、特に、階調表示可能な強
誘電性液晶表示装置及び液晶表示素子の駆動方法に関す
る。
示素子の研究が進められており、「LIQUID CRYSTALS」,
1989, Vol.5, NO.4, の第1171頁ないし第1177頁には、
カイラルスメクティックC相の螺旋ピッチが表示素子の
基板間隔より小さい強誘電性液晶を用いることが提案さ
れている。この種の強誘電性液晶は、配向状態のメモリ
性(双安定性)を有さないものがDHF液晶(Deformed
Helix Ferroelectric Liquid Crystal)、メモリ性を
有するものがSBF液晶(Short Pitch BistableFerroe
lectric Liquid Crystal)と呼ばれている。
ピッチが基板間隔より小さいため、螺旋構造を持った状
態で基板間に封入されており、印加される電圧に応じ
て、液晶分子の長軸方向(ダイレクタ)が第1の方向に
ほぼ配列した第1の配向状態、液晶分子の長軸方向が前
記第1の方向と異なる第2の方向にほぼ配向した第2の
配向状態、液晶分子の長軸方向の平均的な配列が前記第
1と第2の方向の間の任意の方向となる中間配向状態の
いずれかに設定される。DHF液晶或いはSBF液晶
は、中間配向状態をとることができるので、階調表示が
可能である。
電性液晶表示素子に階調表示を行なわせる駆動方法とし
ては、従来、表示階調に応じた電圧(書き込み電圧)を
各画素に印加する方法が考えられている。しかし、この
駆動方法では、書き込み電圧と画素の透過率とが対応せ
ず、実用レベルの階調表示を実現することは困難であ
る。これは、DHF液晶やSBF液晶の光学特性(印加
電圧と透過率の関係)にヒステリシスがあり、表示階調
に対応する電圧を液晶に単純に印加しても、それ以前に
印加された電圧により、階調が一義的に定まらないため
である。
3710と特願平4−327002には、液晶を一旦第
1の配向状態と第2の配向状態の一方に設定するための
リセットパルスを印加し、その後、表示データに応じた
書き込みパルスを印加する方式の駆動方法が提案されて
いる。
例えば、液晶を挟んで対向する一対の透明基板の一方に
第7図に示すように画素電極74とそれに接続される1
つの薄膜トランジスタ72とをマトリクス状に配置し、
他方に対向電極を形成している。各行のゲートライン7
1には、対応する行の画素電極74に接続された薄膜ト
ランジスタ72のゲート電極が接続されており、ドレイ
ンライン73には対応する列の画素電極74に接続され
た薄膜トランジスタ72のドレイン電極が接続されてい
る。液晶表示装置のゲートライン71に図8(A)に示
すゲートパルスを印加してTFT素子72をオンさせて
いる期間に、図8(B)に示す書き込み補償用パルスP
1、リセット補償用パルスP2、リセットパルスP3、
書き込みパルスP4を順次データライン73を介して画
素電極74に印加する。書き込み補償用パルスP1は書
き込みパルスP4と極性が逆で絶対値が等しいパルスで
あり、リセット補償用パルスP2はリセットパルスP3
と極性が逆で絶対値が等しいパルスである。
3により強誘電性液晶の液晶分子が一方向に配列され、
その後、書き込みパルスP4が画素電極74に印加さ
れ、書き込みパルスP4の電圧VMODが非選択期間中各
画素に保持される。従って、液晶のヒステリシスに関係
なく、書き込み電圧VMODに対応する階調を一義的に定
めることができると共にその階調が1フレームの間維持
される。従って、階調表示が可能となる。また、リセッ
トパルスP3とリセット補償用パルスP2とが相殺し、
書き込みパルスP4と書き込み補償用パルスP1とが相
殺するため、液晶に印加される電圧に直流成分は発生し
ない。
43710と特願平4−327002に提案された駆動
方法を用いた液晶表示装置では、印加電圧に直流成分が
発生しないようにするため、書き込みパルスP4とリセ
ットパルスP3に加えて、2つの補償用のパルスP1、
P2を印加している。このため、各選択期間に同一内容
でビットを反転したデータ(符号を反転したデータ)を
2回データラインドライバに供給する必要があり、表示
制御系の構成及び動作が複雑になるという問題があっ
た。また、各行の画素電極74にP1からP4の4つの
パルスを印加するため、各行のゲートライン71の選択
期間が長くなり、その結果、1画面分の書き込み期間が
長くなるという問題もあった。
で、表示制御系の構成及び制御が簡単で、また、1画面
分の書き込み時間の短い液晶表示素子の駆動方法及び液
晶表示装置を提供することを目的とする。また、この発
明は、表示制御系の構成及び制御が簡単な液晶表示素子
及びその駆動方法を提供することを他の目的とする。
め、この発明にかかる液晶表示装置は、マトリクス状に
配置された画素電極と、前記画素電極に電流路の一端が
接続された第1のトランジスタと、前記画素電極に電流
路の一端が接続された第2のトランジスタと、対応する
列の画素電極に接続された前記第1のトランジスタの電
流路の他端に接続された第1のデータラインと、この対
応する列の画素電極に接続された前記第2のトランジス
タの電流路の他端に接続された第2のデータラインと、
対応する行の画素電極に接続された前記第1のトランジ
スタのゲートとこの対応する行の1行前の行の画素電極
に接続された第2のトランジスタのゲートとに接続され
たゲートラインを備える一方の基板と、前記画素電極に
対向する対向電極が形成された他方の基板と、前記基板
間に配置され、前記画素電極と前記対向電極間に印加さ
れた電圧に応じて液晶分子が一方の方向にほぼ配列した
第1の配向状態と、液晶分子が他方の方向にぼぼ配列し
た第2の配向状態と、前記第1と第2の配向状態の中間
の任意の配向状態に配向する強誘電性液晶とを備えた強
誘電性液晶表示素子と、前記対応する行の画素電極の前
記第1のトランジスタのゲートとこの対応する行の1行
前の行の画素電極の第2のトランジスタのゲートとに接
続された前記ゲートラインに前記第1及び第2のトラン
ジスタをオンする選択信号を出力する選択手段と、前記
選択手段により選択された前記対応する行の画素電極に
前記強誘電性液晶を前記第1または第2の配向状態の一
方に設定するためのリセット電圧信号と画素の表示階調
に応じて変化する書き込み電圧信号とからなる制御信号
を前記第2のデータラインと前記第2のトランジスタと
を介して印加する書き込み手段と、前記書き込み手段に
より前記強誘電性液晶に印加される電圧の直流成分を相
殺するための補償信号を前記第1のデータラインと前記
第1のトランジスタを介して前記画素電極に印加する補
償手段と、を備えることを特徴とする。
圧信号と前記リセット電圧信号とそれぞれ極性が逆で絶
対値が等しい書き込み補償用電圧信号とリセット補償用
電圧信号とからなる。また、例えば、前記補償手段は、
画像信号を反転する手段と、反転された画像信号に対応
する書き込み補償用電圧信号を出力する第1の出力手段
と、前記第1の出力手段の書き込み補償用電圧信号と前
記リセット補償用電圧信号を順番に選択して出力する手
段とから構成され、前記書き込み手段は、画像信号を一
水平走査期間分遅延する遅延手段と、遅延された画像信
号に対応する書き込み電圧信号を出力する第2の出力手
段と、前記第2の出力手段の出力電圧信号と前記リセッ
ト電圧信号を順番に選択して出力する手段とから構成さ
れる。
動方法は、マトリクス状に配置された画素電極を備える
一方の基板と、前記画素電極に対向する対向電極が形成
された他方の基板と、前記基板間に配置された液晶とを
備えた液晶表示素子の画素電極に電圧信号を印加して画
像を表示させる駆動方法において、各行の画素電極を順
次選択し、選択した行の画素電極に前記液晶分子を所定
の方向に配向させるリセット電圧とビデオ信号を1水平
操作期間分遅延し、遅延された前記ビデオ信号により定
義される階調表示を行う書き込み電圧からなる制御用信
号を印加する書き込みステップと、前記ビデオ信号を反
転し、反転されたビデオ信号により定義される、前記書
き込みステップにより液晶に印加される電圧の直流成分
を相殺するための補償用信号を前記書き込みステップと
同期して前記書き込みステップにより選択される行の前
記画素電極の次の行の画素電極に印加する補償ステップ
と、より構成されることを特徴とする。
次ゲートパルスを印加することにより、1つの行の画素
電極に接続された第2のトランジスタと次の行の画素電
極に接続された第1のトランジスタが同期してオンす
る。従って、ゲートライン1行毎に画素電極が2行分づ
つ順次選択される。即ち、1つの行の画素電極は、その
行のゲートラインにゲートパルスが印加されたその行の
選択期間中に第1のトランジスタを介して第1のデータ
ラインから前記画素印加する信号の前半の電圧が印加さ
れ、次の行の画素電極に接続されたゲートラインにゲー
トパルスが印加された次の行の選択期間中に、第2のト
ランジスタを介して第2のデータラインから前記画素に
印加する信号の後半の電圧が印加される。従って、上記
構成の液晶表示装置によれば、1つの画素電極の書き込
み期間を隣接する2つのゲートラインの選択期間として
いるので、一行のゲートラインの選択期間を短縮するこ
とができ、フレーム周波数を高くすることができる。
圧が印加されるので、書き込み電圧印加時の液晶の配向
状態が一定状態となり、書き込み電圧に対応した表示階
調が安定して得られる。また、1つの画素電極に制御信
号と補償信号とを互いに異なるトランジスタから入力す
ることができ、制御系の構成を簡略化できる。
明する。まず、本発明の一実施例にかかる液晶表示素子
の構成を説明する。図1は液晶表示素子の断面図、図2
は液晶表示素子の画素電極とアクティブ素子を形成した
基板(下基板)の平面図である。
ス方式のものであり、一対の透明基板(例えば、ガラス
基板)1、2のうち、図1において下側の基板(以下、
下基板)1には透明な画素電極11と1つの画素電極1
1に接続された第1と第2の薄膜トランジスタ(以下、
TFT)13、15とがマトリクス状に配列形成されて
いる。
しないが、例えば、下基板1上に形成されたゲート電極
と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜の
上に形成された半導体層と、ソース電極及びドレイン電
極とから構成される。
極11の行方向に延在するゲートライン(走査ライン)
17が配線されている。ゲートライン17の本数は画素
電極11の行数より1本多い。また、画素電極11の列
方向に第1と第2のデータライン(階調信号ライン)1
9、21が配線されている。
13と15の電流路の一端、例えば、ソース電極が接続
されている。第1のTFT13のドレイン電極は対応す
る第1のデータライン19に接続され、そのゲート電極
は対応するゲートライン17に接続されている。第2の
TFT15のドレイン電極は対応する第2のデータライ
ン21に接続され、そのゲート電極は次の行のゲートラ
イン17に接続されている。
のTFT13のゲート電極は第N行のゲートライン17
に接続され、第N行の画素電極に接続された第2のTF
T15のゲート電極は第N+1行のゲートライン17に
接続される。また、第M列の画素電極に接続された第1
のTFT13のドレイン電極は第M列の第1のデータラ
イン19に接続され、第M列の画素電極11に接続され
た第2のTFT15のドレイン電極は第M列の第2のデ
ータライン21に接続されている。
板)2には、下基板1の各画素電極11と対向する透明
な対向電極31が形成されている。対向電極31は表示
領域全体にわたる1枚の電極から構成され、一定の基準
電圧V0が印加されている。
れぞれ配向膜3、4が設けられている。配向膜3、4は
ポリイミド等の有機高分子化合物からなる水平配向膜で
あり、その表面にはラビング等による配向処理が施され
ている。
とスペーサ7を介して接着されており、基板1、2間の
シール材5で囲まれた領域には液晶6が封入されてい
る。液晶6は、カイラルスメクティックC相の螺旋ピッ
チが両基板1、2の間隔より小さい強誘電性液晶(DH
F液晶或いはSBF液晶)であり、その液晶分子は所定
のピッチをもつ螺旋構造に配向し、その螺旋の軸は配向
膜3、4の配向処理の方向とほぼ平行である。液晶6の
液晶分子は、一方の極性でかつ絶対値が所定の値以上の
電圧を印加した時、図3(B)に実線で示す第1の配向
方向6aに配向し、他方の極性でかつ絶対値が所定の値
以上の電圧を印加した時、波線で示す第2の配向方向6
bに配向する。
8、9が配置されている。偏光板8、9の一方、例え
ば、上偏光板8の透過軸8aは、図3(A)に示すよう
に配向方向6bとほぼ平行になっており、他方の偏光板
9の透過軸9aは、図3(C)に示すように上偏光板8
の透過軸8aとほぼ直交している。
動回路)23に接続される。第1のデータライン19は
第1のコラムドライバ(列駆動回路)40内の第1のマ
ルチプレクサ回路47に接続され、第2のデータライン
21は第2のコラムドライバ(列駆動回路)50内の第
2のマルチプレクサ回路57に接続される。
イバ40と第2のコラムドライバ50に供給される。第
2のコラムドライバ50は、図8(B)に示す液晶6の
液晶分子の長軸方向を第1の配向方向6a或いは第2の
配向方向6bに配向させるリセット電圧−VRのリセッ
トパルスP3と書き込み電圧VMODの書き込みパルスP
4とを画素電極11に印加するためのものであり、第1
のコラムドライバ40は、液晶6に一方の極性の電圧が
片寄ることを補償するための書き込み補償用電圧−VMO
DのパルスP1とリセット補償用電圧VRのリセットパ
ルスP2とを画素電極11に印加するためのものであ
る。
ナログビデオ信号S1を反転増幅する反転ビデオアンプ
41と、反転されたアナログビデオ信号S2をサンプリ
ングする第1のサンプルホールド回路43と、第1のサ
ンプルホールド回路43にサンプリングされた一水平期
間分の映像信号をパラレルに出力する第1の出力回路4
5と、第1の出力回路45の出力する書き込み補償用電
圧−VMODと正極性のリセット補償用電圧VRとを、1
選択期間を1周期とし、前記選択期間をわずかに位相が
ずれた切り替え信号SL1に従って切り換えて第1のデ
ータライン19に出力する第1のマルチプレクサ回路4
7とから構成される。
ナログビデオ信号S1を一水平走査期間遅延する遅延素
子51と、遅延されたアナログビデオ信号S3をサンプ
リングする第2のサンプルホールド回路53と、第2の
サンプルホールド回路53にサンプリングされた一水平
期間分の映像信号をパラレルに出力する第2の出力回路
55と、第2の出力回路55の出力する負極性のリセッ
ト電圧−VRと書き込み電圧VMODとを、切り替え信号
SL1を反転させた切り替え信号SL2に従って切り換
えて第2のデータライン21に出力する第2のマルチプ
レクサ回路57とから構成される。
4、図5を参照して説明する。図4(A)はこの液晶表
示装置にコンピュータ等の外部装置から供給されるアナ
ログビデオ信号S1の波形を反転ビデオアンプ41によ
り反転した出力信号S2を示し、図4(B)は遅延素子
51により信号S1を1水平操作期間遅らせた出力信号
S3を示す。図4(C)は水平同期信号に同期したイン
ヒビット信号を示す。図4(D)と(E)はそれぞれ第
1及び第2の出力回路の出力を示す。さらに、図4
(F)と(G)は、それぞれ、第1及び第2のマルチプ
レクサ回路47及び57に供給される切り替え信号SL
1、SL2の波形、図4(H)は第1のマルチプレクサ
回路47の出力信号の波形、図4(I)は第2のマルチ
プレクサ回路57の出力信号の波形をそれぞれ示す。
(H)、(I)と同一の波形図であり、図4と図5の間
のタイミング関係を明確にするために記載したものであ
る。、図5(C)は第N行のゲートライン17に印加さ
れるゲートパルスの波形、図5(D)は第N+1行のゲ
ートライン17に印加されるゲートパルスの波形、図5
(E)は第N+2行のゲートライン17に印加されるゲ
ートパルスの波形、図5(F)は第N行の画素電極11
に印加される電圧の波形、図5(G)は第N+1行の画
素電極11に印加される電圧の波形をそれぞれ示す。
のNTSC信号をデコードして生成される信号であり、
水平同期信号とそれに後続する1走査ライン上の各画素
の輝度を示す信号から構成される。なお、波形内の”
N”、”N+1”等の記号は、その波形が第N行、N+
1行等の画素の表示階調を定義する信号であることを意
味する。
反転ビデオアンプ41により図4(A)に示すように反
転されたビデオ信号S2に変換され、第1のサンプルホ
ールド回路43に供給される。また、アナログビデオ信
号S1は遅延素子51により図4(B)に示すように一
水平走査期間遅延されたビデオ信号S3に変換され、第
2のサンプルホールド回路53に供給される。
れたビデオ信号S3を所定のタイミング(1ライン上の
各画素の位置に対応するタイミング)でサンプリングす
ると共に一水平走査期間前にサンプリングしておいた信
号を、図4(E)に示すように第2の出力回路55を介
して出力する。第2のマルチプレクサ回路57は、図4
(G)に示す切り替え信号SL2に応答し、図4(I)
に示すように、負極性のリセット電圧−VRと正極性の
書き込み電圧VMODを交互に選択して、対応する第2の
データライン21に出力する。
れた反転ビデオ信号S2を所定のタイミングでサンプリ
ングすると共に一水平走査期間前にサンプリングしてお
いた信号を、図4(D)に示すように、第1の出力回路
45を介して出力する。第1のマルチプレクサ回路47
は、図4(F)に示す切り替え信号SL1に応答し、図
4(H)に示すように、画素電極11に印加される負極
性のリセット電圧−VRと絶対値が等しく逆極性、即
ち、正極性のリセット補償用電圧VRと第1の出力回路
45から供給された書き込み電圧VMODと絶対値が等し
く逆極性、即ち、負極性の書き込み補償用電圧−VMOD
を交互に選択して、対応する第1のデータライン19に
出力する。
(E)に示すように、各ゲートライン17に順次ゲート
パルスを印加する。ゲートパルスが印加されたゲートラ
イン17にゲートが接続され、それぞれ異なる行の画素
電極11にソース又はドレイン電極が接続された第1と
第2のTFT13と15とが同期してオンし、第1及び
第2のデータライン19、21に印加されていた信号
(図4(H)、(I)及び図5(A)、(B)に示す信
号)をそれぞれの行の画素電極11に供給する。
に接続される第1のTFT13と第N−1行の画素電極
に接続される第2のTFT15とに接続されるゲートラ
イン17にゲートパルスを印加すると、この期間、図5
(F)に示すように、第N行の画素電極11に第1のデ
ータライン19と第1のTFT13とを介して書き込み
補償用電圧−VMODとリセット補償用電圧VRとからな
る補償用信号が印加されると共に第N−1行の画素電極
11に第2のデータライン21と第2のTFT15とを
介してリセット電圧−VRと書き込み電圧VMODが印加
される。
ートパルスを印加すると、図5(F)、(G)に示すよ
うに、この期間に、第N行の画素電極11に第2のデー
タライン21と第2のTFT15とを介して負極性のリ
セット電圧−VRと正極性の書き込み電圧VMODとから
なる表示階調制御用の信号が印加されると共に第N+1
行の画素電極11に第2のデータライン21と第2のT
FT15を介して書き込み補償用電圧−VMODリセット
補償用電圧VRからなる補償用信号が印加される。そし
て、第N+1行のゲートライン17に印加されたゲート
パルスがオフすると、第N行の画素電極11の第2のT
FT15がオフし、その時点で画素電極11に印加され
ていた書き込み電圧VMODが次の選択期間まで保持され
る。
のゲートライン17からのゲートパルスによる選択期間
中に第1のTFT13を介して書き込み補償用電圧−V
MODとリセット補償電圧VRとからなる補償用信号を印
加された後、第N+1行のゲートライン17からのゲー
トパルスによる選択期間中に第2のTFT15を介して
リセット電圧−VRと書き込み電圧VMODとからなる表
示階調制御用信号を印加される。このため、液晶分子は
任意の中間の配向状態に維持され、階調表示が可能とな
る。
素子及びその駆動方法によれば、通常のアナログビデオ
信号を液晶表示素子に供給するだけで、任意の階調の画
像を表示することができ、画素電極11に供給する書き
込み電圧VMOD、リセット電圧−VR、及びこれらの直
流成分を補償(相殺)するための書き込み補償用電圧−
VMOD、リセット補償用電圧VRを指示する信号(デー
タ)を外部で生成する必要がない。また、第N行の画素
電極11に表示階調制御用のリセット電圧−VRと書き
込み電圧VMODを印加している期間に、第N+1行の画
素電極11に補償用の電圧−VMODとVRを印加するの
で、図5(F)、(G)に示すように、1つの画素電極
11への書き込みを隣接する2つの行の選択期間で行っ
ているので、一行分の選択期間を従来のほぼ半分の時間
とすることができ、デューティー比を大きくすることが
できる。
イバ40、50の回路構成の一例を説明する。図6は、
第1及び第2のコラムドライバ40、50の1列分(デ
ータライン1本分)の構成を示す。図示するように、第
1のサンプルホールド回路43は、サンプリングとサン
プリングした電圧を第1の出力回路45に供給する動作
を同時に可能とするため、4つのスイッチSW1〜SW
4と2つのコンデンサC1、C2から構成されるブリッ
ジ型のサンプルホールド回路から構成される。スイッチ
SW1〜SW4のオン・オフのタイミングはタイミング
制御回路TCにより制御される。
回路TCからのオン・オフ制御信号に従ってビデオ信号
の各水平走査期間内の所定タイミングでその一方がオン
するとともに他方がオフし、コンデンサC1又はC2に
ビデオ信号を供給する。コンデンサC1、C2は供給さ
れたビデオ信号をサンプルし、ホールドする。一方スイ
ッチSW3とSW4とはそれぞれコンデンサC1、C2
にホールドされている電圧信号を第1の出力回路45に
供給する。
幅回路APと、図4(C)に示すように、水平同期信号
に同期した禁止(インヒビット)信号INHに応答し
て、第1の出力回路45の入力と出力を基準電圧V0
(アナログビデオ信号の中心電圧であり、対向電極31
の電圧)に設定するスイッチSW5、SW6とから構成
される。第1のマルチプレクサ回路47は、ハイレベル
の切り替え信号SL1に応答して、第1の出力回路45
の出力信号を対応する第1のデータライン19に供給す
るセレクタSE1と、ローレベルの切り替え信号SL1
に応答して、正極性のリセット補償用電圧VRを対応す
る第1のデータライン19に供給するセレクタSE2か
ら構成される。
の構成は入力信号がS3である点以外第1のサンプルホ
ールド回路43の構成と同一である。第2の出力回路5
5の構成は第1の出力回路45の構成と同一である。第
2のマルチプレクサ回路57の構成は、リセット補償用
電圧VRをリセット電圧−VRに代え、切り替え信号S
L1をその反転した切り替え信号SL2に代え、セレク
タの接続先を第2のデータライン21に代える点以外
は、第1のマルチプレクサ回路47の構成と同一であ
る。
のコラムドライバ40、50の動作を図4を参照して説
明する。まず、タイミング制御回路TCは各水平走査期
間内の対応するタイミングでスイッチSW1とSW2の
一方を所定期間オンさせるとともに他方を所定期間オフ
させ、コンデンサC1とC2の一方に図4(A)、
(B)に示すビデオ信号S2、S3に含まれる対応する
コラム用の画像データをサンプリングさせる。一方、タ
イミング制御回路TCはコンデンサC1、C2のうちサ
ンプリング中でないほうに接続されたスイッチSW3或
いはSW4をオンさせ、コンデンサに保持されている電
圧を出力回路に供給する。
れた信号を増幅器APにより1倍に増幅して出力すると
共に図4(C)に示す水平同期信号に同期した禁止信号
INHが供給される期間、その出力を基準レベルV0に
設定する。このため、第1の出力回路45と第2の出力
回路55の出力信号は図4(D)、(E)に示すように
なる。
(F)に示す選択信号SL1に応答して、選択信号SL
1がハイレベルの期間は図4(D)に示す第1の出力回
路45の出力を選択し、選択信号SL1がローレベルの
期間はリセット電圧VRを選択して出力する。このた
め、第1のマルチプレクサ回路47は図4(H)に示す
信号を対応する第1のデータライン19に供給する。
4(G)に示す切り替え信号SL2に応答して、切り替
え信号SL2がハイレベルの期間は図4(E)に示す第
2の出力回路55の出力を選択し、切り替え信号SL2
がローレベルの期間はリセット電圧−VRを選択して出
力する。このため、第2のマルチプレクサ回路57は図
4(I)に示す信号を対応する第2のデータライン21
に供給する。
(E)に示すように、一水平走査期間より短いパルス幅
のゲートパルスをゲートライン17に順次印加する。こ
のゲートパルスにより、1つの画素電極11に接続され
た第1のTFT13と第2のTFT15とが順次オン
し、第1のTFT13がオンしたときに第1のデータラ
イン19に出力されている信号が画素電極11に印加さ
れ、第2のTFT15がオンした時に第2のデータライ
ン21に出力されている信号が画素電極11印加され
る。このため、例えば、第N行の画素電極11には図5
(F)に示す波形の電圧が印加される。
用することにより、簡単な構成の駆動回路を用いて、液
晶表示素子を駆動することができる。なお、この発明は
上記実施例に限定されず、種々の変形が可能である。例
えば、図6に示したサンプルホールド回路、出力回路、
マルチプレクサ回路の構成は例示であり、実質的に同一
の機能を有する他の回路を使用できる。例えば、出力回
路に供給される基準電圧は、電源電圧VDD等の他の電
圧でもよい。上記実施例では、第1のデータライン19
に書き込み補償用電圧とリセット補償用電圧をこの順番
で印加したが、順番を逆にしてもよい。また、書き込み
補償用電圧を負極性、リセット補償用電圧を正極性、リ
セット電圧を負極性、書き込み電圧を正極性としたが、
書き込み補償用電圧を正極性、リセット補償用電圧を負
極性、リセット電圧を正極性、書き込み電圧を負極性と
してもよい。
1つとしたが、RGBアナログ映像信号を用意し、R用
アナログ映像信号をR表示用のコラムのサンプルホール
ド回路にサンプリングさせ、G用アナログ映像信号をG
表示用のコラムのサンプルホールド回路にサンプリング
させ、B用アナログ映像信号をB表示用のコラムのサン
プルホールド回路にサンプリングさせることにより、フ
ルカラー表示にも同様に適用できる。
を使用したが、SSF液晶と呼ばれるカイラルステクテ
ィックC相の螺旋ピッチが表示素子の基板間隔よりも大
きく且つ安定した2つの配向状態のメモリ性(双安定
性)を有する強誘電性液晶や反強誘電性液晶にも本願発
明を適用可能である。また、高分子分散液晶のように、
ヒステリシス等により、画素に複数の電圧を印加するも
のであれば、上述の液晶に限るものではない。
示装置によれば、ある行の画素電極に電圧を印加してい
る期間に、次の行の画素電極に電圧を印加しておくこと
ができるので、1ゲートライン分の選択期間を短縮する
ことができ、デューテイ比を大きくすることができる。
また、ビデオ信号を液晶表示素子に供給するだけで、任
意の階調の画像を表示することができ、画素電極に供給
する書き込み電圧、リセット電圧、及びこれらの直流成
分を補償(相殺)するための電圧を指示する信号(デー
タ)を外部で生成する必要がなく、制御系の構成が簡単
になる。
面図である。
路の構成を示す図である。
関係を示す図である。
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
ある。
ある。
するためのタイミングチャートである。
膜、5・・・シール材、6・・・液晶、7・・・スペーサ、8・・・
偏光板、9・・・偏光板、11・・・画素電極、13・・・第1
の薄膜トランジスタ(TFT)、15・・・第2の薄膜ト
ランジスタ(TFT)、17・・・ゲートライン、19・・・
第1のデータライン、21・・・第2のデータライン、2
3・・・ゲートドライバ、31・・・対向電極、40・・・第1
のコラムドライバ、41・・・反転ビデオアンプ、43・・・
第1のサンプルホールド回路、45・・・第1の出力回
路、47・・・第1のマルチプレクサ回路、50・・・第2の
コラムドライバ、51・・・遅延素子、53・・・第2のサン
プルホールド回路、55・・・第2の出力回路、57・・・第
2のマルチプレクサ回路
Claims (7)
- 【請求項1】マトリクス状に配置された画素電極と、前
記画素電極に電流路の一端が接続された第1のトランジ
スタと、前記画素電極に電流路の一端が接続された第2
のトランジスタと、対応する列の画素電極に接続された
前記第1のトランジスタの電流路の他端に接続された第
1のデータラインと、この対応する列の画素電極に接続
された前記第2のトランジスタの電流路の他端に接続さ
れた第2のデータラインと、対応する行の画素電極に接
続された前記第1のトランジスタのゲートとこの対応す
る行の1行前の行の画素電極に接続された第2のトラン
ジスタのゲートとに接続されたゲートラインを備える一
方の基板と、前記画素電極に対向する対向電極が形成さ
れた他方の基板と、前記基板間に配置され、前記画素電
極と前記対向電極間に印加された電圧に応じて液晶分子
が一方の方向にほぼ配列した第1の配向状態と、液晶分
子が他方の方向にぼぼ配列した第2の配向状態と、前記
第1と第2の配向状態の中間の任意の配向状態に配向す
る強誘電性液晶とを備えた強誘電性液晶表示素子と、 前記対応する行の画素電極の前記第1のトランジスタの
ゲートとこの対応する行の1行前の行の画素電極の第2
のトランジスタのゲートとに接続された前記ゲートライ
ンに前記第1及び第2のトランジスタをオンする選択信
号を出力する選択手段と、 前記選択手段により選択された前記対応する行の画素電
極に前記強誘電性液晶を前記第1または第2の配向状態
の一方に設定するためのリセット電圧信号と画素の表示
階調に応じて変化する書き込み電圧信号とからなる制御
信号を前記第2のデータラインと前記第2のトランジス
タとを介して印加する書き込み手段と、 前記書き込み手段により前記強誘電性液晶に印加される
電圧の直流成分を相殺するための補償信号を前記第1の
データラインと前記第1のトランジスタを介して前記画
素電極に印加する補償手段と、 を備えることを特徴とする液晶表示装置。 - 【請求項2】前記補償信号は前記書き込み電圧信号と前
記リセット電圧信号とそれぞれ極性が逆で絶対値が等し
い書き込み補償用電圧信号とリセット補償用電圧信号と
からなることを特徴とする請求項1に記載の液晶表示装
置。 - 【請求項3】前記補償手段は、画像信号を反転する手段
と、反転された画像信号に対応する書き込み補償用電圧
信号を出力する第1の出力手段と、前記第1の出力手段
の出力する書き込み補償用電圧信号と前記リセット補償
用電圧信号を順番に選択して出力する手段とから構成さ
れ、 前記書き込み手段は、画像信号を一水平走査期間分遅延
する遅延手段と、遅延された画像信号に対応する書き込
み電圧信号を出力する第2の出力手段と、前記第2の出
力手段の出力電圧信号と前記リセット電圧信号を順番に
選択して出力する手段とから構成される、ことを特徴と
する請求項2に記載の液晶表示装置。 - 【請求項4】マトリクス状に配置された画素電極と、マ
トリクス状に配置され、前記画素電極に電流路の一端が
接続された第1のトランジスタと、マトリクス状に配置
され、前記画素電極に電流路の一端が接続された第2の
トランジスタと、前記第1のトランジスタの電流路の他
端に接続された第1のデータラインと、前記第2のトラ
ンジスタの電流路の他端に接続された第2のデータライ
ンと、異なった行の前記第1のトランジスタと第2のト
ランジスタのゲートに接続された複数のゲートラインを
備える一方の基板と、前記画素電極に対向する対向電極
が形成された他方の基板と、前記基板間に配置された液
晶を備えた液晶表示素子と、 前記ゲートラインに接続され、前記ゲートラインにゲー
トパルスを印加して、該ゲートラインに接続された第1
及び第2のトランジスタをオンさせるゲートドライバ
と、 オンした第1のトランジスタを介して第1の信号を前記
画素電極に印加する第1の駆動手段と、 オンした第2のトランジスタを介して第2の信号を前記
画素電極に印加する第2の駆動手段と、 を備え、異なった行の画素電極に異なった信号を同時に
供給することを可能としたことを特徴とする液晶表示装
置。 - 【請求項5】マトリクス状に配置された画素電極と、該
画素電極に電流路の一端が接続され、マトリクス状に配
置された第1と第2のアクティブ素子とを備える一方の
基板と、前記画素電極に対向する対向電極が形成された
他方の基板と、前記基板間に配置され、前記画素電極と
前記対向電極間に印加された電圧に応じて液晶分子が一
方の方向にほぼ配列した第1の配向状態と、液晶分子が
他方の方向にほぼ配列した第2の配向状態と、前記第1
と第2の配向状態の中間の任意の配向状態に配向する強
誘電性液晶と、を備えたアクティブマトリクス型強誘電
性液晶表示素子と、 前記第1と第2のアクティブ素子を介して各行の画素電
極を各2回づつ順次選択する選択手段と、 各画素電極の後半の選択期間に、前記強誘電性液晶を前
記第1または第2の配向状態の一方に設定した後、階調
表示を行うための表示階調制御用電圧信号を各画素電極
に印加し、各画素電極の前半の選択期間に前記表示階調
制御用電圧信号の直流成分を相殺するための補償用電圧
信号を印加することにより、ある行の画素電極への表示
階調制御用電圧信号と他の行の画素電極への補償用電圧
信号の印加を同時に行う駆動手段と、 を備えることを特徴とする液晶表示装置。 - 【請求項6】前記駆動手段は、画像信号を反転する手段
と、反転された画像信号に対応する電圧信号を出力する
第1の出力手段と、前記第1の出力手段の出力電圧信号
と所定の第1の電圧信号を順番に選択してなる補償用電
圧信号を各画素電極の前半の選択期間に印加する手段
と、 前記画像信号を一水平走査期間分遅延する遅延手段と、
遅延された画像信号に対応する電圧信号を出力する第2
の出力手段と、前記第2の出力手段の出力電圧信号と所
定の第2の電圧信号を順番に選択してなる表示階調制御
用電圧信号を各画素電極の後半の選択期間に印加する手
段とから構成されることを特徴とする請求項5に記載の
液晶表示装置。 - 【請求項7】マトリクス状に配置された画素電極を備え
る一方の基板と、前記画素電極に対向する対向電極が形
成された他方の基板と、前記基板間に配置された液晶と
を備えた液晶表示素子の画素電極に電圧信号を印加して
画像を表示させる駆動方法において、 各行の画素電極を順次選択し、選択した行の画素電極に
前記液晶分子を所定の方向に配向させるリセット電圧と
ビデオ信号を1水平操作期間分遅延し、遅延された前記
ビデオ信号により定義される階調表示を行う書き込み電
圧からなる制御用信号を印加する書き込みステップと、 前記ビデオ信号を反転し、反転されたビデオ信号により
定義される、前記書き込みステップにより液晶に印加さ
れる電圧の直流成分を相殺するための補償用信号を前記
書き込みステップと同期して前記書き込みステップによ
り選択される行の前記画素電極の次の行の画素電極に印
加する補償ステップと、より構成されることを特徴とす
る液晶表示素子の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16751294A JP3582101B2 (ja) | 1994-06-28 | 1994-06-28 | 液晶表示装置と液晶表示素子の駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16751294A JP3582101B2 (ja) | 1994-06-28 | 1994-06-28 | 液晶表示装置と液晶表示素子の駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0815671A true JPH0815671A (ja) | 1996-01-19 |
JP3582101B2 JP3582101B2 (ja) | 2004-10-27 |
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ID=15851065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16751294A Expired - Fee Related JP3582101B2 (ja) | 1994-06-28 | 1994-06-28 | 液晶表示装置と液晶表示素子の駆動方法 |
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---|---|
JP (1) | JP3582101B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936686A (en) * | 1996-03-28 | 1999-08-10 | Kabushiki Kaisha Toshiba | Active matrix type liquid crystal display |
US5949391A (en) * | 1996-08-20 | 1999-09-07 | Kabushiki Kaisha Toshiba | Liquid crystal display device and driving method therefor |
US6069600A (en) * | 1996-03-28 | 2000-05-30 | Kabushiki Kaisha Toshiba | Active matrix type liquid crystal display |
US8248344B2 (en) | 2000-12-20 | 2012-08-21 | Lg Display Co., Ltd. | Method and apparatus for driving a liquid crystal display panel in a dot inversion system |
CN109935186A (zh) * | 2017-12-15 | 2019-06-25 | 乐金显示有限公司 | 膜上芯片和包括膜上芯片的显示装置 |
CN110910812A (zh) * | 2019-12-18 | 2020-03-24 | 福州京东方光电科技有限公司 | 一种显示面板的像素电压补偿方法及装置 |
-
1994
- 1994-06-28 JP JP16751294A patent/JP3582101B2/ja not_active Expired - Fee Related
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CN110910812A (zh) * | 2019-12-18 | 2020-03-24 | 福州京东方光电科技有限公司 | 一种显示面板的像素电压补偿方法及装置 |
CN110910812B (zh) * | 2019-12-18 | 2023-04-14 | 福州京东方光电科技有限公司 | 一种显示面板的像素电压补偿方法及装置 |
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