JPH08153062A - Dma controller - Google Patents
Dma controllerInfo
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- JPH08153062A JPH08153062A JP31768194A JP31768194A JPH08153062A JP H08153062 A JPH08153062 A JP H08153062A JP 31768194 A JP31768194 A JP 31768194A JP 31768194 A JP31768194 A JP 31768194A JP H08153062 A JPH08153062 A JP H08153062A
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- address
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御装置に関し、特に
アクセス制御回路およびメモリ装置アドレス生成部を備
えるＤＭＡ制御装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a DMA (Direct).
The present invention relates to a memory access controller, and more particularly to a DMA controller including an access control circuit and a memory device address generation unit.
【０００２】[0002]
【従来の技術】ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ），メモリ装置および周辺入出力装
置を備えるコンピュータシステムにおいては、ＣＰＵの
介在なしに周辺入出力装置とメモリ装置との間のデータ
転送を実現するために、ＤＭＡ方式が採用されることが
多い。ここで、通常、ＤＭＡ動作を実現するためには、
ＣＰＵに代わって「メモリ装置に対するアドレス情報の
出力」および「周辺入出力装置とメモリ装置との間のＤ
ＭＡ転送の制御」を実行するＤＭＡ制御装置が使用され
る。2. Description of the Related Art CPU (Central Procedures)
In a computer system including a memory unit and a peripheral input / output device, a DMA method may be adopted to realize data transfer between the peripheral input / output device and the memory device without CPU intervention. Many. Here, normally, in order to realize the DMA operation,
Instead of CPU, "output of address information to memory device" and "D between peripheral I / O device and memory device"
A DMA controller performing "control of MA transfer" is used.
【０００３】従来、この種のＤＭＡ制御装置には、「メ
モリ装置へのアクセスは連続したアドレスの領域にのみ
可能である」という制限があった。すなわち、メモリ装
置に対して出力されるアドレス情報は、シーケンシャル
なアドレス（連続アドレス）に限られるという制限があ
った。Conventionally, this type of DMA control device has a limitation that "access to a memory device is possible only in an area of continuous addresses". That is, there is a limitation that the address information output to the memory device is limited to sequential addresses (continuous addresses).
【０００４】図４は、従来のＤＭＡ制御装置の一例の構
成を示すブロック図である。この図４を参照して、従来
のＤＭＡ制御装置の動作および上記の制限が存在する理
由について説明する。FIG. 4 is a block diagram showing the configuration of an example of a conventional DMA control device. With reference to FIG. 4, the operation of the conventional DMA controller and the reason why the above limitation exists will be described.
【０００５】図４に示すＤＭＡ制御装置は、メモリ装置
へのアクセスの開始を要求するＤＭＡ ＲＥＱ信号（ア
クセス開始要求信号）をＣＰＵに対して出力し、ＣＰＵ
よりアクセス開始要求を許可するＤＭＡ ＡＣＫ信号
（アクセス開始許可信号）を入力して、ＤＭＡ動作モー
ドとなる。The DMA controller shown in FIG. 4 outputs a DMA REQ signal (access start request signal) for requesting the start of access to the memory device to the CPU, and the CPU
A DMA ACK signal (access start permission signal) for further permitting an access start request is input to enter the DMA operation mode.
【０００６】以下に、ＤＭＡ動作モードにおけるこのＤ
ＭＡ制御装置の処理について説明する。Below, this D in the DMA operation mode
The processing of the MA control device will be described.
【０００７】アクセス制御回路４１は、メモリ装置アド
レス生成部４２内のカウンタ回路４３に対し、ＤＭＡ
ＡＣＫ信号の入力時等にあらかじめＣＰＵより通知され
たスタートアドレスを出力する。The access control circuit 41 sends a DMA to the counter circuit 43 in the memory device address generator 42.
When the ACK signal is input, the start address notified in advance by the CPU is output.
【０００８】カウンタ回路３は、アクセス制御回路４１
から通知されたスタートアドレスに基づいて、そのスタ
ートアドレスの値より順次にカウントを行い、当該カウ
ント値をアクセスアドレス情報としてメモリ装置に対し
て出力する。すなわち、スタートアドレスから始まる昇
順の連続アドレスがメモリ装置へのアクセスアドレス情
報となる。The counter circuit 3 includes an access control circuit 41.
Based on the start address notified from, the count is sequentially performed from the value of the start address, and the count value is output to the memory device as access address information. That is, consecutive addresses in ascending order starting from the start address become the access address information to the memory device.
【０００９】なお、アクセス制御回路４１は、メモリ装
置に対するアクセス制御信号である読出し制御信号（Ｍ
ＥＭ ＲＤ信号）および書込み制御信号（ＭＥＭ ＷＲ
信号）を出力し、アクセスアドレス情報によって特定さ
れるメモリ装置内の領域のデータへのアクセスのタイミ
ングを制御する。The access control circuit 41 uses a read control signal (M) which is an access control signal for the memory device.
EM RD signal) and write control signal (MEM WR
Signal) to control the timing of access to the data in the area in the memory device specified by the access address information.
【００１０】このように、従来のＤＭＡ制御装置では、
メモリ装置アドレス生成部はカウンタ回路によって構成
されており、スタートアドレスからのカウンタ回路によ
るカウント値そのものがアクセスアドレス情報となって
いた。したがって、上記のような「メモリ装置へのアク
セスは連続したアドレスの領域にのみ可能である」とい
う制限が存在していた。As described above, in the conventional DMA controller,
The memory device address generator is composed of a counter circuit, and the count value itself by the counter circuit from the start address is the access address information. Therefore, there is the above-mentioned limitation that "the memory device can be accessed only in the area of consecutive addresses".
【００１１】[0011]
【発明が解決しようとする課題】上述した従来のＤＭＡ
制御装置では、メモリ装置アドレス生成部がカウンタ回
路によって構成されており、スタートアドレスからのカ
ウント値そのものがアクセスアドレス情報となり、「メ
モリ装置へのアクセスは連続したアドレスの領域にのみ
可能である」という制限が存在するので、ＤＭＡ動作時
におけるメモリ装置に対するランダムアクセスができな
いという問題点があった。DISCLOSURE OF THE INVENTION Conventional DMA described above
In the control device, the memory device address generation unit is composed of a counter circuit, and the count value itself from the start address becomes access address information, which means that "access to the memory device is possible only in the area of consecutive addresses". Due to the limitation, there is a problem that random access to the memory device cannot be performed during the DMA operation.
【００１２】本発明の目的は、上述の点に鑑み、ＤＭＡ
動作時におけるメモリ装置へのアクセスをランダムに行
うことができるＤＭＡ制御装置を提供することにある。In view of the above points, an object of the present invention is DMA.
It is an object of the present invention to provide a DMA control device that can randomly access a memory device during operation.
【００１３】なお、ＤＭＡ制御に関する従来技術として
は、「特開昭６３−２１２２４２号公報（パケット長変
換用ＤＭＡコントローラ）」に係る技術が公表されてい
る。しかし、この従来技術は、標準長より長いパケット
のデータが転送される際に、当該データを複数の標準長
のパケットに分割する場合の処理効率の向上を図る技術
であり、メモリ装置へのランダムアクセスを可能にする
ことを目的とする本発明とは構成等を異にしている。As a conventional technique related to DMA control, a technique disclosed in Japanese Patent Laid-Open No. 63-212242 (DMA controller for packet length conversion) has been published. However, this conventional technique is a technique for improving the processing efficiency when dividing the data into a plurality of packets of a standard length when data of a packet longer than the standard length is transferred. The configuration and the like are different from those of the present invention which aims to enable access.
【００１４】[0014]
【課題を解決するための手段】本発明のＤＭＡ制御装置
は、カウント情報とアドレス情報との対応情報を格納す
るアドレス情報テーブルをテーブル識別情報を付して複
数保持し、カウント情報の指定，テーブル指定情報およ
びアドレス情報テーブルに基づきメモリ装置に対してア
クセスアドレス情報を出力するメモリ装置アドレス生成
部内のメモリ回路と、スタートアドレスに基づいてカウ
ント情報を生成し、前記メモリ回路に対して当該カウン
ト情報の指定を行うメモリ装置アドレス生成部内のカウ
ンタ回路と、前記メモリ装置アドレス生成部に対してス
タートアドレスおよびテーブル指定情報を出力して前記
メモリ装置アドレス生成部の制御を行うアクセス制御回
路とを有する。A DMA controller according to the present invention holds a plurality of address information tables each of which stores table-identifying information and stores correspondence information between count information and address information. A memory circuit in the memory device address generation unit that outputs access address information to the memory device based on the designated information and the address information table and count information based on the start address, and the count information is generated to the memory circuit. It has a counter circuit in the memory device address generation unit for designating, and an access control circuit for outputting a start address and table designation information to the memory device address generation unit to control the memory device address generation unit.
【００１５】[0015]
【作用】本発明のＤＭＡ制御装置では、カウント情報と
アドレス情報との対応情報を格納するアドレス情報テー
ブルをテーブル識別情報を付して複数保持するメモリ装
置アドレス生成部内のメモリ回路がカウント情報の指
定，テーブル指定情報およびアドレス情報テーブルに基
づきメモリ装置に対してアクセスアドレス情報を出力
し、メモリ装置アドレス生成部内のカウンタ回路がスタ
ートアドレスに基づいてカウント情報を生成しメモリ回
路に対して当該カウント情報の指定を行い、アクセス制
御回路がメモリ装置アドレス生成部に対してスタートア
ドレスおよびテーブル指定情報を出力してメモリ装置ア
ドレス生成部の制御を行う。In the DMA control device of the present invention, the memory circuit in the memory device address generation unit that holds a plurality of address information tables storing the correspondence information between the count information and the address information with the table identification information specifies the count information. , The access address information is output to the memory device based on the table designation information and the address information table, the counter circuit in the memory device address generation unit generates count information based on the start address, and the count information of the count information is output to the memory circuit. The designation is performed, and the access control circuit outputs the start address and the table designation information to the memory device address generation unit to control the memory device address generation unit.
【００１６】[0016]
【実施例】次に、本発明について図面を参照して詳細に
説明する。The present invention will be described in detail with reference to the drawings.
【００１７】図１は、本発明のＤＭＡ制御装置に係る一
実施例の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment according to the DMA controller of the present invention.
【００１８】本実施例のＤＭＡ制御装置は、ＣＰＵに対
してＤＭＡ ＲＥＱ信号１０４（アクセス開始要求信
号）を出力しＣＰＵよりＤＭＡ ＡＣＫ信号１０５（ア
クセス開始許可信号）を入力しメモリ装置に対してＭＥ
Ｍ ＲＤ信号１０２（読出し制御信号）およびＭＥＭ
ＷＲ信号１０３（書込み制御信号）を出力するアクセス
制御回路１と、カウンタ回路３およびメモリ回路４（メ
モリ装置に対してアクセスアドレス情報１０１を出力す
るメモリ回路４）を備えるメモリ装置アドレス生成部２
とを含んで構成されている。なお、本実施例のＤＭＡ制
御装置には周辺入出力装置（Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕ
ｔｐｕｔ）装置）とメモリ装置との間のデータ転送の制
御を実行するＩ／Ｏ装置アドレス生成部が存在し、アク
セス制御回路１はそのＩ／Ｏ装置アドレス生成部に対す
る制御をも行う（図１および以下の説明では、本発明に
は直接的な関係がないので、Ｉ／Ｏ装置アドレス生成部
には言及しない）。The DMA control device of this embodiment outputs a DMA REQ signal 104 (access start request signal) to the CPU, inputs a DMA ACK signal 105 (access start permission signal) from the CPU, and outputs a ME to the memory device.
MRD signal 102 (read control signal) and MEM
A memory device address generation unit 2 including an access control circuit 1 that outputs a WR signal 103 (write control signal), a counter circuit 3 and a memory circuit 4 (a memory circuit 4 that outputs access address information 101 to a memory device).
It is comprised including. The DMA controller of this embodiment includes a peripheral input / output device (I / O (Input / Ou
device) and the memory device, and the access control circuit 1 also controls the I / O device address generator (FIG. 1). And in the following description, the I / O device address generator is not mentioned since it is not directly related to the present invention).
【００１９】図２は、本実施例のＤＭＡ制御装置におけ
るＤＭＡ動作モード時の処理を示す流れ図である。この
処理は、スタートアドレス出力ステップ２０１と、テー
ブル指定情報出力ステップ２０２と、カウントステップ
２０３と、カウント情報生成・出力ステップ２０４と、
アドレス情報テーブル参照ステップ２０５と、アドレス
情報取出しステップ２０６と、アクセスアドレス情報出
力ステップ２０７とからなる。FIG. 2 is a flow chart showing the processing in the DMA operation mode in the DMA control device of this embodiment. This processing includes a start address output step 201, a table designation information output step 202, a count step 203, a count information generation / output step 204,
It comprises an address information table reference step 205, an address information extraction step 206, and an access address information output step 207.
【００２０】図３は、メモリ回路４内のアドレス情報テ
ーブルの具体例を示す図であり、本実施例のＤＭＡ制御
装置の具体的な動作を説明するための図である。FIG. 3 is a diagram showing a specific example of the address information table in the memory circuit 4, and is a diagram for explaining a specific operation of the DMA control device of this embodiment.
【００２１】メモリ回路４には、あらかじめ、カウンタ
回路３から指定されるカウント情報に対応する領域にラ
ンダムなアドレス情報が格納されているアドレス情報テ
ーブルが複数保持されている。The memory circuit 4 previously holds a plurality of address information tables in which random address information is stored in an area corresponding to the count information designated by the counter circuit 3.
【００２２】メモリ回路４内の各アドレス情報テーブル
は、テーブル識別情報（テーブル識別情報，，…）
が付されており、カウント情報とアドレス情報との対応
情報を格納している。なお、本実施例のメモリ回路４に
は複数のアドレス情報テーブルが存在しているが、アド
レス情報テーブルが１つだけであっても本発明を実現す
ることは可能である（請求項１記載の発明参照。その場
合には、テーブル識別情報は不要となる）。Each address information table in the memory circuit 4 has table identification information (table identification information, ...).
Is added, and the correspondence information between the count information and the address information is stored. Although the memory circuit 4 of the present embodiment has a plurality of address information tables, the present invention can be realized even if there is only one address information table (claim 1). See invention, in which case table identification information is not required).
【００２３】次に、このように構成された本実施例のＤ
ＭＡ制御装置の動作について説明する。Next, the D of the present embodiment constructed as described above.
The operation of the MA control device will be described.
【００２４】本実施例のＤＭＡ制御装置は、ＣＰＵに対
するＤＭＡ ＲＥＱ信号１０４の出力により、メモリ装
置へのアクセスを開始する旨の要求を行う。そして、Ｃ
ＰＵからのＤＭＡ ＡＣＫ信号１０５の入力により、ア
クセス開始要求の許可を受ける。これにより、ＤＭＡ制
御装置は、ＤＭＡ動作モードとなる。The DMA control device according to the present embodiment requests the CPU to start access to the memory device by outputting the DMA REQ signal 104. And C
When the DMA ACK signal 105 is input from the PU, the access start request is accepted. As a result, the DMA control device enters the DMA operation mode.
【００２５】以下に、ＤＭＡ動作モードにおける本実施
例のＤＭＡ制御装置の処理について説明する（図２およ
び図３参照）。The processing of the DMA controller of this embodiment in the DMA operation mode will be described below (see FIGS. 2 and 3).
【００２６】アクセス制御回路１は、メモリ装置アドレ
ス生成部２内のカウンタ回路３に対し、ＤＭＡ ＡＣＫ
信号１０５の入力時等にあらかじめＣＰＵより通知され
たスタートアドレス（図３ではスタートアドレス
「３」）を出力する（ステップ２０１）。The access control circuit 1 sends a DMA ACK to the counter circuit 3 in the memory device address generator 2.
The start address (start address "3" in FIG. 3) notified in advance by the CPU when the signal 105 is input is output (step 201).
【００２７】また、アクセス制御回路１は、ＣＰＵから
の指定に基づいて、メモリ装置アドレス生成部２内のメ
モリ回路４に対して、所望のアドレス情報テーブルのテ
ーブル識別情報を指定するテーブル指定情報（図３では
テーブル指定情報「」）を出力する（ステップ２０
２）。なお、メモリ回路４内にアドレス情報テーブルが
１つしか存在しない場合には、ステップ２０２の処理は
不要となる（請求項１記載の発明参照）。Further, the access control circuit 1 specifies the table identification information (the table identification information of the desired address information table) for the memory circuit 4 in the memory device address generator 2 based on the designation from the CPU. In FIG. 3, the table designation information "") is output (step 20).
2). If only one address information table exists in the memory circuit 4, the process of step 202 is unnecessary (see the invention of claim 1).
【００２８】カウンタ回路３は、ステップ２０１で受け
取ったスタートアドレスに基づいて、そのスタートアド
レスの値より順次にカウントを行い（ステップ２０
３）、当該カウント値をカウント情報として生成し、そ
のカウント情報をメモリ回路４に対して指定する（ステ
ップ２０４）。図３では、カウント情報として、
「３」，「４」および「５」が順次に指定される。The counter circuit 3 sequentially counts from the value of the start address based on the start address received in step 201 (step 20).
3) The count value is generated as count information, and the count information is designated to the memory circuit 4 (step 204). In FIG. 3, as the count information,
“3”, “4” and “5” are sequentially designated.
【００２９】メモリ回路４は、アクセス制御回路１から
のテーブル指定情報で特定されるアドレス情報テーブル
を参照して（ステップ２０５）、カウンタ回路３により
指定されたカウント情報に対応する当該アドレス情報テ
ーブル内のエントリ中のアドレス情報を取り出し（ステ
ップ２０６）、そのアドレス情報（ランダムなアドレス
情報）をアクセスアドレス情報１０１としてメモリ装置
に対して出力する（ステップ２０７）。図３では、テー
ブル識別情報のアドレス情報テーブル内のカウント情
報「３」，「４」および「５」に対応するアドレス情報
「１」，「３」および「５」が、アクセスアドレス情報
１０１として出力される。The memory circuit 4 refers to the address information table specified by the table designating information from the access control circuit 1 (step 205), and in the address information table corresponding to the count information designated by the counter circuit 3. The address information in the entry is extracted (step 206), and the address information (random address information) is output to the memory device as the access address information 101 (step 207). In FIG. 3, the address information “1”, “3” and “5” corresponding to the count information “3”, “4” and “5” in the address information table of the table identification information is output as the access address information 101. To be done.
【００３０】なお、アクセス制御回路１は、メモリ装置
に対するアクセス制御信号であるＭＥＭ ＲＤ信号１０
２およびＭＥＭ ＷＲ信号１０３を出力し、ステップ２
０７で出力されたアクセスアドレス情報１０１によって
特定されるメモリ装置内の領域のデータへのアクセスの
タイミングを制御する。The access control circuit 1 uses the MEM RD signal 10 which is an access control signal for the memory device.
2 and outputs MEM WR signal 103, step 2
The timing of access to the data in the area in the memory device specified by the access address information 101 output at 07 is controlled.
【００３１】本実施例のＤＭＡ制御装置では、従来技術
との整合性（互換性）を保持する目的等で、アクセス制
御回路１からカウンタ回路３にスタートアドレスが通知
（出力）される場合について述べた。しかし、カウンタ
回路３が初期値（図３では「０」）からのカウントを行
ってカウント情報を生成し、メモリ回路４がアドレス情
報テーブルの最初のエントリ（図３におけるカウント情
報「０」のエントリ）からアドレス情報テーブル内のエ
ントリの参照を行うものと限定し、スタートアドレスの
指定を不要とすることも可能である（請求項３記載の発
明参照）。この場合には、アクセス制御回路１は、ＣＰ
ＵからのＤＭＡ ＡＣＫ信号１０５に基づいて、カウン
タ回路３にカウントの契機を指示する。In the DMA control device of this embodiment, the case where the start address is notified (output) from the access control circuit 1 to the counter circuit 3 will be described for the purpose of maintaining compatibility (compatibility) with the prior art. It was However, the counter circuit 3 counts from the initial value (“0” in FIG. 3) to generate count information, and the memory circuit 4 generates the first entry (the entry of the count information “0” in FIG. 3) in the address information table. It is also possible to limit the entry in the address information table from), and not to specify the start address (see the invention according to claim 3). In this case, the access control circuit 1 uses the CP
Based on the DMA ACK signal 105 from U, the counter circuit 3 is instructed to trigger the counting.
【００３２】ところで、メモリ回路４内のアドレス情報
テーブルの内容を適宜に書き換えることによって、各種
のランダムアクセスに対処することができ、メモリ装置
内の領域へのアクセス順序を自由に変更設定することが
可能となる。特に、メモリ回路４内にアドレス情報テー
ブルが１つしか設定されない場合には、このような書換
えが有効になる。By appropriately rewriting the contents of the address information table in the memory circuit 4, various random accesses can be dealt with, and the access sequence to the areas in the memory device can be freely changed and set. It will be possible. In particular, such rewriting is effective when only one address information table is set in the memory circuit 4.
【００３３】[0033]
【発明の効果】以上説明したように本発明は、メモリ装
置アドレス生成部内にカウンタ回路とともにメモリ回路
を設けることにより、ＤＭＡ動作時のメモリ装置内の領
域へのランダムアクセスが可能になるという効果を有す
る。As described above, according to the present invention, by providing the memory circuit together with the counter circuit in the memory device address generation unit, it is possible to randomly access the area in the memory device during the DMA operation. Have.
【００３４】ここで、メモリ回路内のアドレス情報テー
ブルを複数設けることや、メモリ回路内のアドレス情報
テーブルの内容を適宜に書き換えることにより、ＤＭＡ
動作時におけるメモリ装置内の領域への多様なランダム
アクセスに対応することができ、ＤＭＡ動作時のメモリ
装置内の領域へのアクセス順序を自由に変更設定するこ
とが可能になるという効果がある。Here, by providing a plurality of address information tables in the memory circuit or by appropriately rewriting the contents of the address information table in the memory circuit, the DMA
It is possible to cope with various random accesses to the area in the memory device during operation, and it is possible to freely change and set the access order to the area in the memory device during DMA operation.
【図１】本発明の一実施例に係るＤＭＡ制御装置の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a DMA control device according to an embodiment of the present invention.
【図２】図１に示すＤＭＡ制御装置のＤＭＡ動作時にお
ける処理を示す流れ図である。FIG. 2 is a flowchart showing a process during a DMA operation of the DMA control device shown in FIG.
【図３】図１中のメモリ回路内のアドレス情報テーブル
の具体例を示す図であり、図１に示すＤＭＡ制御装置の
具体的な動作を説明するための図である。3 is a diagram showing a specific example of an address information table in the memory circuit in FIG. 1, and a diagram for explaining a specific operation of the DMA control device shown in FIG.
【図４】従来のＤＭＡ制御装置の一例の構成を示すブロ
ック図である。FIG. 4 is a block diagram showing a configuration of an example of a conventional DMA control device.
１，４１ アクセス制御回路 ２，４２ メモリ装置アドレス生成部 ３，４３ カウンタ回路 ４ メモリ回路 １０１ アクセスアドレス情報 １０２ ＭＥＭ ＲＤ信号（読出し制御信号） １０３ ＭＥＭ ＷＲ信号（書込み制御信号） １０４ ＤＭＡ ＲＥＱ信号（アクセス開始要求信号） １０５ ＤＭＡ ＡＣＫ信号（アクセス開始許可信号） ２０１ スタートアドレス出力ステップ ２０２ テーブル指定情報出力ステップ ２０３ カウントステップ ２０４ カウント情報生成・出力ステップ ２０５ アドレス情報テーブル参照ステップ ２０６ アドレス情報取出しステップ ２０７ アクセスアドレス情報出力ステップ 1, 41 access control circuit 2, 42 memory device address generation unit 3, 43 counter circuit 4 memory circuit 101 access address information 102 MEM RD signal (read control signal) 103 MEM WR signal (write control signal) 104 DMA REQ signal (access Start request signal) 105 DMA ACK signal (access start permission signal) 201 Start address output step 202 Table designation information output step 203 Count step 204 Count information generation / output step 205 Address information table reference step 206 Address information extraction step 207 Access address information Output step
Claims (3)
報を格納するアドレス情報テーブルを保持し、カウント
情報の指定およびアドレス情報テーブルに基づきメモリ
装置に対してアクセスアドレス情報を出力するメモリ装
置アドレス生成部内のメモリ回路と、 スタートアドレスに基づいてカウント情報を生成し、前
記メモリ回路に対して当該カウント情報の指定を行うメ
モリ装置アドレス生成部内のカウンタ回路と、 前記メモリ装置アドレス生成部に対してスタートアドレ
スを出力して前記メモリ装置アドレス生成部の制御を行
うアクセス制御回路とを有することを特徴とするＤＭＡ
制御装置。1. A memory device address generation unit that holds an address information table that stores correspondence information between count information and address information, and outputs access address information to a memory device based on the designation of the count information and the address information table. And a counter circuit in the memory device address generation unit that generates count information based on the start address and specifies the count information to the memory circuit, and a start address for the memory device address generation unit. And an access control circuit for controlling the memory device address generation unit.
Control device.
報を格納するアドレス情報テーブルをテーブル識別情報
を付して複数保持し、カウント情報の指定，テーブル指
定情報およびアドレス情報テーブルに基づきメモリ装置
に対してアクセスアドレス情報を出力するメモリ装置ア
ドレス生成部内のメモリ回路と、 スタートアドレスに基づいてカウント情報を生成し、前
記メモリ回路に対して当該カウント情報の指定を行うメ
モリ装置アドレス生成部内のカウンタ回路と、 前記メモリ装置アドレス生成部に対してスタートアドレ
スおよびテーブル指定情報を出力して前記メモリ装置ア
ドレス生成部の制御を行うアクセス制御回路とを有する
ことを特徴とするＤＭＡ制御装置。2. A plurality of address information tables for storing correspondence information between count information and address information, with table identification information, are held and designated to the count information, and to the memory device based on the table designation information and the address information table. And a counter circuit in the memory device address generation unit for generating count information based on a start address and designating the count information to the memory circuit. A DMA control device comprising: an access control circuit that outputs a start address and table designation information to the memory device address generation unit to control the memory device address generation unit.
報を格納するアドレス情報テーブルをテーブル識別情報
を付して複数保持し、カウント情報の指定，テーブル指
定情報およびアドレス情報テーブルに基づきメモリ装置
に対してアクセスアドレス情報を出力するメモリ装置ア
ドレス生成部内のメモリ回路と、 初期値からのカウントを行ってカウント情報を生成し、
前記メモリ回路に対して当該カウント情報の指定を行う
メモリ装置アドレス生成部内のカウンタ回路と、 前記メモリ装置アドレス生成部に対してテーブル指定情
報を出力して前記メモリ装置アドレス生成部の制御を行
うアクセス制御回路とを有することを特徴とするＤＭＡ
制御装置。3. An address information table for storing correspondence information between count information and address information is attached with table identification information, and a plurality of address information tables are held, and the memory device is designated based on the count information designation, table designation information and address information table. A memory circuit in the memory device address generator that outputs the access address information by using the count value from the initial value to generate count information,
A counter circuit in the memory device address generation unit that specifies the count information to the memory circuit, and an access that outputs table specification information to the memory device address generation unit and controls the memory device address generation unit. A DMA having a control circuit
Control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31768194A JPH08153062A (en) | 1994-11-28 | 1994-11-28 | Dma controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31768194A JPH08153062A (en) | 1994-11-28 | 1994-11-28 | Dma controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153062A true JPH08153062A (en) | 1996-06-11 |
Family
ID=18090840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31768194A Pending JPH08153062A (en) | 1994-11-28 | 1994-11-28 | Dma controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153062A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231265A (en) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Dma controller |
| JPH04195355A (en) * | 1990-11-27 | 1992-07-15 | Matsushita Electric Ind Co Ltd | Direct memory access device |
-
1994
- 1994-11-28 JP JP31768194A patent/JPH08153062A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231265A (en) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Dma controller |
| JPH04195355A (en) * | 1990-11-27 | 1992-07-15 | Matsushita Electric Ind Co Ltd | Direct memory access device |
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