JPH08147988A - Semiconductor nonvolatile storage - Google Patents
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- JPH08147988A JPH08147988A JP28377994A JP28377994A JPH08147988A JP H08147988 A JPH08147988 A JP H08147988A JP 28377994 A JP28377994 A JP 28377994A JP 28377994 A JP28377994 A JP 28377994A JP H08147988 A JPH08147988 A JP H08147988A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrically rewritable nonvolatile memory, for example, a semiconductor nonvolatile memory device such as a flash EEPROM.
【０００２】[0002]
【従来の技術】電気的に書き込み消去を行うことによ
り、ある一定の回数、繰り返し書き換えのできることを
保証した半導体不揮発性記憶装置、たとえばフラッシュ
ＥＥＰＲＯＭでは、データ書き換え後のフローティング
ゲート中の電荷保持特性を保証することが、製品の信頼
性上、非常に重要である。2. Description of the Related Art In a semiconductor nonvolatile memory device, such as a flash EEPROM, which is guaranteed to be rewritable a certain number of times by electrically performing writing and erasing, a charge retention characteristic in a floating gate after data rewriting is Guarantee is very important for the reliability of the product.
【０００３】図１５は、フラッシュＥＥＰＲＯＭの書き
換え後のフローティングゲート中に蓄積された電荷の保
持特性を示す図である。図１５において、横軸はある一
定温度、たとえば１２５°Ｃでの放置時間、縦軸は書き
込み状態でのしきい値電圧Ｖｔｈ−Ｗを表している。ま
た、図中Ｒ１、Ｒ２、Ｒ３、Ｒ４に対応する特性は、繰
り返し書き換え回数がそれぞれＮ１、Ｎ２、Ｎ３、Ｎ４
回後の特性であり、Ｎ１＜Ｎ２＜Ｎ３＜Ｎ４である。FIG. 15 is a diagram showing retention characteristics of charges accumulated in the floating gate of the flash EEPROM after rewriting. In FIG. 15, the horizontal axis represents the standing time at a certain temperature, for example, 125 ° C., and the vertical axis represents the threshold voltage Vth-W in the written state. The characteristics corresponding to R1, R2, R3, and R4 in the figure are that the number of times of rewriting is N1, N2, N3, and N4, respectively.
This is the characteristic after rotation, and N1 <N2 <N3 <N4.
【０００４】一般的なチャンネルホットエレクトロン
（ＣＨＥ）書き込み／ＦＮ(Fowler Nordheim) 消去型フ
ラッシュＥＥＰＲＯＭの場合、書き込み状態でフローテ
ィングゲート中に電子が注入されており、その注入電子
は放置時間の進行とともに減少する。このため、書き込
み状態でのしきい値電圧Ｖｔｈが低下し、場合によって
は、いわゆるリテンション不良と呼ばれる信頼性不良を
生ずる可能性がある。In the case of a general channel hot electron (CHE) write / FN (Fowler Nordheim) erase type flash EEPROM, electrons are injected into the floating gate in the written state, and the injected electrons decrease with the progress of standing time. To do. Therefore, the threshold voltage Vth in the written state is lowered, and depending on the case, there is a possibility that a so-called retention failure, which is a reliability failure, may occur.
【０００５】その特性は、図１５に示すように、累積の
繰り返し書き換え回数が大きいほど、電荷保持特性が悪
く、Ｒ１、Ｒ２、Ｒ３、Ｒ４に対応する特性において、
ある一定量のしきい値電圧Ｖｔｈ−Ｗの低下△Ｖｔｈ−
Ｗを生じるのに必要な時間ｔ１、ｔ２、ｔ３、ｔ４は、
ｔ１＞ｔ２＞ｔ３＞ｔ４である。図１５に示すような繰
り返し書き換え後の電荷保持特性は、フラッシュＥＥＰ
ＲＯＭの信頼性上非常に重要であり、従来、おのおの書
き換え後１０年間保証するのが一般的であった。As shown in FIG. 15, the characteristic is that the charge retention characteristic is worse as the cumulative number of repetitive rewriting is larger, and the characteristic corresponding to R1, R2, R3 and R4 is as follows.
A certain amount of decrease in threshold voltage Vth-W ΔVth-
The times t1, t2, t3, t4 required to produce W are
t1>t2>t3> t4. The charge retention characteristics after repeated rewriting as shown in FIG.
It is very important in terms of ROM reliability, and it has been customary to guarantee each ROM for 10 years after rewriting.
【０００６】[0006]
【発明が解決しようとする課題】ところが、フラッシュ
ＥＥＰＲＯＭの微細化、特にトンネル酸化膜の薄膜化に
ともない、いわゆる、ストレスに起因するトンネル酸化
膜の劣化によるリーク電流の発生現象により、図１５に
示すように繰り返し書き換え後の電荷保持特性の悪化が
顕著になってきている。この現象は、トンネル酸化膜を
薄膜化していくと、さらに指数関数的に激しくなってい
くことが知られており、今後、フラッシュＥＥＰＲＯＭ
の電荷保持特性を、おのおの書き換え後１０年間にわた
り保証していくことは、困難になっていくものと予想さ
れる。However, as the flash EEPROM is miniaturized, particularly, as the tunnel oxide film is thinned, a phenomenon of leakage current caused by deterioration of the tunnel oxide film due to so-called stress causes a phenomenon as shown in FIG. As described above, the deterioration of the charge retention characteristics after repeated rewriting has become remarkable. It is known that this phenomenon becomes more exponential as the tunnel oxide film becomes thinner.
It is expected that it will become difficult to guarantee the charge retention characteristics of the above for 10 years after each rewriting.
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、繰り返し書き換え後の電荷保持
特性の悪化を防止でき、信頼性の大幅な向上を図れる半
導体不揮発性記憶装置を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor non-volatile memory device capable of preventing deterioration of charge retention characteristics after repeated rewriting and greatly improving reliability. To do.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリセルに対して電気的に書き込み消
去を行うことにより、一定の回数、繰り返し書き換えの
できる半導体不揮発性記憶装置であって、最後の書き換
え時からの経過時間と指定された限界電荷保持時間とを
比較し、比較結果に応じてメモリセルに対し再度の書き
換えを行うリフレッシュ回路を有する。In order to achieve the above object, the present invention provides a semiconductor nonvolatile memory device which can be repeatedly rewritten a certain number of times by electrically writing and erasing a memory cell. Therefore, it has a refresh circuit which compares the elapsed time from the last rewriting and the designated limit charge holding time, and rewrites the memory cell again according to the comparison result.
【０００９】また、上記リフレッシュ回路は、最後の書
き換え時刻を記録する記録手段と、この記録手段の記録
時刻からの経過時間を得る手段と、あらかじめ設定され
た限界電荷保持時間と上記経過時間とを比較し、比較結
果に応じてメモリセルに対し再度の書き換えを行う比較
手段とを有する。Further, the refresh circuit comprises a recording means for recording the last rewriting time, a means for obtaining an elapsed time from the recording time of the recording means, a preset limit charge holding time and the elapsed time. It has a comparison means for comparing and rewriting the memory cell again according to the comparison result.
【００１０】また、本発明は、メモリセルに対して電気
的に書き込み消去を行うことにより、一定の回数、繰り
返し書き換えのできる半導体不揮発性記憶装置であっ
て、メモリセルに対する累積書き換え回数から限界電荷
保持時間を得、この限界電荷保持時間と最後の書き換え
時からの経過時間とを比較し、比較結果に応じてメモリ
セルに対し再度の書き換えを行うリフレッシュ回路を有
する。Further, the present invention is a semiconductor nonvolatile memory device that can be repeatedly rewritten a certain number of times by electrically performing writing and erasing on the memory cell, and the limit charge is calculated from the cumulative number of times of rewriting on the memory cell. A refresh circuit is provided which obtains a holding time, compares the limit charge holding time with the elapsed time from the last rewriting, and rewrites the memory cell again according to the comparison result.
【００１１】また、上記リフレッシュ回路は、累積書き
換え回数を記録する第１の記録手段と、最後の書き換え
時刻を記録する第２の記録手段と、上記第１の記録手段
に記録された累積書き換え回数に基づいて限界電荷保持
時間を得る手段と、上記第２の記録手段の記録時刻から
の経過時間を得る手段と、上記限界電荷保持時間と上記
経過時間とを比較し、比較結果に応じてメモリセルに対
し再度の書き換えを行う比較手段とを有する。The refresh circuit includes a first recording means for recording the cumulative number of rewritings, a second recording means for recording the last rewriting time, and a cumulative number of rewritings recorded in the first recording means. Means for obtaining the limit charge retention time, means for obtaining the elapsed time from the recording time of the second recording means, the limit charge retention time and the elapsed time are compared, and a memory is provided according to the comparison result. And a comparison means for rewriting the cell again.
【００１２】さらに、本発明の半導体不揮発性記憶装置
では、上記記録部が各ワード線セクタ毎に設けられ、上
記書き換え動作はワード線セクタ毎に行われる。また、
本発明の半導体不揮発性記憶装置では、上記記録部はメ
モリアレイ領域を複数に分割した各ブロック毎に設けら
れ、上記書き換え動作は各ブロック毎に行われる。Further, in the semiconductor nonvolatile memory device of the present invention, the recording section is provided for each word line sector, and the rewriting operation is performed for each word line sector. Also,
In the semiconductor nonvolatile memory device of the present invention, the recording section is provided for each block obtained by dividing the memory array area into a plurality of blocks, and the rewriting operation is performed for each block.
【００１３】[0013]
【作用】本発明の半導体不揮発性記憶装置によれば、記
録手段に記録された最後の書き換え時刻に基づいて、定
期的または任意的に最後の書き換え後の経過時間が得ら
れる。そして、比較手段において、この経過時間とあら
かじめ設定されたメモリセルの限界電荷保持時間との比
較が行われ、その結果によりリフレッシュ動作が行われ
る。According to the semiconductor nonvolatile memory device of the present invention, the elapsed time after the last rewriting can be obtained regularly or arbitrarily based on the last rewriting time recorded in the recording means. Then, in the comparison means, the elapsed time is compared with the preset limit charge holding time of the memory cell, and the refresh operation is performed according to the result.
【００１４】また、本発明の半導体不揮発性記憶装置に
よれば、累積書き換え回数が第１の記録手段に記録さ
れ、最後の書き換え時刻が第２の記録手段に記録され
る。第１の記録手段に記録された累積書き換え回数に基
づいてメモリセルの限界電荷保持時間を得られ、第２の
記録手段に記録された最後の書き換え時刻に基づいて、
定期的または任意的に最後の書き換え後の経過時間が得
られる。そして、比較手段において、経過時間とメモリ
セルの限界電荷保持時間との比較が行われ、その結果に
よりリフレッシュ動作が行われる。According to the semiconductor nonvolatile memory device of the present invention, the cumulative number of times of rewriting is recorded in the first recording means, and the last rewriting time is recorded in the second recording means. The limit charge holding time of the memory cell is obtained based on the cumulative number of rewrites recorded in the first recording unit, and based on the last rewrite time recorded in the second recording unit,
Periodically or optionally the elapsed time since the last rewrite is obtained. Then, the comparison means compares the elapsed time with the limit charge holding time of the memory cell, and the refresh operation is performed according to the result.
【００１５】また、本発明の半導体不揮発性記憶装置に
よれば、ワード線セクタ毎に書き換え動作を行う場合に
は、各ワード線毎に上記動作が行われる。このため、各
ワード線セクタ毎の信頼性を大幅に向上することができ
る。According to the semiconductor nonvolatile memory device of the present invention, when the rewriting operation is performed for each word line sector, the above operation is performed for each word line. Therefore, the reliability of each word line sector can be significantly improved.
【００１６】また、本発明の半導体不揮発性記憶装置に
よれば、メモリアレイ領域が複数のメモリ領域に分割さ
れそれぞれのブロック毎に書き換え動作を行う場合に
は、各ブロック毎に上記動作が行われる。Further, according to the semiconductor nonvolatile memory device of the present invention, when the memory array area is divided into a plurality of memory areas and the rewriting operation is performed for each block, the above operation is performed for each block. .
【００１７】[0017]
【実施例】図１は、本発明に係わる半導体不揮発性記憶
装置、具体的にはＣＨＥ書き込み／ＦＮ消去型フラッシ
ュＥＥＰＲＯＭの書き込み時のバイアス条件を示す図で
ある。また、図２は消去時のバイアス条件を示す図であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a diagram showing bias conditions at the time of writing in a semiconductor nonvolatile memory device according to the present invention, specifically, in a CHE write / FN erase type flash EEPROM. Further, FIG. 2 is a diagram showing bias conditions at the time of erasing.
【００１８】図１および図２において、ＷＬｍ−１、Ｗ
Ｌｍ、ＷＬｍ＋１はワード線、ＢＬｎ−１，ＢＬｎ，Ｂ
Ｌｎ＋１はビット線、ＳＲＬは共通ソース線、ＭＴｍ−
１，ｎ−１、ＭＴｍ−１，ｎ、ＭＴｍ−１，ｎ＋１、Ｍ
Ｔｍ，ｎ−１、ＭＴｍ，ｎ、ＭＴｍ，ｎ＋１、ＭＴｍ＋
１，ｎ−１、ＭＴｍ＋１，ｎ、ＭＴｍ＋１，ｎ＋１はメ
モリセルをそれぞれ示している。In FIGS. 1 and 2, WLm-1, W
Lm and WLm + 1 are word lines, and BLn-1, BLn, and B
Ln + 1 is a bit line, SRL is a common source line, MTm-
1, n-1, MTm-1, n, MTm-1, n + 1, M
Tm, n-1, MTm, n, MTm, n + 1, MTm +
1, n-1, MTm + 1, n, MTm + 1, n + 1 denote memory cells, respectively.
【００１９】図１の書き込み例においては、実線で囲ん
だメモリセルＭＴｍ，ｎにデータ書き込みを行う場合、
選択するワード線ＷＬｍに１２Ｖ、選択するビット線Ｂ
Ｌｎに７Ｖを印加し、その他のワード線ＷＬｍ−１，Ｗ
Ｌｍ＋１、ビット線ＢＬｎ−１，ＢＬｎ＋１および共通
ソース線ＳＲＬには０Ｖを印加する。その結果、選択さ
れたメモリセルＭＴｍ，ｎにのみ、チャンネルホットエ
レクトロン（ＣＨＥ）により、フローティングゲート中
に電子が注入されて、しきい値電圧Ｖｔｈは５Ｖ以上に
上昇する。In the write example of FIG. 1, when data is written in the memory cells MTm, n surrounded by solid lines,
12V to select word line WLm, select bit line B
7V is applied to Ln and other word lines WLm-1, W
0V is applied to Lm + 1, the bit lines BLn-1, BLn + 1 and the common source line SRL. As a result, electrons are injected into the floating gate by channel hot electrons (CHE) only in the selected memory cell MTm, n, and the threshold voltage Vth rises to 5V or higher.
【００２０】図２の消去例においては、全メモリセル一
括消去を行う場合である。この場合、全てのワード線Ｗ
Ｌｍ−１、ＷＬｍ、ＷＬｍ＋１に０Ｖ、全てのビット線
をフローティング状態にバイアスして、共通ソース線Ｓ
ＲＬに１２Ｖを印加する。その結果、フローティングゲ
ート中の電子がＦＮトンネリングによりソース側から引
き抜かれて、しきい値電圧Ｖｔｈは１Ｖ〜２Ｖ程度にな
る。In the erase example of FIG. 2, all memory cells are erased collectively. In this case, all word lines W
Lm-1, WLm, WLm + 1 is 0 V, all bit lines are biased in a floating state, and the common source line S
Apply 12V to RL. As a result, the electrons in the floating gate are extracted from the source side by FN tunneling, and the threshold voltage Vth becomes about 1V to 2V.
【００２１】図３（ａ），（ｂ）は、図１および図２に
示すメモリアレイの書き込み、消去動作による繰り返し
書き換え動作時に、累積書き換え回数および最後の書き
換え時刻を記録するための記録部を、メモリアレイ領域
内の一部に設けた２種類の具体例を示す図である。FIGS. 3A and 3B show a recording section for recording the cumulative number of rewritings and the last rewriting time during the rewriting operation by the writing and erasing operations of the memory array shown in FIGS. FIG. 3 is a diagram showing two specific examples provided in a part of the memory array area.
【００２２】図３（ａ）は、メモリアレイ領域内に設け
られた記録部が、メモリアレイ内の通常の１ワード線に
接続されたメモリセルの場合である。図３（ａ）におい
て、ＷＬ１〜ＷＬＮは通常ワード線、ＢＬ１〜ＢＬＭは
ビット線、ＷＬｎは通常ワード線内に設けられた記録部
のための１ワード線である。また、○は通常メモリとし
て用いるメモリセル、●は記録部として用いるメモリセ
ルを表している。FIG. 3A shows the case where the recording section provided in the memory array area is a memory cell connected to a normal one word line in the memory array. In FIG. 3A, WL1 to WLN are normal word lines, BL1 to BLM are bit lines, and WLn is one word line for a recording unit provided in the normal word line. Further, ◯ indicates a memory cell used as a normal memory, and ● indicates a memory cell used as a recording unit.
【００２３】図３（ｂ）は、記録部が、メモリアレイに
補助的に設けられた１ワード線に接続されたメモリセル
の場合である。図３（ｂ）において、ＷＬ１〜ＷＬＮは
通常ワード線、ＢＬ１〜ＢＬＭはビット線、ＷＬｃは通
常ワード線外に設けられた記録部のための補助ワード線
である。また、○は通常メモリとして用いるメモリセ
ル、●は記録部として用いるメモリセルを表している。FIG. 3B shows a case where the recording section is a memory cell connected to one word line which is provided auxiliary to the memory array. In FIG. 3B, WL1 to WLN are normal word lines, BL1 to BLM are bit lines, and WLc is an auxiliary word line for a recording unit provided outside the normal word line. Further, ◯ indicates a memory cell used as a normal memory, and ● indicates a memory cell used as a recording unit.
【００２４】なお、図３（ａ）および図３（ｂ）は、メ
モリアレイ領域内に記録部を設ける場合の２種類の具体
例であるが、これらに限定されるのではなくて、その他
の種々の態様に及ぶことはいうまでもない。3 (a) and 3 (b) are two specific examples of the case where the recording portion is provided in the memory array area, the present invention is not limited to these and other examples are provided. It goes without saying that it covers various aspects.
【００２５】図４は、たとえば図３（ａ）および図３
（ｂ）のメモリアレイ領域内に設けられた記録部に、累
積書き換え回数および最後の書き換え時刻の情報を記録
する場合の、データ構造を示す図である。図４（ａ）
は、最後の書き換え時刻を記録するためのデータ構造で
あり、たとえば、１９９４年７月２６日１５時３６分５
２秒の情報においては、年のデータに７ビット、月のデ
ータに４ビット、日のデータに５ビット、時のデータに
５ビット、分のデータに６ビット、秒のデータに６ビッ
ト、合計３３ビットのメモリセルを必要とする。FIG. 4 shows, for example, FIG. 3 (a) and FIG.
It is a figure which shows a data structure in the case of recording the information of a cumulative rewriting frequency and the last rewriting time in the recording part provided in the memory array area | region of (b). Figure 4 (a)
Is a data structure for recording the last rewriting time. For example, July 26, 1994, 15: 36: 5.
For 2 seconds information, 7 bits for year data, 4 bits for month data, 5 bits for day data, 5 bits for hour data, 6 bits for minute data, 6 bits for second data, total 6 bits. A 33-bit memory cell is required.
【００２６】図４（ｂ）は、累積書き換え回数を記録す
るためのデータ構造であり、たとえば、繰り返し書き換
えが１００００回まで行うことができるフラッシュＥＥ
ＰＲＯＭの場合、１４ビットのメモリセルを必要とす
る。FIG. 4B shows a data structure for recording the cumulative number of times of rewriting. For example, a flash EE that can be repeatedly rewritten up to 10,000 times.
A PROM requires 14 bits of memory cells.
【００２７】図５は、本発明のフラッシュメモリアレイ
を含む全システムを、簡単に示したブロック図であり、
たとえば、携帯用電子機器に適用される電子回路であ
る。図５において、１は主電子回路ブロックを示し、こ
の主電子回路ブロック１はフラッシュメモリ２およびフ
ラッシュメモリ２に対して再度書き込みを行うリフレッ
シュ動作を制御するためのリフレッシュ制御回路３を有
している。また、４はシステムの時刻を刻むタイマ、５
はタイマ４の計時に基づく一定時刻毎に電子回路ブロッ
ク１に割り込みを行うためのタイマ制御回路をそれぞれ
示し、これらタイマ４およびタイマ制御回路５は常時動
作しており、電源が切られることはない。FIG. 5 is a simplified block diagram of an overall system including the flash memory array of the present invention.
For example, an electronic circuit applied to a portable electronic device. In FIG. 5, reference numeral 1 denotes a main electronic circuit block, and the main electronic circuit block 1 has a flash memory 2 and a refresh control circuit 3 for controlling a refresh operation for rewriting to the flash memory 2. . Also, 4 is a timer that keeps track of the system time, 5
Indicates a timer control circuit for interrupting the electronic circuit block 1 at regular time intervals based on the timing of the timer 4, and the timer 4 and the timer control circuit 5 are always operating and the power is not turned off. .
【００２８】図５の例においては、タイマ４がある一定
の時刻を計時する毎に、タイマ４の出力信号Ｓ１を受け
たタイマ制御回路５は、主電子回路ブロック１に割り込
みをかけ電源動作状態にして、信号Ｓ２によりリフレッ
シュ制御回路３を動作させる。さらに、リフレッシュ制
御回路３は信号Ｓ３によりフラッシュメモリアレイ２を
リフレッシュする。In the example of FIG. 5, every time the timer 4 measures a certain time, the timer control circuit 5 which receives the output signal S1 of the timer 4 interrupts the main electronic circuit block 1 to cause the power supply operation state. Then, the refresh control circuit 3 is operated by the signal S2. Further, the refresh control circuit 3 refreshes the flash memory array 2 with the signal S3.
【００２９】図６は、図５のブロック図において、リフ
レッシュ制御回路３を中心とするより詳細な回路図にお
ける、第１の実施例を示す図である。第１の実施例は、
フラッシュメモリアレイ内に記録された情報が、累積書
き換え回数と最後の書き換え時刻の両方の場合の例を示
す図である。FIG. 6 is a diagram showing a first embodiment in a more detailed circuit diagram centering on the refresh control circuit 3 in the block diagram of FIG. A first embodiment is:
It is a figure which shows the example in case the information recorded on the flash memory array is both the cumulative number of rewritings and the last rewriting time.
【００３０】図６において、３１は累積書き換え回数を
記憶するためのレジスタ、３２は最後の書き換え時刻を
記憶するためのレジスタ、３３はシステム時刻を記憶す
るためのレジスタ、３４は累積書き換え回数の情報に基
づきメモリセルの限界電荷保持時間を演算するための演
算回路、３５はレジスタ３２の最後の書き換え時刻およ
びレジスタ３３のシステム時刻の情報に基づき最後の書
き換え後の経過時間を演算するための演算回路、３６は
その限界電荷保持時間を記憶するためのレジスタ、３７
はその最後の書き換え後の経過時間を記憶するためのレ
ジスタ、３８はレジスタ３６の限界電荷保持時間および
レジスタ３７の最後の書き換え後の経過時間の情報を比
較することによりリフレッシュ動作を行うべきかどうか
を判断するための比較回路、３９はリフレッシュ動作時
にフラッシュメモリアレイ２のデータを一時退避させる
ためのメモリデータ退避領域をそれぞれ示している。In FIG. 6, 31 is a register for storing the cumulative number of rewritings, 32 is a register for storing the last rewriting time, 33 is a register for storing the system time, and 34 is information of the cumulative rewriting number. An arithmetic circuit for calculating the limit charge holding time of the memory cell based on the reference numeral 35, an arithmetic circuit for calculating the elapsed time after the last rewriting based on the information of the last rewriting time of the register 32 and the system time of the register 33. , 36 are registers for storing the limit charge holding time, 37
Is a register for storing the elapsed time after the last rewriting, and 38 is whether or not the refresh operation should be performed by comparing the information of the limit charge holding time of the register 36 and the elapsed time after the last rewriting of the register 37. Reference numeral 39 indicates a memory data save area for temporarily saving data in the flash memory array 2 during a refresh operation.
【００３１】図６の例においては、図５のタイマ制御回
路５より信号Ｓ２１を受けレジスタ３３にシステム時刻
を記憶し、信号Ｓ２２を受けフラッシュメモリアレイ２
領域内の記録部に記録された情報を読み出し、累積書き
換え回数の情報をレジスタ３１に、最後の書き換え時刻
の情報をレジスタ３２に記憶する。続いて、演算回路３
４はレジスタ３１の累積書き換え回数の情報およびたと
えば図示しないＲＯＭに記憶されている限界電荷保持時
間テーブルの情報に基づきメモリセルの限界電荷保持時
間を演算しレジスタ３６に記憶し、演算回路３５はレジ
スタ３２の最後の書き換え時刻およびレジスタ３３のシ
ステム時刻の情報に基づき最後の書き換え後の経過時間
を演算しレジスタ３７に記憶する。In the example of FIG. 6, the flash memory array 2 receives the signal S21 from the timer control circuit 5 of FIG. 5, stores the system time in the register 33, and receives the signal S22.
The information recorded in the recording unit in the area is read out, the information of the cumulative number of rewrites is stored in the register 31, and the information of the last rewrite time is stored in the register 32. Then, the arithmetic circuit 3
Reference numeral 4 indicates a limit charge retention time of a memory cell based on information on the cumulative number of rewrites of the register 31 and information on a limit charge retention time table stored in a ROM (not shown), and stores the calculated limit charge retention time in a register 36. Based on the information of the last rewriting time of 32 and the system time of the register 33, the elapsed time after the last rewriting is calculated and stored in the register 37.
【００３２】続いて、比較回路３８はレジスタ３６の限
界電荷保持時間およびレジスタ３７の最後の書き換え後
の経過時間の情報を比較することによりリフレッシュ動
作を行うべきかどうかを判断する。もし比較回路３８が
リフレッシュするべきであると判断した場合には、まず
信号Ｓ３１によりフラッシュメモリアレイ２のデータを
メモリデータ退避領域３９に一時退避させる。続いて、
フラッシュメモリアレイ２内のデータの一括消去を行
い、次に信号Ｓ３２により、メモリデータ退避領域３９
に一時退避させておいたフラッシュメモリアレイ２のデ
ータをフラッシュメモリアレイ２に再書き込みする。続
いて、信号Ｓ３３により、レジスタ３１に記憶してある
累積書き換え回数のデータをインクリメントしてフラッ
シュメモリアレイ２内に設けられたしかるべき記録部に
書き込みを行い、信号Ｓ３４により、レジスタ３３に記
憶してあるシステム時刻を最後の書き換え時刻としてフ
ラッシュメモリアレイ２内に設けられたしかるべき記録
部に書き込む。Then, the comparison circuit 38 determines whether or not the refresh operation should be performed by comparing the information of the limit charge holding time of the register 36 and the information of the elapsed time after the last rewriting of the register 37. If the comparison circuit 38 determines that it should be refreshed, the data in the flash memory array 2 is temporarily saved in the memory data save area 39 by the signal S31. continue,
The data in the flash memory array 2 is collectively erased, and then the signal S32 causes the memory data save area 39 to be deleted.
Then, the data of the flash memory array 2 temporarily saved in is rewritten in the flash memory array 2. Subsequently, the signal S33 increments the data of the cumulative number of rewrites stored in the register 31 to write the data in an appropriate recording unit provided in the flash memory array 2, and the signal S34 stores it in the register 33. The given system time is written as the last rewriting time in an appropriate recording section provided in the flash memory array 2.
【００３３】図７は、図６における演算回路３４が、累
積書き換え回数に応じたメモリセルの限界電荷保持時間
を演算するときの一例を示す図である。図７において、
横軸は累積書き換え回数Ｎを、縦軸は限界電荷保持時間
Ｔをそれぞれ示している。FIG. 7 is a diagram showing an example in which the arithmetic circuit 34 in FIG. 6 calculates the limit charge holding time of the memory cell according to the cumulative number of times of rewriting. In FIG.
The horizontal axis represents the cumulative number of rewrites N, and the vertical axis represents the limit charge holding time T.
【００３４】図７の例においては、累積書き換え回数が
Ｎ１，Ｎ２，Ｎ３，・・・，Ｎｎと増大するにともな
い、限界電荷保持時間がそれぞれＴ１，Ｔ２，Ｔ３，・
・・，Ｔｎと階段的に減少するように演算される。これ
ら情報は、たとえば上述したように、図示しないＲＯＭ
に限界電荷保持時間テーブルとしてあらかじめ記憶され
る。In the example of FIG. 7, as the cumulative number of rewrites increases to N1, N2, N3, ..., Nn, the limit charge holding time is T1, T2, T3 ,.
.., Tn are calculated so as to decrease stepwise. This information is stored in the ROM (not shown) as described above.
Is stored in advance as a limit charge holding time table.
【００３５】図８は、図６の回路におけるリフレッシュ
制御の動作を説明するためのフローチャートである。以
下に、前述の説明と重複する部分もあるが、このフロー
チャートに従ってリフレッシュ制御動作を順を追って説
明する。図６のリフレッシュ制御動作は、たとえば図８
に示すように、まずシステム時刻を読み込み（ＳＦ
１）、フラッシュメモリアレイ２内に記録された累積書
き換え回数回数および最後の書き換え時刻を読み込む
（ＳＦ２、ＳＦ３）。続いて、演算回路３４においてレ
ジスタ３１に記憶された累積書き換え回数の情報により
メモリセルの限界電荷保持時間を演算し（ＳＦ４）、演
算回路３５においてレジスタ３３に記憶されたシステム
時刻とレジスタ３２に保持された最後の書き換え時刻の
情報により最後の書き換え後の経過時間を演算する（Ｓ
Ｆ５）。FIG. 8 is a flow chart for explaining the refresh control operation in the circuit of FIG. The refresh control operation will be described below step by step according to this flowchart, although there is a part overlapping the above description. The refresh control operation shown in FIG.
First, read the system time (SF
1), the cumulative number of times of rewriting and the last rewriting time recorded in the flash memory array 2 are read (SF2, SF3). Subsequently, the arithmetic circuit 34 calculates the limit charge holding time of the memory cell based on the information of the cumulative number of rewriting stored in the register 31 (SF4), and the arithmetic circuit 35 holds the system time stored in the register 33 and the register 32. The elapsed time after the last rewriting is calculated based on the information of the last rewritten time (S
F5).
【００３６】続いて、比較回路３８において、レジスタ
３６に格納された限界電荷保持時間およびレジスタ３７
に格納された最後の書き換え後の経過時間の情報を比較
することによりリフレッシュ動作を行うべきかどうかを
判断する（ＳＦ６）。もしリフレッシュするべきである
と判断した場合には、まずフラッシュメモリアレイ２の
データをメモリデータ退避領域３９に一時退避させる
（ＳＦ７）。続いて、フラッシュメモリアレイ２内のデ
ータの一括消去を行い（ＳＦ８）、次にメモリデータ退
避領域３９に一時退避させておいたフラッシュメモリア
レイ２のデータの再書き込みを行う（ＳＦ９）。続い
て、累積書き換え回数のデータを＋１だけインクリメン
トして再書き込みを行い（ＳＦ１０）、システム時刻を
最後の書き換え時刻として再書き込みを行う（ＳＦ１
１）。Subsequently, in the comparison circuit 38, the limit charge holding time stored in the register 36 and the register 37 are stored.
It is determined whether the refresh operation should be performed by comparing the information of the elapsed time after the last rewriting stored in (SF6). If it is determined that the data should be refreshed, the data in the flash memory array 2 is temporarily saved in the memory data save area 39 (SF7). Subsequently, the data in the flash memory array 2 is collectively erased (SF8), and then the data in the flash memory array 2 temporarily saved in the memory data save area 39 is rewritten (SF9). Then, the data of the cumulative rewriting number is incremented by +1 and rewriting is performed (SF10), and rewriting is performed with the system time as the last rewriting time (SF1).
1).
【００３７】図９は、図５のブロック図において、リフ
レッシュ制御回路３を中心とするより詳細な回路図にお
ける、第２の実施例を示す図である。第２の実施例は、
フラッシュメモリアレイ内に記録された情報が、最後の
書き換え時刻だけの場合の例を示している。FIG. 9 is a diagram showing a second embodiment in a more detailed circuit diagram centering on the refresh control circuit 3 in the block diagram of FIG. The second embodiment is
An example is shown in which the information recorded in the flash memory array is only the last rewriting time.
【００３８】図９において、３２は最後の書き換え時刻
を記憶するためのレジスタ、３３はシステム時刻を記憶
するためのレジスタ、３５はレジスタ３２の最後の書き
換え時刻およびレジスタ３３のシステム時刻の情報に基
づき最後の書き換え後の経過時間を演算するための演算
回路、３６ａはあらかじめ設定された限界電荷保持時間
の情報データを記憶するレジスタ、３７はその最後の書
き換え後の経過時間を記憶するためのレジスタ、３８は
レジスタ３６ａの限界電荷保持時間およびレジスタ３７
の最後の書き換え後の経過時間の情報を比較することに
よりリフレッシュ動作を行うべきかどうかを判断するた
めの比較回路、３９はリフレッシュ動作時にフラッシュ
メモリアレイ２のデータを一時退避させるためのメモリ
データ退避領域をそれぞれ示している。In FIG. 9, 32 is a register for storing the last rewriting time, 33 is a register for storing the system time, and 35 is based on the information of the last rewriting time of the register 32 and the system time of the register 33. An arithmetic circuit for calculating the elapsed time after the last rewriting, 36a is a register for storing information data of a preset limit charge holding time, 37 is a register for storing the elapsed time after the last rewriting, 38 is the limit charge holding time of the register 36a and the register 37
Comparing circuit for deciding whether or not the refresh operation should be performed by comparing the information of the elapsed time after the last rewriting, and 39 is a memory data save for temporarily saving the data of the flash memory array 2 during the refresh operation. Each area is shown.
【００３９】図９の例においては、図５のタイマ制御回
路５より信号Ｓ２１を受けレジスタ３３にシステム時刻
を記録し、信号Ｓ２２を受けフラッシュメモリアレイ２
領域内の記録部に記録された最後の書き換え時刻の情報
を読み出し、レジスタ３２に記憶する。続いて、演算回
路３５は、レジスタ３２の最後の書き換え時刻およびレ
ジスタ３３のシステム時刻の情報に基づき最後の書き換
え後の経過時間を演算し、レジスタ３７に記憶する。In the example of FIG. 9, the flash memory array 2 receives the signal S21 from the timer control circuit 5 of FIG. 5 and records the system time in the register 33, and receives the signal S22.
The information of the last rewriting time recorded in the recording unit in the area is read out and stored in the register 32. Then, the arithmetic circuit 35 calculates the elapsed time after the last rewriting based on the information of the last rewriting time of the register 32 and the system time of the register 33, and stores it in the register 37.
【００４０】続いて、比較回路３８は、レジスタ３６ａ
の限界電荷保持時間およびレジスタ３７の最後の書き換
え後の経過時間の情報を比較することによりリフレッシ
ュ動作を行うべきかどうかを判断する。もし比較回路３
８がリフレッシュするべきであると判断した場合には、
まず信号Ｓ３１によりフラッシュメモリアレイ２のデー
タをメモリデータ退避領域３９に一時退避させる。続い
て、フラッシュメモリアレイ２内のデータの一括消去を
行い、次に信号Ｓ３２により、メモリデータ退避領域３
９に一時退避させておいたフラッシュメモリアレイ２の
データをフラッシュメモリアレイ２に再書き込みする。
続いて、信号Ｓ３４により、レジスタ３３に記憶してあ
るシステム時刻を最後の書き換え時刻としてフラッシュ
メモリアレイ３内に設けられたしかるべき記録部に書き
込む。Subsequently, the comparison circuit 38 operates in the register 36a.
It is determined whether or not the refresh operation should be performed by comparing the information about the limit charge holding time and the information of the elapsed time after the last rewriting of the register 37. If comparison circuit 3
If 8 decides it should refresh,
First, the data of the flash memory array 2 is temporarily saved in the memory data save area 39 by the signal S31. Subsequently, the data in the flash memory array 2 is collectively erased, and then the signal S32 causes the memory data save area 3 to be erased.
The data of the flash memory array 2 temporarily saved in 9 is rewritten in the flash memory array 2.
Then, by the signal S34, the system time stored in the register 33 is written as the last rewriting time in an appropriate recording section provided in the flash memory array 3.
【００４１】図１０は、図９の回路におけるリフレッシ
ュ制御の動作を説明するためのフローチャートである。
図９のリフレッシュ制御動作は、図８に示す図６の回路
のリフレッシュ制御動作のうちの、ステップＳＦ２，Ｓ
Ｆ４およびステップＳＦ１０の動作が行われないものと
等価となる。すなわち、まずシステム時刻を読み込み
（ＳＦ１）、フラッシュメモリアレイ２内に記録された
最後の書き換え時刻を読み込む（ＳＦ３）。続いて、演
算回路３５において、レジスタ３３に記憶されたシステ
ム時刻とレジスタ３２に記憶された最後の書き換え時刻
の情報により最後の書き換え後の経過時間を演算する
（ＳＦ５）。続いて、比較回路３８において、レジスタ
３６ａに記憶されている限界電荷保持時間およびレジス
タ３７に記憶された最後の書き換え後の経過時間の情報
を比較することによりリフレッシュ動作を行うべきかど
うかを判断する（ＳＦ６）。もしリフレッシュするべき
であると判断した場合には、まずフラッシュメモリアレ
イ２のデータをメモリデータ退避領域３９に一時退避さ
せる（ＳＦ７）。続いて、フラッシュメモリアレイ２内
のデータの一括消去を行い（ＳＦ８）、次にメモリデー
タ退避領域３９に一時退避させておいたフラッシュメモ
リアレイ２のデータの再書き込みを行う（ＳＦ９）。続
いて、システム時刻を最後の書き換え時刻として再書き
込みを行う（ＳＦ１１）。FIG. 10 is a flow chart for explaining the refresh control operation in the circuit of FIG.
The refresh control operation of FIG. 9 includes steps SF2 and S of the refresh control operation of the circuit of FIG. 6 shown in FIG.
This is equivalent to the case where the operations of F4 and step SF10 are not performed. That is, first, the system time is read (SF1), and the last rewrite time recorded in the flash memory array 2 is read (SF3). Subsequently, the arithmetic circuit 35 calculates the elapsed time after the last rewriting based on the system time stored in the register 33 and the information of the last rewriting time stored in the register 32 (SF5). Subsequently, in the comparison circuit 38, it is determined whether or not the refresh operation should be performed by comparing the information of the limit charge holding time stored in the register 36a and the information of the elapsed time after the last rewriting stored in the register 37. (SF6). If it is determined that the data should be refreshed, the data in the flash memory array 2 is temporarily saved in the memory data save area 39 (SF7). Subsequently, the data in the flash memory array 2 is collectively erased (SF8), and then the data in the flash memory array 2 temporarily saved in the memory data save area 39 is rewritten (SF9). Then, rewriting is performed by using the system time as the last rewriting time (SF11).
【００４２】図１１は、本発明に係る半導体不揮発性記
憶装置、具体的にはＣＨＥ書き込み／ＦＮ消去型フラッ
シュＥＥＰＲＯＭがワード線セクタ毎に書き換え動作を
行う場合において、ワード線セクタ消去のバイアス条件
を示す図である。本発明における半導体不揮発性記憶装
置がこのような場合にも適用できるというのはいうまで
もない。図１１において、ＷＬｍ−１、ＷＬｍ、ＷＬｍ
＋１はワード線、ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１はビ
ット線、ＳＲＬは共通ソース線、ＭＴｍ−１，ｎ−１、
ＭＴｍ−１，ｎ、ＭＴｍ−１，ｎ＋１、ＭＴｍ，ｎ−
１、ＭＴｍ，ｎ、ＭＴｍ，ｎ＋１、ＭＴｍ＋１，ｎ−
１、ＭＴｍ＋１，ｎ、ＭＴｍ＋１，ｎ＋１はメモリセル
をそれぞれ示している。FIG. 11 shows bias conditions for word line sector erase when the semiconductor nonvolatile memory device according to the present invention, specifically, the CHE write / FN erase type flash EEPROM performs a rewrite operation for each word line sector. FIG. It goes without saying that the semiconductor nonvolatile memory device of the present invention can be applied to such a case. In FIG. 11, WLm-1, WLm, WLm
+1 is a word line, BLn-1, BLn, BLn + 1 is a bit line, SRL is a common source line, MTm-1, n-1,
MTm-1, n, MTm-1, n + 1, MTm, n-
1, MTm, n, MTm, n + 1, MTm + 1, n-
1, MTm + 1, n, MTm + 1, n + 1 indicate memory cells, respectively.
【００４３】図１１の消去例においては、ワード線ＷＬ
ｍに連なるメモリセルの消去を行う場合であり、選択す
るワード線ＷＬｍに−１０Ｖ、その他の非選択ワード線
ＷＬｍ−１，ＷＬｍ＋１に０Ｖ、全てのビット線ＢＬｎ
−１、ＢＬｎ、ＢＬｎ＋１をフローティング状態にバイ
アスして、共通ソース線ＳＲＬに５Ｖを印加する。その
結果、選択ワード線ＷＬｍに連なるメモリセルＭＴｍ，
ｎ−１、ＭＴｍ，ｎ、ＭＴｍ，ｎ＋１においてのみ、フ
ローティングゲート中の電子がＦＮトンネリングにより
ソース側から引き抜かれて、しきい値電圧Ｖｔｈは１Ｖ
〜２Ｖ程度になる。In the erase example of FIG. 11, the word line WL
This is a case of erasing memory cells connected to m, and the selected word line WLm is -10V, the other unselected word lines WLm-1, WLm + 1 are 0V, and all bit lines BLn.
-1, BLn, BLn + 1 are biased in a floating state, and 5V is applied to the common source line SRL. As a result, the memory cells MTm connected to the selected word line WLm,
Only in n-1, MTm, n, MTm, n + 1, electrons in the floating gate are extracted from the source side by FN tunneling, and the threshold voltage Vth is 1V.
It becomes about 2V.
【００４４】図１２は、図１１のワード線セクタ毎に書
き換え動作を行うフラッシュＥＥＰＲＯＭにおいて、累
積書き換え回数および最後の書き換え時刻または最後の
書き換え時刻を記録するための記録部を、メモリアレイ
領域内の一部に設けた具体例を示す図である。図１２に
示す例は、メモリアレイに補助的に設けられた複数のビ
ット線に接続されたメモリセルに、それぞれのワード線
セクタ毎の記録部を設けた場合である。なお、図１２に
おいて、ＷＬ１〜ＷＬＮは通常ワード線、ＢＬ１〜ＢＬ
Ｍは通常ビット線、ＢＣ１〜ＢＣｊは通常ビット線外に
設けられた記録部のための補助ビット線をそれぞれ示
し、○は通常メモリとして用いるメモリセル、●は記録
部として用いるメモリセルを表している。FIG. 12 shows a flash EEPROM that performs a rewrite operation for each word line sector shown in FIG. 11, and a recording section for recording the cumulative number of rewrites and the last rewrite time or the last rewrite time is provided in the memory array area. It is a figure which shows the specific example provided in one part. The example shown in FIG. 12 is a case where a memory cell connected to a plurality of bit lines auxiliary provided in the memory array is provided with a recording section for each word line sector. In FIG. 12, WL1 to WLN are normal word lines, and BL1 to BLN.
M is a normal bit line, BC1 to BCj are auxiliary bit lines provided outside the normal bit line for the recording unit, ◯ is a memory cell used as a normal memory, and ● is a memory cell used as a recording unit. There is.
【００４５】図１３は、本発明に係る半導体不揮発性記
憶装置、具体的にはＣＨＥ書き込み／ＦＮ消去型フラッ
シュＥＥＰＲＯＭが複数のブロックに分割され各ブロッ
ク毎に書き換え動作を行う場合において、ブロック消去
のバイアス条件を示す図である。本発明における半導体
不揮発性記憶装置がこのような場合にも適用できるのは
いうまでもない。FIG. 13 is a block diagram of a semiconductor nonvolatile memory device according to the present invention, more specifically, a block erase operation when a CHE write / FN erase type flash EEPROM is divided into a plurality of blocks and a rewrite operation is performed for each block. It is a figure which shows a bias condition. It goes without saying that the semiconductor nonvolatile memory device of the present invention can be applied to such a case.
【００４６】図１３の例において、メモリアレイはＭＢ
ＬＫ１１、ＭＢＬＫ１２、ＭＢＬＫ２１、ＭＢＬＫ２２
の４ブロックに分割されている。また、図中、ＷＬ１１
〜ＷＬ１Ｎ、ＷＬ２１〜ＷＬ２Ｎはワード線、ＢＬ１１
〜ＢＬ１Ｍ、ＢＬ２１〜ＢＬ２Ｍはビット線、ＳＲＬ１
１、ＳＲＬ１２、ＳＲＬ２１、ＳＲＬ２２はそれぞれの
ブロックの共通ソース線を示している。In the example of FIG. 13, the memory array is MB
LK11, MBLK12, MBLK21, MBLK22
It is divided into 4 blocks. Also, in the figure, WL11
~ WL1N, WL21 ~ WL2N are word lines, BL11
~ BL1M, BL21 ~ BL2M are bit lines, SRL1
1, SRL12, SRL21, SRL22 have shown the common source line of each block.
【００４７】図１３の消去例においては、メモリブロッ
クＭＢＬＫ１２の消去を行う場合であり、全てのワード
線ＷＬ１１〜ＷＬ１Ｎ、ＷＬ２１〜ＷＬ２Ｎは０Ｖ、全
てのビット線ＢＬ１１〜ＢＬ１Ｍ、ＢＬ２１〜ＢＬ２Ｍ
をフローティング状態にバイアスして、選択するメモリ
ブロックＭＢＬＫ１２の共通ソース線ＳＲＬ１２に１２
Ｖ、その他のメモリブロックＭＢＬＫ１１、ＭＢＬＫ２
１、ＭＢＬＫ２２の共通ソース線ＳＲＬ１１、ＳＲＬ２
１、ＳＲＬ２２に０Ｖを印加する。その結果、選択され
たメモリブロックＭＢＬＫ１２内のメモリセルにおいて
のみ、フローティングゲート中の電子がＦＮトンネリン
グによりソース側から引き抜かれて、しきい値電圧Ｖｔ
ｈは１Ｖ〜２Ｖ程度になる。In the erase example of FIG. 13, the memory block MBLK12 is erased, all the word lines WL11 to WL1N, WL21 to WL2N are 0 V, all the bit lines BL11 to BL1M, BL21 to BL2M.
Is biased to a floating state and 12 is applied to the common source line SRL12 of the selected memory block MBLK12.
V, other memory blocks MBLK11, MBLK2
1, common source lines SRL11, SRL2 of MBLK22
1, 0V is applied to the SRL 22. As a result, only in the memory cells in the selected memory block MBLK12, the electrons in the floating gate are extracted from the source side by FN tunneling, and the threshold voltage Vt
h becomes about 1V to 2V.
【００４８】さらに、図１４は、図１３のブロック毎に
書き換え動作を行うフラッシュＥＥＰＲＯＭにおいて、
累積書き換え回数および最後の書き換え時刻または最後
の書き換え時刻を記録するための記録部を、各メモリブ
ロック領域内の一部、具体的にはメモリブロックＭＢＬ
Ｋ１２の一部に設けた具体例を示す図である。Further, FIG. 14 shows a flash EEPROM which performs a rewriting operation for each block of FIG.
A recording unit for recording the cumulative number of times of rewriting and the last rewriting time or the last rewriting time is partially provided in each memory block area, specifically, the memory block MBL.
It is a figure which shows the specific example provided in a part of K12.
【００４９】図１４に示す例は、メモリブロックＭＢＬ
Ｋ１２内に設けられた記録部が、メモリブロックアレイ
内の通常の１ワード線に接続されたメモリセルの場合で
ある。なお、図１４においては、図１２と同様に、ＷＬ
１１〜ＷＬ１Ｎは通常ワード線、ＢＬ２１〜ＢＬ２Ｍは
通常ビット線、ＷＬ１ｎは通常ワード線内に設けられた
記録部のための１ワード線をそれぞれ示している。ま
た、○は通常メモリとして用いるメモリセル、●は記録
部として用いるメモリセルを表している。In the example shown in FIG. 14, the memory block MBL is used.
This is the case where the recording section provided in K12 is a memory cell connected to a normal one word line in the memory block array. In addition, in FIG. 14, as in FIG.
11 to WL1N are normal word lines, BL21 to BL2M are normal bit lines, and WL1n is one word line for a recording unit provided in the normal word lines. Further, ◯ indicates a memory cell used as a normal memory, and ● indicates a memory cell used as a recording unit.
【００５０】以上説明したように、本実施例によれば、
メモリアレイ領域内の一部メモリ領域に、累積書き換え
回数および最後の書き換え時刻を記録し、定期的または
任意的に最後の書き換え後の経過時間を調べ、さらに当
該経過時間と累積書き換え回数に応じて算出されたメモ
リセルの限界電荷保持時間、あるいはあらかじめ設定さ
れたメモリセルの限界電荷保持時間との比較結果に応じ
て、メモリアレイのリフレッシュ動作を行うようにした
ので、信頼性の大幅な向上が図れるだけでなく、さらな
るトンネル酸化膜の薄膜化により、性能の大幅な向上を
図れる半導体不揮発性記憶装置を実現できる。As described above, according to this embodiment,
The cumulative number of rewrites and the last rewrite time are recorded in a part of the memory area in the memory array area, and the elapsed time after the last rewrite is checked regularly or arbitrarily, and further according to the elapsed time and the cumulative rewrite times. Since the refresh operation of the memory array is performed according to the calculated limit charge holding time of the memory cell or the comparison result with the preset limit charge holding time of the memory cell, the reliability is greatly improved. Not only can the semiconductor nonvolatile memory device be realized, but further thinning of the tunnel oxide film can realize a semiconductor non-volatile memory device with significantly improved performance.
【００５１】[0051]
【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置によれば、累積書き換え回数および最後
の書き換え時刻を記録し、定期的または任意的に最後の
書き換え後の経過時間を調べ、さらに当該経過時間と累
積書き換え回数に応じて算出されたメモリセルの限界電
荷保持時間、あるいはあらかじめ設定されたメモリセル
の限界電荷保持時間との比較結果に応じて、メモリアレ
イのリフレッシュ動作を行うことにより、信頼性の大幅
な向上がはかられるだけでなく、さらなるトンネル酸化
膜の薄膜化により、性能の大幅な向上を図れる利点があ
る。As described above, according to the semiconductor nonvolatile memory device of the present invention, the cumulative number of rewrites and the last rewrite time are recorded, and the elapsed time after the last rewrite is checked periodically or arbitrarily. Further, the refresh operation of the memory array is performed according to the comparison result of the limit charge holding time of the memory cell calculated according to the elapsed time and the cumulative number of times of rewriting, or the preset limit charge holding time of the memory cell. As a result, not only the reliability can be greatly improved, but also the performance can be significantly improved by further thinning the tunnel oxide film.
【図１】本発明のフラッシュＥＥＰＲＯＭにおいて書き
込み時のバイアス条件を示す図である。FIG. 1 is a diagram showing bias conditions during writing in a flash EEPROM of the present invention.
【図２】本発明のフラッシュＥＥＰＲＯＭにおいて一括
消去時のバイアス条件を示す図である。FIG. 2 is a diagram showing a bias condition at the time of batch erasing in the flash EEPROM of the present invention.
【図３】図２の一括消去を行うフラッシュＥＥＰＲＯＭ
においてメモリアレイ領域内に設けた記録部の２種類の
態様を示す図である。FIG. 3 is a flash EEPROM for batch erasing of FIG.
3A and 3B are diagrams showing two types of aspects of a recording unit provided in the memory array area.
【図４】累積書き換え回数および最後の書き換え時刻の
情報を記録する場合のデータ構造を示す図である。FIG. 4 is a diagram showing a data structure in the case of recording information on the cumulative number of rewritings and the last rewriting time.
【図５】本発明に係るフラッシュＥＥＰＲＯＭを含む携
帯用電子機器の全システムの簡単なブロック図である。FIG. 5 is a simplified block diagram of an overall system of a portable electronic device including a flash EEPROM according to the present invention.
【図６】本発明においてリフレッシュ制御回路を中心と
した第１の実施例を示す図である。FIG. 6 is a diagram showing a first embodiment centering on a refresh control circuit in the present invention.
【図７】図６において累積書き換え回数に応じたメモリ
セルの限界電荷保持時間を演算するときの一例を示す図
である。FIG. 7 is a diagram showing an example of calculating a limit charge holding time of a memory cell according to the cumulative number of rewrites in FIG.
【図８】図６のリフレッシュ制御回路の動作を説明する
ためのフローチャートである。8 is a flow chart for explaining the operation of the refresh control circuit of FIG.
【図９】本発明においてリフレッシュ制御回路を中心と
した第２の実施例を示す図である。FIG. 9 is a diagram showing a second embodiment centering on a refresh control circuit in the present invention.
【図１０】図９のリフレッシュ制御回路の動作を説明す
るためのフローチャートである。10 is a flow chart for explaining the operation of the refresh control circuit of FIG.
【図１１】本発明のフラッシュＥＥＰＲＯＭにおいて、
ワード線セクタ消去時のバイアス条件を示す図である。FIG. 11 shows a flash EEPROM of the present invention,
It is a figure which shows the bias conditions at the time of word line sector erase.
【図１２】図１１のワード線セクタ消去を行うフラッシ
ュＥＥＰＲＯＭにおいて、各ワード線セクタ毎のメモリ
アレイ領域内に記録部を設けた一例を示す図である。12 is a diagram showing an example in which a recording section is provided in the memory array area for each word line sector in the flash EEPROM for erasing the word line sector in FIG. 11;
【図１３】本発明のフラッシュＥＥＰＲＯＭにおいて、
ブロック消去時のバイアス条件を示す図である。FIG. 13 shows a flash EEPROM of the present invention,
It is a figure which shows the bias conditions at the time of block erasing.
【図１４】図１３のブロック消去を行うフラッシュＥＥ
ＰＲＯＭにおいて、各ブロック毎のメモリアレイ領域内
に記録部を設けた一例を示す図である。FIG. 14 is a flash EE for erasing the block of FIG.
It is a figure which shows an example which provided the recording part in the memory array area for every block in PROM.
【図１５】フラッシュＥＥＰＲＯＭにおける繰り返し書
き換え後の電荷保持特性特性を示す図である。FIG. 15 is a diagram showing charge retention characteristic characteristics after repeated rewriting in the flash EEPROM.
１…主電子回路ブロック ２…フラッシュメモリアレイ ３…リフレッシュ制御回路 ４…タイマ ５…タイマ制御回路 ３１…累積書き換え回数を記録するためのレジスタ ３２…最後の書き換え時刻を記憶するためのレジスタ ３３…システム時刻を記憶するためのレジスタ ３４…限界電荷保持時間を演算するための演算回路 ３５…最後の書き換え後の経過時間を演算するための演
算回路 ３６…限界電荷保持時間を記憶するためのレジスタ ３７…最後の書き換え後の経過時間を記憶するためのレ
ジスタ ３８…リフレッシュを行うかどうかを判断するための比
較回路 ３９…メモリデータ退避領域DESCRIPTION OF SYMBOLS 1 ... Main electronic circuit block 2 ... Flash memory array 3 ... Refresh control circuit 4 ... Timer 5 ... Timer control circuit 31 ... Register for recording cumulative number of rewriting 32 ... Register 33 for storing last rewriting time ... System Register for storing time 34 ... Operation circuit for calculating limit charge holding time 35 ... Operation circuit for calculating elapsed time after last rewriting 36 ... Register 37 for storing limit charge holding time Register 38 for storing the elapsed time after the last rewrite ... Comparing circuit 39 for determining whether to perform refresh 39 ... Memory data save area
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 21/8247 29/788 29/792 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication H01L 27/115 21/8247 29/788 29/792 H01L 27/10 434 29/78 371
Claims (6)
去を行うことにより、一定の回数、繰り返し書き換えの
できる半導体不揮発性記憶装置であって、 最後の書き換え時からの経過時間と指定された限界電荷
保持時間とを比較し、比較結果に応じてメモリセルに対
し再度の書き換えを行うリフレッシュ回路を有する半導
体不揮発性記憶装置。1. A semiconductor non-volatile memory device capable of being repeatedly rewritten a certain number of times by electrically performing writing and erasing on a memory cell, the elapsed time from the last rewriting and a specified limit. A semiconductor nonvolatile memory device having a refresh circuit that compares a charge holding time and rewrites a memory cell again according to a comparison result.
え時刻を記録する記録手段と、この記録手段の記録時刻
からの経過時間を得る手段と、あらかじめ設定された限
界電荷保持時間と上記経過時間とを比較し、比較結果に
応じてメモリセルに対し再度の書き換えを行う比較手段
とを有する請求項１記載の半導体不揮発性記憶装置。2. The refresh circuit comprises a recording means for recording the last rewriting time, a means for obtaining an elapsed time from the recording time of the recording means, a preset limit charge holding time and the elapsed time. 2. The semiconductor nonvolatile memory device according to claim 1, further comprising: a comparison unit that performs comparison and rewrites the memory cell again according to the comparison result.
去を行うことにより、一定の回数、繰り返し書き換えの
できる半導体不揮発性記憶装置であって、 メモリセルに対する累積書き換え回数から限界電荷保持
時間を得、この限界電荷保持時間と最後の書き換え時か
らの経過時間とを比較し、比較結果に応じてメモリセル
に対し再度の書き換えを行うリフレッシュ回路を有する
半導体不揮発性記憶装置。3. A semiconductor non-volatile memory device capable of being repeatedly rewritten a certain number of times by electrically performing writing and erasing on a memory cell, wherein a limit charge holding time is obtained from the cumulative number of times of rewriting on the memory cell. A semiconductor nonvolatile memory device having a refresh circuit that compares the limit charge holding time with the elapsed time from the last rewriting, and rewrites the memory cell again according to the comparison result.
回数を記録する第１の記録手段と、最後の書き換え時刻
を記録する第２の記録手段と、上記第１の記録手段に記
録された累積書き換え回数に基づいて限界電荷保持時間
を得る手段と、上記第２の記録手段の記録時刻からの経
過時間を得る手段と、上記限界電荷保持時間と上記経過
時間とを比較し、比較結果に応じてメモリセルに対し再
度の書き換えを行う比較手段とを有する請求項１記載の
半導体不揮発性記憶装置。4. The refresh circuit comprises: a first recording means for recording the cumulative number of rewritings; a second recording means for recording the last rewriting time; and a cumulative number of rewritings recorded in the first recording means. Means for obtaining the limit charge retention time, means for obtaining the elapsed time from the recording time of the second recording means, the limit charge retention time and the elapsed time are compared, and a memory is provided according to the comparison result. The semiconductor non-volatile memory device according to claim 1, further comprising: a comparison unit that rewrites the cell again.
られ、上記書き換え動作はワード線セクタ毎に行われる
請求項１、２、３または４記載の半導体不揮発性記憶装
置。5. The semiconductor nonvolatile memory device according to claim 1, wherein the recording section is provided for each word line sector, and the rewriting operation is performed for each word line sector.
分割した各ブロック毎に設けられ、上記書き換え動作は
各ブロック毎に行われる請求項１、２、３または４記載
の半導体不揮発性記憶装置。6. The semiconductor nonvolatile memory device according to claim 1, wherein the recording section is provided for each block obtained by dividing a memory array area into a plurality of blocks, and the rewriting operation is performed for each block. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28377994A JPH08147988A (en) | 1994-11-17 | 1994-11-17 | Semiconductor nonvolatile storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28377994A JPH08147988A (en) | 1994-11-17 | 1994-11-17 | Semiconductor nonvolatile storage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147988A true JPH08147988A (en) | 1996-06-07 |
Family
ID=17670024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28377994A Pending JPH08147988A (en) | 1994-11-17 | 1994-11-17 | Semiconductor nonvolatile storage |
Country Status (1)
| Country | Link |
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| JP (1) | JPH08147988A (en) |
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