JPH08146918A - Switching device and switching method - Google Patents
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- JPH08146918A JPH08146918A JP28528394A JP28528394A JPH08146918A JP H08146918 A JPH08146918 A JP H08146918A JP 28528394 A JP28528394 A JP 28528394A JP 28528394 A JP28528394 A JP 28528394A JP H08146918 A JPH08146918 A JP H08146918A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、各種電子装置、例えば
液晶表示装置等に適用して有効なスイッチング装置及び
スイッチング方法に関し、更に詳しくは、トランジスタ
のスイッチング特性を改善したスイッチング装置及びス
イッチング方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching device and a switching method effectively applied to various electronic devices such as liquid crystal display devices, and more particularly to a switching device and a switching method in which the switching characteristics of transistors are improved. It is a thing.
【０００２】[0002]
【従来の技術】近年、カメラ一体型ＶＴＲや液晶プロジ
ェクターに代表される液晶表示装置付機器の普及ととも
に、液晶表示装置への高性能化の要求が高まり、液晶表
示装置の高精細化や高画質化が急速に進行している。こ
の液晶表示装置は大別して画素制御用の薄膜トランジス
タ（ＴＦＴ:Thin Film Transistor 以下、単に「ＴＦ
Ｔ」と記す）のみを基板上に形成して走査回路は周辺Ｉ
Ｃで行うものと、画素制御用のＴＦＴとともに走査回路
を基板上に一体的に内蔵するものとに分類される。本発
明のスイッチング装置及びスイッチング方法は電子装置
全般に適用して好適なものであるが、ここでは、電子装
置の一例として走査回路を基板上に内蔵した液晶表示装
置を採り挙げて説明を行う。2. Description of the Related Art In recent years, along with the widespread use of devices with a liquid crystal display device represented by a VTR with a built-in camera and a liquid crystal projector, there is an increasing demand for higher performance of the liquid crystal display device. Is rapidly progressing. This liquid crystal display device is roughly classified into a thin film transistor for controlling pixels (TFT: Thin Film Transistor, hereinafter referred to simply as "TF
(Referred to as “T”) only on the substrate and the scanning circuit has a peripheral I
It is classified into those performed in C and those in which a scanning circuit is integrally incorporated on a substrate together with a pixel control TFT. The switching device and the switching method of the present invention are suitable for application to electronic devices in general. Here, as an example of the electronic device, a liquid crystal display device having a scanning circuit built in on a substrate will be described.
【０００３】従来技術の走査回路を基板上に内蔵した液
晶表示装置を図４を参照して説明する。A liquid crystal display device having a conventional scanning circuit built in a substrate will be described with reference to FIG.
【０００４】図４は液晶パネルを中心に示したブロック
図である。同図において、符号１は従来技術の液晶表示
装置を指す。従来技術の液晶表示装置１は外部信号発生
器２や、液晶パネル３で大略構成される。前記外部信号
発生器２は図示を省略したが、ビデオ信号を受取して液
晶パネル３の駆動に適合したＲ、Ｇ、Ｂの交流化された
セパレート信号に変換して出力する。併せて液晶パネル
３に必要な各種タイミング信号ΦＳ、Φ１、Φ２等を生
成して出力する。前記タイミング信号ΦＳ、Φ１、Φ２
の役割を説明するならば、Φ１、Φ２は後述する水平走
査回路の制御の用途に供するタイミングパルスであり、
ΦＳは同じく水平走査回路のスタートパルスである（垂
直走査回路のタイミングパルスは本発明が１走査期間を
想定しているため省略する）。FIG. 4 is a block diagram mainly showing a liquid crystal panel. In the figure, reference numeral 1 indicates a conventional liquid crystal display device. The liquid crystal display device 1 of the prior art is generally composed of an external signal generator 2 and a liquid crystal panel 3. Although not shown, the external signal generator 2 receives a video signal, converts the video signal into an R, G, B alternating separate signal suitable for driving the liquid crystal panel 3 and outputs the AC-separated separate signal. At the same time, various timing signals ΦS, Φ1, Φ2, etc. necessary for the liquid crystal panel 3 are generated and output. The timing signals ΦS, Φ1, Φ2
Φ1 and Φ2 are timing pulses used for controlling the horizontal scanning circuit, which will be described later.
ΦS is also a start pulse of the horizontal scanning circuit (the timing pulse of the vertical scanning circuit is omitted because the present invention assumes one scanning period).
【０００５】また、液晶パネル３は走査方向の制御を司
る垂直走査回路４や、水平走査回路５を一体的に搭載し
て構成される。前記水平走査回路５はＨシフトレジスタ
６や本発明の要点部分であるスイッチング装置７を備え
て構成される。更に、垂直走査回路４や水平走査回路５
には各画素制御用のＴＦＴ８がマトリクス状に配設され
ている。つまり、前記ＴＦＴ８はゲート電極やソース電
極やドレイン電極で構成され、前記ゲート電極は前記垂
直走査回路４に、例えばソース電極は信号線９を介して
前記水平走査回路５にそれぞれ共通的に接続されてい
る。Further, the liquid crystal panel 3 is constructed by integrally mounting a vertical scanning circuit 4 for controlling the scanning direction and a horizontal scanning circuit 5. The horizontal scanning circuit 5 comprises an H shift register 6 and a switching device 7 which is the essential part of the present invention. Further, the vertical scanning circuit 4 and the horizontal scanning circuit 5
TFTs 8 for controlling each pixel are arranged in a matrix. That is, the TFT 8 is composed of a gate electrode, a source electrode, and a drain electrode, and the gate electrode is commonly connected to the vertical scanning circuit 4, for example, the source electrode is commonly connected to the horizontal scanning circuit 5 via a signal line 9. ing.
【０００６】そして、水平走査回路５は外部信号発生器
２から入力されたＲ、Ｇ、Ｂのビデオ信号やタイミング
信号ΦＳ、Φ１、Φ２を受取するとともに、水平走査回
路５や垂直走査回路４に供給する。前記水平走査回路５
内のＨシフトレジスタ６ではスタートパルスΦＳをスタ
ート基準として作動を開始し、タイミングパルスΦ１や
Φ２に応動して前記スイッチング装置７でＲ、Ｇ、Ｂの
ビデオ信号を取り込み、信号線９を介してＴＦＴ８に画
像データを供給する。こうして各画素の画像レベルに応
じて供給された電圧によって不図示の液晶分子を印加電
圧方向に捩じれて起立させることにより、この液晶分子
の旋光性を利用して液晶パネル３に画像表示がなされ
る。The horizontal scanning circuit 5 receives the R, G, B video signals and the timing signals ΦS, Φ1, Φ2 input from the external signal generator 2, and the horizontal scanning circuit 5 and the vertical scanning circuit 4 receive them. Supply. The horizontal scanning circuit 5
The H shift register 6 in the figure starts its operation based on the start pulse ΦS as a start reference, and in response to the timing pulses Φ1 and Φ2, the switching device 7 takes in the R, G, and B video signals, and through the signal line 9. Image data is supplied to the TFT 8. In this way, the liquid crystal molecules (not shown) are twisted in the direction of the applied voltage to stand up by the voltage supplied according to the image level of each pixel, and an image is displayed on the liquid crystal panel 3 by utilizing the optical rotatory power of the liquid crystal molecules. .
【０００７】次に、図５（ａ）〜（ｄ）を参照して従来
技術のスイッチング装置の構成と動作を説明する。Next, the structure and operation of a conventional switching device will be described with reference to FIGS.
【０００８】図５（ａ）は一例として液晶パネル３にお
けるスイッチング装置７に適用された従来技術のスイッ
チング装置の等価回路例であり、（ｂ）は入力信号とし
て直流（ＤＣ）電圧を入力した例を示す図であり、
（ｃ）はゲート制御信号のタイミングを示す図であり、
（ｄ）は出力における容量電位の波形図である。FIG. 5A is an example of an equivalent circuit of a conventional switching device applied to the switching device 7 in the liquid crystal panel 3, and FIG. 5B is an example in which a direct current (DC) voltage is input as an input signal. FIG.
(C) is a diagram showing a timing of a gate control signal,
(D) is a waveform diagram of the capacitance potential at the output.
【０００９】図５（ａ）において、従来技術のスイッチ
ング装置はＮチャネル型トランジスタ１０とＰチャネル
型トランジスタ１１を並列接続した伝送ゲートスイッチ
型トランジスタで構成される。前記Ｎチャネル型トラン
ジスタ１０とＰチャネル型トランジスタ１１の交点であ
るソース電極は入力信号を入力する入力端子１２であ
り、Ｎチャネル型トランジスタ１０とＰチャネル型トラ
ンジスタ１１のドレイン電極は出力信号を出力する出力
端子１３であり、前記出力端子１３には負荷として例え
ば信号線９でなる容量ＣＬが接続され、前記容量ＣＬを
介してアース端子１４に接続されている。また、Ｎチャ
ネル型トランジスタ１０とＰチャネル型トランジスタ１
１の各ゲート電極にはゲート制御信号である信号及び
信号を入力するゲート電極Ｇを備えて構成されてい
る。In FIG. 5A, the conventional switching device is composed of a transmission gate switch type transistor in which an N channel type transistor 10 and a P channel type transistor 11 are connected in parallel. A source electrode, which is an intersection of the N-channel type transistor 10 and the P-channel type transistor 11, is an input terminal 12 for inputting an input signal, and drain electrodes of the N-channel type transistor 10 and the P-channel type transistor 11 output an output signal. The output terminal 13 is connected to the output terminal 13 as a load, for example, a capacitance CL formed of a signal line 9, and is connected to the ground terminal 14 via the capacitance CL. In addition, the N-channel type transistor 10 and the P-channel type transistor 1
Each of the gate electrodes 1 includes a gate control signal and a gate electrode G for inputting the signal.
【００１０】更に、前記Ｎチャネル型トランジスタ１０
とＰチャネル型トランジスタ１１はスイッチとしての駆
動能力を揃えるために、トランジスタ有効チャネル幅１
００μｍ、チャネル長７μｍとし、負荷となる容量ＣＬ
は１ｐＦとした。Further, the N-channel type transistor 10
And the P-channel type transistor 11 have a transistor effective channel width of 1 in order to have the same driving capability as a switch.
Load capacitance CL of 00 μm and channel length of 7 μm
Was 1 pF.
【００１１】そして、図５（ａ）の入力端子１２には同
図（ｂ）に示す如き入力電圧１２Ｖが入力される。な
お、実際の入力信号は映像信号等の例えばアナログ信号
であるが、ここでは簡略化のため直流電圧を入力するも
のとする。前記Ｎチャネル型トランジスタ１０のゲート
電極Ｇには例えば同図（ｃ）に示す如きゲート制御信号
がパルスピーク値１４Ｖで印加される。前記ゲート制
御信号は遷移時間Ａは１７．５ｎｓｅｃ、オン時間Ｂ
は３５ｎｓｅｃの制御信号であり、このようなゲート制
御信号のパルス入力に応動して入力端子１２から前述
の入力信号を受取する。同じく、Ｐチャネル型トランジ
スタ１１のゲート電極Ｇには前記ゲート制御信号の反
転位相である破線で示したゲート制御信号を入力し、
同様に前述の入力信号を取り込む。Then, the input voltage 12V as shown in FIG. 5B is inputted to the input terminal 12 of FIG. The actual input signal is, for example, an analog signal such as a video signal, but here, for simplification, a DC voltage is input. To the gate electrode G of the N-channel type transistor 10, for example, a gate control signal as shown in FIG. The gate control signal has a transition time A of 17.5 nsec and an on time B.
Is a control signal of 35 nsec and receives the above-mentioned input signal from the input terminal 12 in response to the pulse input of the gate control signal. Similarly, to the gate electrode G of the P-channel type transistor 11, a gate control signal indicated by a broken line which is an inverted phase of the gate control signal is input,
Similarly, the aforementioned input signal is taken in.
【００１２】ところで、前記Ｎチャネル型トランジスタ
１０やＰチャネル型トランジスタ１１の例えばゲート電
極Ｇ及びドレイン電極間には結合容量Ｃが存在してお
り、前記結合容量Ｃは各ゲート電極Ｇに入力されたゲー
ト制御信号の遮断時において容量ＣＬの出力波形に影響
を及ぼす。つまり、図５（ｄ）に示すように、なだらか
な入力波形の変化からゲート制御信号遮断時には電位変
動Ｄを発生する。因みに、従来技術のスイッチング装置
ではこの電位変動Ｄは１１ｍＶであるという実験結果が
確認された。By the way, a coupling capacitance C exists between the gate electrode G and the drain electrode of the N-channel type transistor 10 and the P-channel type transistor 11, and the coupling capacitance C is input to each gate electrode G. The output waveform of the capacitor CL is affected when the gate control signal is cut off. That is, as shown in FIG. 5D, the potential variation D is generated when the gate control signal is cut off due to the gentle change of the input waveform. Incidentally, the experimental result that the potential fluctuation D is 11 mV is confirmed in the switching device of the prior art.
【００１３】[0013]
【発明が解決しようとする課題】しかし、従来技術のス
イッチング装置及びスイッチング方法では、上述のよう
にスイッチングトランジスタのゲート電極及びドレイン
電極間には結合容量が存在しておりスイッチング動作に
悪影響を及ぼす場合がある。つまり、負荷容量を短時間
で急速に充電しようとすると（スイッチング装置の駆動
能力を向上させようとすると）、スイッチングトランジ
スタのサイズを大きくする必要がある。ところが、前記
スイッチングトランジスタのサイズを大きくすると容量
の充電能力は向上するが、前述のような不所望の結合容
量も過大となり、スイッチング動作に不所望の電位変動
を発生させていた。However, in the switching device and the switching method of the prior art, as described above, there is a coupling capacitance between the gate electrode and the drain electrode of the switching transistor, which adversely affects the switching operation. There is. That is, in order to rapidly charge the load capacitance in a short time (in order to improve the driving capability of the switching device), it is necessary to increase the size of the switching transistor. However, when the size of the switching transistor is increased, the capacity of charging the capacitor is improved, but the undesired coupling capacity as described above also becomes excessive, causing an undesired potential fluctuation in the switching operation.
【００１４】また、このようなスイッチング装置を多結
晶シリコンで構成するような場合には、例えばイオン拡
散濃度の偏差（ばらつき）によりスイッチング特性もば
らつきを発生するようになる。更に、このようなスイッ
チング装置で映像信号等のアナログ信号を制御しようと
する場合には、映像信号の取り込みのばらつきとなり、
映像が不均一に表示される等、映像の品位を低下させる
要因となっていた。When such a switching device is composed of polycrystalline silicon, the switching characteristics also vary due to, for example, the deviation (variation) of the ion diffusion concentration. Furthermore, when trying to control an analog signal such as a video signal with such a switching device, there will be variations in the capture of the video signal,
This is a factor that deteriorates the quality of the image, such as uneven display of the image.
【００１５】本発明は以上の点を考慮してなされたもの
で、充分な駆動能力を有しながら、スイッチングトラン
ジスタの実効的な結合容量は低減するという相反する特
性を満たすスイッチング装置及びスイッチング方法を提
供しようとするものである。The present invention has been made in consideration of the above points, and provides a switching device and a switching method which satisfy the contradictory characteristics that the effective coupling capacitance of the switching transistor is reduced while having a sufficient driving capability. It is the one we are trying to provide.
【００１６】[0016]
【課題を解決するための手段】上記の課題を解決するた
めに本発明のスイッチング装置では、ゲート電極とソー
ス電極とドレイン電極とを有するトランジスタであり、
ソース電極には入力信号が印加され、ドレイン電極には
出力として容量が接続されており、ゲート電極にはパル
ス状のゲート制御信号が印加されており、このゲート制
御信号のパルス期間以外ではオフ状態であり、このゲー
ト制御信号のパルス期間中は入出力間に電流が流れるオ
ン状態となって容量を充電させるスイッチング装置にお
いて、このトランジスタは複数個が直列に接続されてお
り、且つ最出力側のトランジスタのオン状態からオフ状
態になるタイミングは他のトランジスタより速く作動す
ることとする。In order to solve the above problems, the switching device of the present invention is a transistor having a gate electrode, a source electrode and a drain electrode,
An input signal is applied to the source electrode, a capacitance is connected to the drain electrode as an output, and a pulsed gate control signal is applied to the gate electrode. The gate control signal is in the off state except during the pulse period. In the switching device in which a current flows between the input and output during the pulse period of this gate control signal to charge the capacitance, a plurality of these transistors are connected in series and It is assumed that the transistor operates from the on state to the off state faster than other transistors.
【００１７】同じく、本発明のスイッチング装置におけ
るトランジスタはＮチャネル型とＰチャネル型の２種類
で構成され、同一種類のトランジスタが複数個直列に接
続され、且つ最入力側と最出力側で互いに並列に接続さ
れた並列構成となされている。そして、少なくとも最出
力側を構成するＮチャネル型トランジスタとＰチャネル
型トランジスタの並列トランジスタがオン状態からオフ
状態になるタイミングは一致させることとした。また、
前述のようなトランジスタのスイッチング装置の適用さ
れる電子装置は、画素表示部と走査回路が一体的に形成
された液晶表示装置であることとして前記課題を解決し
た。Similarly, the transistors in the switching device of the present invention are composed of two types, N-channel type and P-channel type, a plurality of transistors of the same type are connected in series, and the most input side and the most output side are parallel to each other. It has a parallel configuration connected to. Then, at least the timing at which the parallel transistor of the N-channel type transistor and the P-channel type transistor, which constitutes the most output side, is changed from the ON state to the OFF state is made to coincide. Also,
The electronic device to which the switching device of the transistor as described above is applied is a liquid crystal display device in which a pixel display unit and a scanning circuit are integrally formed, thereby solving the above problems.
【００１８】更に、本発明のスイッチング方法では、ゲ
ート電極とソース電極とドレイン電極とを有するトラン
ジスタであって、ソース電極には入力信号が印加され、
ドレイン電極には出力として容量が接続されており、ゲ
ート電極にはパルス状のゲート制御信号が印加されてお
り、このゲート制御信号のパルス期間以外ではオフ状態
であり、ゲート制御信号のパルス期間中は入出力間に電
流が流れるオン状態となって容量を充電させるスイッチ
ング方法において、このトランジスタは複数個が直列に
接続されており、且つ最出力側のトランジスタのオン状
態からオフ状態になるタイミングは、他のトランジスタ
より速く作動することとした。Further, in the switching method of the present invention, a transistor having a gate electrode, a source electrode and a drain electrode, wherein an input signal is applied to the source electrode,
A capacitance is connected as an output to the drain electrode, and a pulse-shaped gate control signal is applied to the gate electrode, which is in an off state except during the pulse period of this gate control signal, and during the pulse period of the gate control signal. Is a switching method in which a current flows between input and output and the capacitor is charged in the on state, and when a plurality of these transistors are connected in series, the timing of the transistor on the most output side from the on state to the off state is , And decided to operate faster than other transistors.
【００１９】また、本発明のスイッチング装置における
トランジスタはＮチャネル型とＰチャネル型の２種類で
構成され、同一種類のトランジスタが複数個直列に接続
され、且つ最入力側と最出力側で互いに並列に接続され
た並列構成となされている。そして、少なくとも最出力
側を構成するＮチャネル型トランジスタとＰチャネル型
トランジスタの並列トランジスタがオン状態からオフ状
態になるタイミングは一致させることとした。更に、前
述のようなトランジスタのスイッチング方法の適用され
る電子装置は、画素表示部と走査回路が一体的に形成さ
れた液晶表示装置であることとして前記課題を解決し
た。Further, the transistors in the switching device of the present invention are composed of two types, N-channel type and P-channel type, a plurality of transistors of the same type are connected in series, and the most input side and the most output side are parallel to each other. It has a parallel configuration connected to. Then, at least the timing at which the parallel transistor of the N-channel type transistor and the P-channel type transistor, which constitutes the most output side, is changed from the ON state to the OFF state is made to coincide. Further, the electronic device to which the transistor switching method as described above is applied is a liquid crystal display device in which a pixel display unit and a scanning circuit are integrally formed, and thus the above-mentioned problem is solved.
【００２０】[0020]
【作用】本発明のスイッチング装置では、ソース電極に
は入力信号が印加され、ドレイン電極には出力として容
量が接続されており、ゲート電極にはパルス状のゲート
制御信号が印加されており、このゲート制御信号のパル
ス期間以外ではオフ状態であり、ゲート制御信号のパル
ス期間中は入出力間に電流が流れるオン状態となって容
量を充電させるスイッチング装置において、このトラン
ジスタは複数個が直列に接続されており、且つ最出力側
のトランジスタのオン状態からオフ状態になるタイミン
グは、他のトランジスタより速く作動することとした。
そのため、スイッチングトランジスタの結合容量を増大
させることなく、直列接続により入出力間の耐圧が向上
するため、チャネル幅を短くしてスイッチング装置の駆
動能力を向上することができ、出力における不所望の電
位変動の発生を抑制することができる。In the switching device of the present invention, an input signal is applied to the source electrode, a capacitor is connected to the drain electrode as an output, and a pulsed gate control signal is applied to the gate electrode. In a switching device that is in the off state except during the pulse period of the gate control signal, and in which the current flows between the input and output during the pulse period of the gate control signal to charge the capacitance, a plurality of transistors are connected in series. The timing at which the transistor on the most output side is switched from the on state to the off state operates faster than the other transistors.
Therefore, since the withstand voltage between the input and output is improved by the series connection without increasing the coupling capacitance of the switching transistor, the channel width can be shortened to improve the driving capability of the switching device, and the undesired potential at the output can be improved. The occurrence of fluctuation can be suppressed.
【００２１】従って、本発明のスイッチング装置におけ
る該トランジスタはＮチャネル型とＰチャネル型の２種
類で構成され、同一種類のトランジスタが複数個直列に
接続され、且つ最入力側と最出力側で互いに並列に接続
された並列構成となされている。そして、少なくとも最
出力側を構成するＮチャネル型トランジスタとＰチャネ
ル型トランジスタの並列トランジスタがオン状態からオ
フ状態になるタイミングは一致させることとした。ま
た、前述のようなトランジスタのスイッチング装置の適
用される電子装置は、画素表示部と走査回路が一体的に
形成された液晶表示装置であることとしたため、スイッ
チング特性のばらつきによる映像信号の取り込みのばら
つきの発生が抑制され、映像の品位を向上することがで
きる。Therefore, the transistors in the switching device of the present invention are composed of two types of N-channel type and P-channel type, a plurality of transistors of the same type are connected in series, and the most input side and the most output side are mutually connected. It has a parallel configuration of being connected in parallel. Then, at least the timing at which the parallel transistor of the N-channel type transistor and the P-channel type transistor, which constitutes the most output side, is changed from the ON state to the OFF state is made to coincide. Further, since the electronic device to which the transistor switching device as described above is applied is the liquid crystal display device in which the pixel display section and the scanning circuit are integrally formed, it is possible to capture the video signal due to the variation in the switching characteristics. It is possible to suppress the occurrence of variations and improve the image quality.
【００２２】特に、本発明のスイッチング方法では、ソ
ース電極には入力信号が印加され、ドレイン電極には出
力として容量が接続されており、ゲート電極にはパルス
状のゲート制御信号が印加されており、ゲート制御信号
のパルス期間以外ではオフ状態であり、ゲート制御信号
のパルス期間中は入出力間に電流が流れるオン状態とな
って容量を充電させるスイッチング方法において、この
トランジスタは複数個が直列に接続されており、且つ最
出力側のトランジスタのオン状態からオフ状態になるタ
イミングは、他のトランジスタより速く作動することと
した。そのため、スイッチングトランジスタの結合容量
を増大させることなく、直列接続により入出力間の耐圧
が向上するため、チャネル幅を短くしてスイッチング装
置の駆動能力を向上することができ、出力における不所
望の電位変動の発生を抑制することができる。In particular, in the switching method of the present invention, an input signal is applied to the source electrode, a capacitor is connected as an output to the drain electrode, and a pulsed gate control signal is applied to the gate electrode. , In the switching method in which the transistor is in the off state except during the pulse period of the gate control signal, and a current flows between the input and output during the pulse period of the gate control signal to charge the capacitor, a plurality of transistors are connected in series. The timing at which the connected and output-most transistor is turned off from the on state is set to operate faster than other transistors. Therefore, since the withstand voltage between the input and output is improved by the series connection without increasing the coupling capacitance of the switching transistor, the channel width can be shortened to improve the driving capability of the switching device, and the undesired potential at the output can be improved. The occurrence of fluctuation can be suppressed.
【００２３】また、本発明のスイッチング装置における
トランジスタはＮチャネル型とＰチャネル型の２種類で
構成され、同一種類のトランジスタが複数個直列に接続
され、且つ最入力側と最出力側で互いに並列に接続され
た並列構成となされている。そして、少なくとも最出力
側を構成するＮチャネル型トランジスタとＰチャネル型
トランジスタの並列トランジスタがオン状態からオフ状
態になるタイミングは一致させることとした。また、前
述のようなトランジスタのスイッチング方法の適用され
る電子装置は、画素表示部と走査回路が一体的に形成さ
れた液晶表示装置であることとしたため、スイッチング
特性のばらつきによる映像信号の取り込みのばらつきの
発生が抑制され、映像の品位を向上することができる。Further, the transistors in the switching device of the present invention are composed of two types of N-channel type and P-channel type, a plurality of transistors of the same type are connected in series, and the most input side and the most output side are parallel to each other. It has a parallel configuration connected to. Then, at least the timing at which the parallel transistor of the N-channel type transistor and the P-channel type transistor, which constitutes the most output side, is changed from the ON state to the OFF state is made to coincide. Further, since the electronic device to which the transistor switching method as described above is applied is the liquid crystal display device in which the pixel display unit and the scanning circuit are integrally formed, it is possible to prevent the capturing of the video signal due to the variation of the switching characteristics. It is possible to suppress the occurrence of variations and improve the image quality.
【００２４】[0024]
【実施例】以下、図１ないし図３を参照して本発明のス
イッチング装置及びスイッチング方法の実施例を説明す
る。なお、従来技術のスイッチング装置の構成と同一の
部分には同一の参照符号を付し、それらの構成や動作の
説明を省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the switching device and the switching method of the present invention will be described below with reference to FIGS. The same parts as those of the conventional switching device are designated by the same reference numerals, and the description of their structures and operations will be omitted.
【００２５】実施例１ 先ず、図１を参照して本発明のスイッチング装置及びス
イッチング方法の第一の実施例の詳細を説明する。First Embodiment First, the first embodiment of the switching device and the switching method of the present invention will be described in detail with reference to FIG.
【００２６】図１（ａ）において、本実施例のスイッチ
ング装置はＮチャネル型トランジスタ２０及び２１を直
列接続とし、またＰチャネル型トランジスタ２４及び２
５を直列接続とし、更にそれらを並列接続した伝送ゲー
トスイッチ型で構成される。入力段のＮチャネル型トラ
ンジスタ２０とＰチャネル型トランジスタ２４のソース
電極は入力信号を入力する入力端子２２であり、出力段
のＮチャネル型トランジスタ２１とＰチャネル型トラン
ジスタ２５のドレイン電極は出力信号を出力する出力端
子２３であり、前記出力端子２３には負荷として容量Ｃ
Ｌが接続され、前記容量ＣＬを介してアース端子１４に
接続されている。また、Ｎチャネル型トランジスタ２０
及び２１とＰチャネル型トランジスタ２４及び２５の各
ゲート電極Ｇにはゲート制御信号である信号、信号
、信号、信号が各々入力される。In FIG. 1A, the switching device of this embodiment has N-channel transistors 20 and 21 connected in series, and P-channel transistors 24 and 2.
5 are connected in series, and are connected in parallel to form a transmission gate switch type. The source electrodes of the N-channel type transistor 20 and the P-channel type transistor 24 in the input stage are the input terminals 22 for inputting the input signal, and the drain electrodes of the N-channel type transistor 21 and the P-channel type transistor 25 in the output stage output the output signal. It is an output terminal 23 for outputting, and the output terminal 23 has a capacitance C as a load.
L is connected to the ground terminal 14 via the capacitance CL. In addition, the N-channel type transistor 20
And 21, and the gate electrodes G of the P-channel type transistors 24 and 25, signals, signals, and signals, which are gate control signals, are input.
【００２７】更に、Ｎチャネル型トランジスタ２０及び
２１とＰチャネル型トランジスタ２４及び２５のトラン
ジスタサイズは同一とし、有効チャネル幅１００μｍ、
チャネル長３．５μｍとし、負荷となる容量ＣＬは１ｐ
Ｆとした。Further, the N-channel transistors 20 and 21 and the P-channel transistors 24 and 25 have the same transistor size, and the effective channel width is 100 μm.
Channel length 3.5μm, load capacitance CL is 1p
It was set to F.
【００２８】そして、図１（ａ）の入力端子２２には同
図（ｂ）に示す如き入力電圧１２Ｖの直流電圧が入力さ
れたとする。Ｎチャネル型トランジスタ２０及び２１の
各ゲート電極Ｇには例えば同図（ｃ）に示す如きゲート
制御信号及び信号を遷移時間Ａは１７ｎｓｅｃ、オ
ン時間Ｂは４５ｎｓｅｃ、パルスピーク値１４Ｖとして
入力した。なお、このときゲート制御信号は信号か
ら１０ｎｓｅｃ速めて印加するようにした。同じく、Ｐ
チャネル型トランジスタ２４及び２５の各ゲート電極Ｇ
には同図（ｃ）下段に示す如きゲート制御信号及び信
号は、前記Ｎチャネル型トランジスタ２０及び２１に
印加されたゲート制御信号及び信号の反転位相の信
号として印加した。また、信号は信号から１０ｎｓ
ｅｃ速めて印加することとした。（このように出力段の
ゲート制御信号を入力段のゲート制御信号より１０ｎｓ
ｅｃ速めて印加する点が本発明のポイント部分であ
る）。なお、スイッチ・オン状態として機能するのは各
ゲート制御信号の重複している時間の３５ｎｓｅｃであ
る。このようなゲート制御信号である信号、信号、
信号、信号のパルス入力に応動して入力端子２２か
ら同図（ｂ）に示すような入力信号を取り込む。Then, it is assumed that a DC voltage of 12V as shown in FIG. 1B is input to the input terminal 22 of FIG. A gate control signal and a signal as shown in FIG. 7C, for example, are input to each gate electrode G of the N-channel transistors 20 and 21 as a transition time A of 17 nsec, an on time B of 45 nsec, and a pulse peak value of 14V. At this time, the gate control signal was applied 10 nsec earlier than the signal. Similarly, P
Each gate electrode G of the channel type transistors 24 and 25
The gate control signals and signals as shown in the lower part of FIG. 6C are applied as the gate control signals and the signals of the inverted phase of the signals applied to the N-channel transistors 20 and 21. Also, the signal is 10 ns from the signal
It was decided to accelerate the application by applying ec. (In this way, the gate control signal of the output stage is set to 10 ns from the gate control signal of the input stage.
The point of the present invention is to accelerate the application of ec). It should be noted that the switch-on state functions only when the gate control signals overlap with each other for 35 nsec. Signals, signals, which are such gate control signals,
In response to a signal and a pulse input of the signal, an input signal as shown in FIG.
【００２９】パルスピーク値１４Ｖ、入力電圧１２Ｖで
行われた充電波形は図１（ｄ）に示すように電位変動Ｄ
を発生する。本実施例における電位変動Ｄは従来技術の
電位変動幅１１ｍＶに対して５ｍＶに抑制され、本発明
の電位変動を抑制する効果が確認された。The charging waveform performed with a pulse peak value of 14 V and an input voltage of 12 V has a potential fluctuation D as shown in FIG.
Occurs. The potential fluctuation D in this example was suppressed to 5 mV as compared with the potential fluctuation width of 11 mV of the conventional technique, and the effect of suppressing the potential fluctuation of the present invention was confirmed.
【００３０】実施例２ 本実施例は前記第１の実施例に対して、直列接続したＮ
チャネル型トランジスタのみの構成として、スイッチン
グ装置のオン動作時間を７０ｍｓｅｃと倍にした例であ
り、これを図２及び図３を参照して説明する。なお、図
３は本実施例と比較確認のための従来例であり、単一ト
ランジスタでスイッチングした場合の等価回路と、ゲー
トパルス信号のタイミング図、そして容量電位を示し
た。Embodiment 2 This embodiment is different from the first embodiment in that N connected in series is used.
This is an example in which the ON operation time of the switching device is doubled to 70 msec as the configuration of only the channel type transistor, which will be described with reference to FIGS. 2 and 3. Note that FIG. 3 is a conventional example for comparison and confirmation with this embodiment, and shows an equivalent circuit when switching with a single transistor, a timing diagram of a gate pulse signal, and a capacitance potential.
【００３１】図２（ａ）において、本実施例のスイッチ
ング装置はＮチャネル型トランジスタ３０及び３１を直
列接続とした伝送ゲートスイッチ型トランジスタで構成
される。前記Ｎチャネル型トランジスタ３０のソース電
極は入力信号を入力する入力端子３２であり、Ｎチャネ
ル型トランジスタ３１のドレイン電極は出力信号を出力
する出力端子３３であり、前記出力端子３３には負荷と
して容量ＣＬが接続され、前記容量ＣＬを介してアース
端子１４に接続されている。また、Ｎチャネル型トラン
ジスタ３０及び３１の各ゲート電極Ｇにはゲート制御信
号である信号及び信号が入力される。In FIG. 2A, the switching device of this embodiment is composed of transmission gate switch type transistors in which N channel type transistors 30 and 31 are connected in series. The source electrode of the N-channel transistor 30 is an input terminal 32 for inputting an input signal, the drain electrode of the N-channel transistor 31 is an output terminal 33 for outputting an output signal, and the output terminal 33 has a capacitance as a load. CL is connected and is connected to the ground terminal 14 via the capacitance CL. Further, a signal which is a gate control signal and a signal are input to each gate electrode G of the N-channel transistors 30 and 31.
【００３２】更に、前記Ｎチャネル型トランジスタ３０
及び３１のトランジスタサイズは実施例１と同一の、有
効チャネル幅１００μｍ、チャネル長３．５μｍとし、
負荷となる容量ＣＬは１ｐＦとした。Further, the N-channel type transistor 30
The transistor sizes of 31 and 31 are the same as those in the first embodiment, and the effective channel width is 100 μm and the channel length is 3.5 μm.
The load capacitance CL was 1 pF.
【００３３】そして、図２（ａ）の入力端子３２には実
施例１と同一である入力電圧１２Ｖの直流電圧が入力さ
れるものとする。前記Ｎチャネル型トランジスタ３０及
び３１の各ゲート電極Ｇには、例えば同図（ｂ）に示す
如きゲート制御信号及びを遷移時間Ａは１７ｎｓｅ
ｃ、オン時間Ｂは実施例１の倍である７０ｎｓｅｃ、パ
ルスピーク値１４Ｖとして入力した。なお、このときゲ
ート制御信号は信号から１０ｎｓｅｃ速めて印加す
るようにした。このようなゲート制御信号や信号の
パルス入力に応動して入力端子３２から実施例１と同様
の入力信号を受取する。A DC voltage of 12 V, which is the same as that in the first embodiment, is input to the input terminal 32 of FIG. 2 (a). Each gate electrode G of the N-channel type transistors 30 and 31 has a gate control signal as shown in FIG.
c, the on-time B was 70 nsec, which is double that of Example 1, and the pulse peak value was 14 V. At this time, the gate control signal was applied 10 nsec earlier than the signal. In response to such a gate control signal or pulse input of a signal, an input signal similar to that of the first embodiment is received from the input terminal 32.
【００３４】パルスピーク値１４Ｖ、入力電圧１２Ｖで
行われた充電波形は図２（ｃ）に示すようにマイナス方
向の電位変動Ｄ′を発生する。本実施例におけるこのマ
イナス方向の電位変動Ｄ′は−８ｍＶであった。The charging waveform performed with a pulse peak value of 14V and an input voltage of 12V causes a potential fluctuation D'in the negative direction as shown in FIG. 2 (c). The negative potential fluctuation D'in this example was -8 mV.
【００３５】ここで、本実施例の比較用として示したＮ
チャネル型トランジスタ一個で構成した従来例について
図３を参照して説明する。Here, N shown as a comparison for this embodiment is used.
A conventional example including one channel type transistor will be described with reference to FIG.
【００３６】図３（ａ）において、本実施例の比較用と
して示したスイッチング装置はＮチャネル型トランジス
タ４０一個で構成される。前記Ｎチャネル型トランジス
タ４０のソース電極は入力信号を入力する入力端子４２
であり、Ｎチャネル型トランジスタ４０のドレイン電極
は出力信号を出力する出力端子４３であり、前記出力端
子４３には負荷として容量ＣＬが接続され、前記容量Ｃ
Ｌを介してアース端子１４に接続されている。また、Ｎ
チャネル型トランジスタ４０のゲート電極Ｇにはゲート
制御信号である信号が入力される。In FIG. 3A, the switching device shown for comparison in this embodiment is composed of one N-channel type transistor 40. The source electrode of the N-channel type transistor 40 is an input terminal 42 for inputting an input signal.
The drain electrode of the N-channel transistor 40 is an output terminal 43 that outputs an output signal, and a capacitance CL is connected to the output terminal 43 as a load.
It is connected to the ground terminal 14 via L. Also, N
A signal which is a gate control signal is input to the gate electrode G of the channel transistor 40.
【００３７】更に、前記Ｎチャネル型トランジスタ４０
のトランジスタサイズは図２と同一の有効チャネル幅１
００μｍである。一方、チャネル長は７．０μｍとし、
負荷となる容量ＣＬは１ｐＦとした。Further, the N-channel type transistor 40
Transistor size is the same as in Fig. 2 Effective channel width 1
It is 00 μm. On the other hand, the channel length is 7.0 μm,
The load capacitance CL was 1 pF.
【００３８】そして、図３（ａ）の入力端子４２には実
施例２と同一である入力電圧１２Ｖの直流電圧を印加
し、前記実施例２と同一条件で駆動した。つまり、前記
Ｎチャネル型トランジスタ４０のゲート電極Ｇには、例
えば同図（ｂ）に示す如き実施例２と同一であるゲート
制御信号を遷移時間Ａは１７ｎｓｅｃ、オン時間Ｂは
７０ｎｓｅｃ、パルスピーク値１４Ｖとして入力した。
このようなゲート制御信号のパルス入力に応動して入
力端子４２から図２と同様の入力信号を受取する。Then, a DC voltage of 12 V, which is the same as that of the second embodiment, was applied to the input terminal 42 of FIG. 3A and driven under the same conditions as the second embodiment. That is, the gate electrode G of the N-channel type transistor 40 is provided with the same gate control signal as that of the second embodiment as shown in FIG. 2B for the transition time A of 17 nsec, the on time B of 70 nsec and the pulse peak value. Input as 14V.
In response to the pulse input of the gate control signal, an input signal similar to that shown in FIG. 2 is received from the input terminal 42.
【００３９】パルスピーク値１４Ｖ、入力電圧１２Ｖで
行われた充電波形は図３（ｃ）に示したようにマイナス
方向の電位変動Ｄ′を発生する。本比較例におけるこの
マイナス方向の電位変動Ｄ′は−１７ｍＶであり、前述
の図２の構成における−８ｍＶと比してその電位変動の
抑制効果が実証された。The charging waveform performed with a pulse peak value of 14V and an input voltage of 12V causes a potential fluctuation D'in the negative direction as shown in FIG. 3 (c). The potential fluctuation D ′ in the negative direction in this comparative example was −17 mV, and the effect of suppressing the potential fluctuation was verified as compared with −8 mV in the configuration of FIG. 2 described above.
【００４０】本発明は前記実施例に限定されず、種々の
実施形態を採ることができる。前記実施例では一例とし
て液晶表示装置のスイッチング装置に適用した場合につ
いて説明したが、一般的な電子装置及びスイッチング装
置を有する半導体集積回路装置に適用されても無論有効
である。また、スイッチは単一チャネル型に限らず第１
の実施例のような伝送ゲート型でもよく、更にトランジ
スタ構造もオフセットゲート型やＬＤＤ型のいずれの場
合にも応用可能なことは言うまでもない。The present invention is not limited to the above embodiment, and various embodiments can be adopted. In the above-described embodiment, the case where it is applied to the switching device of the liquid crystal display device has been described as an example, but it is needless to say that it is also effective when applied to a semiconductor integrated circuit device having a general electronic device and a switching device. In addition, the switch is not limited to the single channel type
It is needless to say that the transmission gate type as in the above embodiment may be applied, and the transistor structure can be applied to any of the offset gate type and the LDD type.
【００４１】[0041]
【発明の効果】以上説明したように、本発明のスイッチ
ング装置及びスイッチング方法によれば、最出力段のト
ランジスタのオフ状態となるタイミングを他より速める
ことによりトランジスタの容量結合性の影響による出力
の電位変動を抑制することができる。As described above, according to the switching device and the switching method of the present invention, the timing at which the transistor in the most output stage is turned off is set earlier than the others, so that the output due to the influence of the capacitive coupling of the transistor is increased. Potential fluctuations can be suppressed.
【００４２】併せて、スイッチング装置の駆動能力を著
しく向上することができ、スイッチング装置の駆動能力
は、トランジスタサイズを適宣設定することによって確
保することができる。また、トランジスタのソース・ド
レイン間の耐圧はトランジスタを直列接続することによ
り維持することができる。In addition, the driving ability of the switching device can be remarkably improved, and the driving ability of the switching device can be secured by appropriately setting the transistor size. The withstand voltage between the source and drain of the transistor can be maintained by connecting the transistors in series.
【００４３】更に、このようなスイッチング装置及びス
イッチング方法で映像信号等のアナログ信号を制御しよ
うとする場合において、スイッチング特性の安定化が図
られることから映像信号を安定して取り込むことがで
き、映像品位を向上することができる。Furthermore, when an analog signal such as a video signal is to be controlled by such a switching device and a switching method, the switching characteristics can be stabilized, so that the video signal can be stably fetched. The quality can be improved.
【図１】本発明のスイッチング装置及びスイッチング方
法の第１の実施例を示す図であり、（ａ）はスイッチ部
の等価回路を示す図であり、（ｂ）は入力信号を示す図
であり、（ｃ）はゲート制御信号のタイミング図であ
り、（ｄ）は出力の容量電位の波形図である。FIG. 1 is a diagram showing a first embodiment of a switching device and a switching method of the present invention, (a) is a diagram showing an equivalent circuit of a switch section, and (b) is a diagram showing an input signal. , (C) are timing charts of the gate control signal, and (d) is a waveform chart of the output capacitance potential.
【図２】本発明のスイッチング装置及びスイッチング方
法の第２の実施例を示す図であり、（ａ）はスイッチ部
の等価回路を示す図であり、（ｂ）は入力信号を示す図
であり、（ｂ）はゲート制御信号のタイミング図であ
り、（ｃ）は出力の容量電位の波形図である。FIG. 2 is a diagram showing a second embodiment of a switching device and a switching method of the present invention, (a) is a diagram showing an equivalent circuit of a switch section, and (b) is a diagram showing an input signal. , (B) are timing charts of the gate control signal, and (c) is a waveform chart of the output capacitance potential.
【図３】本発明のスイッチング装置及びスイッチング方
法の第２の実施例の比較用として示した従来例であり、
（ａ）は単一トランジスタからなるスイッチ部の等価回
路を示す図であり、（ｂ）は入力信号を示す図であり、
（ｂ）はゲート制御信号のタイミング図であり、（ｃ）
は出力の容量電位の波形図である。FIG. 3 is a conventional example shown for comparison with a second embodiment of the switching device and the switching method of the present invention,
(A) is a figure which shows the equivalent circuit of the switch part which consists of a single transistor, (b) is a figure which shows an input signal,
(B) is a timing diagram of the gate control signal, (c)
FIG. 6 is a waveform diagram of an output capacitance potential.
【図４】従来技術の液晶表示装置を示すブロック図であ
る。FIG. 4 is a block diagram showing a conventional liquid crystal display device.
【図５】従来技術のスイッチング装置及びスイッチング
方法を示す図であり、（ａ）はスイッチ部の等価回路を
示す図であり、（ｂ）は入力信号を示す図であり、
（ｂ）はゲート制御信号のタイミング図であり、（ｃ）
は出力の容量電位の波形図である。5A and 5B are diagrams showing a conventional switching device and a switching method, wherein FIG. 5A is a diagram showing an equivalent circuit of a switch unit, and FIG. 5B is a diagram showing an input signal;
(B) is a timing diagram of the gate control signal, (c)
FIG. 6 is a waveform diagram of an output capacitance potential.
５ 水平走査回路 ６ Ｈシフトレジスタ ７ スイッチング装置 ８ ＴＦＴ ９ 信号線 １４ アース端子 10、20、21、 Ｎチャネル型トランジスタ 30、31、40 Ｎチャネル型トランジスタ 11、24、25、 Ｐチャネル型トランジスタ 12、22、32、42 入力端子（ソース電極） 13、23、33、43 出力端子（ドレイン電極） Ａ 遷移時間 Ｂ オン時間 Ｃ 結合容量 ＣＬ 容量 Ｄ、Ｄ′ 電位変動 Ｇ ゲート電極 5 horizontal scanning circuit 6 H shift register 7 switching device 8 TFT 9 signal line 14 ground terminal 10, 20, 21, N-channel type transistor 30, 31, 40 N-channel type transistor 11, 24, 25, P-channel type transistor 12, 22, 32, 42 Input terminal (source electrode) 13, 23, 33, 43 Output terminal (drain electrode) A Transition time B On time C Coupling capacitance CL capacitance D, D ′ Potential fluctuation G Gate electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/417 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/417
Claims (6)
とを有するトランジスタであって、前記ソース電極には
入力端子として入力信号が印加され、前記ドレイン電極
には出力端子として容量が接続されており、前記ゲート
電極にはパルス状の制御信号が印加され、前記制御信号
のパルス期間以外では入出力間に電流の流れないオフ状
態であり、前記制御信号のパルス期間中は入出力間に電
流が流れるオン状態となり、前記容量を充電させるスイ
ッチング装置において、 該トランジスタは複数個が直列に接続されており、且つ
最出力側のトランジスタのオン状態からオフ状態になる
タイミングは、他のトランジスタより速いことを特徴と
するスイッチング装置。1. A transistor having a gate electrode, a source electrode and a drain electrode, wherein an input signal is applied as an input terminal to the source electrode, and a capacitor is connected as an output terminal to the drain electrode, A pulsed control signal is applied to the gate electrode, and the gate electrode is in an off state in which no current flows between the input and output except during the pulse period of the control signal, and a current flows between the input and output during the pulse period of the control signal. In the switching device that is in the on state and charges the capacitance, a plurality of the transistors are connected in series, and the timing at which the transistor on the most output side changes from the on state to the off state is faster than other transistors. A characteristic switching device.
ネル型の２種類で構成され、同一種類のトランジスタが
複数個直列に接続され、且つ最入力側と最出力側で互い
に並列に接続されており、少なくとも最出力側を構成す
るＮチャネル型トランジスタとＰチャネル型トランジス
タのオン状態からオフ状態になるタイミングは、揃って
いることを特徴とする請求項１に記載のスイッチング装
置。2. The transistor is composed of two types, an N-channel type and a P-channel type, a plurality of transistors of the same type are connected in series, and the most input side and the most output side are connected in parallel with each other. 2. The switching device according to claim 1, wherein at least the N-channel type transistor and the P-channel type transistor forming at least the most output side have the same timing to change from the ON state to the OFF state.
画素表示部と走査回路が一体的に形成された液晶表示装
置に適用されることを特徴とする請求項１または請求項
２に記載のスイッチング装置。3. A switching device for the transistor comprises:
The switching device according to claim 1, which is applied to a liquid crystal display device in which a pixel display unit and a scanning circuit are integrally formed.
とを有するトランジスタであって、前記ソース電極には
入力端子として入力信号が印加され、前記ドレイン電極
には出力端子として容量が接続されており、前記ゲート
電極にはパルス状の制御信号が印加され、前記制御信号
のパルス期間以外では入出力間に電流の流れないオフ状
態であり、前記制御信号のパルス期間中は入出力間に電
流が流れるオン状態となり、前記容量を充電させるスイ
ッチング方法において、 該トランジスタは複数個が直列に接続されており、且つ
最出力側のトランジスタのオン状態からオフ状態になる
タイミングは、他のトランジスタより速いことを特徴と
するスイッチング方法。4. A transistor having a gate electrode, a source electrode and a drain electrode, wherein an input signal is applied as an input terminal to the source electrode and a capacitance is connected as an output terminal to the drain electrode, A pulsed control signal is applied to the gate electrode, and the gate electrode is in an off state in which no current flows between the input and output except during the pulse period of the control signal, and a current flows between the input and output during the pulse period of the control signal. In the switching method of turning on the state and charging the capacitance, a plurality of the transistors are connected in series, and the timing at which the transistor on the most output side changes from the on state to the off state is faster than other transistors. The characteristic switching method.
ネル型の２種類で構成され、同一種類のトランジスタが
複数個直列に接続され、且つ最入力側と最出力側で互い
に並列に接続されており、少なくとも最出力側を構成す
るＮチャネル型トランジスタとＰチャネル型トランジス
タのオン状態からオフ状態になるタイミングは、揃って
いることを特徴とする請求項４に記載のスイッチング方
法。5. The transistor is composed of two types, an N-channel type and a P-channel type, a plurality of transistors of the same type are connected in series, and the most input side and the most output side are connected in parallel with each other. 5. The switching method according to claim 4, wherein the N-channel type transistor and the P-channel type transistor forming at least the most output side have the same timing from the ON state to the OFF state.
画素表示部と走査回路が一体的に形成された液晶表示装
置に適用されることを特徴とする請求項４または請求項
５に記載のスイッチング方法。6. The method of switching the transistor comprises:
The switching method according to claim 4, wherein the switching method is applied to a liquid crystal display device in which a pixel display unit and a scanning circuit are integrally formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28528394A JPH08146918A (en) | 1994-11-18 | 1994-11-18 | Switching device and switching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28528394A JPH08146918A (en) | 1994-11-18 | 1994-11-18 | Switching device and switching method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08146918A true JPH08146918A (en) | 1996-06-07 |
Family
ID=17689513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28528394A Pending JPH08146918A (en) | 1994-11-18 | 1994-11-18 | Switching device and switching method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08146918A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308052A (en) * | 1998-03-27 | 2003-10-31 | Semiconductor Energy Lab Co Ltd | Driving circuit for semiconductor display device and semiconductor display device |
| JP2012008339A (en) * | 2010-06-24 | 2012-01-12 | Sony Corp | Liquid crystal display device, driving method for liquid crystal display devices, and electronic equipment |
| JP2014228863A (en) * | 2013-05-22 | 2014-12-08 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | Pixels of organic electroluminescence display |
-
1994
- 1994-11-18 JP JP28528394A patent/JPH08146918A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308052A (en) * | 1998-03-27 | 2003-10-31 | Semiconductor Energy Lab Co Ltd | Driving circuit for semiconductor display device and semiconductor display device |
| JP2004363625A (en) * | 1998-03-27 | 2004-12-24 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US7304625B2 (en) | 1998-03-27 | 2007-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| US7315296B2 (en) | 1998-03-27 | 2008-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| US9262978B2 (en) | 1998-03-27 | 2016-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| JP2016213863A (en) * | 1998-03-27 | 2016-12-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2012008339A (en) * | 2010-06-24 | 2012-01-12 | Sony Corp | Liquid crystal display device, driving method for liquid crystal display devices, and electronic equipment |
| JP2014228863A (en) * | 2013-05-22 | 2014-12-08 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | Pixels of organic electroluminescence display |
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