JPH08146908A - Display driving method and device therefor - Google Patents
Display driving method and device thereforInfo
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- JPH08146908A JPH08146908A JP6307118A JP30711894A JPH08146908A JP H08146908 A JPH08146908 A JP H08146908A JP 6307118 A JP6307118 A JP 6307118A JP 30711894 A JP30711894 A JP 30711894A JP H08146908 A JPH08146908 A JP H08146908A
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- Liquid Crystal Display Device Control (AREA)
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、１ドットを複数画素で
構成し、１ドット内の複数画素で中間調表示を行うこと
により高密度で精細な映像を得るようにしたディスプレ
イ駆動方法および装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display driving method and apparatus for obtaining a high-density and fine image by forming one dot with a plurality of pixels and performing a halftone display with a plurality of pixels within one dot. It is about.
【０００２】[0002]
【従来の技術】最近、薄型、軽量の表示装置として、Ｐ
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ駆動型とＤＣ
駆動型の２方式に分けられるが、ＤＣ駆動型ＰＤＰで
は、すでに課題とされていた輝度と寿命について改善手
法の報告があり、実用化へ向けて進展しつつある。2. Description of the Related Art Recently, as a thin and lightweight display device, P
Attention has been paid to DP (plasma display panel). This PDP driving method is completely different from the conventional CRT driving method and is a direct driving method using a digitized video input signal. Therefore, the brightness gradation emitted from the panel surface is determined by the number of bits of the signal to be handled. PDP has AC drive type and DC which have different basic characteristics.
It can be divided into two types of drive type, but in the DC drive type PDP, there has been a report on a method of improving the brightness and the life which have already been problems, and it is progressing toward practical use.
【０００３】ところが、ＡＣ駆動型ＰＤＰでは、輝度と
寿命については十分な特性が得られているが階調表示に
関しては、試作レベルで最大６４階調表示までの報告し
かなかった。しかるに、最近、アドレス・表示分離型駆
動法（ＡＤＳサブフィールド法）による２５６階調の手
法が提案されている。この方法に使用されるＰＤＰ（プ
ラズマ・ディスプレイ・パネル）の駆動シーケンスと駆
動波形が図８（ａ）（ｂ）に示される。However, the AC drive type PDP has obtained sufficient characteristics with respect to brightness and life, but with regard to gradation display, only a maximum of 64 gradation display has been reported at the prototype level. However, recently, a method of 256 gradations by an address / display separation type driving method (ADS subfield method) has been proposed. The drive sequence and drive waveform of the PDP (plasma display panel) used in this method are shown in FIGS.
【０００４】図８（ａ）において、１フレームは、輝度
の相対比が１、２、４、８、１６、３２、６４、１２８
の８個のサブフィールドで構成され、８画面の輝度の組
み合わせで２５６階調の表示を行う。図８（ｂ）におい
て、それぞれのサブフィールドは、リフレッシュした１
画面分のデータの書込みを行うアドレス期間とそのサブ
フィールドの輝度レベルを決めるサスティン期間で構成
される。アドレス期間では、最初全画面同時に各ピクセ
ルに初期的に壁電荷が形成され、その後サスティンパル
スが全画面に与えられ表示を行う。サブフィールドの明
るさはサスティンパルスの数に比例し、所定の輝度に設
定される。このようにして２５６階調表示が実現され
る。In FIG. 8A, one frame has a relative luminance ratio of 1, 2, 4, 8, 16, 32, 64, 128.
It is composed of 8 sub-fields, and 256 gradations are displayed by combining the brightness of 8 screens. In FIG. 8B, each subfield is refreshed 1
It is composed of an address period for writing data for the screen and a sustain period for determining the luminance level of the subfield. In the address period, wall charges are initially formed in each pixel at the same time on the entire screen, and then sustain pulses are applied to the entire screen for display. The brightness of the subfield is proportional to the number of sustain pulses and is set to a predetermined brightness. In this way, 256 gradation display is realized.
【０００５】前記アドレス期間は、サスティン期間の大
小に拘らず一定であるから、以上のようなＡＣ駆動方式
では、階調数を増やせば増やすほど、１フレーム期間内
でパネルを点灯発光させる準備期間としてのアドレス期
間のビット数が増加するため、発光期間としてのサステ
ィン期間が相対的に短くなり、最大輝度が低下する。こ
のように、パネル面から発光される輝度階調は、扱う信
号のビット数によって定まるため、扱う信号のビット数
を増やせば、画質は向上するが、発光輝度が低下し、逆
に扱う信号のビット数を減らせば、発光輝度が増加する
が、階調表示が少なくなり、画質の低下を招く。Since the address period is constant regardless of the size of the sustain period, in the AC driving method as described above, as the number of gradations is increased, the preparation period for lighting and emitting the panel within one frame period is increased. Since the number of bits in the address period increases, the sustain period as the light emitting period becomes relatively short, and the maximum brightness decreases. In this way, since the brightness gradation emitted from the panel surface is determined by the number of bits of the signal to be handled, if the number of bits of the signal to be handled is increased, the image quality is improved, but the light emission luminance is reduced, and conversely If the number of bits is reduced, the light emission luminance is increased, but gradation display is reduced and the image quality is deteriorated.
【０００６】入力信号のビット数よりも出力駆動信号の
ビット数を低減しながら、入力信号と発光輝度との濃淡
誤差を最小にするための誤差拡散処理は、擬似中間調を
表現する処理であり、少ない階調で濃淡表現する場合に
用いられる。従来の一般的な誤差拡散処理回路が図６に
示される。この回路において、映像信号入力端子３０
に、ｎ（たとえば８）ビットの原画素Ａｉ，ｊの映像信
号が入力し、垂直方向加算回路３１、水平方向加算回路
３２を経て、さらにビット変換回路３３でビット数をｍ
（たとえば４）ビットに減らす処理をして映像出力端子
３４からＰＤＰ駆動回路を経てＰＤＰを発光する。The error diffusion process for reducing the grayscale error between the input signal and the emission luminance while reducing the bit number of the output drive signal more than the bit number of the input signal is a process for expressing a pseudo halftone. , Used when expressing light and shade with few gradations. A conventional general error diffusion processing circuit is shown in FIG. In this circuit, the video signal input terminal 30
, The video signal of the original pixel Ai, j of n (for example, 8) bits is input, passes through the vertical direction addition circuit 31, the horizontal direction addition circuit 32, and is further converted into the number of bits m by the bit conversion circuit 33.
The PDP emits light from the video output terminal 34 through the PDP drive circuit after being reduced to (for example, 4) bits.
【０００７】また、前記水平方向加算回路３２からの誤
差拡散信号が、誤差検出回路３５のＲＯＭ３８に予め記
憶されたデータと比較されて加算器３９でその和をとっ
て誤差荷重回路４０、４１にて所定の係数を掛けて重み
付けをし、誤差検出出力を、原画素Ａｉ，ｊよりｈライ
ン前の画素、例えば１ラインだけ過去に生じた再現誤差
Ｅｊ−１を出力するｈライン遅延回路３６を介して前記
垂直方向加算回路３１に加算されるとともに、原画素Ａ
ｉ，ｊよりｄドット前の画素、例えば１ドットだけ過去
に生じた再現誤差Ｅｉ−１を出力するｄドット遅延回路
３７を介して前記水平方向加算回路３２に加算される。
なお、前記誤差荷重回路４０、４１での係数は一般的に
全ての和が１になるように設定する。Further, the error diffusion signal from the horizontal addition circuit 32 is compared with the data previously stored in the ROM 38 of the error detection circuit 35, and the sum is summed by the adder 39 to the error weighting circuits 40, 41. Then, the error detection output is weighted by multiplying it by a predetermined coefficient, and the error detection output is output by a h-line delay circuit 36 that outputs a reproduction error Ej−1 generated in the h line before the original pixel Ai, j, for example, one line in the past. Is added to the vertical direction addition circuit 31 via the original pixel A
It is added to the horizontal addition circuit 32 via a d-dot delay circuit 37 that outputs a reproduction error Ei−1 generated by d dots before i, j, for example, one dot in the past.
The coefficients in the error weighting circuits 40 and 41 are generally set so that the sum of all of them becomes 1.
【０００８】この結果、ビット変換回路３３の出力端子
には、図５に示すように、瞬間的には実線の階段状のよ
うな４ビットで表わされる発光輝度レベルが出力される
にも拘らず、実際は、前記実線の階段状の上下の発光輝
度レベルが所定の割合で交互に出力されるので、平均化
された状態で認識され、点線のようなｙ＝ｘの補正輝度
線となる。As a result, as shown in FIG. 5, the output luminance of the bit conversion circuit 33 is instantaneously output, although the emission luminance level represented by 4 bits like the stepwise shape of the solid line is output. Actually, the upper and lower emission luminance levels of the solid line are alternately output at a predetermined ratio, so that they are recognized in an averaged state and a corrected luminance line of y = x like a dotted line is obtained.
【０００９】[0009]
【発明が解決しようとする課題】図８（ａ）に示す駆動
方法では１フレームを８個のサブフィールドとして２５
６階調としたが、この階調数を増やせば画質が向上す
る。しかし、画質は向上するが、発光輝度が低下する。
逆に図７（ａ）に示すように、１フレームを６個のサブ
フィールドで構成し、扱う信号のビット数を減らせば、
発光輝度が増加する。図７（ｂ）に示すように、１フレ
ームを４個のサブフィールドで構成し、扱う信号のビッ
ト数を減らせば、さらにその傾向が大きくなる。以上の
ような中間調表示技術は、明るさを縦横時間の各方向に
拡散させることによって中間調を作り出すので、解像度
の低下や独特の紋様が現われるという問題があった。In the driving method shown in FIG. 8A, one frame has 25 subfields.
Although there are 6 gradations, the image quality is improved by increasing the number of gradations. However, although the image quality is improved, the emission brightness is reduced.
On the contrary, as shown in FIG. 7A, if one frame is composed of 6 subfields and the number of bits of a signal to be handled is reduced,
The emission brightness increases. As shown in FIG. 7B, if one frame is composed of four subfields and the number of bits of a signal to be handled is reduced, the tendency becomes even larger. The above-described halftone display technique has a problem in that the resolution is lowered and a unique pattern appears because the halftone is created by diffusing the brightness in each of the vertical and horizontal directions.
【００１０】本発明は、扱う信号のビット数を減らして
も解像度の低下がなく、しかも独特の紋様が現われるこ
とのない駆動方法と装置を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a driving method and apparatus which do not cause a reduction in resolution even if the number of bits of a signal to be handled is reduced and a unique pattern does not appear.
【００１１】[0011]
【課題を解決するための手段】本発明は、量子化されて
入力した原画素映像信号の輝度レベルを検出し、予め設
定された１ドットが複数画素の輝度パターンを選択する
中間調表示部４２と、この中間調表示部４２で選択され
たパターンに基づき各画素で中間調表示するための表示
階調数の低い駆動部４３とを具備してなることを特徴と
するディスプレイ駆動装置である。According to the present invention, a halftone display section 42 detects the luminance level of a quantized and inputted original pixel video signal and selects a luminance pattern in which one preset dot is a plurality of pixels. And a drive unit 43 having a low number of display gradations for performing a halftone display in each pixel based on the pattern selected by the halftone display unit 42.
【００１２】[0012]
【作用】量子化されて入力した原画素映像信号１ドット
を複数画素、例えば４画素で構成する。映像入力レベル
がＡ点から４分の１のａ点にあるものとすると、それを
輝度レベル判別回路４４で判別し、ａ点に対応したパタ
ーンをパターン発生回路４６のパターンから選択する。
このときの中間調表示出力は、Ａが３画素、Ｂが１画素
の組み合わせとなる。同様にして、Ａ点から２分の１の
ｂ点にあるものとすると、中間調表示出力は、Ａが２画
素、Ｂが２画素の組み合わせとなり、Ａ点から４分の３
のｃ点にあるものとすると、中間調表示出力は、Ａが１
画素、Ｂが３画素の組み合わせとなり、ｄ点（Ｂ点）に
あるものとすると、中間調表示出力は、Ａがなくなり、
Ｂが４画素となる。以上のようにして、映像入力レベル
に対応した中間調表示出力パターンを入力１ドット当た
り４画素構成のパターンから選択し、このパターンによ
り駆動部４３を介してＰＤＰ１０が表示される。The original pixel video signal dot, which is quantized and input, is composed of a plurality of pixels, for example, four pixels. Assuming that the image input level is at point a, which is a quarter of point A, that is discriminated by the luminance level discriminating circuit 44, and the pattern corresponding to point a is selected from the patterns of the pattern generating circuit 46.
The halftone display output at this time is a combination of 3 pixels for A and 1 pixel for B. Similarly, assuming that it is at a point b which is a half of the point A, the halftone display output is a combination of 2 pixels for A and 2 pixels for B, and 3/4 from the point A.
Assuming that it is at point c, the halftone display output is 1 for A.
If the pixel and B are a combination of 3 pixels and are at point d (point B), the halftone display output does not have A,
B has 4 pixels. As described above, the halftone display output pattern corresponding to the image input level is selected from the patterns of 4 pixels per input dot, and the PDP 10 is displayed via the drive unit 43 by this pattern.
【００１３】[0013]
【実施例】本発明の基本的考え方はつぎの通りである。
従来、中間調表示技術で解像度が低下するのは、必要な
ドット数（解像度）よりも、中間調表示技術の拡散領域
が広いことに起因する。これは、必要なドット数＝画素
数 というディスプレイ駆動方法を採用している限り、
解決することは理論的に無理である。しかるに、現在デ
ィスプレイは、大型化の傾向にあり、それに伴い１ドッ
トの大きさも大型化している。例えば、２１型ＰＤＰの
１ドットの大きさは０．６６ｍｍ角であるが、４２型Ｐ
ＤＰの１ドットの大きさは１．０８ｍｍ角である。EXAMPLES The basic idea of the present invention is as follows.
Conventionally, the resolution is reduced in the halftone display technology because the diffusion area of the halftone display technology is wider than the required number of dots (resolution). As long as the display driving method that the required number of dots = number of pixels is adopted,
It is theoretically impossible to solve. However, currently, the display tends to increase in size, and the size of one dot also increases accordingly. For example, the size of one dot of a 21-inch PDP is 0.66 mm square, but it is a 42-inch PDP.
The size of one dot of DP is 1.08 mm square.
【００１４】そこで、本発明では、１ドットを複数画素
で表示する手段を取り、必要なドット数＜画素数 とい
うディスプレイ構成を実現させ、１ドット内の画素で中
間調を作り出そうとするものである。このように、１ド
ット内の画素で中間調を作り表示すれば、必要なドット
（解像度）数を越えて中間調表示領域を広げることな
く、中間調表示できる。このため、駆動回路側では、ビ
ット数を減らし発光輝度を増加させた状態で、必要なド
ット数（解像度）を確保した中間調表示技術により、高
輝度、かつ精細な映像を得ることが可能である。Therefore, in the present invention, a means for displaying one dot by a plurality of pixels is taken to realize a display configuration in which the required number of dots is less than the number of pixels, and an attempt is made to create a halftone with pixels within one dot. . In this way, if halftones are created and displayed with pixels within one dot, halftone display is possible without expanding the halftone display area beyond the required number of dots (resolution). For this reason, on the drive circuit side, it is possible to obtain a high-intensity, high-definition image by the halftone display technology that secures the required number of dots (resolution) while reducing the number of bits and increasing the emission brightness. is there.
【００１５】以下、本発明の実施例として１ドットを４
画素で表示するディスプレイについて図面に基づき説明
する。図１において、３０は、ｎビットの原画素Ａｉ，
ｊの映像信号入力端子で、この映像信号入力端子３０に
は、必要なドット数の映像を伝送してくる。例えば、Ｖ
ＧＡ相当の水平６４０×垂直４８０ドットとする。この
映像信号入力端子３０は、本発明の中間調表示部４２を
介して駆動部４３に接続され、さらにＰＤＰ１０に接続
されている。In the following, as one embodiment of the present invention, 4 dots per 1 dot
A display that displays pixels will be described with reference to the drawings. In FIG. 1, 30 is an original pixel Ai of n bits,
The video signal input terminal of j transmits the video of the required number of dots to the video signal input terminal 30. For example, V
Horizontal 640 × vertical 480 dots corresponding to GA. The video signal input terminal 30 is connected to the drive section 43 via the halftone display section 42 of the present invention and further connected to the PDP 10.
【００１６】前記中間調表示部４２は、入力した映像信
号の輝度レベルを判別する輝度レベル判別回路４４と、
予め輝度に応じたパターンを記憶し発生するパターン発
生回路４６と、前記輝度レベル判別回路４４の出力によ
りパターン発生回路４６のパターンを選択するパターン
選択回路４５とからなる。前記パターン発生回路４６に
おける中間調の２値化表示法として、例えばディザ法が
用いられるものとする。このディザ法には、独立決定形
と条件つき決定形があり、また、独立決定形には、ラン
ダムディザ法、組織的ディザ法があり、また、条件つき
決定形には、誤差拡散法、その改良法、領域内での黒画
素配分法、平均値と輪郭を制御する法、領域適応処理法
などがある。これらのディザ法に限られるものではな
く、濃度パターン法などあらゆる中間調表示法が選択的
に用いられるものとする。後述のように、映像入力信号
１ドットが、中間調出力として縦、横にそれぞれ２等分
した４画素表示とすると、前記駆動部４３は、各画素毎
に駆動するように表示階調数の低いものが用いられる。The halftone display section 42 includes a luminance level discriminating circuit 44 for discriminating the luminance level of the input video signal,
It comprises a pattern generation circuit 46 which stores and generates a pattern according to the brightness in advance, and a pattern selection circuit 45 which selects the pattern of the pattern generation circuit 46 by the output of the brightness level discrimination circuit 44. As the halftone binarization display method in the pattern generation circuit 46, for example, the dither method is used. The dither method includes an independent determinant and a conditional determinant.The independent determinant includes a random dither method and a systematic dither method.The conditional determinant includes an error diffusion method and its There are improved methods, black pixel allocation methods in areas, methods of controlling average values and contours, area adaptive processing methods, and the like. It is not limited to these dither methods, and any halftone display method such as the density pattern method may be selectively used. As will be described later, assuming that one dot of a video input signal is displayed as a halftone output in a four-pixel display in which it is equally divided into two vertically and horizontally, the drive unit 43 displays the number of display gradations so as to drive each pixel. The lower one is used.
【００１７】以上のような構成において、映像信号入力
端子３０に入力した原画素の映像信号が中間調表示部４
２の輝度レベル判別回路４４に送られる。輝度レベル判
別回路４４では、映像入力信号の入力レベルが判別され
る。ここで、映像信号入力端子３０に入力した原画素の
映像信号は、図７（ａ）に示すように、１フレームを６
個のサブフィールドで構成したり、図７（ｂ）に示すよ
うに、１フレームを４個のサブフィールドで構成するな
どして、扱う信号のビット数を減らしたものとする。そ
のため、輝度レベルは、図５の場合よりもさらに大きな
段差を持った階段状の特性となる。In the above structure, the video signal of the original pixel input to the video signal input terminal 30 is displayed in the halftone display section 4.
It is sent to the second brightness level discriminating circuit 44. The brightness level determination circuit 44 determines the input level of the video input signal. Here, the video signal of the original pixel input to the video signal input terminal 30 has 6 frames per frame as shown in FIG.
It is assumed that the number of bits of a signal to be handled is reduced, for example, by configuring each subfield, or by configuring one frame with four subfields as shown in FIG. 7B. Therefore, the brightness level has a step-like characteristic with a step difference larger than that in the case of FIG.
【００１８】図２は、図７（ｂ）と同様、１フレームを
４個のサブフィールドで構成した特性図を表しているも
のとする。また、映像入力信号１ドットが、中間調出力
として縦、横にそれぞれ２等分した４画素表示とする。
この図２において、映像入力レベルＡ点とＢ点の間を４
等分し、Ａ点から４分の１、２分の１、４分の３、Ｂ各
点をａ、ｂ、ｃ、ｄとする。It is assumed that FIG. 2 represents a characteristic diagram in which one frame is composed of four subfields, as in FIG. 7B. Further, it is assumed that one dot of the video input signal is equally divided into two vertically and horizontally, and four-pixel display is performed.
In FIG. 2, the video input level between points A and B is 4
It is equally divided, and points A, B, C, and d are divided into 1/4, 1/4, and 3/4 from the point A.
【００１９】（１）映像信号入力端子３０からの映像入
力レベルが図３（ａ）のようにＡ点から４分の１のａ点
にあるものとすると、それを輝度レベル判別回路４４で
判別し、その判別信号をパターン選択回路４５へ送る。
このパターン選択回路４５では、パターン発生回路４６
からのａ点に対応したパターンをパターン発生回路４６
のパターンから選択する。このときの中間調表示出力
は、Ａが３画素、Ｂが１画素の組み合わせとなる。(1) Assuming that the video input level from the video signal input terminal 30 is at point a, which is a quarter of point A, as shown in FIG. 3 (a), it is discriminated by the luminance level discriminating circuit 44. Then, the discrimination signal is sent to the pattern selection circuit 45.
In the pattern selection circuit 45, the pattern generation circuit 46
The pattern corresponding to the point a from
Select from the patterns. The halftone display output at this time is a combination of 3 pixels for A and 1 pixel for B.
【００２０】（２）映像信号入力端子３０からの映像入
力レベルが図３（ｂ）のようにＡ点から２分の１のｂ点
にあるものとすると、それを輝度レベル判別回路４４で
判別し、その判別信号をパターン選択回路４５へ送る。
このパターン選択回路４５では、パターン発生回路４６
からのｂ点に対応したパターンをパターン発生回路４６
のパターンから選択する。このときの中間調表示出力
は、Ａが２画素、Ｂが２画素の組み合わせとなる。Ａ、
Ａ、Ｂ、Ｂは、図では×印に配置したが、水平、垂直な
ど適宜に配置することができる。(2) Assuming that the video input level from the video signal input terminal 30 is at a point b which is a half of the point A as shown in FIG. 3 (b), it is discriminated by the luminance level discriminating circuit 44. Then, the discrimination signal is sent to the pattern selection circuit 45.
In the pattern selection circuit 45, the pattern generation circuit 46
The pattern corresponding to the point b from the pattern generation circuit 46
Select from the patterns. The halftone display output at this time is a combination of 2 pixels for A and 2 pixels for B. A,
Although A, B, and B are arranged as X marks in the drawing, they can be arranged horizontally, vertically, or the like as appropriate.
【００２１】（３）映像信号入力端子３０からの映像入
力レベルが図３（ｃ）のようにＡ点から４分の３のｃ点
にあるものとすると、それを輝度レベル判別回路４４で
判別し、その判別信号をパターン選択回路４５へ送る。
このパターン選択回路４５では、パターン発生回路４６
からのｃ点に対応したパターンをパターン発生回路４６
のパターンから選択する。このときの中間調表示出力
は、Ａが１画素、Ｂが３画素の組み合わせとなる。(3) Assuming that the video input level from the video signal input terminal 30 is at point c which is three quarters from point A as shown in FIG. 3 (c), it is discriminated by the luminance level discriminating circuit 44. Then, the discrimination signal is sent to the pattern selection circuit 45.
In the pattern selection circuit 45, the pattern generation circuit 46
Pattern corresponding to the point c from the pattern generation circuit 46
Select from the patterns. The halftone display output at this time is a combination of 1 pixel for A and 3 pixels for B.
【００２２】（４）映像信号入力端子３０からの映像入
力レベルが図３（ｄ）のようにｄ点（Ｂ点）にあるもの
とすると、それを輝度レベル判別回路４４で判別し、そ
の判別信号をパターン選択回路４５へ送る。このパター
ン選択回路４５では、パターン発生回路４６からのｄ点
に対応したパターンをパターン発生回路４６のパターン
から選択する。このときの中間調表示出力は、Ａがなく
なり、Ｂが４画素となる。(4) Assuming that the video input level from the video signal input terminal 30 is at point d (point B) as shown in FIG. 3 (d), it is discriminated by the luminance level discriminating circuit 44, and the discrimination is made. The signal is sent to the pattern selection circuit 45. In the pattern selection circuit 45, the pattern corresponding to the point d from the pattern generation circuit 46 is selected from the patterns of the pattern generation circuit 46. In the halftone display output at this time, A disappears and B becomes 4 pixels.
【００２３】以上のようにして、映像入力レベルに対応
した中間調表示出力パターンを入力１ドット当たり４画
素構成のパターンから選択し、このパターンにより駆動
部４３を介してＰＤＰ１０が表示される。As described above, the halftone display output pattern corresponding to the video input level is selected from the patterns of 4 pixels per input dot, and the PDP 10 is displayed via the drive section 43 by this pattern.
【００２４】前記実施例では、図４（ａ）のように、映
像入力信号１ドットが、中間調出力として縦、横にそれ
ぞれ２等分した４画素表示としたが、これに限られるも
のではなく、図４（ｂ）のように、映像入力信号１ドッ
トが、中間調出力として縦２等分、横３等分した６画素
表示とすることもできるし、図４（ｃ）のように、映像
入力信号１ドットが、中間調出力として横方向のみ３等
分した３画素表示とすることもでき、縦、横の配分比は
任意に選択できる。In the above-mentioned embodiment, as shown in FIG. 4A, one dot of the video input signal is displayed as a halftone output in which the pixel is divided into two vertically and horizontally, which is a 4-pixel display. However, the present invention is not limited to this. Alternatively, as shown in FIG. 4B, one dot of the video input signal may be displayed as a halftone output in which the pixels are divided into two equal parts vertically and three parts horizontally, and 6-pixel display is performed. It is also possible to display one pixel of a video input signal as a halftone output in a three-pixel display in which the horizontal direction is equally divided into three, and the distribution ratio in the vertical and horizontal directions can be arbitrarily selected.
【００２５】[0025]
【発明の効果】本発明は、量子化されて入力した原画素
映像信号１ドットを複数画素で構成し、この１ドット内
の複数画素で中間調表示するようにしたので、扱う信号
のビット数を減らしても解像度の低下がなく、しかも独
特の紋様が現われることがないという効果を有する。According to the present invention, one dot of the original pixel video signal that is quantized and input is composed of a plurality of pixels, and a plurality of pixels within the one dot are used for halftone display. Even if the number is reduced, the resolution is not lowered, and the unique pattern does not appear.
【図１】本発明によるディスプレイ駆動装置の一実施例
を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a display driving device according to the present invention.
【図２】補正輝度線と発光輝度レベルの関係を示す拡大
特性線図である。FIG. 2 is an enlarged characteristic diagram showing a relationship between a corrected luminance line and a light emission luminance level.
【図３】本発明による画素変換と中間調表示の作用の説
明図である。FIG. 3 is an explanatory diagram of operations of pixel conversion and halftone display according to the present invention.
【図４】画素変換の複数実施例の説明図である。FIG. 4 is an explanatory diagram of a plurality of examples of pixel conversion.
【図５】従来回路による駆動信号対発光輝度レベルの特
性線図である。FIG. 5 is a characteristic diagram of drive signal vs. emission luminance level according to a conventional circuit.
【図６】従来のディスプレイ駆動装置を示すブロック図
である。FIG. 6 is a block diagram showing a conventional display driving device.
【図７】（ａ）は６４階調の手法における駆動シーケン
ス、（ｂ）は３２階調の手法における駆動シーケンスで
ある。FIG. 7A is a drive sequence in the 64-gradation method, and FIG. 7B is a drive sequence in the 32-gradation method.
【図８】２５６階調の手法における駆動シーケンスと駆
動波形図である。FIG. 8 is a drive sequence diagram and a drive waveform diagram in the 256 gradation method.
１０…ＰＤＰ（プラズマ・ディスプレイ・パネル）、３
０…映像信号入力端子、３１…垂直方向加算回路、３２
…水平方向加算回路、３３…ビット変換回路、３４…出
力端子、３５…誤差検出回路、３６…ｈライン遅延回
路、３７…ｄドット遅延回路、３８…メモリ、３９…加
算器、４０…誤差荷重回路、４１…誤差荷重回路、４２
…中間調表示部、４３…駆動部、４４…輝度レベル判別
回路、４５…パターン選択回路、４６…パターン発生回
路。10 ... PDP (Plasma Display Panel), 3
0 ... Video signal input terminal, 31 ... Vertical addition circuit, 32
... horizontal addition circuit, 33 ... bit conversion circuit, 34 ... output terminal, 35 ... error detection circuit, 36 ... h line delay circuit, 37 ... d dot delay circuit, 38 ... memory, 39 ... adder, 40 ... error weight Circuit, 41 ... Error weight circuit, 42
... halftone display section, 43 ... drive section, 44 ... luminance level determination circuit, 45 ... pattern selection circuit, 46 ... pattern generation circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正幸 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 傳田 勇人 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 松永 誠司 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Masayuki Kobayashi, 1116 Suenaga, Takatsu-ku, Kawasaki-shi, Kanagawa, Fujitsu General Co., Ltd. 72) Inventor Seiji Matsunaga 1116 Suenaga, Takatsu-ku, Kawasaki City, Kanagawa Prefecture Fujitsu General Limited
Claims (5)
ドットを複数画素で構成し、この１ドット内の複数画素
で中間調表示するようにしたことを特徴とするディスプ
レイ駆動方法。1. A quantized input original pixel video signal 1
A display driving method, characterized in that a dot is composed of a plurality of pixels, and a plurality of pixels within one dot are used for halftone display.
輝度レベルを検出し、予め設定された１ドットが複数画
素の輝度パターンを選択する中間調表示部４２と、この
中間調表示部４２で選択されたパターンに基づき各画素
で中間調表示するための表示階調数の低い駆動部４３と
を具備してなることを特徴とするディスプレイ駆動装
置。2. A halftone display section 42 for detecting a luminance level of a quantized and input original pixel video signal and selecting a luminance pattern of one pixel set in advance, and a halftone display section 42. 2. A display drive device, comprising: a drive unit 43 having a low number of display gray scales for displaying a halftone in each pixel based on the pattern selected in.
の輝度レベルを判別する輝度レベル判別回路４４と、予
め輝度に応じたパターンを記憶し発生するパターン発生
回路４６と、前記輝度レベル判別回路４４の出力により
パターン発生回路４６のパターンを選択するパターン選
択回路４５とからなる請求項２記載のディスプレイ装
置。3. The halftone display section 42 comprises a luminance level discriminating circuit 44 for discriminating the luminance level of an input video signal, a pattern generating circuit 46 for storing and generating a pattern according to the luminance in advance, and the luminance level discriminating. The display device according to claim 2, further comprising a pattern selection circuit 45 which selects a pattern of the pattern generation circuit 46 according to the output of the circuit 44.
２値化表示法として、ディザ法が用いられ、映像入力信
号１ドットが、中間調出力として縦、横にそれぞれ２等
分した４画素表示とした請求項３記載のディスプレイ装
置。4. A dither method is used as a halftone binarization display method in the pattern generation circuit 46, and one dot of a video input signal is divided into two halves vertically and horizontally as a four-pixel display. The display device according to claim 3.
プレイパネルからなる請求項２、３または４記載のディ
スプレイ装置。5. The display device according to claim 2, wherein the display panel is a PDP or a liquid crystal display panel.
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