JPH08139086A - Manufacture of multilayer integrated circuit - Google Patents

Abstract

PURPOSE: To manufacture a uniform via layer which has an improved topology and maintains an elaborate multi-chip carrier structure by depositing an intermediate layer on a first circuit pattern formed on a substrate, planarizing an upper surface on the intermediate layer, and forming a second circuit pattern on the substrate. CONSTITUTION: Copper lines 102 and 104 are formed on a silicon substrate 106, an upper surface 108 are oxidized thereof, and a copper intermediate layer 110 is deposited. Next a photoresist layer 112 is deposited thereon, an aperture 114 is formed on a position overlying the line 102, and a via 116 is formed by filling the aperture 114 with copper. Next, an upper surface 118 of the via is planarized by polishing, an another photoresist layer 120 is deposited thereon, a pattern is formed on the line 102 and 104 through the via 116, an aperture 126 is defined,through a photoresist layer 124 on a polyimide layer 12, and an interconnected pattern 128 of a second layer is formed on an upper surface of the final substrate surface.

Description

【発明の詳細な説明】Detailed Description of the Invention 【産業状の利用分野】[Industrial field of application]

【０００１】本発明は集積回路に関するものであり、特
に、集積回路基板上に層を形成する方法に関するもので
ある。本発明は、高密度のマルチ・チップ・キャリヤを
提供することを主な目的とする。最近の技術の進歩は、
ほとんどが、集積回路のプロセス技術の進歩によって得
られた小型化の増進と結びついている。個々の集積回路
チップで得られる回路密度は、劇的に向上した。一般
に、集積回路チップは、別個にパッケージ化されてお
り、このパッケージはプリント回路基板に実装される。
パッケージのサイズによって、プリント回路基板におけ
るチップ密度を制限するので、システムを大きくするこ
とが必要となり、チップ間接続が長くなるので回路性能
全体に制限が加わる。さらに最近になって、個々のチッ
プのパッケージングを必要としない、共通のキャリヤに
複数の集積回路チップを取り付けることが可能なマルチ
・チップ・キャリヤが開発された。この結果、チップを
互いにより近接させてパックすることができる。The present invention relates to integrated circuits, and more particularly to a method of forming layers on integrated circuit substrates. The present invention primarily aims to provide a high density multi-chip carrier. Recent technological advances include
Mostly associated with the increased miniaturization gained by advances in integrated circuit process technology. The circuit density obtained with individual integrated circuit chips has increased dramatically. Generally, integrated circuit chips are packaged separately and the package is mounted on a printed circuit board.
The size of the package limits the chip density on the printed circuit board, necessitating a larger system and longer chip-to-chip connections, limiting overall circuit performance. More recently, multi-chip carriers have been developed that allow multiple integrated circuit chips to be mounted on a common carrier without the need for individual chip packaging. As a result, the chips can be packed closer together.

【０００２】マルチ・チップ・キャリヤは、さまざまな
技術を用いて製造されているが、最大のチップ密度は、
集積回路プロセス技術を利用して製造されたマルチ・チ
ップ・キャリヤによって達成されている。言い換えれ
ば、中間誘電体層を通る金属バイア(vias)によって相互
接続した回路の複数の層をフォトリソグラフィーで形成
することによって、マルチ・チップ・キャリヤを製造す
ることができる。個々の集積回路チップは、マルチ・チ
ップ・キャリヤの上層に取り付けられて、マルチ・チッ
プ・キャリヤの回路層及びバイアを介して電気信号の送
受信を行う。ー方の回路から他方の回路に電気信号を伝
送するバイアは、典型的には次のように形成される。下
方の回路層にデポジットされた誘電層に、フォトリソグ
ラフィーによってアパーチャが形成される。そして、ス
パッタリングまたは化学蒸着によって、これらアパーチ
ャに銅のバイアが設けられる。銅は導電性及び電流容量
に優れているので、好ましいバイア材料であるが、誘電
体とは効果的に結合せず、例えば、クロム等の、銅を誘
電体に結合するための接着層を別に必要とする。アルミ
ニウムは中間接着層なしで、誘電体と簡単に結合するこ
とができることから、使用する場合もある。Multi-chip carriers are manufactured using a variety of technologies, but the maximum chip density is
It is achieved by a multi-chip carrier manufactured using integrated circuit process technology. In other words, a multi-chip carrier can be manufactured by photolithographically forming multiple layers of circuitry interconnected by metal vias through an intermediate dielectric layer. Individual integrated circuit chips are mounted on top of the multi-chip carrier to send and receive electrical signals through the circuit layers and vias of the multi-chip carrier. Vias that carry electrical signals from one circuit to the other are typically formed as follows. An aperture is photolithographically formed in the dielectric layer deposited on the underlying circuit layer. Copper vias are then provided in these apertures by sputtering or chemical vapor deposition. Copper is a preferred via material because it has excellent electrical conductivity and current carrying capacity, but it does not bond effectively to the dielectric, and a separate adhesive layer, such as chromium, is used to bond the copper to the dielectric. I need. Aluminum is sometimes used because it can be easily bonded to a dielectric without an intermediate adhesive layer.

【０００３】スパッタリングまたは化学蒸着で形成され
るバイアは中空である。中空のバイアは、フォトリソグ
ラフィーにおいて問題があるため、順次層をなして積み
重ねることはできない。特に、フォトレジスト層は中空
のバイア表面の湾曲に追随する。湾曲が生じるため、フ
ォトレジストへパターン形成するために用いられる平行
光ビームに偏差が生じる。そして、このような偏差によ
り、フォトレジストの所定の領域の露光が阻止され、逆
に露光してはならない他の領域に露光が施されて、次の
回路層のための所望のパターンを形成することができな
い。Vias formed by sputtering or chemical vapor deposition are hollow. Hollow vias cannot be stacked in sequential layers due to problems in photolithography. In particular, the photoresist layer follows the curvature of the hollow via surface. The curvature causes deviations in the collimated light beam used to pattern the photoresist. Then, due to such a deviation, exposure of a predetermined region of the photoresist is blocked, and conversely, the other region which should not be exposed is exposed to form a desired pattern for the next circuit layer. I can't.

【０００４】これらの問題を解決するため、バイアを個
々の層を介し離し(offset)、多層相互接続が設けられて
いる。個々の回路層を通るバイアのパターンは、１組の
段に類似しており、余分なスペースが要求される。回路
層にバイアが広がることによって、キャリヤの回路密
度、従って、チップをキャリヤ上に配置することを可能
とする密度が制限される。加えて、低密度の配置ではよ
り長い信号経路が必要となり、高インピーダンスで、長
い信号移動時間と特徴づけられている。マルチ・チップ
・キャリヤ内に中実のバイアの形成方法及びプロセス
は、例えば、本願出願人によって出願された特開平０３
−１３６２４３に述べられている。ここでは、マルチ・
チップ・キャリヤ内のバイアを大きくし、回路密度を高
めることができるが、また、個々の回路層の表面トポロ
ジーのため、かなりの劣化を招く可能性がある。製造を
繰り返す毎に、過剰の、不均一なバイア材料が残存する
ため、表面トポロジーが不規則になり、不可能ではない
にせよ、アライメント及びフォトリソグラフィーがいっ
そう困難になる。不規則なトポロジーによるフィーチャ
ーは、連続する層の各々は先行のものに取り付けられる
ことだけでさらに劣化する。個々の回路層のアライメン
トを正確にとり、積み重ねるため、集積回路表面の表面
トポロジーを改良する方法が必要とされている。特に、
精巧なマルチ・チップ・キャリヤ構造はそのままにして
おいて、表面トポロジーが改良された、均一なバイア層
の製造方法が望まれている。To solve these problems, vias are offset through the individual layers and multilayer interconnects are provided. The pattern of vias through the individual circuit layers resembles a set of stages, requiring extra space. The widening of the vias in the circuit layer limits the circuit density of the carrier and thus the density that allows the chips to be placed on the carrier. In addition, low density deployments require longer signal paths, are characterized by high impedance and long signal transit times. A method and process for forming solid vias in a multi-chip carrier is disclosed, for example, in Japanese Patent Application Laid-Open No. H03-0315 filed by the applicant of the present application.
-136243. Here, multi
Larger vias in the chip carrier can be used to increase circuit density, but can also result in significant degradation due to the surface topology of the individual circuit layers. Excessive, non-uniform via material remains with each iteration of fabrication, leading to irregular surface topologies that make alignment and photolithography even more difficult, if not impossible. Features with irregular topologies are further degraded by simply attaching each successive layer to the preceding one. What is needed is a way to improve the surface topology of integrated circuit surfaces in order to accurately align and stack the individual circuit layers. In particular,
There is a need for a method of making uniform via layers with improved surface topology while leaving the delicate multi-chip carrier structure intact.

【０００５】[0005]

【発明の目的】本発明の目的は、高密度のマルチ・チッ
プ・キャリヤを実現する多層集積回路の製造方法を提供
することにある。OBJECTS OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a multi-layer integrated circuit which realizes a high density multi-chip carrier.

【０００６】[0006]

【発明の概要】本発明では、表面トポロジーの改良され
た多層集積回路装置の製造が可能となる。本発明は、新
規の誘電層及び回路層の製造技術と平坦化(planarizati
on) 法を組み合わせて、正確なアライメント及び連続層
の製造を保証するものである。平坦化ステップには、過
剰の層材料を均等に除去し、スムーズで、一様な表面ト
ポロジーが得られるようにするため、配向を正確に維持
しながら、層を研摩する(polish)ことが含まれる。本発
明は、同様な所望の精密な平坦化を達成するため、いく
つかの機械的研摩方法及び第３の化学研摩方法を提供す
るものである。SUMMARY OF THE INVENTION The present invention enables the fabrication of multi-layer integrated circuit devices with improved surface topology. The present invention is directed to novel dielectric and circuit layer fabrication techniques and planarization techniques.
on) method to ensure accurate alignment and production of successive layers. The planarization step involves polishing the layers while maintaining accurate alignment to remove excess layer material evenly and to obtain a smooth, uniform surface topology. Be done. The present invention provides several mechanical polishing methods and a third chemical polishing method to achieve the same desired precision planarization.

【０００７】製造方法のステップ及び対象については、
半導体ウェーハを処理し、集積回路及びマルチ・チップ
・キャリヤを形成させることに関連して以下に説明す
る。本発明の第１の一般的なステップでは、基板、この
場合は半導体ウェーハに第１の回路パターンを形成す
る。第２のステップでは、第１の回路パターン上に中間
層をディポジットする。マルチ・チップ・キャリヤの製
造では、中間層は、ある回路パターンと他の回路パター
ンを電気的に分離する誘電物質からなる。ある層の回路
と次の層の回路を選択的に接合するため、中間層内に
は、間隔をあけて金属のカラム(columns) 、すなわち、
バイアが埋め込まれる。次のステップでは、中間層に次
の回路層を設けるため、中間層の正確な研摩が行われ
る。第３のステップにおいて、研摩されていない中間層
を有するウェーハを、中間層が露出されている間、半導
体ウェーハを堅実にかつ平坦に保持するため、基板ホル
ダに取り付ける。第４のステップでは、中間層の上側の
露出表面が回転する研摩プラテンの表面に接触するよう
に、プラテン表面に対して基板ホルダが設置される。ツ
ーリング(tooling) によって、基板ホルダ及び基板はプ
ラテンを押圧すると同時にホルダには３度の自由角度の
回転が可能となる。第５のステップでは、プラテンが作
動し、中間層から薄い層を研摩によって除去する。検査
後、必要があれば、必要量の材料が除去されるまで研摩
を繰り返す。次に、半導体基板を除去し、後続の処理に
備えて洗浄する。こうして、次の回路層を平坦な中間層
にディポジットさせることが可能になる。回路層及び中
間層のディポジション、層を平坦するための研磨のプロ
セスは、所望の層構造が得られるまで繰り返すことがで
きる。Regarding the steps and objects of the manufacturing method,
The following is described in connection with processing semiconductor wafers and forming integrated circuits and multi-chip carriers. In the first general step of the invention, a first circuit pattern is formed on a substrate, in this case a semiconductor wafer. In the second step, an intermediate layer is deposited on the first circuit pattern. In the manufacture of multi-chip carriers, the intermediate layer consists of a dielectric material that electrically separates one circuit pattern from another circuit pattern. In order to selectively bond the circuitry of one layer to the circuitry of the next layer, there are spaced columns of metal, or
Vias are embedded. In the next step, precise polishing of the intermediate layer is performed in order to provide the next circuit layer on the intermediate layer. In a third step, the wafer with the unpolished intermediate layer is attached to a substrate holder in order to hold the semiconductor wafer firmly and flat while the intermediate layer is exposed. In the fourth step, the substrate holder is placed against the platen surface such that the upper exposed surface of the intermediate layer contacts the surface of the rotating polishing platen. Tooling allows the substrate holder and the substrate to press the platen while allowing the holder to rotate at a 3 degree free angle. In the fifth step, the platen is activated and the thin layer is abraded away from the intermediate layer. After inspection, if necessary, polishing is repeated until the required amount of material has been removed. Next, the semiconductor substrate is removed and cleaned for subsequent processing. In this way, the next circuit layer can be deposited on the flat intermediate layer. The process of depositing the circuit layers and the intermediate layer and polishing to flatten the layers can be repeated until the desired layer structure is obtained.

【０００８】機械研摩の代替実施例の場合、上述の最初
の３つのステップを繰り返した後、平坦な基板ホルダに
取り付けられた基板を、中間層の露出表面が振動研摩プ
ラテンの表面に接触するように、プラテンに配置する。
第５のステップでは、プラテンを作動させ、研磨によっ
て中間層から薄い層が除去される。検査後、必要に応じ
て、必要量の材料が除去されるまで、研摩を繰り返す。
次に、半導体基板を除去し、上述のように、後続の処理
に備えて洗浄する。In an alternative embodiment of mechanical polishing, after repeating the first three steps described above, the substrate mounted on the flat substrate holder is placed so that the exposed surface of the intermediate layer contacts the surface of the vibration polishing platen. Place it on the platen.
In the fifth step, the platen is activated and polishing removes the thin layer from the intermediate layer. After inspection, if necessary, polishing is repeated until the required amount of material has been removed.
The semiconductor substrate is then removed and cleaned as described above for subsequent processing.

【０００９】第３の実施例の場合、基板を真空チャック
に保持させる。基板の上側表面に対して、望ましくない
表面材料を除去することの可能なエッチング液でふきと
る(wiped) 。検査後、必要に応じて、必要量の材料が除
去されるまで、エッチング液で繰り返しふきとる。次
に、半導体基板を真空チャックから除去し、上述のよう
に、後続の処理に備えて洗浄される。この代替案では、
特定の過剰な表面材料に対するエッチング液が存在する
場合には有効である。さらに、この代替研摩方法は適合
しており、従って、曲率の小さい表面に有効である。In the case of the third embodiment, the substrate is held on a vacuum chuck. The upper surface of the substrate is wiped with an etchant capable of removing unwanted surface material. After the inspection, if necessary, repeatedly wipe with an etching solution until the required amount of material is removed. The semiconductor substrate is then removed from the vacuum chuck and cleaned as described above for subsequent processing. In this alternative,
It is effective in the presence of an etchant for a particular excess of surface material. Moreover, this alternative polishing method is compatible and therefore effective on surfaces with low curvature.

【００１０】本発明では、半導体及び他の表面に均一な
層を正確に形成するフレキシブリティーのあるシステム
が提供される。本発明によれば、任意の深さまで材料を
除去すると同時に下層の基板に固有の平面性を維持する
ことが可能となる。本発明によれば、正確に個々の回路
層のアライメントをとり、積み重ねるため、集積回路表
面の表面トポロジーを改良するための方法が得られる。
さらに、精巧なマルチ・チップ・キャリヤ構造はそのま
まにして、表面トポロジーを改良し、均一なバイアの層
を形成することができる。本発明のこれらおよび他の特
徴及び利点については、以下の図面に基づいた詳細な説
明より明らかになる。The present invention provides a flexible system for precisely forming uniform layers on semiconductors and other surfaces. According to the present invention, it is possible to remove the material to an arbitrary depth and at the same time, maintain the inherent flatness of the underlying substrate. The present invention provides a method for improving the surface topology of integrated circuit surfaces by accurately aligning and stacking individual circuit layers.
Moreover, the delicate multi-chip carrier structure can be left intact to improve the surface topology and form a uniform layer of vias. These and other features and advantages of the present invention will become apparent from the detailed description based on the following drawings.

【００１１】[0011]

【発明の実施例】本発明に係る半導体基板上に複数の層
を形成するための方法については、図１のＡからＧに示
すように、積み重ねられた中実のバイアを形成するため
の方法に関連して以下に説明する。図２に一般的な手順
２１０を示す。図１Ａにおいて、本発明の開始点が示さ
れており、シリコン基板１０６上に銅（Ｃｕ）のライン
１０２及び１０４が形成される（図２のステップ２１
２）。その上側表面１０８を酸化させ、シリカ層が形成
される。薄いクロム（Ｃｒ）層を用いることによって、
銅のライン１０２及び１０４を表面１０８と結合させ
る。薄い合成層１１０を図１Ａの構造上にディポジット
し、図１Ｂの構造が形成される（図１Ｂから図１Ｇにお
いて、シリコン基板１０６を省略する）。合成層１１０
は、クロム接着層の間に挟まれた銅の中間層から構成さ
れる。合成層１１０は、後続の電気メッキステップにお
いて電気を伝導する働きをする。フォトレジスト層１１
２を図１Ｂの構造上にディポジットする。標準的なフォ
トリソグラフィー技術を利用して、フォトレジスト層１
１２上にライン１０２に重なるようにアパーチャ１１４
が形成され、引き続き形成されるバイアの位置が決ま
り、結果として、図１Ｃの構造が得られる。アパーチャ
１１４には、電気メッキ・ステップで銅が充填され、ス
テップ２１４が完了し、図１Ｄに示すような中実のバイ
ア１１６を形成する。研摩ステップ２１６によって、余
分な銅を除去し、バイアの上部表面１１８が平坦にな
り、そして、フォトレジスト層１１２を除去する（図１
Ｅ参照）。新規のフォトレジスト層１２０をディポジッ
トし、そして、図１Ｅに示すように、バイア１１６を介
してライン１０２及び１０４上に保護マスクを形成する
ようにパターン形成を施す。次に、合成層１１０の露出
部分をエッチング除去する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for forming multiple layers on a semiconductor substrate according to the present invention is shown in FIGS. 1A to 1G, for forming stacked solid vias. Will be described below. A general procedure 210 is shown in FIG. In FIG. 1A, the starting point for the present invention is shown in which copper (Cu) lines 102 and 104 are formed on a silicon substrate 106 (step 21 of FIG. 2).
2). The upper surface 108 is oxidized and a silica layer is formed. By using a thin chrome (Cr) layer,
Bond copper lines 102 and 104 to surface 108. A thin synthetic layer 110 is deposited on the structure of FIG. 1A to form the structure of FIG. 1B (the silicon substrate 106 is omitted in FIGS. 1B to 1G). Composite layer 110
Consists of an intermediate layer of copper sandwiched between chrome adhesion layers. The composite layer 110 serves to conduct electricity in subsequent electroplating steps. Photoresist layer 11
2 is deposited on the structure of FIG. 1B. Photoresist layer 1 using standard photolithography techniques
Aperture 114 on line 12 to overlap line 102
Are formed and the locations of subsequently formed vias are determined, resulting in the structure of FIG. 1C. Aperture 114 is filled with copper in an electroplating step, completing step 214, forming solid via 116 as shown in FIG. 1D. A polishing step 216 removes excess copper, planarizes the top surface 118 of the via, and removes the photoresist layer 112 (FIG. 1).
(See E). A new photoresist layer 120 is deposited and patterned to form a protective mask over lines 102 and 104 vias 116, as shown in FIG. 1E. Next, the exposed portion of the synthetic layer 110 is removed by etching.

【００１２】次に、フォトレジスト１２０を取り除き、
バイアの残りの構造上におよびそのまわりに、ポリイミ
ド層１２２を形成する。ポリイミド・コーティングを硬
化した後、ポリイミド層１２２上に他のフォトレジスト
層１２４をディポジットする。フォトレジスト層１２４
を介してバイア１１６上にアパーチャ１２６を画定し、
その結果の構造を図１Ｆに示す。露出しているポリイミ
ドは、反応イオン・エッチングを用いて、アパーチャ１
２６を介して除去する。これによって、後続の接続に備
えて、バイアの頂部が露出され、反応イオン・エッチン
グ後の残留フォトレジストを除去すると、図１Ｇの構造
が得られることになる。ポリイミド層及びバイアを好適
な実施例に従って形成させたが、当業者には明らかなよ
うに、他の方法及び技術を用いることも可能である。図
１Ｇの構造は、次の手順の反復において基板とすること
が可能である。ステップ２２０において、新しい基板表
面の上側表面上に第２の層の相互接続パターン１２８を
形成する。第２の層の相互接続パターン１２８には、ラ
イン及びラインと同時に形成されるバイアの両方を含む
ことが可能である。第１の繰り返しにおいて形成される
バイアには、この第２の層の相互接続パターン内のライ
ンと接続するものもあり、第１の誘電層のバイアには、
第２の及び後続の誘電層における中間で積層のバイアを
介してより遠隔のラインと接続するものもある。バイア
を備える第２の誘電層は、図１Ｂから図１Ｇに説明され
るプロセスの第２の繰り返しを利用して形成することが
可能である。数回繰り返した後、結果として得られる構
造は、どちらもバイアを備えることが可能な、交互にな
った相互接続層と誘電層から構成される。Next, the photoresist 120 is removed,
A polyimide layer 122 is formed on and around the rest of the via structure. After curing the polyimide coating, another photoresist layer 124 is deposited on the polyimide layer 122. Photoresist layer 124
Defining an aperture 126 on via 116 via
The resulting structure is shown in FIG. 1F. The exposed polyimide is then exposed to aperture 1 using reactive ion etching.
Remove via 26. This exposes the tops of the vias in preparation for subsequent connections, and removing the residual photoresist after the reactive ion etch results in the structure of FIG. 1G. Although the polyimide layers and vias were formed according to the preferred embodiment, other methods and techniques can be used, as will be apparent to those skilled in the art. The structure of FIG. 1G can be the substrate in the next iteration of the procedure. In step 220, a second layer interconnect pattern 128 is formed on the upper surface of the new substrate surface. The second layer interconnect pattern 128 can include both lines and vias formed simultaneously with the lines. Some vias formed in the first iteration connect to lines in the interconnect pattern of this second layer, and vias in the first dielectric layer include:
Others connect to more remote lines via vias in the middle of the second and subsequent dielectric layers. The second dielectric layer with vias can be formed utilizing a second iteration of the process described in FIGS. 1B-1G. After several iterations, the resulting structure is composed of alternating interconnect and dielectric layers, both of which can have vias.

【００１３】図７に示す中実の銅バイアは、本発明の方
法を用いて製造された顕微鏡写真である。ポリイミド／
バイア層は、本発明の第３の実施例に相当する、化学研
摩ステップを利用して、平坦化した。本発明の好適な実
施例によれば、まず、中実の銅バイア及びスタッド(stu
d)を形成し、その後、包囲するポリイミドを形成する。
ポリイミド／バイア層が形成されると、後続の層の形成
に備えて、３つの研摩方法のうちの１つを利用し、上部
表面を平坦化する。該プロセスの対応するステップにつ
いては、以下に説明する。連続ステップに対応する生成
物の断面を図１Ａから図１Ｇに示す。まず、図１ＡのＣ
ｒ／Ｃｕ／Ｃｒのメタライゼーションを施し、次に、フ
ォトレジストのマスキングによってパターンを形成し、
連続金属を選択的にエッチングし、フォトレジストを取
り除くことによって、基板１０６の上に第１の金属層１
０２〜１０４を形成することが可能である。厚さ０．０
５μｍのクロム層によって接着が行われる。本発明で
は、第１の金属層のためのＣｒ／Ｃｕ／Ｃｒのメタライ
ゼーションを上述のように形成し、底部金属層（電気メ
ッキ時に電気接続を可能にする）をエッチング除去する
前に、銅バイア及びスタッドを形成する。The solid copper via shown in FIG. 7 is a micrograph produced using the method of the present invention. Polyimide /
The via layer was planarized using a chemical polishing step, corresponding to the third embodiment of the invention. According to the preferred embodiment of the present invention, first, solid copper vias and studs are used.
d) is formed and then the surrounding polyimide is formed.
Once the polyimide / via layer is formed, one of three polishing methods is utilized to planarize the top surface in preparation for subsequent layer formation. The corresponding steps of the process are described below. A cross section of the product corresponding to successive steps is shown in FIGS. 1A-1G. First, C in FIG. 1A
applying r / Cu / Cr metallization, then patterning by masking photoresist,
A first metal layer 1 on the substrate 106 by selectively etching the continuous metal and removing the photoresist.
It is possible to form 02 to 104. Thickness 0.0
The adhesion is provided by a 5 μm chrome layer. In the present invention, the Cr / Cu / Cr metallization for the first metal layer is formed as described above, and the copper is removed prior to etching away the bottom metal layer (which allows electrical connection during electroplating). Form vias and studs.

【００１４】従って、プロセスは以下のように進められ
る。 イ）図１Ｂに示すように、厚さ０．２〜１．０μｍ(マイク
ロメートル)のＣｒ／Ｃｕ／Ｃｒのメタライゼーションをディ
ポジットする。メタライゼーション層１１０は、後続の
電気メッキ・ステップ時に電流を伝導する働きをする。
クロム層は、０．０５μｍの厚さを有し、主として銅を
接着する。 ロ）メタライゼーション層の銅バイアまたはスタッドを
形成すべき部分が露出するように、メタライゼーション
層１１０にフォトレジスト１１２のマスキングをおこな
う（すなわち、スピン、乾燥、露光、現像、ハード・ベ
ーキング等）。フォトレジストの厚さは、図１Ｃのよう
に、アパーチャ１１４内に堆積される銅バイアの高さに
等しくすることが望ましい。 ハ）アパーチャ１１４の底部において露出したクロムを
選択的にエッチング除去し、銅１１６を電気メッキし、
フォトレジスト１１２のアパーチャ１１４を充填する。
結果得られる図１Ｄに示すバイア１１６の充填過剰に注
意する。 ニ）バイア表面１１８を研摩し（後述の研摩方法を利用
して）、フォトレジスト１１２層を取り除き、図１Ｅの
ように、新しいフォトレジスト１２０で銅ライン、バイ
ア及びスタッドをマスキングする。 ホ）先行のステップＣにおいて電気メッキのための電流
を伝導する働きをする、薄いメタライゼーション層の露
光領域を取り除き、フォトレジスト層１２０を除去す
る。 ホ）ポリイミド層１２２をディポジットする。ポリイミ
ド・ディポジション・プロセスには、基板のドライ・ベ
ーキングとプラズマ・クリーニングを用いる。次に、ポ
リイミドの前駆物質の溶液(precursor solution)を基板
上に回転塗布し、回転乾燥させる。さらに、ウェーハに
ソフト・ベーキングを施すことによって、Ｂ段階のポリ
イミド層が得られる。図１Ｆのように、バイア１１６の
上に開口部１２６を設けるため、フォトレジスト層１２
４をマスキングし、そして、バイア１１６の上のポリイ
ミドの突出部１２３をエッチ・バックする。フォトレジ
スト層１２４を取り除き、最終的には、図１Ｇのよう
に、ポリイミド層１２２を硬化させる。Therefore, the process proceeds as follows. A) As shown in FIG. 1B, a metallization of Cr / Cu / Cr having a thickness of 0.2 to 1.0 μm (micrometer) is deposited. The metallization layer 110 serves to conduct current during the subsequent electroplating step.
The chrome layer has a thickness of 0.05 μm and mainly adheres copper. B) The metallization layer 110 is masked with photoresist 112 so that the portions of the metallization layer where the copper vias or studs are to be exposed are exposed (ie spin, dry, expose, develop, hard bake, etc.). The photoresist thickness is preferably equal to the height of the copper vias deposited in aperture 114, as in FIG. 1C. C) Selectively etch away the chrome exposed at the bottom of the aperture 114 and electroplate copper 116,
The aperture 114 of the photoresist 112 is filled.
Note the resulting overfilling of vias 116 shown in FIG. 1D. D) Polish the via surface 118 (using the polishing method described below) to remove the photoresist 112 layer and mask the copper lines, vias and studs with fresh photoresist 120, as in FIG. 1E. E) Remove the exposed areas of the thin metallization layer and the photoresist layer 120, which in the previous step C served to conduct the current for electroplating. E) Deposit the polyimide layer 122. The polyimide deposition process uses substrate dry baking and plasma cleaning. Then, a precursor solution of polyimide is spin-coated on the substrate and spin-dried. Further, a B-staged polyimide layer is obtained by soft baking the wafer. As shown in FIG. 1F, the photoresist layer 12 is provided to provide an opening 126 above the via 116.
Mask 4 and etch back the polyimide protrusions 123 over the vias 116. The photoresist layer 124 is removed, and the polyimide layer 122 is finally cured as shown in FIG. 1G.

【００１５】金属回路経路及び相互接続バイア（または
スタッド）に続く各中間層を同様にして製造する。前述
のように、図７に示された積層のバイアは上述のバイア
・プロセス手順に従って製造される。本願出願人によっ
て出願された特開平０３−１３６２４３には、積み重な
った中実の銅バイア及びスタッドをポリイミド／銅構造
で形成する他の方法の実現によって、複数の高性能マル
チ・チップ・モジュール（ＭＣＭｓ）を形成することも
可能である。代替手順によって、ポリイミド／バイア層
を形成するが、この代替方法も、やはり、上部層を正確
に平坦化し、さらに、それに重ねて層を形成するのに適
切な技術が必要になる。バイア及び誘電表面の精密で、
正確な研摩及び平坦化は、本発明にとって重大な手順ス
テップである。シリコン・ウェーハは、約１００，００
０μｍとすることができるが、バイア及びスタッド（す
なわち、平坦に研摩する必要のある平らでない層）はわ
ずか５μｍ厚さしかない場合がある。バイア／スタッド
の集合層の薄さ、平面性、平行度並びに少量の除去しな
ければならない材料は、従来の研摩方法に対して過大な
要求を突きつけるものである。本発明によれば、各機械
的研摩操作時に、新たに形成されたバイアとスタッド層
を備える基板を、研摩プラテンに対して１／１００，０
００以下の勾配で保持するための方法、ツーリング及び
手順が提供される。Each intermediate layer following the metal circuit paths and interconnect vias (or studs) is similarly manufactured. As mentioned above, the stacked vias shown in FIG. 7 are manufactured according to the via process procedure described above. Japanese Patent Application Laid-Open No. 03-136243 filed by the applicant of the present application discloses the implementation of another method of forming stacked solid copper vias and studs with a polyimide / copper structure to provide high performance multi-chip modules (MCMs). ) Can also be formed. An alternative procedure forms the polyimide / via layer, but this alternative also requires a suitable technique to accurately planarize the top layer and then form a layer over it. With precise vias and dielectric surfaces,
Accurate polishing and planarization are critical procedural steps for the present invention. Silicon wafer is about 100,000
It can be 0 μm, but vias and studs (ie, non-planar layers that need to be polished flat) may be only 5 μm thick. The thinness, planarity, parallelism, and the small amount of material that must be removed in the via / stud assembly layer imposes excessive demands on conventional polishing methods. In accordance with the present invention, during each mechanical polishing operation, the substrate with the newly formed via and stud layers is 1 / 100,0 relative to the polishing platen.
Methods, tooling, and procedures for holding a gradient of 00 or less are provided.

【００１６】本発明では、自由角度が３度になるように
設計された基板ホルダを利用することによって、基板が
回転研摩プラテン表面に対し自動的に自己アライメント
をとるようにさせる。自己アライメントは、基板の上部
表面から均等に材料を除去すると同時に前部表面の勾配
を維持するために働く。図３に示すように、用いられる
装置及びツーリングには、回転研摩装置（例えば、図示
しないが、Ｂｕｅｈｌｅｒ社製のＰｏｌｉｍｅｔ ｐｏ
ｌｉｓｈｅｒ）、研摩装置の使用に必要な微細の研摩グ
リットを有するプラテン３０２、ディスク３０４及び自
由角度が３度の基板ホルダ３０６が含まれている。自由
角度を３度に設計するための方法は、多数存在する。The present invention utilizes a substrate holder designed to have a 3 degree free angle to allow the substrate to be automatically self-aligned with the surface of the rotary polishing platen. Self-alignment serves to remove material evenly from the top surface of the substrate while maintaining the front surface slope. As shown in FIG. 3, the equipment and tooling used include rotary polishing equipment (e.g., not shown, but Polimet po made by Buehler).
a platen 302 having a fine polishing grit necessary for use of the polishing apparatus, a disk 304, and a substrate holder 306 having a free angle of 3 degrees. There are many methods for designing a free angle of 3 degrees.

【００１７】ー実施例では、ホルダはシリンダ状の塊体
(cylindrical mass)とロッドで構成される。シリンダ状
の塊体３０８は、黄銅に機械加工を施して、シリコン基
板３１４をやや上回る（例えば、１．２７cm上回る）直
径にすることができる。シリンダ３０８は、軸方向のホ
ール３１０（例えば、直径０．４３cm) を備えており、
このホールはシリンダ全体を貫通していないことが望ま
しい。ロッド３１２は適正な長さのテーパ状端部を備え
ており、ロッド３１２をシリンダのホール３１０に挿入
すると、ロッド３１２の端部がホール３１０の底に達す
る前に丸いホールのエッジによって止まる。他の実施例
には、ボール・ジョイント、ベアリングに結合した自在
継ぎ手等の３度の自由角度を有する代替設計が含まれて
いる。研摩及び平坦化手順は次のように進められる。第
１に、基板３１４の背面をシリンダ３０８の円滑な端部
（すなわち、ホールのない端部表面）と対向するように
取り付ける。当該技術において周知のように、ウェーハ
は、各種金属のように曲がる(bow) 傾向があり、シリコ
ン基板には誘電層が加えられる。研摩ステップにおいて
曲がらないようにするため、みつろうの薄い層をその表
面に塗布された黄銅シリンダ３０８の上に重ねられる。
リントのない布によって、ウェーハ３１４の上部表面が
もう１つの平坦なブロックから分離される。平坦なブロ
ックは、加熱及び冷却ステップにおいて、ウェーハを黄
銅シリンダ３０８に押しつけて、平らにし、その間に、
蜜ロウが溶けて、ウェーハをシリンダ・ブロックに接着
し、結果として、高い平面度が得られる。In the embodiment, the holder is a cylindrical mass.
(cylindrical mass) and rod. The cylindrical mass 308 can be machined from brass to a diameter slightly larger (eg, 1.27 cm larger) than the silicon substrate 314. The cylinder 308 is provided with an axial hole 310 (eg 0.43 cm diameter),
It is desirable that this hole does not penetrate the entire cylinder. The rod 312 has a tapered end of the proper length so that when the rod 312 is inserted into the hole 310 in the cylinder, it stops by the edge of the round hole before the end of the rod 312 reaches the bottom of the hole 310. Other embodiments include alternative designs with 3 degrees of freedom, such as ball joints, universal joints coupled to bearings, and the like. The polishing and planarization procedure proceeds as follows. First, the back surface of substrate 314 is mounted so that it faces the smooth end of cylinder 308 (ie, the end surface without holes). As is well known in the art, wafers tend to bow like various metals, adding a dielectric layer to the silicon substrate. A thin layer of beeswax is overlaid on a brass cylinder 308 coated on its surface to prevent bending during the polishing step.
A lint-free cloth separates the upper surface of the wafer 314 from another flat block. The flat block presses the wafer against the brass cylinder 308 to flatten it during the heating and cooling steps, in between.
The beeswax melts and adheres the wafer to the cylinder block, resulting in high flatness.

【００１８】次に、研摩プラテンの回転速度制御はをゼ
ロにセットし、基板／シリンダ・アセンブリを中心がず
れるように、プラテン上に面を伏せて配置される（図３
参照）。プラテンは、粗研摩グリットから微細研摩グリ
ットまでグレード・シーケンスで利用され、交差汚染を
回避するため、プラテンを変える毎に通常の洗浄手順が
用いられる。次に、ロッド３１２のテーパ状端部をシリ
ンダのホール３１０に挿入する。ロッド３１２をほぼ垂
直に保持し、ロッドを利用して、プラテン上の基板表面
の位置を制御し、プラテンの回転速度制御をゼロから所
望の速度まで徐々に増加させる。プラテンの中心からの
距離に応じて線形速度が増加するので、基板３１４及び
シリンダ・ブロック３０８のアセンブリを回転させ、研
摩作用を基板表面にわたって均等に分配する。所望の研
摩時間が経過すると、プラテンの速度制御は徐々にゼロ
になるまで低下させる。次に、アセンブリを除去して、
リンス、乾燥、検査をおこなう。ウェーハ表面の検査に
基づいて、同じグリット・グレードで、さらに研摩を実
施するかあるいは超音波バスでサンプル全体にクリーニ
ングを施し、プラテンを次のグレードに変えて、研摩の
完了まで繰り返される。The polishing platen rotational speed control is then set to zero and the substrate / cylinder assembly is placed face down on the platen so that it is centered (FIG. 3).
reference). The platens are utilized in a grade sequence from coarse to fine abrasive grit, and normal cleaning procedures are used for each platen change to avoid cross-contamination. The tapered end of rod 312 is then inserted into hole 310 in the cylinder. The rod 312 is held substantially vertical and the rod is utilized to control the position of the substrate surface on the platen and gradually increase the platen rotational speed control from zero to the desired speed. As the linear velocity increases with distance from the center of the platen, the substrate 314 and cylinder block 308 assembly is rotated to evenly distribute the polishing action across the substrate surface. After the desired polishing time, the platen speed control is gradually reduced to zero. Then remove the assembly and
Rinse, dry and inspect. Based on inspection of the wafer surface, further polishing with the same grit grade or cleaning of the entire sample with an ultrasonic bath, changing the platen to the next grade, is repeated until polishing is complete.

【００１９】本発明の第１の実施例では、図４Ａ及び図
４Ｂに示す中実の銅バイア表面を説明する手順に従って
製造する。上述の研摩は、最初に基板材料を平坦化する
ことから始める必要があるが、この要件はパッド付きの
プラテン表面（研摩グリットを有している）を利用する
ことによって緩和することが可能である。本発明によれ
ば、研摩操作において、本質的に研摩プラテンに対する
基板の勾配を１／１００，０００未満に保つ代替機械研
摩法、ツーリング及び手順が提供される。回転研摩プラ
テン上に表面及びウェーハを保持する代わりに、代替方
法では、振動研摩プラテン表面に所望の圧力で面を伏せ
て、基板を浮く(float) するように設計された基板ホル
ダを用いて、基板表面が本質的に振動プラテンとの自己
アライメントをとるようにする。ツーリング及び手順に
ついては、以下に述べる。図５に示す代替機械的研摩の
ための装置及びツーリングには、振動研摩装置５０２
（例えば、Ｌａｂｔｏｎｅ社製）、必要な各研摩グレー
ド・グリットのための研摩装置のウェル５０４、研摩器
の各ウェルの底部と嵌合する硬質の平坦な表面５０６
（例えば、平らなガラス）及び上述のものと同様の基板
ホルダ５０８（それが保持する基板５１０に比べて約
１．２７cm大きい形状の黄銅）が含まれている。ホルダ
の密度及び高さによって、研摩圧が決まる。In a first embodiment of the invention, the solid copper via surface shown in FIGS. 4A and 4B is manufactured according to the procedure described. The polishing described above must begin by first planarizing the substrate material, but this requirement can be mitigated by utilizing a padded platen surface (which has a polishing grit). . In accordance with the present invention, there is provided an alternative mechanical polishing method, tooling and procedure which essentially keeps the substrate slope relative to the polishing platen below 1 / 100,000 in the polishing operation. Instead of holding the surface and wafer on a rotating polishing platen, an alternative method is to use a substrate holder designed to face down the vibrating polishing platen surface at the desired pressure to float the substrate, Allow the substrate surface to be essentially self-aligning with the vibrating platen. Tooling and procedures are described below. The apparatus and tooling for the alternative mechanical polishing shown in FIG.
(Eg, Labtone), a well 504 of the polisher for each required polishing grade grit, a hard flat surface 506 that mates with the bottom of each well of the polisher.
Included (eg, flat glass) and a substrate holder 508 similar to those described above (brass shaped about 1.27 cm larger than the substrate 510 it holds). The density and height of the holder determine the polishing pressure.

【００２０】代替機械的研摩は、次のように進められ
る。まず、上述のように、基板５１０の背面にワックス
をかけ、基板ホルダ５０８の円筒端部表面に押圧されて
平坦にする。次に、研摩装置のスイッチ５０２を切り、
基板５１０及び基板ホルダ５０８組立体をプラテン５０
６上にうつぶせて配置する。同時に研摩するため、プラ
テンにはこうしたいくつかの組立体を設置することがで
きる。ウェル５０４（及び硬質で、平坦な表面５０６）
は、粗研摩グリットから微細研摩グリットに至るグレー
ド・シーケンスに用いられ、交差汚染を避けるため、各
変更時に通常の洗浄手順が利用される。次に、研摩装置
５０２のスイッチを入れる。所望の研摩時間の後、研摩
装置のスイッチを切る。組立体を除去し、リンス、乾燥
を施してから検査をおこなう。検査に基づき、同じグリ
ット・グレードで、さらに研摩を行うか、あるいは、超
音波バス内でサンプルを完全に洗浄し、ウェルとプラテ
ンを次のグレードに変更して、研摩を再開し、研摩が完
了するまで繰り返す。図６Ａ及び図６Ｂの中実の銅バイ
アは、本手順に従って製造したもので、本発明の第２の
実施例である。Alternative mechanical polishing proceeds as follows. First, as described above, the back surface of the substrate 510 is waxed and pressed against the surface of the cylindrical end portion of the substrate holder 508 to flatten it. Next, turn off the switch 502 of the polishing machine,
The substrate 510 and the substrate holder 508 assembly are attached to the platen
Place it face down on 6. The platen can be equipped with several such assemblies for simultaneous polishing. Well 504 (and hard, flat surface 506)
Is used in the grade sequence from coarse to fine abrasive grit and normal cleaning procedures are used at each change to avoid cross contamination. Next, the polishing device 502 is turned on. After the desired polishing time, switch off the polishing equipment. The assembly is removed, rinsed and dried before inspection. Based on the inspection, either perform additional polishing with the same grit grade, or thoroughly clean the sample in the ultrasonic bath, change the well and platen to the next grade, restart polishing, and complete polishing Repeat until you do. The solid copper vias of Figures 6A and 6B were manufactured according to this procedure and are a second embodiment of the present invention.

【００２１】本発明の第３の実施例では、上述の機械的
研摩方法に基づく、固有の厳しい要件を課すことなく、
基板表面上の最終銅層に研摩を施すためのツーリング及
び手順が提供される。第３の実施例のツーリングには、
耐酸性プレート（例えば、ポリプロピレン）、グレード
強度の銅のエッチング液（例えば、ＴｒａｎｓｅｎＣＥ
−２００）に浸漬させたリントのない布切れ及び基板ホ
ルダ（例えば、ハンドヘルド真空チャック）が含まれ
る。第３の実施例の手順は、基板をその背面で真空チャ
ックに保持すると同時に浸漬させた布をプレート表面に
押しつけて、平坦にすることから開始する。次に、基板
／チャック・アセンブリをうつぶせて平坦な布上に配置
し、移動させるので、基板表面は絶えず浸漬させた布で
拭き取られている。浸漬させた布は強いエッチング液強
度から弱いエッチング液強度のグレード・シーケンスで
利用される。所望の研摩時間が経過すると、組立体を除
去し、すぐに、リンス、乾燥を施して検査を受ける。検
査に基づき、同じエッチング液の強度でさらに研摩を実
施するか、あるいは、浸漬させた布を次のエッチング液
強度に変更し、研摩を再開し、研摩が完了するまで繰り
返す。図７に示す中実の銅バイアは、本発明の第３の実
施例に従って研摩されたものである。図７は、ポリイミ
ド／銅構造をなす５つの金属（相互接続）層に直径が４
０μｍの、積み重ねられた４レベルの中実の銅バイアの
断面を示す顕微鏡写真である。誘電層は、それぞれ、底
面から１０、４０、２０、１５μｍの厚さである。A third embodiment of the present invention is based on the mechanical polishing method described above, without imposing the inherent stringent requirements.
Tooling and procedures are provided for polishing the final copper layer on the substrate surface. For the touring of the third embodiment,
Acid resistant plates (eg polypropylene), grade strength copper etchants (eg TransenCE)
-200) dipped in lint-free cloth and substrate holder (eg handheld vacuum chuck). The procedure of the third example begins with the substrate being held on its backside in a vacuum chuck while the dipped cloth is pressed against the plate surface to flatten it. The substrate / chuck assembly is then placed prone on a flat cloth and moved so that the substrate surface is constantly wiped with a dipped cloth. The dipped cloth is utilized in a grade sequence from strong etchant strength to weak etchant strength. After the desired polishing time has elapsed, the assembly is removed and immediately rinsed, dried and inspected. Based on the inspection, further polishing is performed with the same etching solution strength, or the dipped cloth is changed to the next etching solution strength, polishing is restarted, and the polishing is repeated until the polishing is completed. The solid copper via shown in FIG. 7 was polished according to the third embodiment of the present invention. FIG. 7 shows four metal / interconnect layers of polyimide / copper structure with a diameter of four.
3 is a photomicrograph showing a cross section of a 0 μm, stacked 4-level solid copper via. The dielectric layers are respectively 10, 40, 20, 15 μm thick from the bottom.

【００２２】新規なバイア及びスタッドの製造に独特な
研摩技術を用いた本発明は、マルチ・チップ・キャリヤ
の製造だけでなく、集積回路チップの製造にも適用する
ことが可能である。当業者には明らかなように、本発明
の本質的な特徴を保持しながら、開示の実施例に対して
多くの変更や修正を施すことが可能である。本発明によ
れば、例えば、金属、誘電層を備えた金属といった、シ
リコン以外の基板、または、ポリイミド・フィルムのよ
うなフレキシブル基板も可能である。ラインは、銅、
銀、金、または、プラチナとすることができる。導電層
には、バイアの同様に、ラインとして同じ範囲の金属を
含むことが可能である。誘電層には、アルミニウム、シ
リカ等が可能である。説明する実施例に対する以上の及
びその他の変更並びに修正は実施可能である。Using the unique polishing technique for the fabrication of new vias and studs, the present invention is applicable to the fabrication of integrated circuit chips as well as the fabrication of multi-chip carriers. As will be apparent to those skilled in the art, many changes and modifications can be made to the disclosed embodiments while retaining the essential features of the present invention. Substrates other than silicon, for example metals, metals with a dielectric layer, or flexible substrates such as polyimide films are also possible according to the invention. The line is copper,
It can be silver, gold or platinum. The conductive layer can include the same range of metal as the lines, as well as the vias. The dielectric layer can be aluminum, silica, or the like. These and other changes and modifications to the described embodiments are possible.

【００２３】[0023]

【発明の効果】以上説明したように、本発明では、半導
体及び他の表面に均一な層を正確に形成するフレキシブ
リティーのあるシステムが提供され、任意の深さまで材
料を除去すると同時に下層の基板に固有の平面性を維持
することが可能となる。また、正確に個々の回路層のア
ライメントをとり、積み重ねるため、集積回路表面の表
面トポロジーを改良する方法を得ることができる。さら
に、精巧なマルチ・チップ・キャリヤ構造はそのままに
して、表面トポロジーを改良し、均一なバイアの層を形
成することができる。As described above, the present invention provides a flexible system for accurately forming a uniform layer on semiconductors and other surfaces, which removes material to an arbitrary depth while simultaneously providing an underlying substrate. It is possible to maintain the inherent flatness of. It also provides a way to improve the surface topology of integrated circuit surfaces by accurately aligning and stacking the individual circuit layers. Moreover, the delicate multi-chip carrier structure can be left intact to improve the surface topology and form a uniform layer of vias.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるバイアを備えた構造の製造におけ
る各段階を示す図。FIG. 1 shows the steps in the manufacture of a structure with vias according to the invention.

【図２】本発明の多層構造の製造手順を説明するフロー
チャート。FIG. 2 is a flowchart illustrating a manufacturing procedure of a multilayer structure of the present invention.

【図３】本発明のー実施例に用いられる研磨装置の概略
図。FIG. 3 is a schematic view of a polishing apparatus used in an embodiment of the present invention.

【図４】本発明のー実施例で製造される銅バイアの断面
を示す顕微鏡写真。FIG. 4 is a micrograph showing a cross section of a copper via produced in an example of the present invention.

【図５】本発明の他の実施例に用いられる研磨装置の概
略図。FIG. 5 is a schematic view of a polishing apparatus used in another embodiment of the present invention.

【図６】本発明の他の実施例で形成された銅バイアの断
面を示す顕微鏡写真。FIG. 6 is a micrograph showing a cross section of a copper via formed in another example of the present invention.

【図７】本発明の第３の実施例で形成された銅バイアの
断面を示す顕微鏡写真。FIG. 7 is a micrograph showing a cross section of a copper via formed in the third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０６：シリコン基板 １０２、１０４：銅ライン １１０：合成層 １１２、１２４：フォトレジスト層 １２２：ポリイミド層 １１６：バイア １２８：相互接続パターン ３０６、５０８：基板ホルダ ３０２：プラテン ３０８：シリンダ ３１０：ホール ５０２：振動研磨装置 ５０４：ウエル 106: Silicon substrate 102, 104: Copper line 110: Composite layer 112, 124: Photoresist layer 122: Polyimide layer 116: Via 128: Interconnect pattern 306, 508: Substrate holder 302: Platen 308: Cylinder 310: Hole 502: Vibration Polisher 504: Well

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス・ディー・ショルツ アメリカ合衆国カリフォルニア州パロアル ト、ウィルマ・ドライブ 4150 (72)発明者 クリントン・シー・チャオ アメリカ合衆国カリフォルニア州レッドウ ッド・シティー、ウォータサイド・サーク ル 51 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kennis Dee Scholtz Wilma Drive, Palo Alto, California, USA 4150 (72) Inventor Clinton Sea Chao Waterside Sark, Redwood City, California, USA Le 51

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 次の（イ）から（ニ）の工程を含むこと
を特徴とする多層集積回路の製造方法。 （イ）基板上に第１の回路パターンを形成し、（ロ）前
記第１の回路パターン上に中間層をディポジットさせ、
（ハ）前記中間層の上側表面を平坦化し、（ニ）前記基
板上に第２の回路パターンを形成する。1. A method for manufacturing a multi-layer integrated circuit, comprising the following steps (a) to (d): (A) forming a first circuit pattern on the substrate, and (b) depositing an intermediate layer on the first circuit pattern,
(C) The upper surface of the intermediate layer is flattened, and (D) a second circuit pattern is formed on the substrate. 【請求項２】 請求項１の工程（ハ）は前記中間層を研
磨することを特徴とする多層集積回路の製造方法。2. The method of manufacturing a multilayer integrated circuit according to claim 1, wherein the step (c) comprises polishing the intermediate layer. 【請求項３】 請求項２はさらに次の（ホ）から（ト）
の工程を含むことを特徴とする多層集積回路の製造方
法。 （ホ）前記基板を基板ホルダに取り付け、（ヘ）前記基
板ホルダを回転研磨プラテン表面上に設置し、前記中間
層の前記上側表面が前記プラテン表面と接触し、（ト）
前記基板ホルダを自由角度３度をもって動くことを可能
にするように保持する。3. Claim 2 further includes the following (e) to (g)
A method of manufacturing a multi-layer integrated circuit, comprising: (E) The substrate is attached to the substrate holder, (f) the substrate holder is placed on the surface of a rotary polishing platen, the upper surface of the intermediate layer is in contact with the platen surface, and (g)
The substrate holder is held to allow it to move with a 3 degree free angle.