JPH08137672A - Divider circuit - Google Patents
Divider circuitInfo
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- JPH08137672A JPH08137672A JP28063094A JP28063094A JPH08137672A JP H08137672 A JPH08137672 A JP H08137672A JP 28063094 A JP28063094 A JP 28063094A JP 28063094 A JP28063094 A JP 28063094A JP H08137672 A JPH08137672 A JP H08137672A
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、除算を行う除算回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a division circuit for performing division.
【０００２】[0002]
【従来の技術】デジタル画像は、例えばそのデータ量を
減らして記憶媒体に記録させるために、データ圧縮が行
われる。デジタル画像のデータ圧縮には、ＪＰＥＧ（ｊ
ｏｉｎｔ ｐｈｏｔｏｇｒａｐｈｉｃ ｅｘｐｅｒｔ
ｇｒｏｕｐ）方式のデータ圧縮がよく用いられる。ＪＰ
ＥＧ圧縮は、離散コサイン変換（以下、ＤＣＴと呼ぶ）
処理、量子化処理等を含む。2. Description of the Related Art A digital image is subjected to data compression, for example, in order to reduce the amount of data and record it on a storage medium. JPEG (j
oint photographic expert
The data compression of the "group" method is often used. JP
EG compression is a discrete cosine transform (hereinafter referred to as DCT)
Processing, quantization processing, etc. are included.
【０００３】対象となるデジタル画像は、まず、例えば
８×８のブロックに分割される。ＪＰＥＧ圧縮は、分割
された画像データ（ブロックデータ）単位でデータ圧縮
を行う。The target digital image is first divided into, for example, 8 × 8 blocks. In JPEG compression, data compression is performed in units of divided image data (block data).
【０００４】８×８の画像データＩは、空間領域で表さ
れるデータである。画像データＩに対して、ＤＣＴ処理
を行うと、空間領域から空間的周波数領域への変換が行
われ、ＤＣＴ係数Ｆが算出される。The 8 × 8 image data I is data represented by a spatial area. When the DCT processing is performed on the image data I, the conversion from the spatial domain to the spatial frequency domain is performed, and the DCT coefficient F is calculated.
【０００５】ＤＣＴ係数Ｆは、次式のように、転置コサ
イン係数行列Ｄt とコサイン係数行列Ｄとで画像データ
Ｉを挟み、行列演算を行うことによって、算出される。 Ｆ＝Ｄt ＩＤ ・・・（１） 図６は、一般的な画像のうちの１ブロックを構成する画
像データ行列Ｉｕｖに対して上式のＤＣＴ演算を行うこ
とにより得られるＤＣＴ係数行列Ｆｕｖを示す。Ｉｕｖ
は、画像データを示す８×８の行列であり、ＦｕｖはＤ
ＣＴ係数を示す８×８の行列である。The DCT coefficient F is calculated by sandwiching the image data I between the transposed cosine coefficient matrix D t and the cosine coefficient matrix D and performing matrix operation as shown in the following equation. F = D t ID (1) FIG. 6 shows a DCT coefficient matrix Fuv obtained by performing the DCT operation of the above equation on the image data matrix Iuv that constitutes one block of a general image. Show. Iuv
Is an 8 × 8 matrix indicating image data, and Fuv is D
It is an 8 × 8 matrix showing CT coefficients.
【０００６】ＤＣＴ係数の行列Ｆｕｖは、行数および列
数が小さい（行列の左上方向に向かう）ほど、低い周波
数成分の係数を表し、逆に行数および列数が大きい（右
下方向に向かう）ほど、高い周波数成分の係数を表す。
低周波成分と高周波成分を比べた場合、大まかな傾向と
して周波数成分が高いほどＤＣＴ係数Ｆｕｖが小さくな
る。In the matrix Fuv of DCT coefficients, the smaller the number of rows and the number of columns (towards the upper left of the matrix), the lower the frequency component coefficient, and conversely, the greater the number of rows and the number of columns (toward the lower right). ), The higher the frequency component.
When the low frequency component and the high frequency component are compared, the rough tendency is that the higher the frequency component, the smaller the DCT coefficient Fuv.
【０００７】ＤＣＴ演算により得られるＤＣＴ係数Ｆｕ
ｖは、量子化処理されることにより、量子化データＲｕ
ｖが得られる。図８は、量子化テーブルＱｕｖの例を示
す行列である。量子化テーブルＱｕｖの要素は、行列の
左上方向（低周波成分）ほど小さく、右下方向（高周波
成分）ほど大きい。ＤＣＴ係数Ｆｕｖは高周波成分より
も低周波成分の方が重要であるので、量子化テーブルＱ
ｕｖは、ＤＣＴ係数に対して低い周波数成分ほど細かな
量子化を行い、高い周波数成分ほど粗い量子化を行う。DCT coefficient Fu obtained by DCT calculation
v is quantized to generate quantized data Ru.
v is obtained. FIG. 8 is a matrix showing an example of the quantization table Quv. The elements of the quantization table Quv are smaller in the upper left direction (low frequency component) and larger in the lower right direction (high frequency component) of the matrix. Since the low frequency component is more important than the high frequency component in the DCT coefficient Fuv, the quantization table Q
The uv performs finer quantization on the lower frequency component of the DCT coefficient, and coarser quantization on the higher frequency component.
【０００８】量子化データＲｕｖは、ＤＣＴ係数Ｆｕｖ
に対して、量子化テーブルＱｕｖの対応する要素で除算
することにより得られる。量子化データＲｕｖは、丸め
込みをされることにより、整数化される。丸め込みｒｏ
ｕｎｄは、最も近い整数への整数化を意味する。量子化
データＲｕｖは、次式により算出される。The quantized data Ruv is the DCT coefficient Fuv
, Is obtained by dividing by the corresponding element of the quantization table Quv. The quantized data Ruv is rounded to be an integer. Rounded ro
und means integerization to the nearest integer. The quantized data Ruv is calculated by the following equation.
【０００９】 Ｒｕｖ＝ｒｏｕｎｄ（Ｆｕｖ／Ｑｕｖ） ・・・（２） 例えば、１行１列の成分を例に説明する。図６のＤＣＴ
係数Ｆ11は２６２であり、図８の量子化デーブルＱ11は
１６である。この時の量子化データＲ11は、 Ｒ11＝ｒｏｕｎｄ（Ｆ11／Ｑ11） ＝ｒｏｕｎｄ（２６２／１６） ＝１６ となる。同様に、８行８列の全ての成分について量子化
演算を行うことにより、図７の量子化データＲｕｖが得
られる。量子化データＲｕｖ（図７）は、量子化テーブ
ルＱｕｖ（図８）の値により変化するが、一般的に約半
分のデータが０になる。Ruv = round (Fuv / Quv) (2) For example, the description will be made by taking the component in the 1st row and the 1st column as an example. DCT of FIG.
The coefficient F11 is 262, and the quantization table Q11 in FIG. The quantized data R11 at this time is R11 = round (F11 / Q11) = round (262/16) = 16. Similarly, the quantized data Ruv of FIG. 7 is obtained by performing the quantization operation on all the components of 8 rows and 8 columns. The quantized data Ruv (FIG. 7) changes depending on the value of the quantization table Quv (FIG. 8), but generally about half of the data becomes 0.
【００１０】量子化処理は、式（２）の演算を行う際に
除算回路を用いる。除算回路において、被除数はＤＣＴ
係数Ｆｕｖであり、除数は量子化係数Ｑｕｖである。除
算結果である商は、量子化データＲｕｖである。The quantizing process uses a division circuit when performing the operation of equation (2). In the division circuit, the dividend is DCT
The coefficient is Fuv, and the divisor is the quantized coefficient Quv. The quotient that is the division result is the quantized data Ruv.
【００１１】除算回路は、商である量子化テーブルＲｕ
ｖが例えば１０ビットであれば、最低１０回の演算処理
が必要になる。除算回路は、１０ビットの商のうちの１
ビットを求めるために１回の演算処理を行う必要があ
る。合計１０回の演算処理を行うことにより、１０ビッ
トの商が出力される。商は、例えば１０ビットの固定小
数点であるので、常に最低１０回の演算処理が必要であ
る。The division circuit is a quantization table Ru which is a quotient.
If v is, for example, 10 bits, at least 10 arithmetic operations are required. The division circuit uses one of the 10-bit quotients.
It is necessary to perform the arithmetic processing once to obtain the bit. By performing the arithmetic processing 10 times in total, a 10-bit quotient is output. Since the quotient is, for example, a 10-bit fixed point, at least 10 arithmetic operations are always required.
【００１２】[0012]
【発明が解決しようとする課題】除算回路は、入力され
る被除数および除数に関係なく、商のビット数に応じた
一定回数の演算処理が必要になる。例えば、商が１０ビ
ットであれば、最低１０回の演算処理が必要である。量
子化処理において除算を行う場合には、商が０となるこ
とが多い。しかし、例え商が０であっても、商が０でな
い場合と同様に、一定回数の演算処理を行わなければな
らない。The division circuit requires a certain number of arithmetic operations according to the number of bits of the quotient, regardless of the dividend and divisor input. For example, if the quotient is 10 bits, at least 10 arithmetic operations are required. When division is performed in the quantization processing, the quotient is often 0. However, even if the quotient is 0, as in the case where the quotient is not 0, the arithmetic processing must be performed a certain number of times.
【００１３】本発明の目的は、商が０となる除算を多く
含む場合に、処理速度全体を高速にすることができる除
算回路を提供することである。It is an object of the present invention to provide a division circuit which can increase the overall processing speed when many divisions whose quotient is zero are included.
【００１４】[0014]
【課題を解決するための手段】本発明の除算回路は、外
部から供給される被除数（Ａ）の絶対値を演算出力する
ための被除数絶対値化手段と、外部から供給される除数
（Ｂ）の絶対値を演算出力するための除数絶対値化手段
と、被除数の絶対値と除数の絶対値の比較を行い、商
（Ｑ）が０になるか否かを判断するための比較手段と、
比較手段により商が０になると判断されたときには、商
（Ｑ）として０を出力する商出力手段とを有する。The division circuit of the present invention comprises a dividend absolute value conversion means for calculating and outputting the absolute value of a dividend (A) supplied from the outside, and a divisor (B) supplied from the outside. A divisor absolute value conversion means for calculating and outputting the absolute value of, and a comparison means for comparing the absolute value of the dividend and the absolute value of the divisor to determine whether the quotient (Q) becomes 0 or not.
And a quotient output means for outputting 0 as the quotient (Q) when the comparing means determines that the quotient becomes 0.
【００１５】[0015]
【作用】被除数（Ａ）の絶対値と除数（Ｂ）の絶対値を
比較することにより、商が０になるか否かを判断するこ
とができる。商が０であると判断されたときには、直ち
に商として０を出力することにより、高速な除算を可能
にする。By comparing the absolute value of the dividend (A) and the absolute value of the divisor (B), it is possible to determine whether or not the quotient becomes zero. When it is determined that the quotient is 0, 0 is immediately output as the quotient to enable high-speed division.
【００１６】[0016]
【実施例】図１は、本発明の実施例による除算回路の構
成を示すブロック図である。除算回路は、以下の計算を
行う。1 is a block diagram showing the configuration of a divider circuit according to an embodiment of the present invention. The division circuit performs the following calculations.
【００１７】Ａ÷Ｂ＝Ｑ・・・Ｒ Ａは被除数、Ｂは除数、Ｑは商、Ｒは余りである。具体
的には、以下の関係が成り立つ。A / B = Q ... RA A is a dividend, B is a divisor, Q is a quotient, and R is a remainder. Specifically, the following relationships hold.
【００１８】Ａ＝Ｂ×Ｑ＋Ｒ 除算回路は、２進数の除算を行う回路であり、被除数Ａ
と除数Ｂを入力し、商Ｑと余りＲを出力する。数値Ａ，
Ｂ，Ｑ，Ｒは、固定小数点で表される２進数である。A = B × Q + R The division circuit is a circuit for dividing a binary number, and the dividend A
And the divisor B are input, and the quotient Q and the remainder R are output. Number A,
B, Q, and R are binary numbers represented by a fixed point.
【００１９】被除数Ａは、絶対値化部１に供給され、除
数Ｂは絶対値化部２に供給される。絶対値化部１，２
は、それぞれ数値Ａ，Ｂを絶対値化して、絶対値｜Ａ
｜，｜Ｂ｜を出力する。The dividend A is supplied to the absolute value conversion unit 1, and the divisor B is supplied to the absolute value conversion unit 2. Absolute value conversion units 1 and 2
Is the absolute value | A
Outputs | and | B |.
【００２０】また、絶対値化部１，２は、数値Ａ，Ｂの
それぞれの正負符号ｓＡ，ｓＢを出力する。絶対値｜Ａ
｜，｜Ｂ｜および正負符号ｓＡ，ｓＢの生成方法は、後
に説明する。The absolute value conversion units 1 and 2 output the positive and negative signs sA and sB of the numerical values A and B, respectively. Absolute value | A
A method of generating |, | B | and positive / negative signs sA and sB will be described later.
【００２１】正負符号ｓＡ，ｓＢは、商出力部４に供給
される。除算回路は、とりあえず絶対値｜Ａ｜と｜Ｂ｜
についての除算を行い、後に商出力部４において正負符
号ｓＡとｓＢに応じた正負符号を付加する。Signs sA and sB are supplied to the quotient output unit 4. For the time being, the division circuit uses absolute values | A | and | B |
Is performed, and the quotient output unit 4 later adds a plus / minus sign corresponding to the plus / minus signs sA and sB.
【００２２】絶対値｜Ａ｜と｜Ｂ｜は、部分除算部３に
供給される。初期時は、セレクタ６が絶対値｜Ａ｜をセ
レクトして、部分除算部３に供給する。部分除算部３
は、絶対値｜Ａ｜と｜Ｂ｜の部分除算を行い、部分商
Ｑ’と部分余りＲ’を出力する。The absolute values | A | and | B | are supplied to the partial division unit 3. At the initial stage, the selector 6 selects the absolute value | A | and supplies it to the partial division unit 3. Partial division unit 3
Performs a partial division of absolute values | A | and | B |, and outputs a partial quotient Q ′ and a partial remainder R ′.
【００２３】部分商Ｑ’は、最終的な商Ｑを構成するう
ちの一のビットである。部分除算部３は、１ビットから
なる部分商Ｑ’を算出するための演算を行い、まず商Ｑ
の最上位ビットを示す部分商Ｑ’のみを出力する。それ
と同時に、部分商Ｑ’に対応する部分余りＲ’を出力す
る。The partial quotient Q'is one bit of the final quotient Q. The partial division unit 3 performs an operation for calculating a partial quotient Q ′ consisting of 1 bit, and first, the quotient Q
Only the partial quotient Q ′ indicating the most significant bit of is output. At the same time, the partial remainder R ′ corresponding to the partial quotient Q ′ is output.
【００２４】部分余りＲ’は、セレクタ６にフィードバ
ックされる。セレクタ６は、前述のように最初の１回目
は絶対値｜Ａ｜をセレクトしたが、２回目以降は、部分
余りＲ’をセレクトして部分除算部３に供給する。部分
除算部３は、２回目以降、Ｒ’と｜Ｂ｜についての部分
除算（Ｒ’÷｜Ｂ｜）を行い、部分商Ｑ’と部分余り
Ｒ’を出力する。The partial remainder R'is fed back to the selector 6. As described above, the selector 6 selects the absolute value | A | at the first time, but at the second time and thereafter, selects the partial remainder R ′ and supplies it to the partial division unit 3. From the second division onward, the partial division unit 3 performs partial division (R ′ ÷ | B |) on R ′ and | B |, and outputs a partial quotient Q ′ and a partial remainder R ′.
【００２５】商出力部４は、部分除算部３から１ビット
ずつ部分商Ｑ’を順次受け取る。例えば、１０ビット精
度の商Ｑを求めたい場合には、クロック信号のタイミン
グで１０回部分商Ｑ’を受け取り、商Ｑを形成する。商
出力部４、部分除算部３等の全ての処理部は、クロック
発生器（図示せず）において生成される同一タイミング
のクロック信号に応じて、処理を行う。The quotient output unit 4 sequentially receives the partial quotient Q ′ from the partial division unit 3 bit by bit. For example, to obtain a quotient Q with 10-bit precision, the quotient Q is formed by receiving the partial quotient Q ′ 10 times at the timing of the clock signal. All the processing units such as the quotient output unit 4 and the partial division unit 3 perform processing in accordance with the clock signals of the same timing generated by a clock generator (not shown).
【００２６】商出力部４は、供給される１ビットの部分
商Ｑ’をそれぞれ所定ビット数分だけ左へシフトする。
例えば、商Ｑが１０ビットである場合には、一番最初に
供給される部分商Ｑ’は、９ビット分左にシフトし、商
Ｑの最上位ビットに位置される。２番目に供給される部
分商Ｑ’は、８ビット分左にシフトされる。最後に供給
される部分商Ｑ’は、ビットシフトを行う必要はない。
その後、それぞれビットシフトされた値を全て加算する
ことにより、商Ｑが形成される。The quotient output unit 4 shifts the supplied 1-bit partial quotient Q ′ to the left by a predetermined number of bits.
For example, when the quotient Q is 10 bits, the first partial quotient Q ′ supplied is shifted to the left by 9 bits and is positioned at the most significant bit of the quotient Q. The second supplied partial quotient Q ′ is shifted to the left by 8 bits. The last supplied partial quotient Q ′ does not need to be bit-shifted.
Then, the quotient Q is formed by adding all the bit-shifted values.
【００２７】商出力部４は、絶対値化部１，２からそれ
ぞれ正負符号ｓＡ，ｓＢを受け取り、例えば排他的論理
和演算（ＥＸ−ＯＲ）により商Ｑの正負符号を決定す
る。被除数Ａの符号ｓＡと除数Ｂの符号ｓＢが同じであ
れば、商Ｑの符号は正となる。被除数Ａの符号ｓＡと除
数Ｂの符号ｓＢが異なれば、商Ｑの符号は負となる。商
出力部４は、商Ｑに正負符号を付与して、出力する。The quotient output unit 4 receives the positive and negative signs sA and sB from the absolute value converting units 1 and 2, respectively, and determines the positive and negative signs of the quotient Q by, for example, exclusive OR operation (EX-OR). If the code sA of the dividend A and the code sB of the divisor B are the same, the sign of the quotient Q is positive. If the code sA of the dividend A and the code sB of the divisor B are different, the code of the quotient Q becomes negative. The quotient output unit 4 gives a positive / negative sign to the quotient Q and outputs it.
【００２８】余りＲは、部分除算部３から最後に供給さ
れる部分余りＲ’である。部分除算部３は、例えば１０
回部分余りＲ’を出力する。その際、１０回目に出力さ
れる部分余りＲ’が最終的な余りＲとして、商出力部４
から出力される。The remainder R is the partial remainder R ′ finally supplied from the partial divider 3. The partial division unit 3 has, for example, 10
The partial remainder R'is output. At this time, the quotient output unit 4 determines that the partial remainder R ′ output at the 10th time is the final remainder R.
Output from
【００２９】以上は、商Ｑが０にならない場合の商Ｑと
余りＲの算出方法である。次は、商Ｑが０になるか否か
の判断を行うと共に、商Ｑが０になる際の商Ｑと余りＲ
の算出方法を説明する。The above is the method of calculating the quotient Q and the remainder R when the quotient Q does not become zero. Next, it is determined whether the quotient Q becomes 0, and when the quotient Q becomes 0, the quotient Q and the remainder R
The calculation method of will be described.
【００３０】絶対値化部１，２は、それぞれ絶対値｜Ａ
｜と｜Ｂ｜を比較部５に供給する。比較部５は、例えば
比較器を含み、以下に説明するように絶対値｜Ａ｜と｜
Ｂ｜を比較することにより比較結果に応じてゼロ信号Ｚ
Ｒを出力する。ゼロ信号ＺＲは、商Ｑが０になるか否か
を示す信号である。The absolute value converting units 1 and 2 are respectively absolute values | A
| And | B | are supplied to the comparison unit 5. The comparison unit 5 includes, for example, a comparator, and as described below, the absolute values | A | and |
By comparing B |, the zero signal Z
Output R. The zero signal ZR is a signal indicating whether or not the quotient Q becomes 0.
【００３１】比較部５は、｜Ａ｜と｜Ｂ｜について比較
を行い、次式が成り立つか否かを調べる。 ｜Ａ｜＜｜Ｂ｜ ・・・（３） 式（３）が成り立つのであれば、商Ｑが０となるので、
ゼロ信号ＺＲを出力する。例えば、被除数Ａ＝９，除数
Ｂ＝１０であるときには、式（３）が成り立つので、ゼ
ロ信号ＺＲが出力される（Ａ÷Ｂ＝９÷１０＝０・・・
９となり、商Ｑが０、余りＲ＝９となる。）。The comparison unit 5 compares | A | and | B | to check whether the following equation holds. | A | <| B | (3) If the formula (3) is satisfied, the quotient Q becomes 0.
The zero signal ZR is output. For example, when the dividend A = 9 and the divisor B = 10, the equation (3) is established, so that the zero signal ZR is output (A ÷ B = 9 ÷ 10 = 0 ...
9, the quotient Q is 0, and the remainder R = 9. ).
【００３２】また、被除数Ａ＝１０，除数Ｂ＝１０であ
るときには、式（３）が成り立たないので、ゼロ信号Ｚ
Ｒは出力されない（Ａ÷Ｂ＝１０÷１０＝１・・・０と
なり、商Ｑが１、余りＲ＝０となる。）。When the dividend A = 10 and the divisor B = 10, the equation (3) does not hold, so the zero signal Z
R is not output (A ÷ B = 10 ÷ 10 = 1 ... 0, quotient Q is 1 and remainder R = 0).
【００３３】比較部５からゼロ信号ＺＲが出力される
と、商出力部４はゼロ信号ＺＲを受けて、商Ｑ＝０を出
力する。そして、商出力部４は、被除数Ａを受けて、被
除数Ａをそのまま余りＲとして出力する。つまり、商出
力部４は、商Ｑ＝０と余りＲ＝Ａを出力する。When the comparison unit 5 outputs the zero signal ZR, the quotient output unit 4 receives the zero signal ZR and outputs the quotient Q = 0. Then, the quotient output unit 4 receives the dividend A and outputs the dividend A as the remainder R as it is. That is, the quotient output unit 4 outputs the quotient Q = 0 and the remainder R = A.
【００３４】また、ゼロ信号ＺＲは、比較部５から部分
演算部３へも供給される。部分除算部３がゼロ信号ＺＲ
を受けないときには、前述のように、部分除算を例えば
１０回繰り返し行うことにより、商Ｑと余りＲを求め
る。一方、部分除算部３がゼロ信号ＺＲを受けたときに
は、部分除算を行わずに、商出力部４がゼロ信号ＺＲを
受けて、商Ｑ＝０と余りＲ＝Ａを出力する。The zero signal ZR is also supplied from the comparison section 5 to the partial calculation section 3. The partial division unit 3 outputs the zero signal ZR
If not received, the quotient Q and the remainder R are obtained by repeating the partial division, for example, 10 times as described above. On the other hand, when the partial division unit 3 receives the zero signal ZR, the quotient output unit 4 receives the zero signal ZR without performing partial division, and outputs the quotient Q = 0 and the remainder R = A.
【００３５】なお、部分除算部３は、ゼロ信号ＺＲに関
係なく部分除算を行うようにしてもよい。部分除算を行
ったとしても、それとは別にゼロ信号ＺＲに応じて商出
力部４から商Ｑ＝０と余りＲ＝Ａが出力されるので、除
算結果（商Ｑと余りＲ）に変わりはない。ただし、部分
除算部３にゼロ信号ＺＲが供給されないときには、部分
除算を行わないようにした方が消費電力を低減させるこ
とができる。The partial division section 3 may perform partial division regardless of the zero signal ZR. Even if partial division is performed, the quotient output unit 4 outputs the quotient Q = 0 and the remainder R = A separately from the zero signal ZR, so that the division result (the quotient Q and the remainder R) remains unchanged. . However, when the zero signal ZR is not supplied to the partial division unit 3, it is possible to reduce the power consumption by not performing the partial division.
【００３６】商Ｑと余りＲは、商出力部４から丸め込み
部７に出力される。丸め込み部７は、商Ｑと余りＲを基
にして四捨五入を行い、丸め込み値ＱＱを出力する。丸
め込みは、必要とする桁よりも下の桁を四捨五入するこ
とにより行う。例えば、小数点以下を四捨五入したい場
合には、商Ｑが整数部と小数部を含むのであれば、所望
の桁以下で四捨五入を行い、丸め込み値ＱＱを出力す
る。また、商Ｑが整数部のみを表すならば、余りＲに応
じて商Ｑに１を足して、丸め込み値ＱＱを出力する。The quotient Q and the remainder R are output from the quotient output unit 4 to the rounding unit 7. The rounding unit 7 rounds off based on the quotient Q and the remainder R, and outputs a rounded value QQ. Rounding is done by rounding down the digits below the required digit. For example, when it is desired to round off below the decimal point, if the quotient Q includes an integer part and a fractional part, it is rounded down to a desired digit or less and a rounded value QQ is output. If the quotient Q represents only the integer part, 1 is added to the quotient Q according to the remainder R and the rounded value QQ is output.
【００３７】図２は、２進数の除算例を示す。被除数Ａ
は４ビット、除数Ｂは２ビット、商Ｑは３ビット、余り
Ｒは２ビットの場合について示す。以下、特に示さない
限り、数値は２進数で表す。被除数Ａは１１１０（１０
進数で１４）、除数Ｂは１０（１０進数で２）であると
きの商Ｑと余りＲを求める。FIG. 2 shows an example of binary number division. Dividend A
Is 4 bits, divisor B is 2 bits, quotient Q is 3 bits, and remainder R is 2 bits. Hereinafter, the numerical values are represented by binary numbers unless otherwise specified. The dividend A is 1110 (10
The quotient Q and the remainder R when the decimal number is 14) and the divisor B is 10 (decimal number is 2) are obtained.
【００３８】被除数Ａと除数Ｂが除算回路に入力される
と、部分除算部３（図１）において、｜Ａ｜と｜Ｂ｜に
ついての部分除算（｜Ａ｜÷｜Ｂ｜）が行われ、１回目
の部分商Ｑ’と部分余りＲ’が出力される。When the dividend A and the divisor B are input to the division circuit, partial division (| A | ÷ | B |) of | A | and | B | is performed in the partial division unit 3 (FIG. 1). The first partial quotient Q ′ and the partial remainder R ′ are output.
【００３９】次に、部分除算部３は、Ｒ’と｜Ｂ｜に
ついての部分除算を行い、２回目の部分商Ｑ’と部分
余りＲ’を出力する。最後に、Ｒ’と｜Ｂ｜につい
ての部分除算が行われ、３回目の部分商Ｑ’と部分余
りＲ’が出力される。最後の部分余りＲ’が最終的
な余りＲとなる。最終的な商Ｑは、部分商Ｑ’，Ｑ’
，Ｑ’をそれぞれ順番に下位ビットから並べたもの
になる。Next, the partial division unit 3 performs partial division on R'and | B | and outputs the second partial quotient Q'and the partial remainder R '. Finally, partial division is performed on R ′ and | B |, and the third partial quotient Q ′ and partial remainder R ′ are output. The final partial remainder R ′ becomes the final residual R. The final quotient Q is the partial quotient Q ', Q'
, Q ′ are arranged in order from the lower bit.
【００４０】以下、除算回路の詳細な構成を示す。図３
は、図１に示す絶対値化部１の構成を示す回路図であ
る。絶対値化部１は、数値Ａの絶対値化を行い、絶対値
｜Ａ｜を出力する。同時に、数値Ａの正負符号ｓＡを出
力する。数値Ａは、正値と負値の両方の値をとりうる。
２進数による正値と負値の表現例を次に示す。以下の対
応表は、数値Ａが４ビットの場合についてである。The detailed configuration of the division circuit will be described below. FIG.
FIG. 2 is a circuit diagram showing a configuration of absolute value conversion section 1 shown in FIG. 1. The absolute value conversion unit 1 converts the numerical value A into an absolute value and outputs an absolute value | A |. At the same time, the positive / negative sign sA of the numerical value A is output. The numerical value A can take both positive and negative values.
The following are examples of binary positive and negative values. The following correspondence table is for the case where the numerical value A is 4 bits.
【００４１】[0041]
【表１】 [Table 1]
【００４２】符号ｓＡは、数値Ａの符号ビットである。
符号ビットｓＡは、２進数表現の数値の最上位ビット
（最左のビット）である。符号ビットｓＡが０であれば
正値（０〜７）を示し、符号ビットｓＡが１であれば負
値（−１〜−８）を示す。The code sA is the sign bit of the numerical value A.
The sign bit sA is the most significant bit (the leftmost bit) of the binary number. When the sign bit sA is 0, it indicates a positive value (0 to 7), and when the sign bit sA is 1, it indicates a negative value (-1 to -8).
【００４３】絶対値化の処理は、数値Ａが正値であれ
ば、絶対値｜Ａ｜＝Ａとなる。数値Ａが負値であれば、
絶対値｜Ａ｜＝−Ａとなる。数値Ａを正値から負値に変
換するには、数値Ａの符号反転を行えばよい。数値Ａの
符号反転値（−Ａ）は、次式のように、数値Ａをビット
反転したものに１を加算すればよい。In the absolute value conversion process, if the numerical value A is a positive value, the absolute value | A | = A. If the number A is negative,
The absolute value | A | = -A. To convert the numerical value A from a positive value to a negative value, the sign of the numerical value A may be inverted. The sign-inverted value (-A) of the numerical value A may be obtained by adding 1 to the bit-inverted value of the numerical value A as in the following expression.
【００４４】 −Ａ＝Ａ＋１ ・・・（４）Ａ は、数値Ａのビット反転値を示し、数値Ａを構成する
全てのビット（例えば４ビット）を反転させる処理であ
る。-A = A + 1 (4) A indicates a bit-inverted value of the numerical value A, and is a process of inverting all bits (for example, 4 bits) forming the numerical value A.
【００４５】例えば、Ａ＝１１１１（１０進数で−１）
を絶対値化する場合を説明する。数値Ａ＝１１１１をビ
ット反転すると、Ａ＝００００となる。それに１を加算
すると、Ａ＋１＝０００１となる。Ａ＋１＝０００１
（１０進数で１）は、数値Ａ＝１１１１（１０進数で−
１）の符号反転値となる。For example, A = 1111 (decimal -1)
The case where the absolute value is converted will be described. Bit inversion of the numerical value A = 1111 gives A = 0000. When 1 is added to it, A + 1 = 0001. A + 1 = 0001
(1 in decimal) is the numerical value A = 1111 (-in decimal)
It is the sign-inverted value of 1).
【００４６】以上の絶対値化処理を図３の回路で実現す
ることができる。数値Ａは、ビット反転回路１２に入力
される。ビット反転回路１２は、数値Ａの全てのビット
に対して反転を行い、Ａを出力する。Ａは、加算器１３
に入力される。加算器１３は、Ａと１の加算を行い、−
Ａ（＝Ａ＋１）を出力する。The above absolute value conversion process can be realized by the circuit shown in FIG. The numerical value A is input to the bit inverting circuit 12. The bit inverting circuit 12 inverts all bits of the numerical value A and outputs A. A is the adder 13
Is input to The adder 13 adds A and 1,
A (= A +1) is output.
【００４７】セレクタ１１には、−ＡとＡが入力され
る。セレクタ１１は、符号ビットｓＡに応じて、−Ａま
たはＡのいずれかを出力する。符号ビットｓＡは、数値
Ａの最上位ビットの信号線であり、セレクタ１１の選択
を行う。-A and A are input to the selector 11. The selector 11 outputs either -A or A depending on the sign bit sA. The sign bit sA is the signal line of the most significant bit of the numerical value A and is selected by the selector 11.
【００４８】セレクタ１１は、符号ビットｓＡが０のと
きには、数値Ａが正値であることを意味するので、正値
Ａをセレクトする。セレクトされた数値Ａは、絶対値｜
Ａ｜として出力される。また、符号ビットｓＡが１のと
きには、数値Ａが負値であることを意味するので、数値
−Ａをセレクトする。セレクトされた数値−Ａは、絶対
値｜Ａ｜として出力される。また、数値Ａの最上位ビッ
トが符号ビットｓＡとして外部に出力される。When the sign bit sA is 0, the selector 11 means that the numerical value A is a positive value, and therefore selects the positive value A. The selected numerical value A is an absolute value |
It is output as A |. When the sign bit sA is 1, it means that the numerical value A is a negative value, so the numerical value -A is selected. The selected numerical value -A is output as the absolute value | A |. The most significant bit of the numerical value A is output to the outside as the sign bit sA.
【００４９】なお、図１の絶対値化部２も、上記の絶対
値化部１と同じ回路構成により実現することができる。
図４は、図１に示す部分除算部３の構成を示す回路図で
ある。The absolute value conversion unit 2 in FIG. 1 can also be realized by the same circuit configuration as the absolute value conversion unit 1 described above.
FIG. 4 is a circuit diagram showing the configuration of the partial division unit 3 shown in FIG.
【００５０】部分除算部３は、前述のように、１回目の
除算は絶対値｜Ａ｜と｜Ｂ｜の部分除算を行い、２回目
以降は部分余りＲ’と絶対値｜Ｂ｜の部分除算を行う。
そのうち、以下は、絶対値｜Ａ｜と｜Ｂ｜について部分
除算を行う場合を例に説明する。As described above, the partial division unit 3 performs the partial division of the absolute values | A | and | B | in the first division, and the partial remainder R'and the absolute value | B | in the second division and thereafter. Perform division.
Of these, the following description will be made by taking as an example the case where partial division is performed on absolute values | A | and | B |.
【００５１】図２の例のように、数値Ａは４ビット、数
値Ｂは２ビットとする。数値Ａ，Ｂのそれぞれに対応す
る絶対値｜Ａ｜と｜Ｂ｜も、同じくそれぞれ４ビットと
２ビットである。As in the example of FIG. 2, the numerical value A is 4 bits and the numerical value B is 2 bits. The absolute values | A | and | B | corresponding to the numerical values A and B are also 4 bits and 2 bits, respectively.
【００５２】絶対値｜Ｂ｜は、桁合せ回路１５に入力さ
れる。桁合せ回路１５は、図２に示すように、｜Ａ｜と
｜Ｂ｜の部分除算を行う際（１回目）には、｜Ｂ｜（＝
１０）を２ビット分左へシフトして、｜Ａ｜との桁を合
わせる。また、Ｒ’と｜Ｂ｜の部分除算を行う際（２
回目）には、｜Ｂ｜（＝１０）を１ビット分左へシフト
して、桁合せを行う。Ｒ’と｜Ｂ｜の部分除算を行う
際（３回目）には、｜Ｂ｜のシフトは行わない。桁合せ
回路１５は、部分除算回数が進むにつれて、シフトする
シフト量を少なくする。桁合せ回路１５は、｜Ｂ｜を桁
合せして、Ｂ’を出力する。The absolute value | B | is input to the digit matching circuit 15. As shown in FIG. 2, the digit alignment circuit 15 uses | B | (= when performing partial division of | A | and | B | (first time).
Shift 10) to the left by 2 bits and match the digit with | A |. Also, when performing partial division of R ′ and | B |
At the (th) time, | B | (= 10) is shifted to the left by one bit to perform digit alignment. When performing partial division of R ′ and | B | (third time), | B | is not shifted. The digit alignment circuit 15 reduces the amount of shift as the number of partial divisions increases. The digit matching circuit 15 digitizes | B | and outputs B ′.
【００５３】数値Ｂ’は、加算器１６に入力される。加
算器１６は、数値Ｂ’の負値に対して、絶対値｜Ａ｜を
加算し、｜Ａ｜−Ｂ’を出力する。セレクタ１８には、
｜Ａ｜−Ｂ’と｜Ａ｜が入力される。セレクタ１８は、
符号ビットｓｎに応じて、｜Ａ｜−Ｂ’または｜Ａ｜の
いずれかをセレクトして出力する。出力された数値が部
分余りＲ’である。符号ビットｓｎは、加算器１６の出
力値｜Ａ｜−Ｂ’の符号ビット（最上位ビット）であ
る。The numerical value B'is input to the adder 16. The adder 16 adds the absolute value | A | to the negative value of the numerical value B ′ and outputs | A | −B ′. The selector 18 has
| A | -B 'and | A | are input. The selector 18 is
Depending on the sign bit sn, either | A | -B 'or | A | is selected and output. The output numerical value is the partial remainder R '. The sign bit sn is the sign bit (most significant bit) of the output value | A | -B 'of the adder 16.
【００５４】符号ビットｓｎが０であれば、｜Ａ｜−
Ｂ’が正値であることを意味するので、｜Ａ｜からＢ’
を引くことが可能である（差が負値にならない）。この
場合、セレクタ１８は、｜Ａ｜−Ｂ’を部分余りＲ’と
して出力する。符号ビットｓｎ＝０は、ＮＯＴ回路１７
で反転されて、部分商Ｑ’＝１が出力される。If the sign bit sn is 0, then | A |-
Since B'means that it is a positive value, | A | to B '
It is possible to subtract (the difference does not become negative). In this case, the selector 18 outputs | A | -B 'as the partial remainder R'. The sign bit sn = 0 corresponds to the NOT circuit 17
And the partial quotient Q ′ = 1 is output.
【００５５】一方、符号ビットｓｎが１であれば、｜Ａ
｜−Ｂ’が負値であることを意味するので、｜Ａ｜から
Ｂ’を引くことができない（差が負値になってしま
う）。この場合、セレクタ１８は、｜Ａ｜を部分余り
Ｒ’として出力する。符号ビットｓｎ＝１は、ＮＯＴ回
路１７で反転されて、部分商Ｑ’＝０が出力される。On the other hand, if the sign bit sn is 1, then | A
Since | −B ′ means a negative value, B ′ cannot be subtracted from | A | (the difference becomes a negative value). In this case, the selector 18 outputs | A | as the partial remainder R ′. The sign bit sn = 1 is inverted by the NOT circuit 17, and the partial quotient Q ′ = 0 is output.
【００５６】図５は、商Ｑが０になるときの除算回路の
タイミングチャートである。被除数Ａと除数Ｂが除算回
路に入力された後、比較部５（図１）は絶対値｜Ａ｜と
｜Ｂ｜の比較を行い、ゼロ信号ＺＲを出力する。出力さ
れたゼロ信号ＺＲがハイレベルのときには、商Ｑが０に
なることを示す。出力されたゼロ信号ＺＲがローレベル
のときには、商Ｑが０にならないことを示す。FIG. 5 is a timing chart of the division circuit when the quotient Q becomes 0. After the dividend A and the divisor B are input to the division circuit, the comparison unit 5 (FIG. 1) compares the absolute values | A | and | B | and outputs the zero signal ZR. When the output zero signal ZR is at high level, it indicates that the quotient Q becomes 0. When the output zero signal ZR is at a low level, it indicates that the quotient Q does not become zero.
【００５７】ゼロ信号ＺＲは、被除数Ａと除数Ｂが除算
回路に入力された後のタイミングｔで、確実に商出力部
４（図１）に出力される。商出力部４は、タイミングｔ
でゼロ信号ＺＲのレベルを調べる。The zero signal ZR is reliably output to the quotient output unit 4 (FIG. 1) at the timing t after the dividend A and the divisor B are input to the division circuit. The quotient output unit 4 has a timing t
Check the level of the zero signal ZR.
【００５８】ゼロ信号ＺＲがハイレベルであれば、商出
力部４は、商Ｑ＝０と余りＲ＝Ａを出力する。一方、ゼ
ロ信号ＺＲがローレベルであれば、部分除算を所定回数
だけ繰り返して、商Ｑと余りＲを出力する。If the zero signal ZR is at high level, the quotient output unit 4 outputs the quotient Q = 0 and the remainder R = A. On the other hand, if the zero signal ZR is at the low level, the partial division is repeated a predetermined number of times and the quotient Q and the remainder R are output.
【００５９】なお、図１において、ゼロ信号ＺＲは、比
較部５から、商出力部４へではなく、破線で示すように
丸め込み部７へ直接出力するようにしてもよい。その際
には、比較部５は、次式の関係が成り立つか否かの判断
を行うことにより、商Ｑの小数点以下を四捨五入した丸
め込み商ＱＱが０になるか否かを調べる。In FIG. 1, the zero signal ZR may be directly output from the comparing section 5 to the rounding section 7 as indicated by the broken line, instead of being output to the quotient output section 4. In that case, the comparison unit 5 determines whether or not the rounded quotient QQ, which is obtained by rounding off the fractions of the quotient Q after the decimal point, by determining whether or not the relationship of the following equation holds.
【００６０】 ｜Ａ｜＜｜Ｂ｜／２ ・・・（４） 例えば、被除数Ａ＝９，除数Ｂ＝２０であるときには、
式（４）が成り立つので、ゼロ信号ＺＲが出力される
（Ａ÷Ｂ＝９÷２０＝０．４５となり、小数点以下を四
捨五入すると、商ＱＱは０となる。）。| A | <| B | / 2 (4) For example, when the dividend A = 9 and the divisor B = 20,
Since the equation (4) is established, the zero signal ZR is output (A / B = 9/20 = 0.45, and the quotient QQ becomes 0 when rounded to the nearest whole number).
【００６１】また、被除数Ａ＝１０，除数Ｂ＝２０であ
るときには、式（４）が成り立たないので、ゼロ信号Ｚ
Ｒは出力されない（Ａ÷Ｂ＝１０÷２０＝０．５とな
り、小数点以下を四捨五入すると、商ＱＱは１にな
る。）。When the dividend A = 10 and the divisor B = 20, the equation (4) does not hold, so the zero signal Z
R is not output (A ÷ B = 10 ÷ 20 = 0.5, and the quotient QQ becomes 1 when rounded to the nearest whole number).
【００６２】その場合、丸め込み部７は、ハイレベルの
ゼロ信号ＺＲを受けた際には丸め込み商ＱＱ＝０を出力
し、ローレベルのゼロ信号ＺＲを受けた際には前述のよ
うに商Ｑと余りＲを基にして四捨五入を行い、丸め込み
商ＱＱを出力する。In this case, the rounding section 7 outputs the rounding quotient QQ = 0 when it receives the high level zero signal ZR, and when it receives the low level zero signal ZR, the quotient Q as described above. And the remainder R are rounded off and the rounding quotient QQ is output.
【００６３】また、丸め込み部７は、四捨五入ではな
く、切り捨てを行わせることもできる。例えば、商Ｑが
整数部を表すのであれば、丸め込み商ＱＱ＝Ｑとして出
力すればよい。Further, the rounding portion 7 can be rounded down instead of being rounded off. For example, if the quotient Q represents an integer part, the rounded quotient QQ = Q may be output.
【００６４】その場合、比較部５は、次式の関係が成り
立つか否かを判断すればよい。 ｜Ａ｜＜｜Ｂ｜ また、図１の部分除算部３は、図２の例の場合では、部
分余りＲ’をフィードバックすることにより、合計３回
の部分除算を行う。ただし、部分余りＲ’をフィードバ
ックして、部分除算を３回繰り返す代わりに、部分除算
部３を直列に３段接続させることにより、部分除算を３
回繰り返して商Ｑと余りＲを出力させるようにしてもよ
い。In that case, the comparison section 5 may determine whether or not the relationship of the following equation is established. | A | <| B | Further, in the case of the example of FIG. 2, the partial division unit 3 of FIG. 1 feeds back the partial remainder R ′ to perform a total of three partial divisions. However, instead of feeding back the partial remainder R ′ and repeating the partial division three times, by connecting the partial division units 3 in series in three stages, the partial division is reduced to three.
The quotient Q and the remainder R may be output repeatedly by repeating times.
【００６５】本実施例の除算回路は、絶対値｜Ａ｜と｜
Ｂ｜の比較を行い、商Ｑが０になると判断したときに
は、直ちに商Ｑ＝０と余りＲ＝Ａを出力するので、高速
な除算が可能である。商Ｑが０にならないと判断したと
きには、部分除算を一定回数繰り返すことにより、商Ｑ
と余りＲを出力する。商Ｑが０であるときには、商Ｑが
０でないときに比べ、かなり高速で除算結果（商Ｑと余
りＲ）を出力することができる。The division circuit of this embodiment has absolute values | A | and |
When B | is compared and it is determined that the quotient Q becomes 0, the quotient Q = 0 and the remainder R = A are immediately output, so that high-speed division is possible. When it is determined that the quotient Q does not become 0, the quotient Q is obtained by repeating the partial division a certain number of times.
And the remainder R is output. When the quotient Q is 0, the division result (the quotient Q and the remainder R) can be output at a considerably higher speed than when the quotient Q is not 0.
【００６６】前述のように、画像データから得られるＤ
ＣＴ係数Ｆｕｖ（図６）について、量子化処理を行う場
合には、被除数ＡがＤＣＴ係数Ｆｕｖであり、除数Ｂが
量子化テーブルＱｕｖ（図８）である。そして、除算結
果である商Ｑが量子化データＲｕｖ（図７）である。As described above, D obtained from the image data
When performing the quantization process on the CT coefficient Fuv (FIG. 6), the dividend A is the DCT coefficient Fuv and the divisor B is the quantization table Quv (FIG. 8). Then, the quotient Q that is the division result is the quantized data Ruv (FIG. 7).
【００６７】商Ｑである量子化データＲｕｖは、６４個
（８×８）のうち約半分が０である。商Ｑが０になる除
算処理は、高速に行えることができるので、量子化デー
タＲｕｖのように、除算結果（商Ｑ）が０となる場合を
多く含む場合には、処理時間をかなり短縮することがで
きる。In the quantized data Ruv which is the quotient Q, about half of 64 (8 × 8) data is 0. Since the division process in which the quotient Q becomes 0 can be performed at high speed, the processing time is considerably shortened when there are many cases where the division result (quotient Q) becomes 0 such as in the case of the quantized data Ruv. be able to.
【００６８】量子化処理においては、通常、除算により
商Ｑが０になる演算を多く含むので、このような場合
に、本実施例の除算回路を用いれば、その効果は大き
い。以上実施例に沿って本発明を説明したが、本発明は
これらに制限されるものではない。例えば、種々の変
更、改良、組み合わせ等が可能なことは当業者に自明で
あろう。In the quantizing process, since many operations usually result in the quotient Q becoming 0 by division, in such a case, the effect is great if the dividing circuit of the present embodiment is used. Although the present invention has been described above with reference to the embodiments, the present invention is not limited thereto. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００６９】[0069]
【発明の効果】以上説明したように、本発明によれば、
例えば量子化処理等のように多数除算を行う必要がある
場合において、その除算による商が０となる演算を含む
ときには、量子化処理全体の処理時間を短縮することが
できる。As described above, according to the present invention,
For example, in the case where it is necessary to perform a large number of divisions such as in the case of a quantization process, when the quotient resulting from the division is included in the calculation, the processing time of the entire quantization process can be shortened.
【図１】本発明の実施例による除算回路の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a configuration of a divider circuit according to an embodiment of the present invention.
【図２】２進数の除算例を示す図である。FIG. 2 is a diagram showing an example of binary number division.
【図３】図１に示す絶対値化部の構成を示す回路図であ
る。FIG. 3 is a circuit diagram showing a configuration of an absolute value conversion unit shown in FIG.
【図４】図１に示す部分除算部の構成を示す回路図であ
る。FIG. 4 is a circuit diagram showing a configuration of a partial division unit shown in FIG.
【図５】商Ｑが０になるときの除算回路のタイミングチ
ャートである。FIG. 5 is a timing chart of the divider circuit when the quotient Q becomes 0.
【図６】一般的な画像のうちの１ブロックを構成する画
像データＩｕｖに対して、ＤＣＴ演算を行うことにより
得られるＤＣＴ係数Ｆｕｖの行列を示す図である。FIG. 6 is a diagram showing a matrix of DCT coefficients Fuv obtained by performing a DCT operation on image data Iuv forming one block of a general image.
【図７】ＤＣＴ係数Ｆｕｖを量子化演算することにより
得られる量子化データＲｕｖの行列を示す図である。FIG. 7 is a diagram showing a matrix of quantized data Ruv obtained by performing a quantization operation on DCT coefficients Fuv.
【図８】量子化テーブルＱｕｖの行列の例を示す図であ
る。FIG. 8 is a diagram showing an example of a matrix of a quantization table Quv.
１，２ 絶対値化部 ３ 部分除算部 ４ 商出力部 ５ 比較部 ６ セレクタ ７ 丸め込み部 １１ セレクタ １２ ビット反転回路 １３ 加算器 １５ 桁合せ回路 １６ 加算器 １７ ＮＯＴ回路 １８ セレクタ Ｆｕｖ ＤＣＴ係数 Ｒｕｖ 量子化データ Ｑｕｖ 量子化テーブル 1, 2 Absolute value conversion unit 3 Partial division unit 4 Quotation output unit 5 Comparison unit 6 Selector 7 Rounding unit 11 Selector 12-bit inversion circuit 13 Adder 15 Digit matching circuit 16 Adder 17 NOT circuit 18 Selector Fuv DCT coefficient Ruv Quantization Data Quv quantization table
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/41 Ｂ 7/30 // Ｇ０６Ｆ 17/14 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H04N 1/41 B 7/30 // G06F 17/14
Claims (3)
値を演算出力するための被除数絶対値化手段（１）と、 外部から供給される除数（Ｂ）の絶対値を演算出力する
ための除数絶対値化手段（２）と、 被除数の絶対値と除数の絶対値の比較を行い、商（Ｑ）
が０になるか否かを判断するための比較手段（５）と、 前記比較手段により商が０になると判断されたときに
は、商（Ｑ）として０を出力する商出力手段（４）とを
有する除算回路。1. A dividend absolute value conversion means (1) for calculating and outputting an absolute value of a dividend (A) supplied from the outside, and for calculating and outputting an absolute value of a divisor (B) supplied from the outside. And the absolute value of the dividend and the absolute value of the divisor are compared, and the quotient (Q) is calculated.
And a quotient output means (4) for outputting 0 as a quotient (Q) when the quotient is determined to be 0 by the comparing means (5). A division circuit having.
いての除算処理を行い、商（Ｑ）を演算するための除算
手段を有し、 前記商出力手段は、前記比較手段により商が０になると
判断されたときには、商として０を出力し、商が０にな
らないと判断されたときには、前記除算手段により演算
される商を出力する請求項１記載の除算回路。2. The method further comprises division means for performing division processing on the dividend (A) and the divisor (B) to calculate a quotient (Q), wherein the quotient output means produces a quotient by the comparison means. The division circuit according to claim 1, wherein when it is determined that the quotient is 0, 0 is output as the quotient, and when it is determined that the quotient is not 0, the quotient calculated by the dividing means is output.
商が０になると判断されたときには、商（Ｑ）として０
を、余り（Ｒ）として被除数（Ａ）を出力する請求項１
または２記載の除算回路。3. The quotient output means outputs 0 as a quotient (Q) when the quotient is determined to be 0 by the comparison means.
And outputting the dividend (A) as the remainder (R).
Alternatively, the division circuit described in 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063094A JPH08137672A (en) | 1994-11-15 | 1994-11-15 | Divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063094A JPH08137672A (en) | 1994-11-15 | 1994-11-15 | Divider circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08137672A true JPH08137672A (en) | 1996-05-31 |
Family
ID=17627732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28063094A Pending JPH08137672A (en) | 1994-11-15 | 1994-11-15 | Divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08137672A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009175958A (en) * | 2008-01-23 | 2009-08-06 | Seiko Epson Corp | Divider, dividing method, and image encoding device using divider |
-
1994
- 1994-11-15 JP JP28063094A patent/JPH08137672A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009175958A (en) * | 2008-01-23 | 2009-08-06 | Seiko Epson Corp | Divider, dividing method, and image encoding device using divider |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030715 |