JPH08130253A - Semiconductor integrated circuit device and fabrication thereof - Google Patents
Semiconductor integrated circuit device and fabrication thereofInfo
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- JPH08130253A JPH08130253A JP6290432A JP29043294A JPH08130253A JP H08130253 A JPH08130253 A JP H08130253A JP 6290432 A JP6290432 A JP 6290432A JP 29043294 A JP29043294 A JP 29043294A JP H08130253 A JPH08130253 A JP H08130253A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＭＯＳ構造の入力保護回路を備えた半導体集積
回路装置とその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a MOS structure input protection circuit and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体集積回路装置では、入力端子に静
電気等のサージが印加されることにより内部回路が破壊
されることがある。このため、通常では入力端子と内部
回路との間に入力保護回路を介在させており、ＭＯＳ型
半導体集積回路における入力保護回路としてＭＯＳＦＥ
Ｔを用いた種々の提案がなされている。また、近年入力
信号振幅が５Ｖのインターフェースと、ＭＯＳＦＥＴの
スケーリングに伴う３．３Ｖインターフェースを併せも
つ半導体集積回路装置も実用化されてきており、これら
の入力保護回路では信頼性上許容されるゲート酸化膜の
電界強度を越える入力信号電圧を扱う必要が生じ、入力
保護回路にも工夫が必要とされている。2. Description of the Related Art In a semiconductor integrated circuit device, an internal circuit may be destroyed by applying a surge such as static electricity to an input terminal. Therefore, an input protection circuit is usually interposed between the input terminal and the internal circuit, and the MOSFE is used as the input protection circuit in the MOS type semiconductor integrated circuit.
Various proposals using T have been made. In recent years, semiconductor integrated circuit devices having an interface with an input signal amplitude of 5 V and a 3.3 V interface accompanying MOSFET scaling have also been put into practical use. In these input protection circuits, gate oxidation that is acceptable in terms of reliability is achieved. It becomes necessary to handle an input signal voltage exceeding the electric field strength of the film, and a devise is required in the input protection circuit.
【０００３】ところで、入力保護回路、即ち前記したサ
ージ等に対して有効な静電保護回路としては、ＭＯＳＦ
ＥＴのスナップバック特性を利用して低電圧にクランプ
する方式と、フィールド絶縁膜等を利用した寄生ＭＯＳ
ＦＥＴをオン動作させることで寄生ＭＯＳＦＥＴのスレ
ッショルド電圧にクランプする方式とがある。By the way, as an input protection circuit, that is, an electrostatic protection circuit which is effective against the above-mentioned surge and the like, MOSF
A method of clamping to a low voltage by using the snapback characteristic of ET and a parasitic MOS using a field insulating film, etc.
There is a method of clamping the threshold voltage of the parasitic MOSFET by turning on the FET.
【０００４】図５はＭＯＳＦＥＴのスナップバック特性
を利用した静電保護回路の例であり、同図（ａ）は回路
図、（ｂ）はその半導体集積回路装置の断面図である。
この構成では、Ｐ型半導体基板４１にフィールド酸化膜
４４により分離されたＮウェル４２とＰウェル４３が形
成され、各ウェルにはそれぞれゲート酸化膜４５、ゲー
ト電極４６、ソース・ドレイン領域４７が形成されるこ
とでＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
とが形成され、これらのＭＯＳＦＥＴを図５（ｂ）には
示されない抵抗Ｒを介して入力端子（入力パッド）Ｐと
内部回路ＩＣとの間に介挿接続している。FIG. 5 shows an example of an electrostatic protection circuit utilizing the snapback characteristic of a MOSFET. FIG. 5A is a circuit diagram and FIG. 5B is a sectional view of the semiconductor integrated circuit device.
In this structure, an N well 42 and a P well 43 separated by a field oxide film 44 are formed on a P type semiconductor substrate 41, and a gate oxide film 45, a gate electrode 46, and a source / drain region 47 are formed in each well. P-channel MOSFET and N-channel MOSFET
Are formed, and these MOSFETs are inserted and connected between the input terminal (input pad) P and the internal circuit IC via a resistor R not shown in FIG. 5B.
【０００５】この静電保護回路では、例えば、入力端子
ＰにＶＳＳに対し正の大きな電圧が印加されると、静電
保護回路のＮチャネルＭＯＳＦＥＴのドレイン端子から
正孔が半導体基板４１に注入される。注入された正孔の
一部は基板電流となり、ＶＳＳに流れるが、この電流に
より基板電位が上昇し、ソース−基板間が順バイアスさ
れ、ドレイン−基板−ソースで構成される寄生ＮＰＮト
ランジスタがオンし、低電圧にクランプされる。このよ
うなバイポーラ動作によるスナップバック現象によりサ
ージを吸収し、内部回路を保護することになる。一方、
入力端子にＶＳＳに対して負の大きな電圧が印加される
とＭＯＳＦＥＴの基板−ドレイン間が順方向にバイアス
され、ＰＮ接合の順方向電圧にクランプされ、電流を流
し内部回路を保護する。In this electrostatic protection circuit, for example, when a large positive voltage with respect to VSS is applied to the input terminal P, holes are injected into the semiconductor substrate 41 from the drain terminal of the N-channel MOSFET of the electrostatic protection circuit. It A part of the injected holes becomes a substrate current and flows to VSS. This current raises the substrate potential, forward biases between the source and the substrate, and turns on the parasitic NPN transistor composed of the drain, substrate and source. And then clamped to a low voltage. The snap-back phenomenon due to the bipolar operation absorbs the surge and protects the internal circuit. on the other hand,
When a large negative voltage with respect to VSS is applied to the input terminal, the substrate-drain of the MOSFET is forward biased and clamped at the forward voltage of the PN junction, and a current is passed to protect the internal circuit.
【０００６】図６は寄生ＭＯＳＦＥＴのスレッショルド
電圧にクランプする方式の静電保護回路の例であり、同
図（ａ）は回路図、（ｂ）はその半導体集積回路装置の
断面図である。この例においては、半導体基板５１に形
成されてフィールド酸化膜５４により分離された一対の
Ｐウェル５２，５３にそれぞれゲート酸化膜５５，ゲー
ト電極５６，ソース・ドレイン領域５７が形成されてＮ
チャネルＭＯＳＦＥＴが形成されており、これら一対の
ＮチャネルＭＯＳＦＥＴで静電保護回路が構成されてい
る。そして、これら一対のＮチャネルＭＯＳＦＥＴのゲ
ート酸化膜５５として素子分離に適用される厚いフィー
ルド酸化膜５４の一部を用いている。6A and 6B show an example of an electrostatic protection circuit of the type in which the threshold voltage of a parasitic MOSFET is clamped. FIG. 6A is a circuit diagram and FIG. 6B is a sectional view of the semiconductor integrated circuit device. In this example, a gate oxide film 55, a gate electrode 56, and a source / drain region 57 are formed in a pair of P wells 52 and 53 formed in a semiconductor substrate 51 and separated by a field oxide film 54, respectively, to form an N region.
A channel MOSFET is formed, and the pair of N-channel MOSFETs constitutes an electrostatic protection circuit. A part of the thick field oxide film 54 applied for element isolation is used as the gate oxide film 55 of the pair of N-channel MOSFETs.
【０００７】この静電保護回路では、入力端子にＶＳＳ
に対して正の大きい電圧が印加されると、ＶＳＳ側ＭＯ
ＳＦＥＴ１７がオンしてソース−ドレイン間がこのＭＯ
ＳＦＥＴのスレッショルド電圧にクランプされ、電流を
流し内部回路を保護する。入力端子に負の電圧が印加さ
れた場合は、ドレイン−基板間が順バイアスされ、ＰＮ
接合の順方向電圧にクランプされる。この方式の保護回
路では、ゲート酸化膜５５の膜厚が厚いため、ゲート酸
化膜５５自体の静電破壊が起きにくいとう利点がある一
方、スレッショルド電圧はゲート酸化膜５５を構成する
フィールド酸化膜５４の膜厚で決まってしまい、フィー
ルド酸化膜５４の膜厚が厚くなるとクランプ電圧が高く
なり、保護回路としての性能が劣化するという問題が生
じる。In this electrostatic protection circuit, VSS is applied to the input terminal.
When a large positive voltage is applied to the
SFET17 turns on and this MO is between the source and drain.
It is clamped to the threshold voltage of the SFET and a current is passed to protect the internal circuit. When a negative voltage is applied to the input terminal, the drain and the substrate are forward biased and PN
It will be clamped to the forward voltage of the junction. In this type of protection circuit, since the gate oxide film 55 has a large thickness, there is an advantage that electrostatic breakdown of the gate oxide film 55 itself does not easily occur, while the threshold voltage has a field oxide film 54 constituting the gate oxide film 55. When the film thickness of the field oxide film 54 is increased, the clamp voltage is increased and the performance of the protection circuit is deteriorated.
【０００８】なお、このような寄生ＭＯＳＦＥＴのスレ
ッショルド電圧を利用した方式の静電保護回路として
は、例えば特開昭５９−２３１８４７号公報に記載され
たものがある。ここでは、入力端子に直列接続されたポ
リシリコン抵抗を寄生ＭＯＳＦＥＴのゲートとすること
で保護素子面積を縮小することが提案されている。An electrostatic protection circuit using the threshold voltage of such a parasitic MOSFET is disclosed, for example, in JP-A-59-231847. Here, it is proposed to use a polysilicon resistor connected in series to an input terminal as a gate of a parasitic MOSFET to reduce the protection element area.
【０００９】また、特開平５−５８５８３号公報に記載
されたものは、サージ電流による発熱から静電保護回路
を保護するために、寄生ＭＯＳＦＥＴのゲート長とゲー
ト幅の最適領域を規定し、かつチャネル部とコンタクト
距離との最適領域を規定することが提案されている。Further, the one disclosed in Japanese Patent Application Laid-Open No. 5-58583 defines the optimum region of the gate length and the gate width of the parasitic MOSFET in order to protect the electrostatic protection circuit from heat generation due to surge current, and It has been proposed to define the optimum area between the channel portion and the contact distance.
【００１０】[0010]
【発明が解決しようとする課題】このように、電源電圧
以上の入力信号振幅に対応した入力インターフェースを
有する半導体集積回路装置では、ゲート酸化膜の信頼性
を確保するため、内部回路のゲート酸化膜の膜厚と同一
の膜厚をもつゲート酸化膜からなるＭＯＳＦＥＴを静電
保護回路に適用できない。例えば、３．３Ｖ電源のＭＯ
Ｓ集積回路では、内部ゲートでは１０ｎｍ前後のゲート
酸化膜の膜厚が提要されるが、５Ｖ振幅の信号入力イン
ターフェース部では電界強度の点から１０ｎｍのゲート
酸化膜は適用できない。したがって、５Ｖ信号入力部の
ゲート酸化膜を厚くし、信頼性を確保するか、またはフ
ィールド酸化膜等の厚い酸化膜をゲート酸化膜にもつ寄
生ＭＯＳＦＥＴを使用する必要がある。As described above, in the semiconductor integrated circuit device having the input interface corresponding to the input signal amplitude higher than the power supply voltage, in order to ensure the reliability of the gate oxide film, the gate oxide film of the internal circuit is secured. The MOSFET having a gate oxide film having the same film thickness as the above cannot be applied to the electrostatic protection circuit. For example, 3.3V power supply MO
In the S integrated circuit, a gate oxide film thickness of about 10 nm is required for the internal gate, but a 10 nm gate oxide film cannot be applied in the signal input interface section of 5 V amplitude from the viewpoint of electric field strength. Therefore, it is necessary to thicken the gate oxide film of the 5V signal input portion to ensure reliability or use a parasitic MOSFET having a thick oxide film such as a field oxide film as the gate oxide film.
【００１１】しかし、この方式では内部回路と異なるゲ
ート酸化膜を適用する場合、ゲート酸化膜の成長を含む
フォトリソグラフィ工程が１回増加し、工程が複雑にな
るという問題がある。また、寄生ＭＯＳＦＥＴを適用す
る場合は、通常のフィールド酸化膜の膜厚では寄生ＭＯ
ＳＦＥＴのフレッショルド電圧が高くなりすぎ、サージ
をスレッショルド電圧でクランプしても内部回路の保護
はできなくなる。また、スナップバック電圧でサージを
クランプさせる場合は接合耐圧を十分に高くする必要が
あり、内部回路のＭＯＳＦＥＴの特性との両立が非常に
難しくなるという問題がある。However, in this method, when a gate oxide film different from the internal circuit is applied, there is a problem that the photolithography process including the growth of the gate oxide film is added once and the process becomes complicated. Further, when a parasitic MOSFET is applied, the parasitic MO is not enough when the field oxide film has a normal thickness.
The threshold voltage of the SFET becomes too high, and even if the surge is clamped by the threshold voltage, the internal circuit cannot be protected. Further, when the surge is clamped by the snapback voltage, it is necessary to sufficiently increase the junction breakdown voltage, which makes it very difficult to achieve compatibility with the characteristics of the MOSFET in the internal circuit.
【００１２】[0012]
【発明の目的】本発明の目的は、スレッショルド電圧に
クランプする方式の入力保護回路に設けられるＭＯＳＦ
ＥＴを、その製造工程を増やすことなく製造することを
可能とした半導体集積回路装置とその製造方法を提供す
ることにある。また、本発明の他の目的は、入力保護回
路と内部回路の各ＭＯＳＦＥＴにおける特性の両立を可
能にした半導体集積回路装置とその製造方法を提供する
ことにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a MOSF provided in an input protection circuit of a method of clamping to a threshold voltage.
An object of the present invention is to provide a semiconductor integrated circuit device capable of manufacturing ET without increasing the manufacturing process and a manufacturing method thereof. Another object of the present invention is to provide a semiconductor integrated circuit device and a method for manufacturing the same, which make it possible to achieve both the characteristics of the input protection circuit and the MOSFETs of the internal circuit.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体集積回路
装置は、内部回路に構成されるＭＯＳＦＥＴのゲート酸
化膜よりも厚く、素子分離領域として構成されるフィー
ルド酸化膜よりも薄いゲート酸化膜を備えるＭＯＳＦＥ
Ｔで入力保護回路を構成する。In the semiconductor integrated circuit device of the present invention, a gate oxide film that is thicker than the gate oxide film of the MOSFET formed in the internal circuit and thinner than the field oxide film formed as the element isolation region is formed. MOSFE equipped
T forms an input protection circuit.
【００１４】ここで、入力保護回路のＭＯＳＦＥＴのゲ
ート酸化膜の断面形状が、複数の微細なバーズビークを
連続状態に配列した形状とする。Here, the cross-sectional shape of the gate oxide film of the MOSFET of the input protection circuit is a shape in which a plurality of fine bird's beaks are arranged in a continuous state.
【００１５】また本発明の半導体集積回路の製造方法
は、半導体基板の表面を選択酸化してフィールド酸化膜
を形成するための耐酸化膜を、入力保護回路のＭＯＳＦ
ＥＴのゲート領域において微細幅でかつ微小間隔で配列
し、これら微小間隔の領域において半導体基板の表面を
選択酸化して入力保護回路のＭＯＳＦＥＴのゲート酸化
膜を形成する。According to the method of manufacturing a semiconductor integrated circuit of the present invention, an oxidation resistant film for selectively oxidizing the surface of the semiconductor substrate to form a field oxide film is used as the MOSF of the input protection circuit.
The gate regions of the ET are arranged with a minute width and at a minute interval, and the surface of the semiconductor substrate is selectively oxidized in these minute intervals to form the gate oxide film of the MOSFET of the input protection circuit.
【００１６】この場合、ゲート酸化膜を形成する領域の
耐酸化膜の膜厚を他の領域よりも薄く形成するようにし
てもよい。In this case, the thickness of the oxidation resistant film in the region where the gate oxide film is formed may be made smaller than that in the other regions.
【００１７】[0017]
【作用】入力保護回路に設けたＭＯＳＦＥＴのゲート酸
化膜を内部回路に設けた通常のＭＯＳＦＥＴのゲート酸
化膜の膜厚よりも厚く形成することで、入力保護回路に
おけるＭＯＳＦＥＴのスレッショルド電圧を内部回路の
ＭＯＳＦＥＴよりも高めることができ、スレョショルド
電圧にクランプする方式の静電保護回路として内部回路
の保護機能が発揮される。また、内部回路のＭＯＳＦＥ
Ｔと接合耐圧特性等の両立が容易となる。By forming the gate oxide film of the MOSFET provided in the input protection circuit to be thicker than the film thickness of the gate oxide film of the normal MOSFET provided in the internal circuit, the threshold voltage of the MOSFET in the input protection circuit becomes The protection function of the internal circuit is exerted as an electrostatic protection circuit of a type that can be increased more than MOSFET and is clamped to a threshold voltage. In addition, the internal circuit MOSFE
It becomes easy to achieve both T and junction breakdown voltage characteristics.
【００１８】また、静電保護回路のＭＯＳＦＥＴのゲー
ト酸化膜は、フィールド酸化膜の形成時に、耐酸化膜の
パターンを微細幅に設定するだけで同時に形成すること
ができ、内部回路のＭＯＳＦＥＴのゲート酸化膜と異な
る膜厚のゲート酸化膜を製造するために工程を増やす必
要がない。Further, the gate oxide film of the MOSFET of the electrostatic protection circuit can be simultaneously formed at the time of forming the field oxide film only by setting the pattern of the oxidation resistant film to a fine width. It is not necessary to increase the number of steps in order to manufacture a gate oxide film having a film thickness different from that of the oxide film.
【００１９】[0019]
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の半導体集積回路装置の一実施例の
断面図であり、半導体基板に内部回路１、静電保護回路
２、抵抗３、入力パッド４が形成されている状態を模式
的に示している。内部回路１では、Ｐ型半導体基板１１
にＰウェル１２とＮウェル１３が形成され、フィールド
酸化膜１４により素子領域が画成され、この素子領域に
薄いゲート酸化膜１５が形成され、ゲート電極１６が形
成される。また、前記Ｐウェル１２にはＮ型ソース・ド
レイン領域１７が形成され、Ｎウェル１３にはＰ型ソー
ス・ドレイン領域１８が形成され、それぞれＮチャネル
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが構成され、所
要の内部回路が構成される。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view of one embodiment of a semiconductor integrated circuit device of the present invention, schematically showing a state in which an internal circuit 1, an electrostatic protection circuit 2, a resistor 3 and an input pad 4 are formed on a semiconductor substrate. ing. In the internal circuit 1, the P-type semiconductor substrate 11
A P-well 12 and an N-well 13 are formed in this region, a device region is defined by the field oxide film 14, a thin gate oxide film 15 is formed in this device region, and a gate electrode 16 is formed. Further, an N-type source / drain region 17 is formed in the P-well 12, and a P-type source / drain region 18 is formed in the N-well 13 to form an N-channel MOSFET and a P-channel MOSFET, respectively. The circuit is constructed.
【００２０】また、静電保護回路２は、前記半導体基板
１１に形成された一対のＰウェル１９，２０にそれぞれ
形成されたＮチャネルＭＯＳＦＥＴで構成されており、
各ＭＯＳＦＥＴは素子領域に形成されたゲート酸化膜２
１と、その上に形成されたゲート電極２２と、前記Ｐウ
ェル１９，２０に形成されたＮ型ソース・ドレイン領域
２３とで構成される。そして、このＭＯＳＦＥＴにおい
ては、そのゲート酸化膜２１の膜厚、特にこの実施例で
はチャネル領域の膜厚は、前記フィール酸化膜１４より
も薄く、前記内部回路１のＭＯＳＦＥＴのゲート酸化膜
１５よりも厚く形成されている。一般的には、通常のＭ
ＯＳＦＥＴのゲート酸化膜の膜厚である数ｎｍ〜数十μ
ｍ程度からフィールド酸化膜の膜厚である百ｎｍ程度の
範囲の膜厚として形成される。The electrostatic protection circuit 2 is composed of N-channel MOSFETs formed in a pair of P wells 19 and 20 formed in the semiconductor substrate 11, respectively.
Each MOSFET has a gate oxide film 2 formed in the element region.
1 and a gate electrode 22 formed thereon, and N-type source / drain regions 23 formed in the P wells 19 and 20. In this MOSFET, the film thickness of the gate oxide film 21, particularly the film thickness of the channel region in this embodiment is thinner than the field oxide film 14 and smaller than the gate oxide film 15 of the MOSFET of the internal circuit 1. It is formed thick. Generally, the normal M
The thickness of the gate oxide film of the OSFET is several nm to several tens μ
The thickness is formed in the range of about m to about 100 nm which is the thickness of the field oxide film.
【００２１】更に、入力パッド４はフィールド酸化膜１
４の上に形成された金属配線で形成され、抵抗３はフィ
ールド酸化膜１４の上に形成された多結晶シリコン膜で
形成される。そして、図２にこれらＭＯＳＦＥＴを用い
た電源電圧以上の入力信号振幅インターフェースに適用
する静電保護回路２の回路図を示すように、一対のＮチ
ャネルＭＯＳＦＥＴはドレインがそれぞれ接続され、そ
の接続点において一方では抵抗３を介して入力パッド４
に接続され、他方では内部回路１の入力端に接続されて
いる。したがって、この静電保護回路では、前記したス
レッショルド電圧方式の構成となる。また、ここでは静
電保護回路２の各ＭＯＳＦＥＴのスレッショルド電圧が
相違されるために、内部回路１との整合性をとるため
に、内部回路との間にレベルシフトＭＯＳＦＥＴを介挿
している。Further, the input pad 4 is the field oxide film 1.
The resistor 3 is formed by a metal wiring formed on the field oxide film 4, and the resistor 3 is formed by a polycrystalline silicon film formed on the field oxide film 14. Then, as shown in the circuit diagram of the electrostatic protection circuit 2 applied to the input signal amplitude interface using a power supply voltage or more using these MOSFETs, the pair of N-channel MOSFETs have their drains connected to each other at their connection points. On the one hand, the input pad 4 via the resistor 3
And the other end is connected to the input end of the internal circuit 1. Therefore, this electrostatic protection circuit has the above-described threshold voltage type configuration. Further, here, since the threshold voltages of the MOSFETs of the electrostatic protection circuit 2 are different, a level shift MOSFET is inserted between the internal circuit and the internal circuit 1 in order to ensure consistency with the internal circuit 1.
【００２２】図３は図１の半導体集積回路装置のうち、
内部回路のＭＯＳＦＥＴの製造工程を示す断面図であ
る。先ず、図３（ａ）のように、Ｐ型シリコン基板１１
上に熱酸化法により２０〜５０ｎｍの厚さの第１の酸化
膜３１を形成する。次に、その上にＬＰ−ＣＶＤ法によ
り１５０〜３００ｎｍの厚さのシリコン窒化膜３２を形
成する。FIG. 3 is a circuit diagram of the semiconductor integrated circuit device of FIG.
It is sectional drawing which shows the manufacturing process of MOSFET of an internal circuit. First, as shown in FIG. 3A, the P-type silicon substrate 11
A first oxide film 31 having a thickness of 20 to 50 nm is formed thereon by a thermal oxidation method. Then, a silicon nitride film 32 having a thickness of 150 to 300 nm is formed thereon by the LP-CVD method.
【００２３】次いで、図３（ｂ）のように、フォトリソ
グラフィ技術により、ソース，ドレインとなる領域およ
びチャネル領域の一部に第１の酸化膜３１，シリコン窒
化膜３２を残してフィールドとなる部分のシリコン窒化
膜３２と第１の酸化膜３１を除去する。ここで、チャネ
ルとなる領域では前記第１の酸化膜３１とシリコン窒化
膜３２を積層した膜の幅を１μｍ以下、間隔を０．５μ
ｍ程度に設定する。Next, as shown in FIG. 3B, a portion to be a field is formed by a photolithography technique while leaving the first oxide film 31 and the silicon nitride film 32 in a part of the source and drain regions and the channel region. The silicon nitride film 32 and the first oxide film 31 are removed. Here, in the region to be the channel, the width of the film in which the first oxide film 31 and the silicon nitride film 32 are laminated is 1 μm or less, and the interval is 0.5 μm.
Set to about m.
【００２４】次に、図３（ｃ）のように、熱酸化法によ
りフィールド領域に第２の酸化膜１４を成長する。ここ
で、第１の酸化膜３１、シリコン窒化膜３２の積層部の
直下では酸素が供給されないため酸化膜は成長されず、
薄い酸化膜のままのゲート酸化膜２１ａとして構成され
る。一方、その端部では周囲から酸化が供給されること
によりバーズビークが食い込む状態となり、厚いフィー
ルド酸化膜１４が形成される。更に、チャネル領域では
前記したようにシリコン窒化膜３２を溝状に形成してあ
るため、シリコン窒化膜３２の直下へも酸素が若干供給
され、ある程度の酸化膜が形成されるが、その開口部は
非常に狭いスリット状であるため、酸素の供給が十分で
はなく、かつシリコン窒化膜の応力が加わるため、成長
されるシリコン酸化膜２１の膜厚はフィールド酸化膜１
４の膜厚に比較して薄くされる。Next, as shown in FIG. 3C, the second oxide film 14 is grown in the field region by the thermal oxidation method. Here, since oxygen is not supplied immediately below the laminated portion of the first oxide film 31 and the silicon nitride film 32, the oxide film is not grown,
The gate oxide film 21a is formed as a thin oxide film. On the other hand, at the end portion, the bird's beak is bitten by the supply of oxidation from the surroundings, and the thick field oxide film 14 is formed. Further, since the silicon nitride film 32 is formed in a groove shape in the channel region as described above, oxygen is slightly supplied to just below the silicon nitride film 32, and an oxide film is formed to some extent. Is a very narrow slit shape, oxygen is not sufficiently supplied, and stress of the silicon nitride film is applied. Therefore, the thickness of the grown silicon oxide film 21 is equal to that of the field oxide film 1.
It is made thinner than the film thickness of 4.
【００２５】しかる後、図３（ｄ）のように、フィール
ド酸化膜のマスク材のシリコン窒化膜３２を除去した
後、ポリシリコンを例えばＬＰ−ＣＶＤ法により成長
し、フォトリソグラフィ技術によりエッチングし、前記
チャネル部に形成された酸化膜を含む領域にゲート電極
２２を形成する。更に、ソース，ドレイン拡散層をイオ
ン注入により形成することにより、前記静電保護回路の
ＭＯＳＦＥＴの主要部が形成される。After that, as shown in FIG. 3D, after removing the silicon nitride film 32 of the mask material of the field oxide film, polysilicon is grown by, for example, LP-CVD method and etched by photolithography technique. A gate electrode 22 is formed in the region including the oxide film formed in the channel portion. Further, by forming the source and drain diffusion layers by ion implantation, the main part of the MOSFET of the electrostatic protection circuit is formed.
【００２６】この構成によれば、静電保護回路２に形成
したＭＯＳＦＥＴは、そのチャネル領域のゲート酸化膜
２１の膜厚を内部回路に設けた通常のＭＯＳＦＥＴのゲ
ート酸化膜１５の膜厚よりも厚く形成しているので、ス
レッショルド電圧を高くすることができ、かつその一方
でフィールド酸化膜を利用したＭＯＳＦＥＴの反転電圧
が３０〜４０Ｖとなるのに対し、この構成のＭＯＳＦＥ
Ｔのスレッショルド電圧は１０Ｖ程度に設定でき、した
がって静電保護回路として性能を飛躍的に向上すること
ができる。また、この静電保護回路の構成はスレョショ
ルド電圧にクランプする方式を採用するために、内部回
路のＭＯＳＦＥＴと接合耐圧特性等の両立が容易とな
り、半導体集積回路装置の設計の自由度を上げることが
できる。According to this structure, in the MOSFET formed in the electrostatic protection circuit 2, the thickness of the gate oxide film 21 in its channel region is smaller than the thickness of the gate oxide film 15 of the normal MOSFET provided in the internal circuit. Since it is formed thick, the threshold voltage can be increased, and on the other hand, the inversion voltage of the MOSFET using the field oxide film is 30 to 40 V, whereas the MOSFE of this configuration is
The threshold voltage of T can be set to about 10 V, and therefore the performance as an electrostatic protection circuit can be dramatically improved. Further, since the structure of this electrostatic protection circuit adopts the method of clamping to the threshold voltage, it becomes easy to make the MOSFET of the internal circuit compatible with the junction withstand voltage characteristics and the like, and it is possible to increase the degree of freedom in designing the semiconductor integrated circuit device. it can.
【００２７】また、一方では静電保護回路２のＭＯＳＦ
ＥＴのゲート酸化膜は、フィールド酸化膜１４の形成時
に、耐酸化膜であるシリコン窒化膜３２のパターンを微
細幅に設定するだけで同時に形成することができるた
め、内部回路１のＭＯＳＦＥＴのゲート酸化膜１５と異
なる膜厚のゲート酸化膜２１を製造するために工程を増
やす必要がなく、製造が複雑になることはない。On the other hand, on the other hand, the MOSF of the electrostatic protection circuit 2
The gate oxide film of ET can be formed at the same time when the field oxide film 14 is formed by simply setting the pattern of the silicon nitride film 32, which is an oxidation resistant film, to a fine width. There is no need to increase the number of steps for manufacturing the gate oxide film 21 having a film thickness different from that of the film 15, and the manufacturing is not complicated.
【００２８】図４は本発明の他の製造方法を工程順に示
す断面図である。図４（ａ）において、第１実施例と同
様に、シリコン基板１１上に熱酸化法により２０〜５０
ｎｍの厚さの第１の酸化膜３１と、１５０〜３００ｎｍ
の厚さのシリコン窒化膜３２を形成する。次に、フォト
リソグラフィ技術と異方性エッチング技術により、チャ
ネルとなる領域のシリコン窒化膜３２ａを約５０ｎｍエ
ッチングして薄くする。FIG. 4 is a cross-sectional view showing another manufacturing method of the present invention in the order of steps. In FIG. 4A, as in the first embodiment, 20 to 50 are formed on the silicon substrate 11 by the thermal oxidation method.
the first oxide film 31 having a thickness of 150 nm and 150 to 300 nm
To form a silicon nitride film 32 having a thickness of. Then, the silicon nitride film 32a in the region to be the channel is etched by about 50 nm to be thinned by the photolithography technique and the anisotropic etching technique.
【００２９】次に、図４（ｂ）のように、第１実施例と
同様に、フォトリソグラフィ技術により、ソース，ドレ
インとなる領域に第１の酸化膜３１，シリコン窒化膜３
２を残し、かつチャネルとなる領域のこれらの膜をスト
ライプ状に形成する。Next, as shown in FIG. 4B, similarly to the first embodiment, the first oxide film 31 and the silicon nitride film 3 are formed in the regions serving as the source and the drain by the photolithography technique.
2 is left, and these films in the region to be the channel are formed in a stripe shape.
【００３０】次に、図４（ｃ）のように、熱酸化法によ
りフィールド酸化膜１４を成長する。ここで、チャネル
領域のシリコン窒化膜３２ａはソース，ドレイン形成部
に比較して薄くなっているため、シリコン窒化膜３２ａ
の下側での酸化が進み、フィールド酸化膜１４の端部に
おける以上にバーズビークの食い込みが進行する。すな
わち、チャネル領域のゲート酸化膜２１Ａの膜厚をシリ
コン窒化膜の膜厚で容易に制御することが可能となる。
したがって、形成するＭＯＳＦＥＴに対して所望のスレ
ッショルド電圧を選択することが可能となる。Next, as shown in FIG. 4C, the field oxide film 14 is grown by the thermal oxidation method. Here, since the silicon nitride film 32a in the channel region is thinner than the source and drain formation portions, the silicon nitride film 32a
Oxidation proceeds on the lower side, and the bird's beak bites further than at the end of the field oxide film 14. That is, the film thickness of the gate oxide film 21A in the channel region can be easily controlled by the film thickness of the silicon nitride film.
Therefore, it becomes possible to select a desired threshold voltage for the MOSFET to be formed.
【００３１】なお、この実施例においては、内部回路部
１ではバーズビークの食い込みを小さく抑えるように
し、静電保護回路２のＭＯＳＦＥＴのチャネル部のみバ
ーズビークを大きくすることにより、１回のＬＯＣＯＣ
形成工程で内部回路と静電保護回路の各ＭＯＳＦＥＴの
ゲート酸化膜１５，２１Ａを同時にしかも異なるスレッ
ショルド電圧となるように製造することが可能となる。In this embodiment, the bird's beak biting is suppressed in the internal circuit portion 1 and the bird's beak is increased only in the channel portion of the MOSFET of the electrostatic protection circuit 2, so that the LOCOC is performed once.
In the forming process, the gate oxide films 15 and 21A of the MOSFETs of the internal circuit and the electrostatic protection circuit can be manufactured at the same time and with different threshold voltages.
【００３２】なお、前記各実施例ではゲート酸化膜のう
ち、チャネル領域にのみ本発明を適用してその膜厚を制
御した例を示しているが、ソース・ドレインを形成する
領域のゲート酸化膜部分においても本発明を適用し、Ｍ
ＯＳＦＥＴの全体領域のゲート酸化膜の膜厚を制御する
ようにしてもよい。In each of the above embodiments, the present invention is applied only to the channel region of the gate oxide film to control the film thickness thereof. However, the gate oxide film in the region where the source / drain is formed is shown. The present invention is also applied to the part, and M
The thickness of the gate oxide film in the entire region of the OSFET may be controlled.
【００３３】[0033]
【発明の効果】以上説明したように本発明は、入力保護
回路のＭＯＳＦＥＴのゲート酸化膜を、内部回路に構成
されるＭＯＳＦＥＴのゲート酸化膜よりも厚く、素子分
離領域として構成されるフィールド酸化膜よりも薄く構
成しているので、入力保護回路におけるＭＯＳＦＥＴの
スレッショルド電圧を内部回路のＭＯＳＦＥＴよりも高
めることができ、スレョショルド電圧にクランプする方
式の入力保護回路として内部回路の保護機能が発揮さ
れ、かつ内部回路のＭＯＳＦＥＴと接合耐圧特性等の両
立が容易となる。As described above, according to the present invention, the gate oxide film of the MOSFET of the input protection circuit is thicker than the gate oxide film of the MOSFET included in the internal circuit, and the field oxide film is formed as the element isolation region. Since it is thinner than the MOSFET, the threshold voltage of the MOSFET in the input protection circuit can be higher than that of the MOSFET in the internal circuit, and the protection function of the internal circuit is exerted as an input protection circuit that clamps to the threshold voltage. It is easy to achieve compatibility between the MOSFET of the internal circuit and the junction breakdown voltage characteristic.
【００３４】ここで、入力保護回路のＭＯＳＦＥＴのゲ
ート酸化膜の断面形状が、複数の微細なバーズビークを
連続状態に配列した形状とすることで、フィールド酸化
膜の形成工程を利用してゲート酸化膜を製造することが
可能となり、製造工程が増加されることもない。Here, by making the cross-sectional shape of the gate oxide film of the MOSFET of the input protection circuit a shape in which a plurality of fine bird's beaks are arranged in a continuous state, the gate oxide film is formed using the step of forming the field oxide film. Can be manufactured without increasing the manufacturing process.
【００３５】また、本発明の製造方法は、半導体基板の
表面を選択酸化してフィールド酸化膜を形成するための
耐酸化膜を、入力保護回路のＭＯＳＦＥＴのゲート領域
において微細幅でかつ微小間隔で配列し、これら微小間
隔の領域において半導体基板の表面を選択酸化して入力
保護回路のＭＯＳＦＥＴのゲート酸化膜を形成すること
により、耐酸化膜のパターンを任意の微細幅に設定する
だけで、通常のフィールド酸化膜の形成工程をそのまま
利用してゲート酸化膜を製造することが可能となる。Further, according to the manufacturing method of the present invention, the oxidation resistant film for selectively oxidizing the surface of the semiconductor substrate to form the field oxide film is formed in the gate region of the MOSFET of the input protection circuit with a fine width and a fine interval. By arranging and selectively oxidizing the surface of the semiconductor substrate in these minutely spaced regions to form the gate oxide film of the MOSFET of the input protection circuit, it is possible to set the pattern of the oxidation resistant film to an arbitrary fine width. It becomes possible to manufacture the gate oxide film by directly utilizing the field oxide film forming process of 1.
【００３６】この場合、ゲート酸化膜を形成する領域の
耐酸化膜の膜厚を他の領域よりも薄く形成することで、
形成するゲート酸化膜の膜厚を任意に制御でき、任意の
スレッショルド電圧に設定することが容易となる。In this case, the film thickness of the oxidation resistant film in the region where the gate oxide film is formed is made thinner than that in the other regions.
The film thickness of the gate oxide film to be formed can be arbitrarily controlled, and it becomes easy to set an arbitrary threshold voltage.
【図１】本発明の一実施例を模式的に示す断面図であ
る。FIG. 1 is a sectional view schematically showing an embodiment of the present invention.
【図２】本発明の一実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment of the present invention.
【図３】本発明の静電保護回路におけるＭＯＳＦＥＴの
製造方法の一部を工程順に示す断面図である。FIG. 3 is a cross-sectional view showing a part of the method of manufacturing the MOSFET in the electrostatic protection circuit of the present invention in the order of steps.
【図４】本発明の他の製造方法の一部を工程順に示す断
面図である。FIG. 4 is a cross-sectional view showing a part of another manufacturing method of the present invention in the order of steps.
【図５】従来のステップバック方式の静電保護回路の回
路図と模式的な断面構成図である。FIG. 5 is a circuit diagram and a schematic sectional configuration diagram of a conventional step-back type electrostatic protection circuit.
【図６】従来のスレョショルド電圧方式の静電保護回路
の回路図と模式的な断面構成図である。FIG. 6 is a circuit diagram and a schematic cross-sectional configuration diagram of a conventional threshold voltage type electrostatic protection circuit.
１ 内部回路 ２ 静電保護回路 ３ 抵抗 ４ 入力パッド １１ 半導体基板 １４ フィールド酸化膜 １５ ゲート酸化膜 １６ ゲート電極 １７，１８ ソース・ドレイン領域 ２１，２１Ａ ゲート酸化膜 ２２ ゲート電極 ２３ ソース・ドレイン領域 1 Internal Circuit 2 Electrostatic Protection Circuit 3 Resistor 4 Input Pad 11 Semiconductor Substrate 14 Field Oxide Film 15 Gate Oxide Film 16 Gate Electrode 17, 18 Source / Drain Region 21,21A Gate Oxide Film 22 Gate Electrode 23 Source / Drain Region
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｋ Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/822 29/78 H01L 29/78 301 K
Claims (5)
かつＭＯＳＦＥＴで構成される内部回路を備える半導体
集積回路装置において、前記ＭＯＳＦＥＴのゲート酸化
膜よりも厚く、前記フィールド酸化膜よりも薄いゲート
酸化膜を備えるＭＯＳＦＥＴで入力保護回路を構成した
ことを特徴とする半導体集積回路装置。1. A field oxide film is used as an element isolation region,
In a semiconductor integrated circuit device having an internal circuit composed of a MOSFET, the input protection circuit is composed of a MOSFET having a gate oxide film thicker than the gate oxide film of the MOSFET and thinner than the field oxide film. Integrated circuit device.
極を接続し、この接続点を抵抗を介して入力パッドに接
続するとともに内部回路に接続する請求項１の半導体集
積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the gate electrode and the drain electrode of the MOSFET are connected to each other, and the connection point is connected to an input pad via a resistor and an internal circuit.
なバーズビークを連続状態に配列した形状としてなる請
求項１の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the cross-sectional shape of the gate oxide film is a shape in which a plurality of fine bird's beaks are arranged in a continuous state.
ルド酸化膜を形成する工程を備える半導体集積回路装置
の製造方法において、前記選択酸化を行うための耐酸化
膜を、入力保護回路のＭＯＳＦＥＴのゲート領域におい
て微細幅でかつ微小間隔で配列し、これら微小間隔の領
域において前記半導体基板の表面を選択酸化して前記Ｍ
ＯＳＦＥＴのゲート酸化膜を形成することを特徴とする
半導体集積回路装置の製造方法。4. A method for manufacturing a semiconductor integrated circuit device comprising a step of selectively oxidizing a surface of a semiconductor substrate to form a field oxide film, wherein an oxidation resistant film for performing the selective oxidation is formed of a MOSFET of an input protection circuit. The gate regions are arranged with a minute width and at a minute interval, and the surface of the semiconductor substrate is selectively oxidized in the area of these minute intervals to cause the M
A method of manufacturing a semiconductor integrated circuit device, comprising forming a gate oxide film of an OSFET.
の膜厚を他の領域よりも薄く形成する請求項４の半導体
集積回路装置の製造方法。5. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein the film thickness of the oxidation resistant film in the region where the gate oxide film is formed is thinner than that in the other regions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290432A JP2757793B2 (en) | 1994-10-31 | 1994-10-31 | Semiconductor integrated circuit device and method of manufacturing the same |
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| JP6290432A JP2757793B2 (en) | 1994-10-31 | 1994-10-31 | Semiconductor integrated circuit device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130253A true JPH08130253A (en) | 1996-05-21 |
| JP2757793B2 JP2757793B2 (en) | 1998-05-25 |
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ID=17755961
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| Application Number | Title | Priority Date | Filing Date |
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| JP6290432A Expired - Lifetime JP2757793B2 (en) | 1994-10-31 | 1994-10-31 | Semiconductor integrated circuit device and method of manufacturing the same |
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|---|---|
| JP (1) | JP2757793B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278716A (en) * | 2005-03-29 | 2006-10-12 | Oki Electric Ind Co Ltd | Semiconductor device, its manufacturing method, output circuit, and electronic apparatus |
| JP2009302548A (en) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | Semiconductor device, and its manufacturing method |
| CN107516675A (en) * | 2016-06-16 | 2017-12-26 | 北大方正集团有限公司 | Semiconductor structure and preparation method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053070A (en) * | 1983-09-02 | 1985-03-26 | Nec Corp | Mos-fet integrated circuit device |
| JPS61292353A (en) * | 1985-06-20 | 1986-12-23 | Sanyo Electric Co Ltd | Input protecting circuit |
| JPH0521596A (en) * | 1991-07-09 | 1993-01-29 | Nippon Steel Corp | Manufacture of semiconductor device |
-
1994
- 1994-10-31 JP JP6290432A patent/JP2757793B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053070A (en) * | 1983-09-02 | 1985-03-26 | Nec Corp | Mos-fet integrated circuit device |
| JPS61292353A (en) * | 1985-06-20 | 1986-12-23 | Sanyo Electric Co Ltd | Input protecting circuit |
| JPH0521596A (en) * | 1991-07-09 | 1993-01-29 | Nippon Steel Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278716A (en) * | 2005-03-29 | 2006-10-12 | Oki Electric Ind Co Ltd | Semiconductor device, its manufacturing method, output circuit, and electronic apparatus |
| JP2009302548A (en) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | Semiconductor device, and its manufacturing method |
| CN107516675A (en) * | 2016-06-16 | 2017-12-26 | 北大方正集团有限公司 | Semiconductor structure and preparation method thereof |
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| JP2757793B2 (en) | 1998-05-25 |
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