JPH08125670A - Bus contention control system - Google Patents
Bus contention control systemInfo
- Publication number
- JPH08125670A JPH08125670A JP6256526A JP25652694A JPH08125670A JP H08125670 A JPH08125670 A JP H08125670A JP 6256526 A JP6256526 A JP 6256526A JP 25652694 A JP25652694 A JP 25652694A JP H08125670 A JPH08125670 A JP H08125670A
- Authority
- JP
- Japan
- Prior art keywords
- common bus
- cell
- information
- time slot
- functional element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はバス競合制御方式に関
し、特に複数の機能要素を共通バスにより接続し、機能
要素が共通バスを経由して情報を送受信する共通バスシ
ステムにおけるバス競合制御方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus contention control system, and more particularly to a bus contention control system in a common bus system in which a plurality of functional elements are connected by a common bus and the functional elements transmit and receive information via the common bus. .
【０００２】[0002]
【従来の技術】図６は従来ある共通バスシステムの一例
を示す図である。図６においては、二組の中央処理部
（ＣＰＵ）（１）〔個々の中央処理部（ＣＰＵ）を（１
1 ）および（１2 ）と称する、以下同様〕、一組の入出
力部（ＩＯ）（２）および一組の記憶部（ＭＥＭ）
（３）〔以上の各部を、機能要素（１００）と総称す
る〕が、一組の共通バス（４）に接続されている。2. Description of the Related Art FIG. 6 is a diagram showing an example of a conventional common bus system. In FIG. 6, two sets of central processing units (CPU) (1) [individual central processing units (CPU)
1 ) and (1 2 ), and so on], a set of input / output units (IO) (2) and a set of storage units (MEM)
(3) [The above parts are collectively referred to as a functional element (100)] are connected to a set of common buses (4).
【０００３】各機能要素（１００）が他の機能要素（１
００）に情報を伝達する場合には、共通バス（４）を占
有し、占有した共通バス（４）を経由して所要の情報を
転送する。Each functional element (100) is replaced by another functional element (1
00), the common bus (4) is occupied and required information is transferred via the occupied common bus (4).
【０００４】共通バス（４）には、各機能要素（１０
０）が共通バス（４）を占有する場合に使用権を司る競
合制御部（ＢＡ）（５）が付設されている。例えば中央
処理部（ＣＰＵ）（１1 ）に、記憶部（ＭＥＭ）（３）
の所定領域〔アドレス（ａ）〕に所要のデータ（ｄ）を
格納する必要が生ずると、中央処理部（ＣＰＵ）
（１1 ）は競合制御部（ＢＡ）（５）に対しバス使用要
求信号（ｑ 11）を伝達する。Each functional element (10) is connected to the common bus (4).
0) occupy the common bus (4)
A combined control unit (BA) (5) is attached. For example central
Processor (CPU) (11), The storage unit (MEM) (3)
The required data (d) in the predetermined area [address (a)] of
When it becomes necessary to store, central processing unit (CPU)
(11) Indicates that the bus must be used for the contention controller (BA) (5)
Request signal (q 11) Is transmitted.
【０００５】競合制御部（ＢＡ）（５）は、各機能要素
（１００）から伝達されるバス使用要求信号（ｑ）を受
信すると、所定の優先順位に基づき使用権を付与する機
能要素（１００）を決定し、決定した機能要素（１０
０）に対してバス使用許可信号（ｕ）を返送する。When the contention control unit (BA) (5) receives the bus use request signal (q) transmitted from each functional element (100), the functional element (100) grants the usage right based on a predetermined priority. ), And the determined functional element (10
0) The bus use permission signal (u) is returned to 0).
【０００６】例えば競合制御部（ＢＡ）（５）が中央処
理部（ＣＰＵ）（１1 ）に使用権を付与することに決定
し、中央処理部（ＣＰＵ）（１1 ）にバス使用許可信号
（ｕ 11）を返送すると、以後中央処理部（ＣＰＵ）（１
1 ）は、共通バス（４）を占有し、記憶部（ＭＥＭ）
（３）のデータ格納領域を指定するアドレス（ａ）、書
込むべきデータ（ｄ）、書込動作を指示する書込／読出
信号（ｗ／ｒ）を、共通バス（４）を経由して記憶部
（ＭＥＭ）（３）に転送する。For example, the competition control unit (BA) (5) is a central processing unit.
Science Department (CPU) (11) Decided to grant usage rights to
Central processing unit (CPU) (11) To the bus permission signal
(U 11), The central processing unit (CPU) (1
1) Occupy the common bus (4) and store (MEM)
Address (a) that specifies the data storage area of (3), write
Data to be inserted (d), writing / reading instructing a writing operation
Storage unit for signals (w / r) via common bus (4)
(MEM) Transfer to (3).
【０００７】中央処理部（ＣＰＵ）（１1 ）は、データ
（ｄ）を記憶部（ＭＥＭ）（３）に格納し終わると、例
えば競合制御部（ＢＡ）（５）に送出中のバス使用要求
信号（ｑ11）を送出停止することにより、共通バス
（４）の使用権返却を競合制御部（ＢＡ）（５）に通知
する。When the central processing unit (CPU) (1 1 ) finishes storing the data (d) in the storage unit (MEM) (3), it uses the bus being sent to the contention control unit (BA) (5), for example. The contention control unit (BA) (5) is notified of the return of the right to use the common bus (4) by stopping the transmission of the request signal (q 11 ).
【０００８】以後競合制御部（ＢＡ）（５）は、共通バ
ス（４）が解放されたと判断し、新たなバス使用要求信
号（ｑ）に対して共通バス（４）の使用権を付与する。Thereafter, the contention control unit (BA) (5) judges that the common bus (4) has been released, and grants the right to use the common bus (4) to the new bus use request signal (q). .
【０００９】[0009]
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある共通バスシステムにおいては、共通バ
ス（４）の占有を希望する各機能要素（１００）が、競
合制御部（ＢＡ）（５）に対してバス使用要求信号
（ｑ）を伝達し、競合制御部（ＢＡ）（５）は、伝達さ
れたバス使用要求信号（ｑ）に対して、所定の優先順位
に基づき使用権を付与し、バス使用許可信号（ｕ）を返
送していた為、特に共通バス（４）に接続される機能要
素の数が増加するに伴い、各機能要素（１００）が共通
バス（４）を占有する迄に多大の時間を費やし、共通バ
ス（４）の転送能力の低下を招く問題があった。As is apparent from the above description, in the conventional common bus system, each functional element (100) desiring to occupy the common bus (4) has a contention control unit (BA) ( 5) The bus use request signal (q) is transmitted to the contention control unit (BA) (5), and the contention control unit (BA) (5) assigns the use right to the transmitted bus use request signal (q) based on a predetermined priority. Since the bus grant signal (u) has been given and the bus use permission signal (u) has been returned, each functional element (100) transmits the common bus (4) as the number of functional elements connected to the common bus (4) increases. There is a problem in that it takes a lot of time to occupy and the transfer capability of the common bus (4) is deteriorated.
【００１０】本発明は、機能要素数が増加した場合に
も、共通バスの情報転送能力の低下を来さないバス競合
制御方式の実現を目的とする。It is an object of the present invention to realize a bus contention control system in which the information transfer capability of the common bus does not deteriorate even when the number of functional elements increases.
【００１１】[0011]
【課題を解決するための手段】図１は本発明の原理を示
す図であり、同図(a) は本発明（請求項１）の原理を示
し、同図(b) は本発明（請求項４）の原理を示す。FIG. 1 is a diagram showing the principle of the present invention. FIG. 1 (a) shows the principle of the present invention (claim 1) and FIG. 1 (b) shows the present invention (claim 1). The principle of item 4) will be shown.
【００１２】図１において、１００は複数の機能要素、
２００は共通バスであり、複数の機能要素（１００）が
共通バス（２００）により接続され、機能要素（１０
０）が共通バス（２００）を経由して情報を送受信する
共通バスシステムを構成する。In FIG. 1, 100 is a plurality of functional elements,
Reference numeral 200 denotes a common bus, and a plurality of functional elements (100) are connected by the common bus (200),
0) constitutes a common bus system for transmitting and receiving information via the common bus (200).
【００１３】２１０は、本発明（請求項１）により共通
バス（２００）として設けられた自己ルーチングスイッ
チである。３００は、本発明（請求項１）により各機能
要素（１００）に対応して設けられたセル組立分解手段
である。Reference numeral 210 is a self-routing switch provided as a common bus (200) according to the present invention (Claim 1). Reference numeral 300 is a cell assembling / disassembling means provided corresponding to each functional element (100) according to the present invention (Claim 1).
【００１４】４００は、本発明（請求項 ）により各機
能要素（１００）に対応して設けられたタイムスロット
占有手段である。Reference numeral 400 is a time slot occupying means provided corresponding to each functional element (100) according to the present invention (claims).
【００１５】[0015]
【作用】共通バス（２００）は、本発明（請求項１）に
おいては、自己ルーチングスイッチ（２１０）により構
成されている。The common bus (200) is constituted by a self-routing switch (210) in the present invention (Claim 1).
【００１６】セル組立分解手段（３００）は、それぞれ
対応する機能要素（１００）から共通バス（２００）に
送出される情報を、転送先の機能要素（１００）の識別
情報を付加した予め定められた形式のセルに組立てて自
己ルーチングスイッチ（２１０）に送出し、また自己ル
ーチングスイッチ（２１０）から到着するセルから情報
を抽出し、対応する機能要素（１００）に伝達する。The cell assembling / disassembling means (300) is predetermined to which the information sent from the corresponding functional element (100) to the common bus (200) is added with the identification information of the functional element (100) of the transfer destination. The cells are assembled into cells of different types and sent to the self-routing switch (210), and information is extracted from the cells arriving from the self-routing switch (210) and transmitted to the corresponding functional element (100).
【００１７】なお自己ルーチングスイッチ（２１０）
は、内部で転送されるセルが廃棄されたことを検出し、
該廃棄セルの送信元のセル組立分解手段（３００）に通
知することが考慮される。The self-routing switch (210)
Detects that internally transferred cells have been discarded,
Notifying the cell assembling / disassembling means (300) of the source of the discarded cell is considered.
【００１８】またセル組立分解手段（３００）は、自己
ルーチングスイッチ（２１０）から送出したセルの廃棄
を通知された場合に、廃棄を通知されたセル（ＣＬ）を
再送することが考慮される。When the cell assembling / disassembling means (300) is notified of the discard of the cell sent from the self-routing switch (210), it is considered that the cell (CL) of which the discard is notified is retransmitted.
【００１９】共通バス（２００）の占有時間は、本発明
（請求項４）においては、所定周期で繰返す一定長のタ
イムスロットに区分されている。タイムスロット占有手
段（４００）は、それぞれ対応する機能要素（１００）
から共通バス（２００）の使用要求が生起した場合に、
共通バス（２００）の空きタイムスロット（ＴＳ）を獲
得し、獲得したタイムスロット（ＴＳ）において共通バ
ス（２００）を占有し、対応する機能要素（１００）が
送出する所要の情報を転送する。In the present invention (Claim 4), the occupation time of the common bus (200) is divided into time slots of a fixed length which repeat in a predetermined cycle. The time slot occupying means (400) has corresponding functional elements (100).
When a request to use the common bus (200) is generated from
It acquires an empty time slot (TS) of the common bus (200), occupies the common bus (200) in the acquired time slot (TS), and transfers required information sent by the corresponding functional element (100).
【００２０】なお各タイムスロット占有手段（４００）
は、対応する機能要素（１００）に予め割当てられてい
る複数のタイムスロット（ＴＳ）の中から、任意の空き
タイムスロット（ＴＳ）を占有することが考慮される。Each time slot occupation means (400)
Is considered to occupy an arbitrary empty time slot (TS) from among a plurality of time slots (TS) pre-allocated to the corresponding functional element (100).
【００２１】またタイムスロット占有手段（４００）
は、自機能要素（１００）と、情報の転送先の機能要素
（１００）の種別に基づき、占有するタイムスロット数
を決定することが考慮される。A time slot occupation means (400)
Is considered to determine the number of time slots to be occupied based on the types of the self functional element (100) and the functional element (100) of the information transfer destination.
【００２２】従って、本発明（請求項１乃至３）によれ
ば、各機能要素から送出される各種情報は、競合するこ
と無く宛先機能要素に転送されることとなり、万一廃棄
セルが生じた場合にも直ちにその旨が送信元に通知さ
れ、必要に応じて再送可能となり、また本発明（請求項
４乃至６）によれば、各機能要素から送出される各種情
報は、競合すること無く宛先機能要素に転送されること
となり、機能要素数が増加した場合にも、当該共通バス
システムの情報転送能力の低下が防止可能となる。Therefore, according to the present invention (claims 1 to 3), various information sent from each functional element is transferred to the destination functional element without conflict, and a discarded cell should occur. In that case, the fact is immediately notified to the transmission source, and the information can be retransmitted if necessary. Further, according to the present invention (Claims 4 to 6), various kinds of information transmitted from each functional element do not conflict with each other. Since the data is transferred to the destination functional element, it is possible to prevent the information transfer capability of the common bus system from deteriorating even when the number of functional elements increases.
【００２３】[0023]
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明（請求項１乃至３）の一実施例による
共通バスシステムを示す図であり、図３は図２における
セル構造の一例を示す図であり、図４は本発明（請求項
４乃至６）の一実施例による共通バスシステムを示す図
であり、図５は図４におけるタイムスロット割当方法の
一例を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。An embodiment of the present invention will be described below with reference to the drawings. 2 is a diagram showing a common bus system according to an embodiment of the present invention (claims 1 to 3), FIG. 3 is a diagram showing an example of a cell structure in FIG. 2, and FIG. 4 to 6) is a diagram showing a common bus system according to an embodiment, and FIG. 5 is a diagram showing an example of the time slot allocation method in FIG. The same reference numerals indicate the same objects throughout the drawings.
【００２４】最初に本発明（請求項１乃至３）の実施例
を、図２および図３を用いて説明する。図２において
は、図１(a) における機能要素（１００）として二組の
中央処理部（ＣＰＵ）（１）、一組の入出力部（ＩＯ）
（２）および一組の記憶部（ＭＥＭ）（３）が設けら
れ、また図１(a) における自己ルーチングスイッチ（２
１０）として自己ルーチングスイッチ（ＳＲＳ）（６）
が設けられ、また図１(a) におけるセル組立分解手段
（３００）としてスイッチ制御部（ＳＣＬ）（７）が各
機能要素（１００）に対応して設けられている。First, an embodiment of the present invention (claims 1 to 3) will be described with reference to FIGS. In FIG. 2, two sets of central processing units (CPU) (1) and one set of input / output units (IO) are provided as the functional elements (100) in FIG. 1 (a).
(2) and a set of storage units (MEM) (3) are provided, and the self-routing switch (2) in FIG.
10) Self-routing switch (SRS) (6)
Further, a switch controller (SCL) (7) is provided as a cell assembling / disassembling means (300) in FIG. 1 (a) corresponding to each functional element (100).
【００２５】中央処理部（ＣＰＵ）（１1 ）、
（１2 ）、入出力部（ＩＯ）（２）および記憶部（ＭＥ
Ｍ）（３）は、それぞれ対応するスイッチ制御部（ＳＣ
Ｌ）（７）〔個々のスイッチ制御部（ＳＣＬ）を
（７11）、（７12）、（７2 ）および（７3）と称す
る〕を介して自己ルーチングスイッチ（ＳＲＳ）（６）
の回線収容端子に収容されている。Central processing unit (CPU) (1 1 ),
(1 2 ), input / output unit (IO) (2) and storage unit (ME
M) and (3) are corresponding switch control units (SC
L) (7) [individual switch controller (SCL) and (7 11), (7 12), (7 2) and (7 3) and referred] through the self-routing switch (SRS) (6)
It is housed in the line housing terminal.
【００２６】図２および図３において、例えば中央処理
部（ＣＰＵ）（１1 ）に、記憶部（ＭＥＭ）（３）の所
定領域〔アドレス（ａ）〕に所要のデータ（ｄ）を格納
する要求が生起すると、中央処理部（ＣＰＵ）（１1 ）
は、対応するスイッチ制御部（ＳＣＬ）（７11）に、ア
ドレス（ａ）、データ（ｄ）、並びに書込動作を指示す
る書込／読出信号（ｗ／ｒ）等の制御情報（ｃ）を伝達
する。2 and 3, required data (d) is stored in a predetermined area [address (a)] of the storage unit (MEM) (3) in the central processing unit (CPU) (1 1 ), for example. When a request is made, the central processing unit (CPU) (1 1 )
The corresponding switch control unit (SCL) to (7 11), address (a), data (d), and the write / read signal for instructing a write operation (w / r) such as control information (c) To convey.
【００２７】なおアドレス（ａ）、データ（ｄ）および
制御情報（ｃ）は、何れも予め定められたビット数〔例
えばそれぞれ８ビット〕から構成されているものとす
る。スイッチ制御部（ＳＣＬ）（７11）においては、機
能インタフェース部（ＤＩＦ）（７１）が、対応する中
央処理部（ＣＰＵ）（１1 ）から伝達されるアドレス
（ａ）、データ（ｄ）および制御情報（ｃ）を受信する
と、受信した各アドレス（ａ）、データ（ｄ）および制
御情報（ｃ）を送信セル生成部（ＣＡＳ）（７２）に伝
達する。The address (a), the data (d), and the control information (c) are all composed of a predetermined number of bits (for example, 8 bits each). In the switch controller (SCL) (7 11), functional interface (DIF) (71) is the corresponding central processing unit (CPU) (1 1) address transmitted from (a), data (d) and When the control information (c) is received, the received address (a), data (d) and control information (c) are transmitted to the transmission cell generation unit (CAS) (72).
【００２８】送信セル生成部（ＣＡＳ）（７２）は、機
能インタフェース部（ＤＩＦ）（７１）から伝達された
アドレス（ａ）を分析し、記憶部（ＭＥＭ）（３）を転
送先と識別すると、当該共通バスシステムが記憶部（Ｍ
ＥＭ）（３）に付与している機能部番号（ｄａ）〔やは
り８ビットから構成されているものとする〕を求め、求
めた宛先機能部番号（ｄａ）と、受信したアドレス
（ａ）、データ（ｄ）および制御情報（ｃ）とから成
る、図３に示される如きセル（ＣＬ）を組立て、自己ル
ーチングスイッチ（ＳＲＳ）（６）に送出する。The transmission cell generation unit (CAS) (72) analyzes the address (a) transmitted from the functional interface unit (DIF) (71) and identifies the storage unit (MEM) (3) as the transfer destination. , The common bus system is a storage unit (M
EM) The functional unit number (da) given to (3) [also assumed to be composed of 8 bits] is obtained, and the obtained destination functional unit number (da) and the received address (a), A cell (CL) as shown in FIG. 3 consisting of data (d) and control information (c) is assembled and sent to the self-routing switch (SRS) (6).
【００２９】自己ルーチングスイッチ（ＳＲＳ）（６）
は、中央処理部（ＣＰＵ）（１1 ）から送出されたセル
（ＣＬ）を受信すると、公知の手順に基づき、セル（Ｃ
Ｌ）を構成する宛先機能部番号（ｄａ）をルーチング情
報に変換した後、ルーチング情報を分析し乍ら、宛先の
記憶部（ＭＥＭ）（３）に対応するスイッチ制御部（Ｓ
ＣＬ）（７3 ）にセル（ＣＬ）を転送する。Self-routing switch (SRS) (6)
Upon receiving a central processing unit (CPU) (1 1) is sent from the cell (CL), based on known procedures, cell (C
After converting the destination function unit number (da) constituting L) into the routing information, the routing information is analyzed and the switch control unit (S) corresponding to the destination storage unit (MEM) (3) is analyzed.
CL) to transfer cell (CL) in (7 3).
【００３０】スイッチ制御部（ＳＣＬ）（７3 ）におい
ては、受信セル分解部（ＣＤＡ）（７３）が、スイッチ
制御部（ＳＣＬ）（７11）から自己ルーチングスイッチ
（ＳＲＳ）（６）を経由して転送されるセル（ＣＬ）を
受信すると、宛先機能部番号（ｄａ）、アドレス
（ａ）、データ（ｄ）および制御情報（ｃ）に分解し、
機能インタフェース部（ＤＩＦ）（７１）に伝達する。[0030] In the switch controller (SCL) (7 3) is via the reception cell disassembly unit (CDA) (73), the switch control unit (SCL) self-routing switches from (7 11) (SRS) ( 6) When the cell (CL) is transferred and then transferred, it is decomposed into a destination function part number (da), an address (a), data (d) and control information (c),
It is transmitted to the function interface unit (DIF) (71).
【００３１】機能インタフェース部（ＤＩＦ）（７１）
は、受信セル分解部（ＣＤＡ）（７３）から伝達された
アドレス（ａ）、データ（ｄ）および制御情報（ｃ）
を、対応する記憶部（ＭＥＭ）（３）に伝達する。Function interface unit (DIF) (71)
Is the address (a), data (d) and control information (c) transmitted from the receiving cell disassembly unit (CDA) (73).
To the corresponding storage unit (MEM) (3).
【００３２】記憶部（ＭＥＭ）（３）は、対応するスイ
ッチ制御部（ＳＣＬ）（７3 ）から伝達されるアドレス
（ａ）、データ（ｄ）および制御情報（ｃ）を受信する
と、公知の手順に基づき、記憶部（ＭＥＭ）（３）内の
アドレス（ａ）により指定される領域に、データ（ｄ）
を格納する。The storage section (MEM) (3), the corresponding switch control unit (SCL) (7 3) address transmitted from (a), when receiving the data (d) and control information (c), known Based on the procedure, the data (d) is stored in the area specified by the address (a) in the storage unit (MEM) (3).
To store.
【００３３】なお自己ルーチングスイッチ（ＳＲＳ）
（６）が、スイッチ制御部（ＳＣＬ）（７11）から送出
されたセル（ＣＬ）を転送する過程で、他の機能要素
（１００）から送出されたセル（ＣＬ）との衝突等が発
生し、宛先のスイッチ制御部（ＳＣＬ）（７3 ）に転送
されること無く廃棄された場合には、セル廃棄検出部
（ＳＬＤ）（６１）が、スイッチ制御部（ＳＣＬ）（７
11）から送出されたセル（ＣＬ）の廃棄を検出し、廃棄
セル（ＣＬ）の送出元スイッチ制御部（ＳＣＬ）
（７ 11）の識別情報をセル廃棄通知部（ＳＬＡ）（６
２）に通知する。A self-routing switch (SRS)
(6) is the switch control unit (SCL) (711) From
Other functional elements in the process of transferring the stored cells (CL)
A collision with the cell (CL) sent from (100) occurs.
The destination switch controller (SCL) (73) To
If the cell is discarded without being discarded, the cell discard detection unit
(SLD) (61) switches (SCL) (7)
11) Detects the discard of the cell (CL) sent from
Source switch control unit (SCL) of cell (CL)
(7 11Cell identification information (SLA) (6)
Notify 2).
【００３４】セル廃棄通知部（ＳＬＡ）（６２）は、セ
ル廃棄検出部（ＳＬＤ）（６１）から通知されたスイッ
チ制御部（ＳＣＬ）（７11）の識別情報に基づき、スイ
ッチ制御部（ＳＣＬ）（７11）から送出されたセル（Ｃ
Ｌ）が廃棄されたことを示すセル廃棄通知信号（ｃｏ
ｓ）を、送出元のスイッチ制御部（ＳＣＬ）（７11）に
伝達する。〔本発明（請求項２）の実施例〕 スイッチ制御部（ＳＣＬ）（７11）においては、再送部
（ＲＴＹ）（７４）が、自己ルーチングスイッチ（ＳＲ
Ｓ）（６）から伝達されるセル廃棄通知信号（ｃｏｓ）
を受信すると、先に送出済のセル（ＣＬ）が廃棄された
と判定し、送信セル生成部（ＣＡＳ）（７２）に再送を
要求する。The cell discard notification unit (SLA) (62), based on the identification information of the cell discard detecting part (SLD) switch control unit notified from (61) (SCL) (7 11), the switch controller (SCL ) (7 11 ) The cell (C
Cell discard notification signal (co) indicating that L) has been discarded.
The s), is transmitted to the sender of the switch controller (SCL) (7 11). In the switch controller Example of the present invention (Claim 2)] (SCL) (7 11), the retransmitting part (RTY) (74) is a self-routing switch (SR
S) Cell discard notification signal (cos) transmitted from (6)
When the cell is received, it is determined that the cell (CL) that has already been transmitted is discarded, and the retransmission is requested to the transmission cell generation unit (CAS) (72).
【００３５】送信セル生成部（ＣＡＳ）（７２）は、再
送部（ＲＴＹ）（７４）から再送を要求されると、保持
している先に送出済のセル（ＣＬ）を再送する。〔本発
明（請求項３）の実施例〕 なおスイッチ制御部（ＳＣＬ）（７11）がセル（ＣＬ）
を送出した後、自己ルーチングスイッチ（ＳＲＳ）
（６）からセル廃棄通知信号（ｃｏｓ）が返送されるこ
と無く、予め定められた時間が経過すると、送信セル生
成部（ＣＡＳ）（７２）は先に送出済のセル（ＣＬ）
が、廃棄されること無く宛先のスイッチ制御部（ＳＣ
Ｌ）（７3 ）に伝達されたと判定し、保持している送出
済のセル（ＣＬ）を消去する。When the transmission cell generation unit (CAS) (72) is requested by the retransmission unit (RTY) (74) to retransmit, the transmission cell generation unit (CAS) (72) retransmits the held cell (CL) that has already been transmitted. Note switch control unit Example of the present invention (claim 3)] (SCL) (7 11) cell (CL)
After sending the self-routing switch (SRS)
When the predetermined time elapses without the cell discard notification signal (cos) being returned from (6), the transmission cell generation unit (CAS) (72) sends the previously transmitted cell (CL).
However, the destination switch controller (SC
L) (determined to have been transmitted to 7 3), erased to have been transmitted in the cell (CL) held.
【００３６】以上の説明から明らかな如く、本発明（請
求項１）の実施例によれば、中央処理部（ＣＰＵ）（１
1 ）が記憶部（ＭＥＭ）（３）に伝達すべきアドレス
（ａ）、データ（ｄ）および制御情報（ｃ）は、対応す
るスイッチ制御部（ＳＣＬ）（７11）によりセル（Ｃ
Ｌ）に組立てられ、自己ルーチングスイッチ（ＳＲＳ）
（６）を経由して記憶部（ＭＥＭ）（３）に転送される
が、自己ルーチングスイッチ（ＳＲＳ）（６）は、スイ
ッチ制御部（ＳＣＬ）（７11）から送出されたセル（Ｃ
Ｌ）を、他のスイッチ制御部（ＳＣＬ）（７）から送出
されたセル（ＣＬ）と競合すること無く宛先のスイッチ
制御部（ＳＣＬ）（７3 ）に転送可能となる。As is apparent from the above description, according to the embodiment of the present invention (Claim 1), the central processing unit (CPU) (1)
1) the address to be transmitted to the storage unit (MEM) (3) (a ), data (d) and control information (c) is the corresponding switch control unit (SCL) (7 11) cells (C
L) assembled and self-routing switch (SRS)
Storage unit via the (6) (MEM) (3 ) to it is transferred, self-routing switch (SRS) (6), the switch controller (SCL) (7 11) transmitted from the cell (C
The L), thereby enabling transfer to another switch controller (SCL) (no destination switch controller to compete with cell (CL) delivered from 7) (SCL) (7 3 ).
【００３７】万一自己ルーチングスイッチ（ＳＲＳ）
（６）内でセル（ＣＬ）が廃棄された場合にも、送信元
のスイッチ制御部（ＳＣＬ）（７11）にセル廃棄通知信
号（ｃｏｓ）を返送することにより、送信元のスイッチ
制御部（ＳＣＬ）（７11）が廃棄セル（ＣＬ）を再送す
ることも可能となり、転送情報の消失は防止可能となる
〔本発明（請求項２および３の実施例）〕。Self-routing switch (SRS)
Even when the cell (CL) was dropped in (6), by returning the switch control unit of the transmission source (SCL) (7 11) in the cell discard notification signal (cos), the source of the switch controller (SCL) (7 11) is also made possible to retransmit the discarded cell (CL), [(example of claim 2 and 3) present invention transfer loss of information is made possible to prevent.
【００３８】次に本発明（請求項４乃至６）の実施例
を、図４および図５を用いて説明する。図４において
は、図１(b) における機能要素（１００）として二組の
中央処理部（ＣＰＵ）（１）、一組の入出力部（ＩＯ）
（２）および一組の記憶部（ＭＥＭ）（３）が設けら
れ、また図１(b) における共通バス（２００）として共
通バス（４）が設けられ、また図１(b) におけるタイム
スロット占有手段（４００）としてタイミング制御部
（ＴＭＣ）（８）が各機能要素（１００）に対応して設
けられていると共に、共通バス（４）にタイムスロット
生成部（ＴＳＧ）（９）が付設されている。Next, an embodiment of the present invention (claims 4 to 6) will be described with reference to FIGS. 4 and 5. In FIG. 4, two sets of central processing units (CPU) (1) and one set of input / output units (IO) are provided as the functional elements (100) in FIG. 1 (b).
(2) and a set of storage units (MEM) (3) are provided, a common bus (4) is provided as the common bus (200) in FIG. 1 (b), and a time slot in FIG. 1 (b) is provided. A timing control unit (TMC) (8) is provided as an occupying unit (400) corresponding to each functional element (100), and a time slot generation unit (TSG) (9) is attached to the common bus (4). Has been done.
【００３９】中央処理部（ＣＰＵ）（１1 ）、
（１2 ）、入出力部（ＩＯ）（２）および記憶部（ＭＥ
Ｍ）（３）は、それぞれ対応するタイミング制御部（Ｔ
ＭＣ）（８）〔個々のタイミング制御部（ＴＭＣ）を
（８11）、（８12）、（８2 ）および（８3 ）と称す
る〕を介して共通バス（４）に接続されていると共に、
タイムスロット生成部（ＴＳＧ）（９）とも連繋を持っ
ている。Central processing unit (CPU) (1 1 ),
(1 2 ), input / output unit (IO) (2) and storage unit (ME
M) and (3) are timing control units (T
MC) (8) [individual timing control units (TMC) are referred to as (8 11 ), (8 12 ), (8 2 ) and (8 3 )] are connected to the common bus (4). With
It is also linked to the time slot generator (TSG) (9).
【００４０】図４に示される共通バス（４）の使用時間
は、図５に示される如く、一定の周期（Ｔ0 ）で繰返さ
れる複数〔図５においては（ｎ1 ＋ｎ2 ＋ｎ3 ）個〕の
タイムスロット（ＴＳ）に区分されている。なおタイム
スロット（ＴＳ）の長さは、共通バス（４）を経由して
実行される情報転送の最短時間に相当する。The common bus (4) shown in FIG. 4 is used for a plurality of times ((n 1 + n 2 + n 3 in FIG. 5) which are repeated at a constant cycle (T 0 ) as shown in FIG. ] Time slot (TS). The length of the time slot (TS) corresponds to the shortest time of information transfer executed via the common bus (4).
【００４１】各タイムスロット（ＴＳ）は、タイムスロ
ット生成部（ＴＳＧ）（９）により生成されている。各
タイムスロット（ＴＳ）は、能動的な機能要素（１０
０）である中央処理部（ＣＰＵ）（１1 ）、（１2 ）お
よび入出力部（ＩＯ）（２）に、それぞれｎ1個、ｎ2
個およびｎ3 個宛割当てられている。〔本発明（請求項
６）の実施例〕例えば中央処理部（ＣＰＵ）（１1 ）
は、他の機能要素（１００）へ所要の情報を転送する要
求が生起すると、共通バス（４）に設けられているタイ
ムスロット（ＴＳ）の内、自中央処理部（ＣＰＵ）（１
1 ）に割当てられているｎ1 個のタイムスロット（Ｔ
Ｓ）の中から、自中央処理部（ＣＰＵ）（１1 ）および
宛先の機能要素（１００）により定まる転送所要時間分
のタイムスロット（ＴＳ）を占有し、所要の情報を転送
する。Each time slot (TS) is generated by a time slot generation unit (TSG) (9). Each time slot (TS) has an active functional element (10
The central processing unit is 0) (CPU) (1 1 ), (1 2) and the input-output unit (IO) (2), 1 or n, respectively, n 2
And n 3 are assigned. [Embodiment of the present invention (claim 6)] Central processing unit (CPU) ( 11 )
When a request to transfer required information to another functional element (100) occurs, the central processing unit (CPU) (1) among the time slots (TS) provided on the common bus (4)
1 n assigned to 1) timeslots (T
From S), the central processing unit (CPU) (1 1 ) and the destination functional element (100) occupy a time slot (TS) corresponding to the required transfer time and transfer the required information.
【００４２】図４および図５において、例えば中央処理
部（ＣＰＵ）（１1 ）に、記憶部（ＭＥＭ）（３）の所
定領域〔アドレス（ａ）〕に所要のデータ（ｄ）を格納
する必要が生ずると、中央処理部（ＣＰＵ）（１1 ）
は、対応するタイミング制御部（ＴＭＣ）（８11）に、
共通バス（４）の使用を要求するバス使用要求信号（ｑ
11）と、アドレス（ａ）、データ（ｄ）および書込動作
を指示する書込／読出信号（ｗ／ｒ）等の制御情報
（ｃ）を伝達する。4 and 5, for example, central processing
Department (CPU) (11), The storage unit (MEM) (3)
Store required data (d) in fixed area [address (a)]
Central processing unit (CPU) (11)
Corresponds to the corresponding timing control unit (TMC) (811),
Bus use request signal (q) requesting use of the common bus (4)
11), Address (a), data (d) and write operation
Control information such as write / read signal (w / r) for instructing
Transmit (c).
【００４３】なおアドレス（ａ）、データ（ｄ）および
制御情報（ｃ）は、何れも予め定められたビット数〔例
えばそれぞれ８ビット〕から構成されているものとす
る。タイミング制御部（ＴＭＣ）（８11）においては、
アドレス判定部（ＡＤＣ）（８１）が、対応する中央処
理部（ＣＰＵ）（１1 ）から伝達されるアドレス（ａ）
を受信・解析し、転送先が記憶部（ＭＥＭ）（３）であ
ることを識別すると、転送元である自中央処理部（ＣＰ
Ｕ）（１1 ）と、転送先である記憶部（ＭＥＭ）（３）
とにより定まる転送速度を求め、求められた転送速度に
より所要タイムスロット数（ｎ13）を定め、記憶部（Ｍ
ＥＭ）（３）に付与された機能部番号（ｄａ）と共にタ
イムスロット制御部（ＴＳＣ）（８２）に通知する。
〔本発明（請求項５）の実施例〕 タイムスロット制御部（ＴＳＣ）（８２）は、中央処理
部（ＣＰＵ）（１1 ）から伝達されるバス使用要求信号
（ｑ11）を受信し、且つアドレス判定部（ＡＤＣ）（８
１）から所要タイムスロット数（ｎ13）を通知される
と、宛先機能部番号（ｄａ）および所要タイムスロット
数（ｎ13）を含むタイムスロット要求信号（ｔｑ11）
を、タイムスロット生成部（ＴＳＧ）（９）に伝達す
る。It is assumed that the address (a), the data (d) and the control information (c) are each composed of a predetermined number of bits [eg, 8 bits each]. In the timing control unit (TMC) (8 11),
An address (a) transmitted from a corresponding central processing unit (CPU) (1 1 ) by an address determination unit (ADC) (81)
When the transfer destination is the storage unit (MEM) (3), the central processing unit (CP) that is the transfer source is received.
U) (1 1 ) and the storage unit (MEM) (3) that is the transfer destination
The transfer rate determined by is calculated, the required number of time slots (n 13 ) is determined by the calculated transfer rate, and the storage unit (M
The time slot control unit (TSC) (82) is notified together with the function unit number (da) assigned to the EM) (3).
Time slot control unit Example of the present invention (Claim 5)] (TSC) (82) receives the central processing unit (CPU) (1 1) bus use request signal transmitted from the (q 11), In addition, the address determination unit (ADC) (8
When the number of required time slots (n 13 ) is notified from 1), the time slot request signal (tq 11 ) including the destination functional unit number (da) and the required number of time slots (n 13 ).
To the time slot generator (TSG) (9).
【００４４】タイムスロット生成部（ＴＳＧ）（９）
は、タイミング制御部（ＴＭＣ）（８ 11）から伝達され
たタイムスロット要求信号（ｔｑ11）を受信すると、タ
イムスロット要求信号（ｔｑ11）の送出元であるタイミ
ング制御部（ＴＭＣ）（８11）〔即ち中央処理部（ＣＰ
Ｕ）（１1 ）〕に割当済のｎ1 個のタイムスロット（Ｔ
Ｓ）の中から、タイムスロット要求信号（ｔｑ11）によ
り通知された所要タイムスロット数（ｎ13）分の空きタ
イムスロット（ＴＳ）を、タイムスロット要求信号（ｔ
ｑ11）に対して使用を許可することとし、使用許可した
（ｎ13）個のタイムスロット（ＴＳ）に対応する時間領
域を示すタイムスロット使用許可信号（ｔｕ11）を生成
し、タイミング制御部（ＴＭＣ）（８11）に返送する。Time slot generator (TSG) (9)
Is a timing controller (TMC) (8 11) Transmitted from
Time slot request signal (tq11) Is received,
Imslot request signal (tq11) Is the sender
Control unit (TMC) (811) [That is, central processing unit (CP
U) (11)] Assigned to n1Time slots (T
S) from the time slot request signal (tq11)
Number of required time slots (n13) Minutes
Imslot (TS) to the time slot request signal (t
q11) Is allowed to use and
(N13) Time zone corresponding to the number of time slots (TS)
Time slot use permission signal (tu11)Generate a
Timing controller (TMC) (811) Back to.
【００４５】なおタイムスロット生成部（ＴＳＧ）
（９）は、タイミング制御部（ＴＭＣ）（８11）から伝
達されるタイムスロット要求信号（ｔｑ11）により通知
され宛先機能部番号（ｄａ）に基づき、記憶部（ＭＥ
Ｍ）（３）に対応するタイミング制御部（ＴＭＣ）（８
3 ）にも、タイムスロット使用許可信号（ｔｕ11）と同
一時間領域を示すタイムスロット使用許可信号（ｔ
ｕ3 ）を伝達する。The time slot generator (TSG)
(9), based on the timing control unit (TMC) time slot request signal transmitted from the (8 11) (tq 11) by the notified destination functional unit ID (da), the storage unit (ME
M) (3) corresponding timing control unit (TMC) (8
Also in 3 ), the time slot use permission signal (t 11 ) indicating the same time region as the time slot use permission signal (tu 11 )
u 3 ) is transmitted.
【００４６】タイミング制御部（ＴＭＣ）（８11）にお
いては、タイムスロット制御部（ＴＳＣ）（８２）が、
タイムスロット生成部（ＴＳＧ）（９）から返送される
タイムスロット使用許可信号（ｔｕ11）に基づき、使用
許可されたタイムスロット（ＴＳ）の時間領域の間、ゲ
ート部（Ｇ）（８３）を導通状態に設定する。[0046] In the timing control unit (TMC) (8 11), the time slot control unit (TSC) (82),
Based on the time slot use permission signal (tu 11 ) returned from the time slot generation unit (TSG) (9), the gate unit (G) (83) is set during the time region of the time slot (TS) whose use is permitted. Set to conductive state.
【００４７】その結果、中央処理部（ＣＰＵ）（１1 ）
からタイミング制御部（ＴＭＣ）（８11）に伝達された
アドレス（ａ）、データ（ｄ）および制御情報（ｃ）
は、導通状態に設定されたゲート部（Ｇ）（８３）を介
して共通バス（４）に送出される。As a result, the central processing unit (CPU) (1 1 )
The timing control unit from (TMC) (8 11) on the transmitted address (a), data (d) and control information (c)
Is sent to the common bus (4) via the gate section (G) (83) set to the conductive state.
【００４８】タイミング制御部（ＴＭＣ）（８3 ）にお
いては、タイムスロット制御部（ＴＳＣ）（８２）が、
タイムスロット生成部（ＴＳＧ）（９）から伝達される
タイムスロット使用許可信号（ｔｕ3 ）に基づき、ゲー
ト部（Ｇ）（８３）を、送信元のタイミング制御部（Ｔ
ＭＣ）（８11）内のゲート部（Ｇ）（８３）と同一時間
領域に導通状態に設定する。[0048] In the timing control unit (TMC) (8 3), the time slot control unit (TSC) (82),
Based on the time slot use permission signal (tu 3 ) transmitted from the time slot generation unit (TSG) (9), the gate unit (G) (83) is connected to the timing control unit (T) of the transmission source.
MC) (8 11) is set to a conducting state in the same time region with the gate portion (G) (83) in the.
【００４９】その結果、中央処理部（ＣＰＵ）（１1 ）
から共通バス（４）に送出されたアドレス（ａ）、デー
タ（ｄ）および制御情報（ｃ）が、導通状態に設定され
たゲート部（Ｇ）（８３）を介して、対応する記憶部
（ＭＥＭ）（３）に伝達される。As a result, the central processing unit (CPU) (1 1 )
The address (a), the data (d), and the control information (c) sent from the common bus (4) by the corresponding memory unit (G) (83) through the corresponding gate unit (G) (83) are set. MEM) (3).
【００５０】記憶部（ＭＥＭ）（３）は、対応するタイ
ミング制御部（ＴＭＣ）（８3 ）から伝達されるアドレ
ス（ａ）、データ（ｄ）および制御情報（ｃ）を受信す
ると、公知の手順に基づき、記憶部（ＭＥＭ）（３）内
のアドレス（ａ）により指定される領域に、データ
（ｄ）を格納する。The storage section (MEM) (3), the address transmitted from the corresponding timing control unit (TMC) (8 3) ( a), when receiving the data (d) and control information (c), known Based on the procedure, the data (d) is stored in the area designated by the address (a) in the storage unit (MEM) (3).
【００５１】以上の説明から明らかな如く、本発明（請
求項４）の実施例によれば、中央処理部（ＣＰＵ）（１
1 ）が記憶部（ＭＥＭ）（３）に伝達すべきアドレス
（ａ）、データ（ｄ）および制御情報（ｃ）は、対応す
るタイミング制御部（ＴＭＣ）（８11）により、共通バ
ス（４）を、タイムスロット生成部（ＴＳＧ）（９）に
より使用許可された時間領域の間だけ占有し、共通バス
（４）を経由して記憶部（ＭＥＭ）（３）に転送される
為、他の機能要素（１００）と競合すること無く宛先の
記憶部（ＭＥＭ）（３）に転送可能となる。As is apparent from the above description, according to the embodiment of the present invention (claim 4), the central processing unit (CPU) (1
1) the address to be transmitted to the storage unit (MEM) (3) (a), data (d) and control information (c) is a corresponding timing control unit (TMC) (8 11), the common bus (4 ) Is occupied only during the time region permitted to be used by the time slot generation unit (TSG) (9) and transferred to the storage unit (MEM) (3) via the common bus (4). Can be transferred to the destination storage unit (MEM) (3) without conflict with the functional element (100).
【００５２】なお、図２乃至図５はあく迄本発明の一実
施例に過ぎず、例えば機能要素（１００）は図示される
中央処理部（ＣＰＵ）（１1 ）、（１2 ）、入出力部
（ＩＯ）（２）および記憶部（ＭＥＭ）（３）に限定さ
れることは無く、他に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。また本発明の対
象とする共通バスシステムは、図示されるものに限定さ
れぬことは言う迄も無い。2 to 5 are merely embodiments of the present invention, and the functional element (100) is, for example, a central processing unit (CPU) (1 1 ), (1 2 ) The present invention is not limited to the output unit (IO) (2) and the storage unit (MEM) (3), and various modifications can be considered, but in any case, the effect of the present invention does not change. It goes without saying that the common bus system which is the subject of the present invention is not limited to that shown in the drawings.
【００５３】[0053]
【発明の効果】以上、本発明（請求項１）によれば、各
機能要素から送出される各種情報は、競合すること無く
宛先機能要素に転送されることとなり、万一廃棄セルが
生じた場合にも直ちにその旨が送信元に通知され、必要
に応じて再送可能となり、また本発明（請求項４）によ
れば、各機能要素から送出される各種情報は、競合する
こと無く宛先機能要素に転送されることとなり、機能要
素数が増加した場合にも、当該共通バスシステムの情報
転送能力の低下が防止可能となる。As described above, according to the present invention (Claim 1), various information sent from each functional element is transferred to the destination functional element without conflict, and a discarded cell should occur. In that case, the fact is immediately notified to the transmission source, and the information can be retransmitted if necessary. Further, according to the present invention (Claim 4), various kinds of information transmitted from each functional element can be transmitted to the destination function without conflict. Therefore, even if the number of functional elements increases, it is possible to prevent the information transfer capability of the common bus system from deteriorating.
【図１】 本発明の原理を示す図であり、同図(a) は本
発明（請求項１）の原理を示し、同図(b) は本発明（請
求項４）の原理を示すFIG. 1 is a diagram showing the principle of the present invention, in which FIG. 1 (a) shows the principle of the present invention (claim 1), and FIG. 1 (b) shows the principle of the present invention (claim 4).
【図２】 本発明（請求項１乃至３）の一実施例による
共通バスシステムを示す図FIG. 2 is a diagram showing a common bus system according to an embodiment of the present invention (claims 1 to 3).
【図３】 図２におけるセル構造の一例を示す図FIG. 3 is a diagram showing an example of a cell structure in FIG.
【図４】 本発明（請求項４乃至６）の一実施例による
共通バスシステムを示す図FIG. 4 is a diagram showing a common bus system according to an embodiment of the present invention (claims 4 to 6).
【図５】 図４におけるタイムスロット割当方法の一例
を示す図5 is a diagram showing an example of a time slot allocation method in FIG.
【図６】 従来ある共通バスシステムの一例を示す図FIG. 6 is a diagram showing an example of a conventional common bus system.
１ 中央処理部（ＣＰＵ） ２ 入出力部（ＩＯ） ３ 記憶部（ＭＥＭ） ４、２００ 共通バス ５ 競合制御部（ＢＡ） ６、２１０ 自己ルーチングスイッチ（ＳＲＳ） ７ スイッチ制御部（ＳＣＬ） ８ タイミング制御部（ＴＭＣ） ９ タイムスロット生成部（ＴＳＧ） ６１ セル廃棄検出部（ＳＬＤ） ６２ セル廃棄通知部（ＳＬＡ） ７１ 機能インタフェース部（ＤＩＦ） ７２ 送信セル生成部（ＣＡＳ） ７３ 受信セル分解部（ＣＤＡ） ７４ 再送部（ＲＴＹ） ８１ アドレス判定部（ＡＤＣ） ８２ タイムスロット制御部（ＴＳＣ） ８３ ゲート部（Ｇ） １００ 機能要素 ３００ セル組立分解手段 ４００ タイムスロット占有手段 1 Central processing unit (CPU) 2 Input / output unit (IO) 3 Storage unit (MEM) 4, 200 Common bus 5 Contention control unit (BA) 6, 210 Self-routing switch (SRS) 7 Switch control unit (SCL) 8 Timing Control unit (TMC) 9 Time slot generation unit (TSG) 61 Cell discard detection unit (SLD) 62 Cell discard notification unit (SLA) 71 Functional interface unit (DIF) 72 Transmission cell generation unit (CAS) 73 Reception cell disassembly unit ( CDA) 74 Retransmission unit (RTY) 81 Address determination unit (ADC) 82 Time slot control unit (TSC) 83 Gate unit (G) 100 Functional element 300 Cell assembling / disassembling means 400 Time slot occupying means
Claims (6)
し、前記各機能要素が前記共通バスを経由して情報を送
受信する共通バスシステムにおいて、 前記共通バスを、自己ルーチングスイッチにより構成
し、 前記各機能要素に対応して、それぞれ対応する機能要素
から前記共通バスに送出される情報を、転送先の機能要
素の識別情報を付加した予め定められた形式のセルに組
立てて前記自己ルーチングスイッチに送出し、 前記自己ルーチングスイッチから到着する前記セルから
情報を抽出し、対応する前記機能要素に伝達するセル組
立分解手段を設けることを特徴とするバス競合制御方
式。1. A common bus system in which a plurality of functional elements are connected by a common bus and each of the functional elements transmits and receives information via the common bus, wherein the common bus is configured by a self-routing switch, Corresponding to each functional element, the information sent from the corresponding functional element to the common bus is assembled into a cell of a predetermined format to which identification information of the functional element of the transfer destination is added, and the self-routing switch is assembled. A bus contention control system, comprising: cell assembling / disassembling means for sending out, extracting information from the cell arriving from the self-routing switch, and transmitting the information to the corresponding functional element.
転送される前記セルが廃棄されたことを検出し、該廃棄
セルの送信元のセル組立分解手段に通知することを特徴
とする請求項１記載のバス競合制御方式。2. The self-routing switch detects that the cell transferred internally is discarded and notifies the cell assembling / disassembling means of the source of the discarded cell. Bus contention control method.
チングスイッチから送出したセルの廃棄を通知された場
合に、廃棄を通知されたセルを再送することを特徴とす
る請求項１記載のバス競合制御方式。3. The bus contention according to claim 1, wherein when the cell assembling / disassembling means is notified of discarding of the cell sent from the self-routing switch, the cell of which discarding is notified is retransmitted. control method.
し、前記各機能要素が前記共通バスを経由して情報を送
受信する共通バスシステムにおいて、 前記共通バスの占有時間を、所定周期で繰返す一定長の
タイムスロットに区分し、 前記各機能要素に対応して、それぞれ対応する機能要素
から前記共通バスの使用要求が生起した場合に、前記共
通バスの空きタイムスロットを獲得し、獲得したタイム
スロットにおいて前記共通バスを占有し、対応する前記
機能要素が送出する所要の情報を転送するタイムスロッ
ト占有手段を設けることを特徴とするバス競合制御方
式。4. A common bus system in which a plurality of functional elements are connected by a common bus and each of the functional elements transmits and receives information via the common bus, in which a occupying time of the common bus is repeated at a predetermined cycle. The time slot is divided into long time slots, and when there is a request for use of the common bus from the corresponding functional element corresponding to each of the functional elements, an empty time slot of the common bus is acquired and the acquired time slot is acquired. In the bus contention control method, a time slot occupying means for occupying the common bus and transferring required information transmitted by the corresponding functional element is provided.
する前記機能要素に予め割当てられている複数のタイム
スロットの中から、任意の空きタイムスロットを占有す
ることを特徴とする請求項４記載のバス競合制御方式。5. The time slot occupying unit occupies an empty time slot among a plurality of time slots pre-assigned to the corresponding functional element. Bus contention control method.
要素と、前記情報の転送先の機能要素の種別に基づき、
占有するタイムスロット数を決定することを特徴とする
請求項４記載のバス競合制御方式。6. The time slot occupying means, based on the type of its own functional element and the functional element of the transfer destination of the information,
The bus contention control system according to claim 4, wherein the number of occupied time slots is determined.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256526A JPH08125670A (en) | 1994-10-21 | 1994-10-21 | Bus contention control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6256526A JPH08125670A (en) | 1994-10-21 | 1994-10-21 | Bus contention control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125670A true JPH08125670A (en) | 1996-05-17 |
Family
ID=17293854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256526A Withdrawn JPH08125670A (en) | 1994-10-21 | 1994-10-21 | Bus contention control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125670A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043391A1 (en) * | 1997-03-21 | 1998-10-01 | Hitachi, Ltd. | Electronic device, electronic device using method, and electronic device system |
-
1994
- 1994-10-21 JP JP6256526A patent/JPH08125670A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043391A1 (en) * | 1997-03-21 | 1998-10-01 | Hitachi, Ltd. | Electronic device, electronic device using method, and electronic device system |
| US6757765B1 (en) | 1997-03-21 | 2004-06-29 | Hitachi, Ltd. | Electronic device, method for using electronic device, and electronic device system for reserving bus usage time on a bus to conduct communications between electronic devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4560985A (en) | Dual-count, round-robin distributed arbitration technique for serial buses | |
| US4536874A (en) | Bandwidth efficient multipoint data communication system | |
| US5546543A (en) | Method for assigning priority to receive and transmit requests in response to occupancy of receive and transmit buffers when transmission and reception are in progress | |
| ES2304788T3 (en) | DATA COMMUNICATION NETWORK WITH HIGHLY EFFICIENT INTERROGATION PROCEDURE. | |
| EP0179550B1 (en) | Controlled star network | |
| US4744023A (en) | Processor access control arrangement in a multiprocessor system | |
| JPH0748739B2 (en) | Multiple access control method and multiple access control system implementing the method | |
| JP2882384B2 (en) | Traffic shaping device | |
| JPS6342542A (en) | Spatial dividing switch of data packet and method of exchanging data packets | |
| WO1997032254A1 (en) | System and method for bus contention resolution | |
| US9213660B2 (en) | Receiver based communication permission token allocation | |
| US6157951A (en) | Dual priority chains for data-communication ports in a multi-port bridge for a local area network | |
| CN110908936B (en) | bus control circuit | |
| US4796022A (en) | Double transit bus system | |
| EP0616450A2 (en) | Communication control device | |
| JPH08125670A (en) | Bus contention control system | |
| JP3500511B2 (en) | An input queuing system for connecting to the inputs of a space division switching matrix. | |
| KR100358180B1 (en) | A bus arbiter providing multi-stage connection and method thereof | |
| JP3747020B2 (en) | Crossbar mediation system | |
| JP3497756B2 (en) | Competition control circuit | |
| JPS5951794B2 (en) | Control method of distributed electronic exchange | |
| KR900006971B1 (en) | Method and arrangement for communicating between processors having variable priorties | |
| CA1235229A (en) | Double transit bus system | |
| AU711109C (en) | Data communication network with highly efficient polling procedure | |
| JPS62199129A (en) | Satellite communication system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |