JPH08124824A - Method of forming resist pattern - Google Patents
Method of forming resist patternInfo
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- JPH08124824A JPH08124824A JP25560194A JP25560194A JPH08124824A JP H08124824 A JPH08124824 A JP H08124824A JP 25560194 A JP25560194 A JP 25560194A JP 25560194 A JP25560194 A JP 25560194A JP H08124824 A JPH08124824 A JP H08124824A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造工
程においてエッチングを行う前に所望のレジストパター
ンを形成する方法の改良に関し、特に、半導体製品間に
おける現像時のローディング効果のバラツキをなくし、
異種半導体装置毎のレジストパターンの製造条件を一定
にできるようにし、しかもエッチング時のローディング
効果の製品間のバラツキをなくせるようにしたものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a method for forming a desired resist pattern before etching in a semiconductor device manufacturing process, and more particularly, to eliminate variations in loading effect during development among semiconductor products,
The manufacturing conditions of the resist pattern for different kinds of semiconductor devices can be made constant, and further, variations in the loading effect at the time of etching can be eliminated.
【０００２】[0002]
【従来の技術】半導体装置の製造工程において、例えば
配線パターンを形成する際に必要なレジストパターン
は、次のような手順で形成されていた。即ち、アルミニ
ウム等の配線金属をウエハ全面に堆積して金属膜を形成
するとともに、金属膜の上面にレジスト溶液を滴下した
後にウエハを回転させて（スピンコートして）レジスト
膜を形成し、そのレジスト膜をレチクルを用いて選択的
に露光する。その後にウエハ上に現像液を滴下してウエ
ハ上に液盛り（現像液ディスペンス）し、この状態でウ
エハを静止する。これが現像であり、その静止時間が現
像時間となる。そして、所定の現像時間が経過したら、
ウエハを回転させて現像液を除去し、純水で洗浄（リン
ス）し、さらにウエハを回転させてこれを乾燥（スピン
ブロー）させる。すると、ポジ型レジストであれば、露
光された部分が現像時に溶けて除去されるから、レチク
ルに形成されたパターンに応じたレジストパターンがウ
エハ上に形成される。なお、上記のような現像方法はパ
ドル式現像法といい、現像液使用量や現像シーケンスの
コントロールの容易さから、一般的に使用されている方
法である。2. Description of the Related Art In a semiconductor device manufacturing process, for example, a resist pattern required for forming a wiring pattern has been formed by the following procedure. That is, a wiring metal such as aluminum is deposited on the entire surface of the wafer to form a metal film, and the resist solution is dropped on the upper surface of the metal film, and then the wafer is rotated (spin-coated) to form a resist film. The resist film is selectively exposed using a reticle. After that, the developing solution is dropped on the wafer to fill the wafer (developing solution), and the wafer is stopped in this state. This is development, and the rest time is the development time. Then, when the predetermined development time has passed,
The wafer is rotated to remove the developer, washed with pure water (rinse), and further rotated to dry (spin blow) the wafer. Then, in the case of a positive type resist, the exposed portion is melted and removed at the time of development, so that a resist pattern corresponding to the pattern formed on the reticle is formed on the wafer. The developing method as described above is called a paddle type developing method, and is a commonly used method because of the ease of controlling the amount of developer used and the developing sequence.
【０００３】[0003]
【発明が解決しようとする課題】ここで、上述したよう
なレジストパターンの形成方法では、現像液量が少量一
定であるために、現像時におけるローディング効果の影
響が大きいという問題点がある。例えば、ウエハにおけ
るレジストの可溶領域が小さい場合には、現像開始時と
現像終了時とでは現像液の濃度には大きな差は生じない
から、所望のレジストパターンが得られる。しかし、レ
ジストの可溶領域が大きくなると、反応する現像液量が
多くなるため現像が進行するに従って現像液の濃度は薄
くなり、現像速度が遅くなる。このため、レジストパタ
ーンの開口部分の幅が、設計時の幅よりも狭くなり、そ
の後のエッチングによって形成される配線パターンの寸
法精度の悪化を招く一つの原因となっていた。The method of forming a resist pattern as described above has a problem that the loading effect during development is large because the amount of the developing solution is small and constant. For example, when the soluble region of the resist on the wafer is small, there is no large difference in the concentration of the developer between the start of development and the end of development, so that a desired resist pattern can be obtained. However, when the soluble region of the resist becomes large, the amount of the developing solution that reacts increases, so that the concentration of the developing solution becomes thin as the development proceeds, and the developing speed becomes slow. Therefore, the width of the opening portion of the resist pattern becomes narrower than the width at the time of design, which is one of the causes of deteriorating the dimensional accuracy of the wiring pattern formed by subsequent etching.
【０００４】このようなローディング効果の影響は、予
測されるローディング効果の大きさを考慮しつつ現像条
件等を設定すれば解決可能なものではあるが、その条件
は半導体製品毎に異なるため、多品種の製品を製造する
ラインでは個々の製品毎に条件を設定しなければなら
ず、多大な手間がかかってしまうことになる。また、現
像液の量を、現像時に溶け出すレジストの量に対し濃度
が一定であるとみなせる程度に大量にすれば、ローディ
ング効果の影響は無視できることになるが、これでは現
像液の消費量が増大してしまうから、コスト的には実現
性が乏しいし、これによって現像時のローディング効果
の影響が小さくなったとしても、その後のエッチング時
のローディング効果の影響はエッチング領域の大小によ
って異なってしまうから、最終的な寸法精度を高めるた
めには、やはり製品毎にエッチング条件を設定しなけれ
ばならず、多大な手間がかかってしまうのである。The influence of such a loading effect can be solved by setting the developing condition and the like while considering the magnitude of the predicted loading effect. However, since the condition is different for each semiconductor product, there are many cases. In a line that manufactures products of various types, it is necessary to set conditions for each individual product, which requires a lot of trouble. Further, if the amount of the developing solution is made large enough to consider the concentration to be constant with respect to the amount of the resist that dissolves at the time of development, the effect of the loading effect can be neglected, but this consumes the developing solution. Since the cost increases, the cost is not feasible, and even if the effect of the loading effect at the time of development is reduced by this, the effect of the loading effect at the time of subsequent etching varies depending on the size of the etching region. Therefore, in order to improve the final dimensional accuracy, it is necessary to set the etching conditions for each product, which requires a lot of trouble.
【０００５】なお、ローディング効果の影響を小さくす
る従来の技術として、特開平１−２４６８３４号公報に
開示されたものがあるが、これは、ある一つのウエハ内
において着目するレジストパターンの疎密の差によるロ
ーディング効果（マイクロ・ローディング効果）の影響
を小さくするために有効な技術であって、レジスト可溶
量、被エッチング量を一定にするような定義がなされて
いないため、製品間のローディング効果の影響の差をな
くすことはできなかった。As a conventional technique for reducing the influence of the loading effect, there is one disclosed in Japanese Patent Laid-Open No. 1-246834, which is a difference in density of resist patterns of interest within a single wafer. It is an effective technique to reduce the effect of loading effect (micro loading effect) due to the above. Since it is not defined to make the resist soluble amount and the etched amount constant, The difference in impact could not be eliminated.
【０００６】本発明は、このような従来の技術が有する
未解決の課題に着目してなされたものであって、半導体
製品間における現像時のローディング効果のバラツキを
なくし、異種半導体装置毎のレジストパターンの製造条
件を一定にできるようにし、しかもエッチング時のロー
ディング効果の製品間のバラツキをなくすことができる
レジストパターンの形成方法を提供することを目的とし
ている。The present invention has been made by paying attention to the unsolved problems of the prior art as described above, and eliminates the variations in the loading effect during development among semiconductor products, and resists of different semiconductor devices. An object of the present invention is to provide a method for forming a resist pattern, which makes it possible to keep the pattern manufacturing conditions constant and eliminate variations in the loading effect during etching between products.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明であるレジストパターンの形成
方法は、一の半導体製品が作られるウエハ上にレジスト
パターンを形成する際のショットサイズＡ1 ，レチクル
透過率Ｂ1 及びショット数Ｃ1 から決まる被エッチング
面積Ｓ1 と、他の半導体製品が作られるウエハ上に前記
レジストパターンと同一レベルのレジストパターンを形
成する際のショットサイズＡ2 ，レチクル透過率Ｂ2 及
びショット数Ｃ2 から決まる被エッチング面積Ｓ2 とが
一致するように、前記レチクル透過率Ｂ2 又はショット
数Ｃ2 の少なくとも一方を調整して、レジストパターン
を形成するようにした。In order to achieve the above object, a method of forming a resist pattern according to a first aspect of the invention is a shot for forming a resist pattern on a wafer on which one semiconductor product is manufactured. size a 1, the area to be etched S 1 determined by the reticle transmittance B 1 and the number of shots C 1, shot size for forming the resist pattern of the resist pattern at the same level on a wafer that other semiconductor product is made a 2, so that the area to be etched S 2 match determined by the reticle transmittance B 2 and the number of shots C 2, by adjusting at least one of the reticle transmittance B 2 or shot number C 2, to form a resist pattern I did it.
【０００８】ここで、請求項２に係る発明は、上記請求
項１に係る発明であるレジストパターンの形成方法にお
いて、前記レチクル透過率Ｂ2 の調整を、レチクル内に
付加的パターンを形成することにより行うようにし、請
求項３に係る発明は、同様に請求項１又は請求項２に係
る発明であるレジストパターンの形成方法において、前
記レチクル透過率Ｂ2 の調整を、スクラブ・ライン領域
の開口面積を増加又は減少することにより行うようにし
た。According to a second aspect of the present invention, in the method of forming a resist pattern according to the first aspect, the reticle transmittance B 2 is adjusted by forming an additional pattern in the reticle. According to a third aspect of the present invention, in the resist pattern forming method according to the first or second aspect of the present invention, the reticle transmittance B 2 is adjusted by opening the scrub line region. This is done by increasing or decreasing the area.
【０００９】一方、請求項４に係る発明は、上記請求項
１〜３に係る発明であるレジストパターンの形成方法に
おいて、前記ショット数Ｃ2 の調整を、ウエハ上のチッ
プが形成されない領域にショットすることにより行うよ
うにし、請求項５に係る発明は、同様に上記請求項１〜
３に係る発明であるレジストパターンの形成方法におい
て、前記ショット数Ｃ2 の調整を、ウエハ上のチップが
形成される領域にショットしないことにより行うように
した。On the other hand, the invention according to claim 4 is the method of forming a resist pattern according to any one of claims 1 to 3, wherein the number of shots C 2 is adjusted to a region on the wafer where chips are not formed. The invention according to claim 5 is the same as above.
In the resist pattern forming method according to the third aspect of the present invention, the number of shots C 2 is adjusted by not making a shot on a region on the wafer where chips are formed.
【００１０】[0010]
【作用】ショットサイズとは、レジストパターン形成時
に縮小レンズを通過してレジスト膜上に投影されるレチ
クルの全面積のことであり、実際のレチクルの面積と縮
小レンズの縮小率とを掛け合わせることにより求められ
る。縮小率が１である（つまり、レチクルが原寸サイズ
である）場合には、レチクルの面積がそのままショット
サイズとなる。また、レチクル透過率とは、レチクルの
全面積に対する光を透過させる面積の割合のことであ
る。そして、ショット数とは、ウエハ毎の一つのレチク
ルを用いた露光の回数のことである。さらに、同一レベ
ルのレジストパターンとは、例えば一方のウエハでアク
ティブ領域形成時のレジストパターンを指せば、他方の
ウエハでもアクティブ領域形成時のレジストパターンを
指し、一方のウエハでゲート領域形成時のレジストパタ
ーンを指せば、他方のウエハでもゲート領域形成時のレ
ジストパターンを指し、一方のウエハで配線領域形成時
のレジストパターンを指せば、他方のウエハでも配線領
域形成時のレジストパターンを指す、というように、同
様の工程で用いられるレジストパターンのことを意味し
ている。The shot size is the total area of the reticle which passes through the reduction lens and is projected onto the resist film when the resist pattern is formed, and the actual reticle area is multiplied by the reduction ratio of the reduction lens. Required by. When the reduction ratio is 1 (that is, the reticle is the original size), the area of the reticle becomes the shot size as it is. The reticle transmittance is the ratio of the area that transmits light to the entire area of the reticle. The number of shots is the number of times of exposure using one reticle for each wafer. Further, the same level resist pattern means, for example, a resist pattern when forming an active region on one wafer and a resist pattern when forming an active region on the other wafer, and a resist pattern when forming a gate region on one wafer. If the pattern is pointed to, the other wafer also refers to the resist pattern when the gate region is formed, and if the one wafer refers to the resist pattern when the wiring region is formed, the other wafer also refers to the resist pattern when the wiring region is formed. Means a resist pattern used in the same process.
【００１１】そして、一つのウエハにおける１回のレジ
ストパターン形成時の被エッチング面積（レジスト可溶
領域）Ｓは、ショットサイズをＡ，レチクル透過率を
Ｂ，ショット数をＣとすれば、 Ｓ＝Ａ×Ｂ×Ｃ ……（１） として求められる。The area S to be etched (resist-soluble region) S when one resist pattern is formed on one wafer is S = S where shot size is A, reticle transmittance is B, and number of shots is C. A × B × C (1)
【００１２】従って、請求項１に係る発明における被エ
ッチング面積Ｓ1 及び被エッチング面積Ｓ2 は、上記
（１）式から、 Ｓ1 ＝Ａ1 ×Ｂ1 ×Ｃ1 ……（２） Ｓ2 ＝Ａ2 ×Ｂ2 ×Ｃ2 ……（３） となる。Therefore, the etched area S 1 and the etched area S 2 in the invention according to claim 1 are calculated from the above formula (1) as follows: S 1 = A 1 × B 1 × C 1 (2) S 2 = A 2 × B 2 × C 2 (3)
【００１３】そして、レチクル透過率Ｂ2 又はショット
数Ｃ2 の少なくとも一方を調整して被エッチング面積Ｓ
1 と被エッチング面積Ｓ2 とを一致させると、現像時に
溶け出すレジストの量が両ウエハ間で等しくなり、溶け
出すレジストの量が等しければ現像時のローディング効
果も同じになるから、レジストパターンが異なっている
にも関わらず、フォト・リソグラフィ・プロセスの条件
は、両ウエハは同じになる。つまり、一の半導体製品が
作られるウエハ上にレジストパターンを形成する際の条
件を変更することなく、他の半導体製品が作られるウエ
ハ上にレジストパターンを形成しても、同一の寸法精度
が得られる。Then, at least one of the reticle transmittance B 2 and the shot number C 2 is adjusted so that the etching area S
When 1 and the area to be etched S 2 are matched, the amount of resist that dissolves during development becomes the same between both wafers, and if the amount of resist that dissolves is the same, the loading effect during development also becomes the same. Despite being different, the photolithography process conditions are the same for both wafers. That is, the same dimensional accuracy can be obtained even if a resist pattern is formed on a wafer on which another semiconductor product is manufactured without changing the conditions for forming a resist pattern on a wafer on which one semiconductor product is manufactured. To be
【００１４】また、請求項２に係る発明のように、レチ
クル内にダミーパターンが設けられれば、それだけレチ
クル透過率が小さくなるし、請求項３に係る発明のよう
に、スクラブ・ライン領域の開口面積を増加させればそ
れだけレチクル透過率が大きくなるし、逆にスクラブ・
ライン領域の開口面積を減少させればそれだけレチクル
透過率が小さくなる。Further, as in the invention according to claim 2, if the dummy pattern is provided in the reticle, the reticle transmittance is reduced by that much, and as in the invention according to claim 3, the opening of the scrub line region is formed. Increasing the area increases the reticle transmittance, and conversely scrubs
The smaller the opening area of the line region, the smaller the reticle transmittance.
【００１５】一方、請求項４に係る発明のように、チッ
プが形成されない領域にショットすれば、それだけショ
ット数が大きくなるし、請求項５に係る発明のように、
チップが形成されるべき領域にショットしなければ、そ
れだけショット数が小さくなる。On the other hand, as in the invention according to claim 4, if the shot is made in the region where the chip is not formed, the number of shots is increased, and as in the invention according to claim 5,
If the shots are not made in the area where the chips are to be formed, the number of shots will be smaller.
【００１６】[0016]
【実施例】以下、この発明の実施例を説明する。図１及
び図２は、本発明の一実施例を示すフローチャートであ
り、図１は基本となる一の半導体製品の配線パターンを
形成する際の手順を示し、図２は他の半導体製品の配線
パターンを形成する際の手順を示している。Embodiments of the present invention will be described below. 1 and 2 are flowcharts showing an embodiment of the present invention. FIG. 1 shows a procedure for forming a wiring pattern of one basic semiconductor product, and FIG. 2 shows wiring of another semiconductor product. The procedure at the time of forming a pattern is shown.
【００１７】即ち、一の半導体製品の配線パターンを形
成する際には、先ず、レチクル透過率Ｂ1 を求める（ス
テップ１０１）。このレチクル透過率Ｂ1 は、レチクル
の設計時にそのパターン占有率を求め、そのパターン占
有率を１から減じることにより求めてもよいし、或いは
レチクルが作成された後に測定してもよい。レチクル透
過率Ｂ1 が求められたら、上記（２）式に従って、ウエ
ハ上の被エッチング面積Ｓ1 を算出する（ステップ１０
２）。この際、ショットサイズＡ1及びショット数Ｃ1
が必要であるが、ショットサイズＡ1 は使用するレチク
ルの面積及び縮小率から求めることができ、ショット数
Ｃ1 はショットサイズＡ1 及びウエハサイズに基づいて
設定すればよい。That is, when forming the wiring pattern of one semiconductor product, first, the reticle transmittance B 1 is obtained (step 101). The reticle transmittance B 1 may be obtained by obtaining the pattern occupancy rate at the time of designing the reticle and subtracting the pattern occupancy rate from 1, or may be measured after the reticle is created. When the reticle transmittance B 1 is obtained, the etched area S 1 on the wafer is calculated according to the above equation (2) (step 10).
2). At this time, the shot size A 1 and the shot number C 1
However, the shot size A 1 can be obtained from the area of the reticle used and the reduction ratio, and the shot number C 1 may be set based on the shot size A 1 and the wafer size.
【００１８】そして、最適なプロセス条件を決定する
（ステップ１０３）。この場合のプロセス条件として
は、フォト・リソグラフィ・プロセス（レジストパター
ン形成プロセス）でのレジスト塗布、ベーク、露光現像
条件等と、その後のエッチング・プロセスの条件とがあ
る。エッチング・プロセス条件としては、例えばウェッ
ト・エッチング・プロセスでのエッチャント濃度やエッ
チング時間等であり、ドライ・エッチング・プロセス
（例えば、ケミカル・ドライ・エッチング，ＲＩＥ，Ｅ
ＣＲ等）でのエッチングガス構成、ガス圧力、エッチン
グ時間等である。Then, the optimum process condition is determined (step 103). The process conditions in this case include conditions such as resist coating in a photolithography process (resist pattern forming process), baking, exposure and development, and subsequent etching processes. The etching process conditions include, for example, the etchant concentration and etching time in the wet etching process, and the dry etching process (for example, chemical dry etching, RIE, E).
Etching gas composition, gas pressure, etching time, etc.
【００１９】条件が決定されたら、上述したパドル式現
像法を利用してレジストパターンを形成し（ステップ１
０４）、所望のレジストパターンが形成されたら、公知
のエッチング工程により配線パターンを形成する（ステ
ップ１０５）。その後、同種の半導体製品の配線パター
ンを連続して形成するのであれば、ステップ１０３で求
めた条件がそのまま使えることから、ステップ１０４，
１０５の処理を繰り返し行えばよい。After the conditions are determined, a resist pattern is formed using the paddle type developing method described above (step 1
04) When the desired resist pattern is formed, a wiring pattern is formed by a known etching process (step 105). After that, if wiring patterns of the same kind of semiconductor products are to be continuously formed, the conditions obtained in step 103 can be used as they are,
The process of 105 may be repeated.
【００２０】ここで、他の半導体製品の配線パターンを
形成することになったら、その配線パターンを形成する
ためのレチクルの実際のレチクル透過率Ｂ2 を求める
（ステップ２０１）。レチクル透過率Ｂ2 の求め方は、
レチクル透過率Ｂ1 と同様である。そして、実際のレチ
クル透過率Ｂ2 が求まったら、図１のステップ１０２で
求めた被エッチング面積Ｓ1 と、上記（３）式で求めら
れる被エッチング面積Ｓ2とが一致するように、レチク
ル透過率Ｂ2 ，ショット数Ｃ2 を調整する（ステップ２
０２）。具体的には、レチクル透過率Ｂ2 を固定して考
えれば、ショット数Ｃ2 を、 Ｃ2 ＝Ｓ1 ／（Ａ2 ×Ｂ2 ） ……（４） とすればよい。ここで、ショット数Ｃ2 が、このウエハ
に対して通常の手法により求められたショット数Ｃ2 '
よりも大きいのであれば、通常はチップが作られない領
域にまでショットしてショット数を調整すればよい。逆
にショット数Ｃ2がショット数Ｃ2 ' よりも小さいので
あれば、通常はチップが作られる領域にチップを作らな
いことにして、ショット数を調整すればよい。さらに、
ショット数Ｃ2 が整数でない場合（ほとんどの場合は、
整数でないと思われるが。）には、図３に示すようにシ
ョット範囲１の一部がウエハ２の外側に飛び出すように
して調整すればよい。Here, when the wiring pattern of another semiconductor product is to be formed, the actual reticle transmittance B 2 of the reticle for forming the wiring pattern is obtained (step 201). To obtain the reticle transmittance B 2 ,
This is the same as the reticle transmittance B 1 . Then, when the actual reticle transmittance B 2 is obtained, the reticle transmission is performed so that the etching area S 1 obtained in step 102 of FIG. 1 and the etching area S 2 obtained by the above equation (3) match. The rate B 2 and the shot number C 2 are adjusted (step 2
02). Specifically, if the reticle transmittance B 2 is fixed, the number of shots C 2 may be C 2 = S 1 / (A 2 × B 2 ) ... (4). Here, the number of shots C 2 is the number of shots C 2 ′ obtained by a normal method for this wafer.
If it is larger than that, shots may be adjusted to the area where chips are not normally formed and the number of shots may be adjusted. On the contrary, if the number of shots C 2 is smaller than the number of shots C 2 ′, the number of shots may be adjusted by not forming a chip in the area where a chip is normally formed. further,
If the shot number C 2 is not an integer (in most cases,
It seems not to be an integer. 3) may be adjusted so that a part of the shot range 1 is projected to the outside of the wafer 2 as shown in FIG.
【００２１】これに対し、ショット数Ｃ2 を固定して考
えれば、レチクル透過率Ｂ2 を、 Ｂ2 ＝Ｓ1 ／（Ａ2 ×Ｃ2 ） ……（５） とすればよい。ここで、この求められたレチクル透過率
Ｂ2 が、ステップ２０１で求めたレチクル透過率Ｂ2 よ
りも小さい場合には、レチクル上の半導体製品に差し障
りのない領域に付加的パターンを形成すればよいし、或
いはレチクル上のスクラブ・ライン領域を決めるパター
ンの幅を狭くすればよし、場合によっては両者を併用し
てもよい。逆にここで求められたレチクル透過率Ｂ
2 が、ステップ２０１で求めたレチクル透過率Ｂ2 より
も大きい場合には、レチクル上のスクラブ・ライン領域
を決めるパターンの幅を広くすればよい。On the other hand, if the number of shots C 2 is fixed, the reticle transmittance B 2 may be set to B 2 = S 1 / (A 2 × C 2 ) ... (5). Here, if the obtained reticle transmittance B 2 is smaller than the reticle transmittance B 2 obtained in step 201, an additional pattern may be formed in a region on the reticle that does not interfere with the semiconductor product. Alternatively, the width of the pattern that determines the scrub line area on the reticle may be narrowed, or both may be used together depending on the case. On the contrary, the reticle transmittance B obtained here
If 2 is larger than the reticle transmittance B 2 obtained in step 201, the width of the pattern that determines the scrub line area on the reticle may be widened.
【００２２】なお、このステップ２０２では、レチクル
透過率Ｂ2 又はショット数Ｃ2 のいずれか一方のみを調
整してもよいが、両方を調整して被エッチング面積Ｓ1
と被エッチング面積Ｓ2 とを一致させてもよい。例え
ば、最初はレチクル透過率Ｂ2を固定して考え、上記
（４）式の演算結果の整数部分をショット数Ｃ2 とし、
今度はそのショット数Ｃ2 を上記（５）式に代入してレ
チクル透過率Ｂ2 を求めるようにすればよいし、その逆
の手順でもよい。In this step 202, either the reticle transmittance B 2 or the shot number C 2 may be adjusted, but both are adjusted to adjust the etching area S 1.
And the etched area S 2 may be matched. For example, at first, the reticle transmittance B 2 is fixed, and the integer part of the calculation result of the above equation (4) is set as the shot number C 2 ,
This time, the shot number C 2 may be substituted into the above equation (5) to obtain the reticle transmittance B 2 , or the reverse procedure may be used.
【００２３】そして、被エッチング面積Ｓ1 と被エッチ
ング面積Ｓ2 とが一致したら、レジストパターンを形成
し（ステップ２０３）、配線パターンを形成する（ステ
ップ２０４）のであるが、その際のプロセス条件は、図
１のステップ１０３で求めた条件と同一の条件とする。
つまり、被エッチング面積Ｓ1 と被エッチング面積Ｓ2
が一致していれば、現像時に溶け出すレジストの量も同
じになるから、現像時のローディング効果の影響も等し
くなり、従って、レジストパターンの寸法精度も同一に
なるし、レジストの開口面積が同一であれば、エッチン
グのローディング効果の影響も等しくなって、配線パタ
ーンの寸法精度も同一のものが得られるからである。When the area S 1 to be etched and the area S 2 to be etched match, a resist pattern is formed (step 203) and a wiring pattern is formed (step 204). The process conditions at that time are as follows. , And the same conditions as those obtained in step 103 of FIG.
That is, the etching area S 1 and the etching area S 2
If they match, the amount of resist that dissolves during development is also the same, so the effects of the loading effect during development are the same, so the dimensional accuracy of the resist pattern is the same, and the opening area of the resist is the same. In that case, the influence of the loading effect of etching becomes equal, and the same dimensional accuracy of the wiring pattern can be obtained.
【００２４】このように、本実施例にあっては、異なる
半導体製品のレジストパターンを形成するに当たり、両
者の被エッチング面積を一致させたため、最適なプロセ
ス条件を各製品毎に設定する必要がなくなり、それだけ
手間がかからなくなって製造コストが低減できるという
有利な効果を奏することができる。ここで、フォト・リ
ソグラフィ・プロセスでの実験例を示す。As described above, in this embodiment, when forming resist patterns of different semiconductor products, the areas to be etched are made to coincide with each other, so that it is not necessary to set the optimum process conditions for each product. Therefore, it is possible to obtain an advantageous effect that the manufacturing cost can be reduced because of less labor. Here, an experimental example in the photolithography process is shown.
【００２５】即ち、レジストにＴＳＭＲ−ＣＲ５０ｉ１
０（東京応化工業株式会社製）、膜厚２．０μｍを用
い、露光装置にＦＰＡ２０００ｉ１（キャノン株式会社
製）を使用し、製品１としてレチクル透過率２１．７５
％のもので条件出しを行った。その結果、露光量３８０
ｍＪ／cm2 、現像時間６０秒（現像液：東京応化工業株
式会社製 ＮＷＤ−Ｗパドル３０ｃｃ）にて所望パター
ン（レチクル上０．８μｍパターンが０．７μｍパター
ンに仕上がる。）が得られることが判った。That is, the resist is TSMR-CR50i1.
0 (manufactured by Tokyo Ohka Kogyo Co., Ltd.), a film thickness of 2.0 μm, FPA2000i1 (manufactured by Canon Inc.) is used as an exposure device, and product 1 has a reticle transmittance of 21.75.
The condition was set based on the percentage. As a result, the exposure amount is 380
A desired pattern (0.8 μm pattern on reticle is finished to 0.7 μm pattern) can be obtained with mJ / cm 2 and development time of 60 seconds (developing solution: NWD-W paddle 30 cc manufactured by Tokyo Ohka Kogyo Co., Ltd.). understood.
【００２６】次に、製品２としてレチクル透過率７７．
７０％のもので、且つ、ショットサイズ、ショット数が
製品１と同じものを同一条件で処理したところ、ポジ型
レジストの可溶領域の違いから、直径で平均値として
０．０３μｍ太めに仕上がってしまうことが判った。現
像液３０ｃｃに対し、製品１よりも可溶領域の広い製品
２では現像速度が遅くなり、条件が不適正になったこと
によりものである。Next, as a product 2, a reticle transmittance of 77.
When 70% and the same shot size and number of shots as those of the product 1 were processed under the same conditions, due to the difference in the soluble area of the positive resist, the average diameter was 0.03 μm thicker. It turns out that it will end up. This is because the product 2 having a wider soluble region than the product 30 cc with respect to the developer 30 cc has a low developing speed and the conditions are inappropriate.
【００２７】そこで、上記実施例で説明した手順に従
い、被エッチング領域が等しくなるように、製品２のレ
チクルのパターン領域を増やしたところ、製品１と同一
レベルの所望パターンが得られるようになった。なお、
上記実施例では、配線パターンの製造を例にとって説明
したが、本発明の適用対象はこれに限定されるものでは
なく、アクティブ領域を形成するレジストパターンでも
よいし、ゲート領域を形成するレジストパターンでもよ
い。Therefore, when the pattern areas of the reticle of the product 2 are increased according to the procedure described in the above embodiment so that the areas to be etched are made equal, a desired pattern of the same level as the product 1 can be obtained. . In addition,
In the above embodiments, the manufacturing of the wiring pattern is described as an example, but the application of the present invention is not limited to this, and it may be a resist pattern forming an active region or a resist pattern forming a gate region. Good.
【００２８】また、上記実施例では、二つの半導体製品
を例として説明したが、これは三つ以上になっても同様
であり、むしろ、製品種が増えるほど上記実施例の有利
な効果は顕著になる。In the above embodiment, two semiconductor products have been described as an example, but this is the same even when the number of products is three or more. Rather, the advantageous effects of the above embodiment become more remarkable as the number of product types increases. become.
【００２９】[0029]
【発明の効果】以上説明したように、本発明によれば、
異なる半導体製品の製造工程においてレジストパターン
を形成するにあたり、被エッチング面積を一致させたた
め、半導体製品間における現像時のローディング効果の
バラツキをなくすことができるから、製品毎に最適条件
出しを行う必要がなくなり、それだけ手間が軽減されて
製造コストが低減でき、しかも、エッチング時のローデ
ィング効果の製品間のバラツキをなくすこともできると
いう効果がある。As described above, according to the present invention,
When forming resist patterns in different semiconductor product manufacturing processes, the areas to be etched are made to match, so it is possible to eliminate variations in the loading effect during development between semiconductor products, so it is necessary to determine optimal conditions for each product. Therefore, there is an effect that the labor can be reduced accordingly, the manufacturing cost can be reduced, and the variation in the loading effect at the time of etching between products can be eliminated.
【００３０】特に、請求項２〜５に係る発明であれば、
被エッチング面積を容易に調整することができるという
効果がある。Particularly, in the inventions according to claims 2 to 5,
There is an effect that the area to be etched can be easily adjusted.
【図１】半導体装置の製造工程の一部を示すフローチャ
ートである。FIG. 1 is a flowchart showing a part of a manufacturing process of a semiconductor device.
【図２】半導体装置の製造工程の一部を示すフローチャ
ートである。FIG. 2 is a flowchart showing a part of a manufacturing process of a semiconductor device.
【図３】ショット数の調整方法の説明図である。FIG. 3 is an explanatory diagram of a method of adjusting the number of shots.
１ ショット範囲 ２ ウエハ 1 shot range 2 wafers
Claims (5)
ジストパターンを形成する際のショットサイズＡ1 ，レ
チクル透過率Ｂ1 及びショット数Ｃ1 から決まる被エッ
チング面積Ｓ1 と、他の半導体製品が作られるウエハ上
に前記レジストパターンと同一レベルのレジストパター
ンを形成する際のショットサイズＡ2，レチクル透過率
Ｂ2 及びショット数Ｃ2 から決まる被エッチング面積Ｓ
2 とが一致するように、前記レチクル透過率Ｂ2 又はシ
ョット数Ｃ2 の少なくとも一方を調整することを特徴と
するレジストパターンの形成方法。1. An etched area S 1 determined by a shot size A 1 , a reticle transmittance B 1 and a shot number C 1 when a resist pattern is formed on a wafer on which one semiconductor product is manufactured, and another semiconductor product. The etching area S determined by the shot size A 2 , the reticle transmittance B 2 and the number of shots C 2 when a resist pattern of the same level as the resist pattern is formed on the wafer on which
2. A method of forming a resist pattern, wherein at least one of the reticle transmittance B 2 and the number of shots C 2 is adjusted so that 2 and 2 match.
クル内に付加的パターンを形成することにより行う請求
項１記載のレジストパターンの形成方法。2. The resist pattern forming method according to claim 1, wherein the reticle transmittance B 2 is adjusted by forming an additional pattern in the reticle.
ラブ・ライン領域の開口面積を増加又は減少することに
より行う請求項１又は請求項２記載のレジストパターン
の形成方法。3. The method for forming a resist pattern according to claim 1, wherein the reticle transmittance B 2 is adjusted by increasing or decreasing the opening area of the scrub line region.
のチップが形成されない領域にショットすることにより
行う請求項１乃至請求項３のいずれかに記載のレジスト
パターンの形成方法。4. The method for forming a resist pattern according to claim 1, wherein the number of shots C 2 is adjusted by performing a shot on a region where a chip is not formed on the wafer.
のチップが形成される領域にショットしないことにより
行う請求項１乃至請求項３のいずれかに記載のレジスト
パターンの形成方法。5. The method of forming a resist pattern according to claim 1, wherein the number of shots C 2 is adjusted by not making a shot on a region where a chip is formed on the wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP25560194A JP3454936B2 (en) | 1994-10-20 | 1994-10-20 | Method of forming resist pattern |
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| JPH08124824A true JPH08124824A (en) | 1996-05-17 |
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