JPH08124102A - ライトドライバ回路 - Google Patents
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Abstract
能なライトドライバ回路を提供する。 【構成】 相補的な一対の入力信号がそれぞれベースに
供給された第1と第2のPNP入力トランジスタQP
1,QP2とインバーティッドダーリントン形態に第1
と第2のNPN出力トランジスタQ1,Q2を設け、対
応するPNP入力トランジスタのエミッタとNPN出力
トランジスタのコレクタとの間にそれぞれ第1の抵抗素
子R1を設け、第1と第2のNPN出力トランジスタQ
1,Q2の共通化されたコレクタと電源電圧との間に第
2の抵抗素子Raを設け、第1と第2のPNPトランジ
スタQP1,QP2のコレクタにクランプ用電圧を供給
し、第1と第2のNPN出力トランジスタQ1,Q2と
それぞれ直列形態に接続され相補的にスイッチ制御され
る第3と第4のNPN出力トランジスタQ3,Q4を設
けてブッリジ回路を構成してインダクティブヘッドを駆
動する。
Description
回路に関するものであり、例えば読み出しヘッドとして
MR(磁気抵抗効果素子)ヘッドを使用し、書き込みヘ
ッドとしてインダクティブヘッドを使用した複合ヘッド
用のものに利用して有効な技術に関するものである。
としては、1994年アイ・エス・エス・シー・シー、
セッション17/ディスク−ドライブ エレクトロニク
ス/ペーパー(ISSCC "94 SESSION17/DISK-DRIVE ELCTR
ONICS/PAPER)FA17・6、PP.286〜287があ
る。この回路は、図13に示すように、上段の対となる
トランジスタがPNPトランジスタQP1とQP2によ
り構成し、下段の対となるトランジスタをNPNトラン
ジスタQ3とQ4により構成し、入力信号WDのロウレ
ベルによりトランジスタQP1とQ4をオン状態にして
磁気ヘッドLに電流を流し、入力信号WDNのロウレベ
ルによりトランジスタQP2とQ3をオン状態にして磁
気ヘッドLに上記とは逆方向に電流を流すようにする。
気ヘッド用駆動回路においては、上段のトランジスタが
PNPトランジスタQP1とQP2を用いているため
に、必要な駆動電流を流すためにNPNトランジスタを
用いた場合に比べて大きなサイズのトランジスタを用い
ることや、ヘッド端子電圧が電源電圧VCC以上には上
げられない。このようにヘッド端子電圧が小さいと、書
き込み電流の切り換え時に磁気ヘッドのインダクタンス
成分に蓄積されたエネルギーを放出させるに時間がかか
り、高速動作が制限される。また、上記電流切り換え時
におけるライト電流の制動を最適化するために設けられ
るダンピング抵抗は、定常時には無駄な電流を流すとと
もに、磁気ヘッドに流れる実質的な書き込み電流を減ら
してしまうという問題がある。
トランジスタとして、PNPトランジスタとNPNトラ
ンジスタにより構成されたインバーティッドダーリント
ン回路を利用することを考えた。この場合、上記のよう
な問題の他に、複数のライトドライバが搭載されてなる
リード/ライト用集積回路においては、複数からなる磁
気ディスクに位置データ(サーボデータ)を高速に書き
込むようにするため、全ての磁気ヘッドを同時に動作さ
せて同時に書き込み動作を行うというマルチサーボライ
ト動作を設けることが便利である。しかし、リード/ラ
イト用集積回路に搭載されたライトドライバ回路の数に
対して磁気ディスク面の数が少ないシステムでは、かか
るライトドライバに対応したヘッド端子が開放状態とな
り、上記のようなインバーティッドダーリントン回路を
用いると、大きな書き込み電流が入力側のPNPトラン
ジスタに流れることとなって、その電流許容値を超えて
しまうという問題の生じることが明らかとなった。
高速書き込み動作が可能なライトドライバ回路を提供す
ることにある。この発明の他の目的は、マルチサーボラ
イト動作が可能にされたライトドライバ回路を提供する
ことにある。この発明の更に他の目的は、高い精度での
書き込み電流の設定を可能としたライトドライバ回路を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、相補的な一対の入力信号が
それぞれベースに供給された第1と第2のPNP入力ト
ランジスタに対してインバーティッドダーリントン形態
に第1と第2のNPN出力トランジスタを設け、上記対
応するPNP入力トランジスタのエミッタとNPN出力
トランジスタのコレクタとの間にそれぞれ第1の抵抗素
子を設け、上記第1と第2のNPN出力トランジスタの
共通化されたコレクタと電源電圧との間に第2の抵抗素
子を設け、上記第1と第2のPNPトランジスタのコレ
クタにクランプ用電圧を供給し、上記第1と第2のNP
N出力トランジスタとそれぞれ直列形態に接続され相補
的にスイッチ制御される第3と第4のNPN出力トラン
ジスタを設け、上記第1と第3の出力トランジスタの接
続点と上記第2と第4の出力トランジスタの接続点とを
それぞれ第1と第2の出力端子として、それらの間にイ
ンダクティブヘッドを接続する。
端子間電圧が上記NPNトランジスタのベース,エミッ
タ間の耐圧電圧に対応して電源電圧以上に高く設定でき
るので書き込み電流の高速切り換えが可能となり、マル
チサーボライト動作において開放状態とされた回路で
は、PNPトランジスタのエミッタに設けられた第1の
抵抗素子による電流制限が行われる。
路の一実施例の回路図が示されている。同図の各回路素
子は、公知の半導体集積回路の製造技術により、単結晶
シリコンのような1個の半導体基板上において形成され
る。
ライトアンプ51は、一方の上段側回路としてPNPト
ランジスタQP1とNPNトランジスタQ1からなるイ
ンバーティッドダーリントン回路41が用いられる。つ
まり、PNPトランジスタQP1のベースに一方の入力
信号WD1が供給され、このトランジスタQP1のコレ
クタ出力がNPNトランジスタQ1のベースに供給され
る。他方の上段側回路も上記同様な構成にされたPNP
トランジスタQP2とNPNトランジスタQ2からなる
インバーティッドダーリントン回路42が用いられる。
上記PNPトランジスタQP2のベースには、上記入力
信号WD1に対して反転された入力信号WD1Nが供給
される。つまり、入力信号WD1とWD1Nとは相補的
な入力信号とされる。
において開放状態とされた回路において、PNPトラン
ジスタQP1又はQP2に大きな書き込み電流が流れて
しまうのを防ぐために、トランジスタQP1とQP2の
エミッタにそれぞれエミッタ抵抗R1とR2が設けられ
る。上記NPNトランジスタQ1とQ2のコレクタと上
記エミッタ抵抗R1とR2には、抵抗Raを介して電源
電圧VCCが供給される。
れと相補的にスイッチ制御される下段側のNPNトラン
ジスタQ3が設けられる。同様に上記トランジスタQ2
のエミッタには、それと相補的にスイッチ制御される下
段側のNPNトランジスタQ4が設けられる。これらの
トランジスタQ1〜Q4は、ブリッジ回路を構成し、ト
ランジスタQ3のベースに入力信号WD2が供給され、
トランジスタQ4のベースには入力信号WD2Nが供給
される。
ベルで、それと相補の関係にある他方の入力信号WD1
NとWD2Nがハイレベルのときには、上記PNPトラ
ンジスタQP1がオン状態となってNPNトランジスタ
Q1にベース電流を流すので、このトランジスタQ1も
オン状態となる。このとき、入力信号WD2Nのハイレ
ベルによりNPNトランジスタQ4がオン状態となっ
て、同図に示すように出力端子Xから出力端子Yに向か
って書き込み電流Iwを流す。上記インバーティッドダ
ーリントン回路41は、電流源となっており、上記入力
信号WD1の電圧と抵抗Raによって上記書き込み電流
Iwの電流値が決定される。
るときには、PNPトランジスタQP1には、バイアス
電流ISW1とNPNトランジスタQ1のベース電流と
が流れるようにされる。これらの合成電流の電流値は小
さく設定されており、それに応じてPNPトランジスタ
QP1の素子面積は小さく形成される。また、エミッタ
抵抗R1には上記のような小さな電流しか流れないか
ら、そこでの電圧降下は小さく、入力信号WD1に対応
した電圧は、殆どが抵抗Raに印加されるようにされ
る。これにより、通常の動作状態では、入力信号WD1
の電圧と抵抗Raにより書き込み電流Iwの電流値が決
定されている。
ハイレベルで、それと相補の関係にある他方の入力信号
WD1NとWD2Nがロウレベルとなったときには、上
記PNPトランジスタQP2がオン状態となってNPN
トランジスタQ2にベース電流を流すので、このトラン
ジスタQ2もオン状態となる。このとき、入力信号WD
2NのハイレベルによりNPNトランジスタQ3がオン
状態となって、同図にとは逆方向に出力端子Yから出力
端子Xに向かって書き込み電流Iwを流す。上記同様に
インバーティッドダーリントン回路42は、電流源とな
って入力信号WD2の電圧と抵抗Raによって上記逆方
向の書き込み電流Iwの電流値も同様に決定される。
記バイアス電流ISW1とISW2は、それぞれに対応
した入力信号WD1とWD1Nに対応してそれぞれ流れ
るようにされる。つまり、上記PNPトランジスタQP
1やQP2の動作速度自体は、遅いのでベース引き抜き
用のバイアス回路31が設けられる。入力信号WD1が
ロウレベルのときには、それを受けるトランジスタQP
3により電流が流れて電流ミラー形態のNPNトランジ
スタQ5とQ6からなるバイアス回路31により上記電
流ISW1を流すようにされ、トランジスタQP1とQ
1からなるインバーティッドダーリントン回路が高速に
オン状態になるようにしている。このことは、他方のバ
イアス回路32においても同様である。
回路が搭載されたリード/ライト用集積回路の一実施例
の概略構成図が示されている。特に制限されないが、リ
ード/ライト用集積回路61には、8個の磁気ヘッドL
に対応したライトドライバ回路#0〜#7が搭載され
る。しかしながら、それがシステムに組み込まれたとき
には、全ての回路が使用されるとは限らない。例えば、
磁気ディスク81が3枚搭載されるシスシテムでは、1
枚当たり上面と下面に2個ずつの合計6個のライトドラ
イバ#0〜#5が使用されるから、2つのライトドライ
バ#6と#7の出力端子91がハイインピーダンス状態
になることになる。
路を含むリード/ライト集積回路が用いられた磁気ディ
スクス装置においては、少なくとも出荷前に位置データ
(サーボデータ)を全ディスクに書き込み動作が行われ
る。このとき、ディスク1枚ずつサーボデータを書き込
みと時間がかかるって効率が悪いので、全ての磁気ヘッ
ドを同時に動作させてサーボデータを一度に書き込むと
いうマルチサーボライト機能を設けることが便利であ
る。
バ回路の回路図が示されている。つまり、出力端子Xと
Yには、負荷としての磁気ヘッドLが接続されない。そ
して、上記のようなマルチサーボライト機能が設けらて
いると、上記磁気ヘッドLが接続されないライトドライ
バ回路においても他の磁気ヘッドLが接続されているラ
イトドライバ回路と同様に書き込み電流が流れるように
される。
態では、入力信号WD1がロウレベルとなってPNPト
ランジスタQP1がオン状態となり、それに応じてトラ
ンジスタQ1がオン状態とっても、トランジスタQ1の
エミッタがハイインピーダンス状態であるら、全ての書
き込み電流IwがPNPトランジスタQP1に流れるこ
とになる。上記のように磁気ヘッドLが接続された回路
では、PNPトランジスタQP1は、トランジスタQ1
のベース電流と上記バイアス電流ISW1しか流さない
ので小さなサイズにより形成されている。したがって、
通常の書き込み電流がそのままトランジスタQP1に流
れたのでは許容電流値を超えて破壊してしまう。
止するために、PNPトランジスタQP1のエミッタに
抵抗R1が接続されている。上記のように出力端子がハ
イインピーダンス状態のときには、書き込み電流が入力
側のPNPトランジスタに流れることなり、入力電圧W
D1に対して、抵抗R1とRaが直列に挿入される。つ
まり、このときに流れる電流Iw’は、通常の書き込み
電流IwのRa/(R1+Ra)のように小さくされ
て、上記のような素子破壊を防止することができる。
回路の他の一実施例の回路図が示されている。この実施
例では、素子数低減のために抵抗R1とR2とが共通化
される。つまり、PNPトランジスタQP1とQP2の
エミッタを共通化し、共通化された抵抗R1を接続する
ようにする。この実施例では、上記インバーティンドダ
ーリントン回路41と42とは、その相補的な入力信号
WD1とWD1Nに応じて一方がオン状態のときには必
ず他方がオフ状態となる。これにより、上記のように抵
抗R1とR2を1つの抵抗R1又はR2に置き替えるよ
うにすることができる。
バーテッドダーリントン回路41と42には、次のよう
な理由により電圧クランプ回路21と22がそれぞれ設
けられる。すなわち、入力信号WD1とWD2がロウレ
ベルで、入力信号WD1NとWD2Nがハイレベルのと
きには、図1に示すように出力端子Xから出力端子Yに
向かって書き込み電流Iwが流れている。この状態か
ら、入力信号WD1とWD2がハイレベルに、入力信号
WD1NとWD2Nがロウレベルに切り替わると、PN
PトランジスタQP1とNPNトランジスタQ1及びQ
4がオフ状態となり、PNPトランジスタQP2とNP
NトランジスタQ2とQ3がオン状態になり、書き込み
電流Iwは上記とは逆方向に流れるように切り換えられ
る。
ヘッド端子間X,YにはL・dIw/dtの逆起電圧が
発生する。出力端子Xの電圧は、トランジスタQ3のオ
ン状態により、回路の接地電位0V+トランジスタQ3
のコレクタ,エミッタ間電圧VCE(約0.4V)程度に
なる。出力端子Yの電圧は、上記出力端子Xの電圧を基
準にして上昇し、NPNトランジスタQ2はオン状態に
なっているので、そのベース電位も対応して上昇する。
このとき、PNPトランジスタQP2が飽和してしまう
のを防ぐために電圧クランプ回路22が設けられてい
る。
レクタ(トランジスタQ2のベース)電位は、クランプ
電圧VCP+VBEQP6 で固定させられる。出力端子Yの
電圧は、トランジスタQ2のベースが上記のように電圧
クランプさせられてもさらに上昇できる。このトランジ
スタQ2のエミッタが接続された出力端子Yの電圧は、
トランジスタQ2のベース,エミッタ間逆耐圧が許す限
りに上昇させることができる。
VCCより高い電圧まで逆起電圧を高くすることがで
き、その電圧レベルと時間との積によりインダクタンス
成分に蓄積されたエネルギーの放出が行われる。この実
施例のように電源電圧VCC以上の高い電圧まで上昇さ
せることにより、その分短い時間内にインダクタンス成
分に蓄積されたエネルギーの放出ができ、逆方向への書
き込み電流の切り換えを高速に行うようにすることがで
きる。なお、図7においては、後半の部分が上記のよう
な出力端子Yの電圧VYが示されている。
タQ2のベース,エミッタ間耐圧を8〜9Vにできる。
そして、電源電圧VCCとして5Vのような低い電圧の
ときでも、磁気ヘッドの両端電圧VX−VYを約10V
以上に高くできるから、5Vのような低電源電圧のとき
でも、12Vのような高い電圧を用いる場合と同様に高
速に電流切り換えが可能になる。したがって、トランジ
スタQ1及びQ2のベース,エミッタ間電圧をより高耐
圧化すれば、それに対応して上記書き込み電流の実質的
な切り換えを高速にすることができるようになる。
回路の他の一実施例の回路図が示されている。この実施
例では、図1や図3の実施例におけるバイアス回路21
と23が、抵抗RSW1とRSW2にそれぞれ置き替え
られる。つまり、これらの抵抗RSW1やRSW2にか
かる電圧に対して、その抵抗値を大きく設定することに
より、実質的に定電流化されたバイアス電流ISW1、
ISW2を流すようにすることができるものである。な
お、必要なら前記図1又は図3の実施例のようなバイア
ス回路21,22と上記高抵抗RSW1,RSW2とを
組み合わせてバイアス電流ISW1,ISW2とをそれ
ぞれ形成するようにしてもよい。
回路の他の一実施例の回路図が示されている。この実施
例では、出力端子XとYにそれぞれダンピング抵抗RD
1とRD2が設けられる。この実施例では、効率的に書
き込み電流を得るために、上記ダンピング抵抗RD1と
RD2は、従来のように電源電圧VCCとの間に設ける
ものではなく、一方向性素子としてのダイオードDD
1、DD2と直列形態に接続され、かつ、出力端子X,
Yとそれぞれの入力信号WD1,WD1Nに対応して変
化させられる電圧源VD1,VD2との間に設けられ
る。
クタンス成分、抵抗成分及び寄生容量とにより2次イン
ディシャル応答になる。それを制動して図6に示した波
形図のように最適化させるために上記のダンピング抵抗
RD1とRD2が設けられる。従来のように、ダンピン
グ抵抗RD1とRD2とを各出力端子X,Yと電源電圧
VCCとの間に設けたのでは、ロウレベル側の出力端子
に設けられたダンピング抵抗に無効電流が流れることに
なる。この無効電流は、上記のように出力端子のロウレ
ベルが約0.4V程度であるので、(VCC−0.4)
/RD1のような無視できない大きさである。
RD2を従来のような固定的な電源電圧VCCに接続す
るのではなく、入力信号WD1,WD1Nに応じて変化
する電圧源VD1,VD2との間に設けるようにするも
のである。例えば、入力信号WD1とWD2がロウレベ
ルで、入力信号WD1NとWD2Nがハイレベルときに
は、上記電圧VD1がハイレベルで、VD2がロウレベ
ルにされる。このように出力端子Xから出力端子Yに向
かって書き込み電流を流すときには、ロウレベル側の出
力端子Yに対応した電圧VD2が出力端子Yとほぼ同じ
ロウレベルになっているのでそこには無効電流が流れな
くできる。
2が直列に挿入されているので、ダンピング抵抗RD
1,RD2に電流を流したくないときには、電圧VD1
とVD2をロウレベルにすればよい。このような電圧V
D1,VD2のロウレベルにより上記のダイオードDD
1,DD2がオフ状態となり、出力端子X,Yからダン
ピング抵抗RD1,RD2を切り離すことができる。
回路の一実施例の具体的回路図が示されている。この実
施例では、上記ダンピンク抵抗RD1,RD2が接続さ
れる電圧源VD1とVD2の具体的な回路が示されてい
る。前記のバイアス回路を駆動するPNPトランジスタ
QP3とQP4のコレクタに、NPN型のエミッタフォ
ロワトランジスタQ9とQ10が設けられ、これらのト
ランジスタQ9とQ110のエミッタに前記ダンピング
抵抗RD1とRD2が接続される。
ロウレベルで、入力信号WD1NとWD2Nがハイレベ
ルときには、上記トランジスタQP3がオン状態とな
り、直列ダイオードD1〜D3により形成された3VF
(VGは順方向電圧)の電圧が、ハイレベルの電圧VD
1としてダイピング抵抗RD1に供給される。これに対
して、入力信号WD1Nのハイレベルによりトランジス
タQP4がオフ状態にされるので、トランジスタQ10
はオフ状態となりダンピング抵抗RD2に対しては電流
が流れなくされる。つまり、前記のように出力端子Yの
ロウレベルに対応したロウレベルの電位にしないでも、
上記のように電流経路を遮断しても同様な効果を得るこ
とができる。
ジスタQ3とQ4のベースに供給される入力信号WD2
とWD2Nを形成する回路も示されている。入力信号W
D1とWD1Nは、PNPトランジスタQP7とQP8
のベースに供給される。これらのトランジスタQP7と
QP8のエミッタには、それぞれエミッタ抵抗R7とR
8が設けられ、コレクタと回路の接地電位との間には負
荷抵抗が設けられる。同図おてい、上記出力トランジス
タQ3とQ4のベースとエミッタ間に挿入されている抵
抗が、上記トランジスタQP7とQP8のコレクタ負荷
抵抗である。
圧WD2は、入力信号WD1Nがベースに供給されたP
NPトランジスタQP8により反転させられて、上記入
力信号WD1と同相で変化する入力信号とされる。ま
た、トランジスタQ5のベースに供給される電圧WD2
Nは、入力信号WD1がベースに供給されたPNPトラ
ンジスタQP7により反転させられて、上記入力信号W
D1Nと同相で変化する入力信号とされる。また、バイ
アス回路は、前記のような電流ミラー回路と、高抵抗R
SW1とRSW2に対応した抵抗R5とR6とにより構
成される。
バ回路の一実施例の具体的回路図が示されている。この
実施例では、書き込み電流Iw及びバイアス電流ISW
1,ISW2を設定する具体的回路が示されている。こ
の実施例では、実質的な電流ミラー回路によって上記の
電流IwとISWとが決められる。つまり、上記インバ
ーティッドダーリントン回路を構成するトランジスタQ
P1,Q1及びQP2とQ2と同様な構成にされたPN
PトランジスタQP1’とQ1’及びQP2’とQ2’
に設けられる抵抗として、上記抵抗Raに対して10倍
の抵抗値を持つようにされた抵抗10×Raと、上記抵
抗R1,R2の10倍の抵抗値を持つようにされた抵抗
10×R1,10×R2をそれぞれ接続する。
タには、書き込み電流Iwの1/10に設定された定電
流源IN1の定電流を相補の入力データDとDNに対応
して相補的に流すようにし、上記トランジスタQP1’
とQP2’のコレクタには、バイアス電流ISWの1/
10に設定された定電流源IP1の定電流を相補の入力
データDとDNに対応して相補的に流すようにする。上
記の定電流Iw/10が流れるトランジスタQP1’
(又はQP2’)と、書き込み電流を形成するインバー
ティッドダーリントン回路のPNPトランジスタQP1
(QP2)のベースが共通にされており、そのエミッタ
側に設けられた抵抗R1とRaの抵抗比が上記のように
10対1に設定されているから、トランジスタQ1又は
Q2のエミッタから出力される書き込み電流Iwは、上
記定電流源IN1の10倍の電流に高精度に設定され
る。
に影響されずにトランジスタQP1とQP1’及びQ1
とQ1’との相対的な特性を高精度に合わせ込むことが
できること、及び上記抵抗値の比も高精度に形成できる
から上記書き込み電流Iw及びバイアス電流ISWを高
精度に設定することができる。トランジスタQP9とQ
P10は、上記ベースが共通にされた合計4個ものPN
Pトランジスタのベース電流をそれぞれ吸収し、上記の
電流比がこれらのベース電流に影響されないようにする
ためのものである。これにより、電源電圧の変動等に影
響されないで安定した書き込み動作を行わせることがで
きる。
バ回路における動作電流設定部の一実施例の具体的回路
図が示されている。この実施例では、書き込み電流源に
より、基準となる定電流が形成される。書き込み電流源
は、トランジスタQのベース,エミッタ間等を利用して
形成された定電圧を、外部端子を介して接続された外付
抵抗Rext に印加して所望の基準定電流Iwcを形成す
る。このような外付抵抗Rext を用いた場合には、上記
定電圧のプロセスバラツキを補償するとともに、それが
搭載される磁気ディスク装置に対応して任意の書き込み
電流の設定が可能になる。
タQP11とQP12からなる電流ミラー回路により押
し出し電流に変換され、NPNトランジスタQ11に流
すようにされる。そして、このトランジスタQ11と電
流ミラー形態にされたトランジスタQ13とQ14によ
り、上記定電流IP1とIP2が形成される。つまり、
トランジスタQ11、Q12及びQ13を同じエミッタ
サイズとしたときには、そのエミッタに設けられたエミ
ッタ抵抗の抵抗比を所望の比に設定することにより、上
記基準電流Iwcに対して高い精度比により設定された電
流IP1とIN1を得ることができる。トランジスタQ
12は、上記のような電流ミラー形態にされたトランジ
スタQ11、Q13及びQ14のベース電流の供給源と
して動作して上記電流比を高精度に設定する。
wcを利用して、安定したクランプ電圧VCPを形成す
る。すなわち、上記PNPトランジスタQP12のコレ
クタにダイオードD7とD8を直列に接続し、トランジ
スタQ11とQ12のベース,エミッタ間電圧、及びダ
イオードD7とD8の順方向電圧とで約2VF+2VBE
からなるようなクランプ電圧VCPを形成するものであ
る。
ッチ回路を構成する差動トランジスタQ15,Q16と
Q17,Q18のエミッタに供給される。これらの差動
トランジスタQ14,Q17とQ15,Q18のベース
には、相補の書き込みデータDとDNが供給される。つ
まり、トランジスタQ14とQ15は、前記図10の実
施例の定電流源IP1とIN1に対応し、トランジスタ
Q16とQ18は定電流源IP1とIN1に対応してい
る。
イッチされる定電流IP1とIN1を、ライトドライバ
の上段側回路を構成するインバーティッドダーリントン
回路と類似の回路(QP1’、Q1及び抵抗10×R
a、10×R1)と(QP2’、Q2及び抵抗10×R
a、10×R2)に流して、上記トランジスタQP1’
とQP2’のベースから入力信号WD1とWD1Nが形
成されて、同図ではブラックボックスで示された前記の
ようなのライトドライバ回路に供給される。また、上記
クランプ用電圧VCPも、上記ライトドライバ回路に含
まれる電圧クランプ回路21と22に供給される。
バ回路が搭載されるリード/ライト集積回路とその外部
回路の一実施例のブロック図が示されている。この発明
に係るリード/ライト集積回路ICは、複数ヘッド回路
から構成される。すなわち、図12に示されたMRヘッ
ド1とそのリードプリアンプ2の他に、例えば7個のM
Rヘッドとそのリードプリアンプが設けられ、これら合
計8個分の回路に対して1つのポストアンプ出力回路8
が共通に設けられる。同図のリードプリアンプ2は、レ
ベルシフト3も含むものである。
信号は、DC出力オフセットをカットするよう比較的大
きな容量値を持つキャパシタを介してAGC(自動利得
制御)アンプ11に供給される。このAGCアンプ11
の出力信号は、波形整形回路12により波形整形され、
パルス化回路13によりパルス信号として磁気ディスス
ク制御回路等の上位回路に伝えられる。
に、上記リード/ライト集積回路ICは、複数個搭載さ
れ、ポストアンプ出力回路8は、他のリード/ライト集
積回路のポストアンプ出力回路と出力端子が共通に接続
される。選択されたリード/ライト集積回路の出力信号
のみが前記キャパシタを通してAGCアンプに伝えられ
るようにするために、ポストアンプ出力回路8は、3状
態出力機能を持つようにされる。言い換えるならば、非
選択状態に置かれるリード/ライト集積回路ICのポス
トアンプ出力回路8は、その出力がハイインピーダンス
状態にされる。
み系回路は、分周回路6とライトドライバ回路7から構
成される。複数からなるライトドライバ7の入力に分周
回路6の出力が共通に伝えられ、選択信号により選択さ
れた磁気ヘッドに対応したものライトドライバ7が動作
状態となって磁気ヘッド5を駆動する。分周回路6は、
その電流源を非ライト時に微小電流化しパワーの低減を
図り、ライト時にのみ通常電流を流すようにされる。す
なわち、非ライト時には微小電流が分周回路6に供給さ
れている。ライト時には通常動作電流が分周回路6に供
給される。9は、異常検出回路であり、MRヘッド2や
磁気ヘッド5の断線や短絡等の異常を検出する。モード
切り換え回路は、書き込みモード、読み出しモードの切
り換えを行う。
記の通りである。すなわち、 (1) 相補的な一対の入力信号がそれぞれベースに供
給された第1と第2のPNP入力トランジスタに対して
インバーティッドダーリントン形態に第1と第2のNP
N出力トランジスタを設け、上記対応するPNP入力ト
ランジスタのエミッタとNPN出力トランジスタのコレ
クタとの間にそれぞれ第1の抵抗素子を設け、上記第1
と第2のNPN出力トランジスタの共通化されたコレク
タと電源電圧との間に第2の抵抗素子を設け、上記第1
と第2のPNPトランジスタのコレクタにクランプ用電
圧を供給し、上記第1と第2のNPN出力トランジスタ
とそれぞれ直列形態に接続され相補的にスイッチ制御さ
れる第3と第4のNPN出力トランジスタを設け、上記
第1と第3の出力トランジスタの接続点と上記第2と第
4の出力トランジスタの接続点とをそれぞれ第1と第2
の出力端子として、それらの間にインダクティブヘッド
を接続することにより、電流切り換え時の出力端子間電
圧が上記NPNトランジスタのベース,エミッタ間の耐
圧電圧に対応して電源電圧以上に高く設定できるので書
き込み電流の高速切り換えが可能となり、マルチサーボ
ライト動作において開放状態とされた回路では、PNP
トランジスタのエミッタに設けられた第1の抵抗素子に
よる電流制限が行われるという効果が得られる。
り、小さなサイズの第1と第2のPNPトランジスタを
用い、複数のライトドライバを一斉に動作状態にしてマ
ルチサーボライト機能を持たせることができるという効
果が得られる。
ぞれに対応した入力信号に対応して変化する電圧を形成
する第1と第2の電源源との間には、ダンピング抵抗素
子と上記電源端子から出力端子に向かって電流を流すよ
うな一方向性素子とを直列に接続することより、定常的
にダイピング抵抗に無効電流が流れなくすることができ
るという効果が得られる。
PNP型入力トランジスタと、そのコレクタ出力がベー
スに供給されたNPNトランジスタからなるインバーテ
ィッドダーリントン回路及び上記PNPトランジスタの
コレクタに設けられて定電圧を形成する直列形態のダイ
オードかなる電圧源回路により、ダンピング抵抗素子に
供給する電圧を形成し、上記直列形態のダイオードを通
した電流を電流ミラー回路に供給してその出力電流を第
1と第2のNPNトランジスタのベース電流引き抜き用
のバイアス電流として利用することにより、上記ダンピ
ング抵抗による無効電流を減らすとともに電流切り換え
動作を高速にすることができるという効果が得られる。
スタ、第1と第2のNPNトランジスタ及び第1と第2
の抵抗素子と実質的に同じ構成にされた第1’と第2’
のPNPトランジスタ及びNPNトランジスタと第
1’、第2’の抵抗素子からなり、かかる第1’、第
2’の抵抗素子のそれぞれの抵抗値を上記第1と第2の
抵抗素子に対して所望の大きな比を持つように設定し、
上記第1’のPNPトランジスタ及びNPNトランジス
タと第2’のPNPトランジスタとNPNトランジスタ
には相補的な入力信号を受ける差動の電流切り替え回路
により第1と第2の定電流を切り替えて供給することに
より、高精度に設定された書き込み電流及びバイアス電
流を得ることができるという効果が得られる。
付抵抗により設定された基準電流に基づいて電流ミラー
回路により所定の電流比となるように形成することによ
り、任意の書き込み電流及びバイアス電流を高精度に形
成することができるという効果が得られる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図1
1の実施例において、電流切り換えを行う差動トランジ
スタQ15〜Q18により、一方の回路にしか定電流I
P1とIN1が流れないから、抵抗10×Raと10×
R1を共通化して用いるようにしてもよい。つまり、図
3の実施例と同様な回路にすることにより素子数を減ら
すようにしてもよい。リード/ライト集積回路に接続さ
れるヘッドの数は必要に応じて任意に設定できる。この
発明は、ライトドライバ回路として広く利用できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、相補的な一対の入力信号が
それぞれベースに供給された第1と第2のPNP入力ト
ランジスタに対してインバーティッドダーリントン形態
に第1と第2のNPN出力トランジスタを設け、上記対
応するPNP入力トランジスタのエミッタとNPN出力
トランジスタのコレクタとの間にそれぞれ第1の抵抗素
子を設け、上記第1と第2のNPN出力トランジスタの
共通化されたコレクタと電源電圧との間に第2の抵抗素
子を設け、上記第1と第2のPNPトランジスタのコレ
クタにクランプ用電圧を供給し、上記第1と第2のNP
N出力トランジスタとそれぞれ直列形態に接続され相補
的にスイッチ制御される第3と第4のNPN出力トラン
ジスタを設け、上記第1と第3の出力トランジスタの接
続点と上記第2と第4の出力トランジスタの接続点とを
それぞれ第1と第2の出力端子として、それらの間にイ
ンダクティブヘッドを接続することにより、電流切り換
え時の出力端子間電圧が上記NPNトランジスタのベー
ス,エミッタ間の耐圧電圧に対応して電源電圧以上に高
く設定できるので書き込み電流の高速切り換えが可能と
なり、マルチサーボライト動作において開放状態とされ
た回路では、PNPトランジスタのエミッタに設けられ
た第1の抵抗素子による電流制限ができる。
の第1と第2のPNPトランジスタを用い、複数のライ
トドライバを一斉に動作状態にしてマルチサーボライト
機能を持たせることができる。
応した入力信号に対応して変化する電圧を形成する第1
と第2の電源源との間には、ダンピング抵抗素子と上記
電源端子から出力端子に向かって電流を流すような一方
向性素子とを直列に接続することより、定常的にダイピ
ング抵抗に無効電流が流れなくすることができる。
入力トランジスタと、そのコレクタ出力がベースに供給
されたNPNトランジスタからなるインバーティッドダ
ーリントン回路及び上記PNPトランジスタのコレクタ
に設けられて定電圧を形成する直列形態のダイオードか
なる電圧源回路により、ダンピング抵抗素子に供給する
電圧を形成し、上記直列形態のダイオードを通した電流
を電流ミラー回路に供給してその出力電流を第1と第2
のNPNトランジスタのベース電流引き抜き用のバイア
ス電流として利用することにより、上記ダンピング抵抗
による無効電流を減らすとともに電流切り換え動作を高
速にすることができる。
1と第2のNPNトランジスタ及び第1と第2の抵抗素
子と実質的に同じ構成にされた第1’と第2’のPNP
トランジスタ及びNPNトランジスタと第1’、第2’
の抵抗素子からなり、かかる第1’、第2’の抵抗素子
のそれぞれの抵抗値を上記第1と第2の抵抗素子に対し
て所望の大きな比を持つように設定し、上記第1’のP
NPトランジスタ及びNPNトランジスタと第2’のP
NPトランジスタとNPNトランジスタには相補的な入
力信号を受ける差動の電流切り替え回路により第1と第
2の定電流を切り替えて供給することにより、高精度に
設定された書き込み電流及びバイアス電流を得ることが
できる。
より設定された基準電流に基づいて電流ミラー回路によ
り所定の電流比となるように形成することにより、任意
の書き込み電流及びバイアス電流を高精度に形成するこ
とができる。
を示す回路図である。
用されない状態での回路図である。
施例を示す回路図である。
たリード/ライト用集積回路の一実施例を示す概略構成
図である。
施例を示す回路図である。
例を説明するための電流波形図である。
例を説明するための電圧波形図である。
施例を示す回路図である。
を示す具体的回路図である。
実施例を示す具体的回路図である。
動作電流設定部の一実施例を示す具体的回路図である。
実施例を示す要部ブロック図である。
図である。
回路、41,42…インバーティッドダーリントン回
路、51…ライトアンプ、61…リード/ライト集積回
路、81…磁気ディスク、91…オープン出力、QP1
〜QP12…PNPトランジスタ、Q1〜Q16…NP
Nトランジスタ、Ra,R1〜R8…抵抗、L…磁気ヘ
ッド、D1〜8…ダイオード、1…MRヘッド、2…リ
ードアンプ(センスアンプ)、3…レベルシフト、4…
タイミング調整回路、5…書き込み用ヘッド(インダク
ティブヘッド)、6…分周回路、7…ライトドライバ、
8…ポストアンプ出力回路、9…異常検出回路、10…
モード切換回路、11…AGCアンプ、12…波形整形
回路、13…パルス化回路、14…ライト補正回路、1
5…上位装置。
Claims (7)
- 【請求項1】 相補的な一対の入力信号がそれぞれベー
スに供給された第1と第2のPNP入力トランジスタ
と、上記第1と第2のPNP入力トランジスタのコレク
タがそれぞれベースに供給された第1と第2のNPN出
力トランジスタと、上記第1と第2PNP入力トランジ
スタのそれぞれエミッタと第1と第2のNPN出力トラ
ンジスタのそれぞれコレクタとの間に設けられた第1の
抵抗素子と、上記第1と第2のNPN出力トランジスタ
の共通化されたコレクタと電源電圧との間に設けられた
第2の抵抗素子と、上記第1と第2のNPN出力トラン
ジスタとそれぞれ直列形態に接続され、対応する上記入
力信号の反転信号により相補的にスイッチ制御される第
3と第4のNPN出力トランジスタと、上記第1と第3
の出力トランジスタの接続点と上記第2と第4の出力ト
ランジスタの接続点とをそれぞれ第1と第2の出力端子
として、それらの間にインダクティブヘッドを接続して
なることを特徴とするライトドライバ回路。 - 【請求項2】 上記第1と第2のPNP入力トランジス
タのコレクタには、かかるPNP入力トランジスタが飽
和しないような電圧にクランプさせる電圧クランプ回路
が設けられるものであることを特徴とする請求項1のラ
イトドライバ回路。 - 【請求項3】 上記第1と第2の出力端子とそれぞれに
対応した入力信号に対応して変化する電圧を形成する第
1と第2の電源源との間には、ダンピング抵抗素子と上
記電源端子から出力端子に向かって電流を流すような一
方向性素子とが直列に設けられるものであることを特徴
とする請求項1又は請求項2のライトドライバ回路。 - 【請求項4】 上記入力信号を受けるPNP型入力トラ
ンジスタと、そのコレクタ出力がベースに供給されたN
PNトランジスタからなるインバーティッドダーリント
ン回路及び上記PNPトランジスタのコレクタに設けら
れて定電圧を形成する直列形態のダイオードからなる電
圧源回路により、上記NPNトランジスタのエミッタか
らダンピング抵抗素子に供給する電圧を形成するととも
に、上記直列形態のダイオードを通した電流が電流ミラ
ー回路に供給され、かかる電流ミラー回路の出力電流が
第1と第2のNPNトランジスタのベース電流引き抜き
用のバイアス電流として利用されるものであることを特
徴とする請求項3のライトドライバ回路。 - 【請求項5】 上記相補的な一対の入力信号は、上記第
1と第2のPNPトランジスタ、第1と第2のNPNト
ランジスタ及び第1と第2の抵抗素子と実質的に同じ構
成にされた第1’と第2’のPNPトランジスタ及びN
PNトランジスタと第1’、第2’の抵抗素子からな
り、かかる第1’、第2’の抵抗素子のそれぞれの抵抗
値は、上記第1と第2の抵抗素子に対して所望の大きな
比を持つように設定され、上記第1’のPNPトランジ
スタ及びNPNトランジスタと第2’のPNPトランジ
スタとNPNトランジスタには相補的な入力信号を受け
る差動の電流切り替え回路により第1と第2の定電流が
切り替えられて供給されることにより形成されるもので
あることを特徴とする請求項1、請求項2、請求項3又
は請求項4のライトドライバ回路。 - 【請求項6】 上記第1と第2の定電流源は、外付抵抗
により設定された基準電流が電流ミラー回路により所定
の電流比に設定されて形成されるものであることを特徴
とする請求項5のライトドライバ回路。 - 【請求項7】 上記ライトドライバ回路は、MRヘッド
からの信号を受けるリードアンプと対を成して複数回路
が1つの半導体集積回路装置により形成され、全てのラ
イトドライバ回路が一斉に動作状態にされる書き込みモ
ードを持つものであることを特徴とする請求項1、請求
項2、請求項4又は請求項6のライトドライバ回路。
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