JPH08123665A - 差分桁上げ保存加算器と乗算器 - Google Patents
差分桁上げ保存加算器と乗算器Info
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- JPH08123665A JPH08123665A JP7252226A JP25222695A JPH08123665A JP H08123665 A JPH08123665 A JP H08123665A JP 7252226 A JP7252226 A JP 7252226A JP 25222695 A JP25222695 A JP 25222695A JP H08123665 A JPH08123665 A JP H08123665A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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Abstract
(57)【要約】 （修正有）
【課題】 差分信号の応答と出力を有し、信号伝播スピ
ードを向上する。 【解釈の手段】 クロス接続トランジスタ対の第１トラ
ンジスタの出力は、上レールによって電源を供給され、
クロックによって制御される第１プリチャージ・トラン
ジスタの出力に接続される。クロス接続トランジスタ対
の第２トランジスタの出力は上レールによって電源を供
給され、クロックによって制御される第２プリチャージ
・トランジスタの出力に接続される。和又は桁上げの機
能のいずれかの論理機能を実行するように論理回路が接
続され、論理回路の出力は、クロス接続トランジスタ対
の第１トランジスタの出力に接続され、補出力は、クロ
ス接続トランジスタ対の第２トランジスタの出力に接続
される。論理回路は、イネーブル・トランジスタを通し
て下電圧レールに接続されるように、第１端子が下電圧
レールに接続され、補クロックによって制御されるイネ
ーブル・トランジスタの第２端子が論理回路に接続され
る。
ードを向上する。 【解釈の手段】 クロス接続トランジスタ対の第１トラ
ンジスタの出力は、上レールによって電源を供給され、
クロックによって制御される第１プリチャージ・トラン
ジスタの出力に接続される。クロス接続トランジスタ対
の第２トランジスタの出力は上レールによって電源を供
給され、クロックによって制御される第２プリチャージ
・トランジスタの出力に接続される。和又は桁上げの機
能のいずれかの論理機能を実行するように論理回路が接
続され、論理回路の出力は、クロス接続トランジスタ対
の第１トランジスタの出力に接続され、補出力は、クロ
ス接続トランジスタ対の第２トランジスタの出力に接続
される。論理回路は、イネーブル・トランジスタを通し
て下電圧レールに接続されるように、第１端子が下電圧
レールに接続され、補クロックによって制御されるイネ
ーブル・トランジスタの第２端子が論理回路に接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデジタ
ル乗算器に関し、特にデジタル乗算器に用いられる桁上
げ保存加算器回路に関する。
ル乗算器に関し、特にデジタル乗算器に用いられる桁上
げ保存加算器回路に関する。
【０００２】
【従来の技術】デジタル・コンピュータの算術演算で
は、利用できるハードウェアを用いるために複雑な論理
回路と効率的なアルゴリズムが開発される。デジタル・
コンピュータ内の数字が０と１の列で表わされ、ハード
ウェアが比較的単純な、基本的なブール演算しか行わな
いとすると、実行される演算は全て極めて単純なものか
ら行われる演算の階層にもとづく。コンピュータ演算を
他と区別するのは、コンピュータ演算特有の技術との関
係と、物事が設計されデジタル・コンピュータで実現さ
れるその仕方である。これはある計算方法、すなわちア
ルゴリズムの価値は、その計算が実行される実際のスピ
ードにより直接評価されるという事実によっている。従
ってデジタル・ロジックを実現する技術と、計算を構造
化する方法との間には極めて直接的且つ強力な関係があ
る。現代のコンピュータの用途として最大のものは、比
較的短い時間の間に大量のデータを処理することであ
り、その計算のビルディング・ブロックが数値演算であ
る。より高速なコンピュータを作ろうとする傾向の中
で、克服すべき重要な限界速度の１つは、算術論理演算
器の速度である。従って、デジタル・ロジックや算術論
理演算器に見られるスピードの改良、或いは計算をどの
ように構造化するかは、現在のコンピュータのスピード
に直接影響を与える。
は、利用できるハードウェアを用いるために複雑な論理
回路と効率的なアルゴリズムが開発される。デジタル・
コンピュータ内の数字が０と１の列で表わされ、ハード
ウェアが比較的単純な、基本的なブール演算しか行わな
いとすると、実行される演算は全て極めて単純なものか
ら行われる演算の階層にもとづく。コンピュータ演算を
他と区別するのは、コンピュータ演算特有の技術との関
係と、物事が設計されデジタル・コンピュータで実現さ
れるその仕方である。これはある計算方法、すなわちア
ルゴリズムの価値は、その計算が実行される実際のスピ
ードにより直接評価されるという事実によっている。従
ってデジタル・ロジックを実現する技術と、計算を構造
化する方法との間には極めて直接的且つ強力な関係があ
る。現代のコンピュータの用途として最大のものは、比
較的短い時間の間に大量のデータを処理することであ
り、その計算のビルディング・ブロックが数値演算であ
る。より高速なコンピュータを作ろうとする傾向の中
で、克服すべき重要な限界速度の１つは、算術論理演算
器の速度である。従って、デジタル・ロジックや算術論
理演算器に見られるスピードの改良、或いは計算をどの
ように構造化するかは、現在のコンピュータのスピード
に直接影響を与える。
【０００３】現在のコンピュータ・システムで、ほぼ全
ての乗算に用いられるのはWallaceツリー・アルゴリズ
ムの基本アルゴリズムを多少調整して、用いられる形態
と表現に変更を加えたものである。例えばｎビット長の
正整数Ｘ、Ｙを計算して、２ｎビット長の積Ｐを得る次
の基本的な乗算アルゴリズムを考えてみる。
ての乗算に用いられるのはWallaceツリー・アルゴリズ
ムの基本アルゴリズムを多少調整して、用いられる形態
と表現に変更を加えたものである。例えばｎビット長の
正整数Ｘ、Ｙを計算して、２ｎビット長の積Ｐを得る次
の基本的な乗算アルゴリズムを考えてみる。
【数１】
【０００４】この式は、乗算プロセスが、部分積（Ｘ*
ｙiｒi）のｎ項を加算することによって行われることを
示している。この積はｉ番目の項が、ｉの位置に対する
Ｘの簡単な算術左シフトと１桁のｙiによる乗算によっ
て得られることを示している。２進基数ｒ＝２のとき、
ｙiは０か１で桁ｙiによる乗算は極めて容易に行える。
ｎ項の加算は、部分積を加算器の列に通すことにより１
度に、或いは部分積を加算器にｎ回通すことによって順
次に実行できる。Ｘ、Ｙの乗算を実行するアルゴリズム
は次のようになる。
ｙiｒi）のｎ項を加算することによって行われることを
示している。この積はｉ番目の項が、ｉの位置に対する
Ｘの簡単な算術左シフトと１桁のｙiによる乗算によっ
て得られることを示している。２進基数ｒ＝２のとき、
ｙiは０か１で桁ｙiによる乗算は極めて容易に行える。
ｎ項の加算は、部分積を加算器の列に通すことにより１
度に、或いは部分積を加算器にｎ回通すことによって順
次に実行できる。Ｘ、Ｙの乗算を実行するアルゴリズム
は次のようになる。
【数２】 Ｐ(0)＝０ Ｐj+1＝１／ｒ（Ｐj＋ｒnＸｙj）forｊ＝０、．．．、ｎ−１
【０００５】この回帰参照がＰ(n)＝ＸＹになることは
簡単に証明できる。
簡単に証明できる。
【０００６】上記の基本乗算アルゴリズムについては様
々な変形が存在する。最も有名なものの１つは、Booth
によって説明されているBoothの変形記録アルゴリズム
である。このアルゴリズムでは、部分積の数を減らすこ
とができるので乗算のプロセスが高速化される。概して
Boothアルゴリズムは、基数が２より大きい冗長な表現
を再使用する１例である。
々な変形が存在する。最も有名なものの１つは、Booth
によって説明されているBoothの変形記録アルゴリズム
である。このアルゴリズムでは、部分積の数を減らすこ
とができるので乗算のプロセスが高速化される。概して
Boothアルゴリズムは、基数が２より大きい冗長な表現
を再使用する１例である。
【０００７】Boothアルゴリズムを含めた基本的な乗算
アルゴリズムと、これらアルゴリズムを用いた乗算器の
ハードウェアについては、当業者には周知の通りであ
る。これらを含めたアルゴリズムとデジタル乗算器につ
いての詳しい説明は、デジタル設計に関する多くの教科
書に見られる。例えばDavid A．PattersonとJohn L．He
nnessyによる"Computer Architecture、A Quantitative
Approach"、Morgan Kaufmann Publishers Inc．、１９
２８年を参照されたい。
アルゴリズムと、これらアルゴリズムを用いた乗算器の
ハードウェアについては、当業者には周知の通りであ
る。これらを含めたアルゴリズムとデジタル乗算器につ
いての詳しい説明は、デジタル設計に関する多くの教科
書に見られる。例えばDavid A．PattersonとJohn L．He
nnessyによる"Computer Architecture、A Quantitative
Approach"、Morgan Kaufmann Publishers Inc．、１９
２８年を参照されたい。
【０００８】算術論理演算器（ＡＬＵ）は、ｍビットの
２つのオペランドに対して基本演算（加算か減算）や論
理演算（ＡＮＤ、ＯＲ、ＮＯＴ等）を実行できる組合わ
せ論理回路である。ＡＬＵは標準的な集積回路やプログ
ラマブル論理装置から構成でき、シングル・チップの中
規模集積回路として利用できる他、シングル・チップの
マイクロコンピュータに組込むこともできる。集積ＡＬ
Ｕは、単一装置で使用できるよりも長いワードを実行で
きるようにカスケード型にすることもできる。
２つのオペランドに対して基本演算（加算か減算）や論
理演算（ＡＮＤ、ＯＲ、ＮＯＴ等）を実行できる組合わ
せ論理回路である。ＡＬＵは標準的な集積回路やプログ
ラマブル論理装置から構成でき、シングル・チップの中
規模集積回路として利用できる他、シングル・チップの
マイクロコンピュータに組込むこともできる。集積ＡＬ
Ｕは、単一装置で使用できるよりも長いワードを実行で
きるようにカスケード型にすることもできる。
【０００９】ＡＬＵを含めたほとんどの算術回路の基本
的なビルディング・ブロックは全加算器であり、これは
ある構成では桁上げ保存加算器とも呼ばれる。桁上げ保
存加算器は、１ビットの３つの２進数（Ｘ、Ｙ及びＺ）
の２ビットの和（ＳとＣ）を出力する論理回路である。
表１に全加算器の真理値表と論理式を示す。ここでＳは
全加算器によって出力される和信号、Ｃは桁上げ信号で
ある。全加算器の論理記号とゲート・レベルの実現形式
をそれぞれ図１、図２に示す。
的なビルディング・ブロックは全加算器であり、これは
ある構成では桁上げ保存加算器とも呼ばれる。桁上げ保
存加算器は、１ビットの３つの２進数（Ｘ、Ｙ及びＺ）
の２ビットの和（ＳとＣ）を出力する論理回路である。
表１に全加算器の真理値表と論理式を示す。ここでＳは
全加算器によって出力される和信号、Ｃは桁上げ信号で
ある。全加算器の論理記号とゲート・レベルの実現形式
をそれぞれ図１、図２に示す。
【表１】 Ｘ Ｙ Ｚ Ｓ Ｃ ０ ０ ０ ０ ０ ０ ０ １ １ ０ Ｓ＝ＸＹＺ＋ＸＹ'Ｚ'＋Ｘ'ＹＺ'＋Ｘ'Ｙ'Ｚ ０ １ ０ １ ０ ０ １ １ ０ １ １ ０ ０ １ ０ Ｃ＝ＸＹ＋ＸＺ＋ＹＺ １ ０ １ ０ １ １ １ ０ ０ １ １ １ １ １ １
【００１０】図３に、図２の論理をＣＭＯＳ技術で実現
する和セルと桁上げセルを示す。当業者には周知の通
り、和セルと桁上げセルを合わせて桁上げ保存加算器が
出来る。和セルと桁上げセルはそれぞれ入力Ｘ、Ｙ、Ｚ
と補信号Ｘ'、Ｙ'、Ｚ'を受取り、それぞれ和信号Ｓ、
桁上げ信号Ｃを出力する。これらの回路の動作について
は周知の通りであり、従来の技術で充分に説明されてい
る。例えばPatterson Hennessyを参照されたい。図３に
示すような、桁上げ保存加算器の従来の設計は全電圧レ
ベル出力を用いるＣＭＯＳ設計である。
する和セルと桁上げセルを示す。当業者には周知の通
り、和セルと桁上げセルを合わせて桁上げ保存加算器が
出来る。和セルと桁上げセルはそれぞれ入力Ｘ、Ｙ、Ｚ
と補信号Ｘ'、Ｙ'、Ｚ'を受取り、それぞれ和信号Ｓ、
桁上げ信号Ｃを出力する。これらの回路の動作について
は周知の通りであり、従来の技術で充分に説明されてい
る。例えばPatterson Hennessyを参照されたい。図３に
示すような、桁上げ保存加算器の従来の設計は全電圧レ
ベル出力を用いるＣＭＯＳ設計である。
【００１１】
【発明が解決しようとする課題】乗算器列の中、多くの
桁上げ保存加算器回路はまとめてカスケード型にされ、
乗算の部分積加算を行う。よって各桁上げ保存加算器
は、その信号を列内の次の加算器に伝播する前にその高
か低の出力レベルに達しなければならない。これらの回
路のスピードは、その出力が上レール電圧か下レール電
圧に達する時間に直接関係する。桁上げ保存加算器はま
とめてカスケード型にして、多くの部分積の列を加算で
きるので、加算器がその出力を次の桁上げ保存加算器段
にカスケードするスピードを大幅に増加させる桁上げ保
存加算器を提供するのが望ましい。
桁上げ保存加算器回路はまとめてカスケード型にされ、
乗算の部分積加算を行う。よって各桁上げ保存加算器
は、その信号を列内の次の加算器に伝播する前にその高
か低の出力レベルに達しなければならない。これらの回
路のスピードは、その出力が上レール電圧か下レール電
圧に達する時間に直接関係する。桁上げ保存加算器はま
とめてカスケード型にして、多くの部分積の列を加算で
きるので、加算器がその出力を次の桁上げ保存加算器段
にカスケードするスピードを大幅に増加させる桁上げ保
存加算器を提供するのが望ましい。
【００１２】
【課題を解決するための手段】本発明に従って、差分信
号応答／出力を持つ桁上げ保存加算器回路が提供され
る。回路は上電圧レールから電源の供給を受ける、対に
なったクロス接続トランジスタからなる。クロス接続ト
ランジスタ対の第１トランジスタの出力は、上レールに
よって電源の供給を受け、クロックによって制御される
第１プリチャージ・トランジスタの出力に接続される。
クロス接続トランジスタ対の第２トランジスタの出力は
上レールによって電源の供給を受け、クロックによって
制御される第２プリチャージ・トランジスタの出力に接
続される。和または桁上げのいずれかの論理機能を実行
するために論理回路が接続され、論理回路は複数の入
力、出力及び補出力を持つ。論理回路の出力はクロス接
続トランジスタ対の第１トランジスタの出力に接続さ
れ、補出力はクロス接続トランジスタ対の第２トランジ
スタの出力に接続される。論理回路はイネーブル・トラ
ンジスタを通して下電圧レールに接続されるように、第
１端子が下電圧レールに接続され、補クロックによって
制御されるイネーブル・トランジスタの第２端子が論理
回路に接続される。
号応答／出力を持つ桁上げ保存加算器回路が提供され
る。回路は上電圧レールから電源の供給を受ける、対に
なったクロス接続トランジスタからなる。クロス接続ト
ランジスタ対の第１トランジスタの出力は、上レールに
よって電源の供給を受け、クロックによって制御される
第１プリチャージ・トランジスタの出力に接続される。
クロス接続トランジスタ対の第２トランジスタの出力は
上レールによって電源の供給を受け、クロックによって
制御される第２プリチャージ・トランジスタの出力に接
続される。和または桁上げのいずれかの論理機能を実行
するために論理回路が接続され、論理回路は複数の入
力、出力及び補出力を持つ。論理回路の出力はクロス接
続トランジスタ対の第１トランジスタの出力に接続さ
れ、補出力はクロス接続トランジスタ対の第２トランジ
スタの出力に接続される。論理回路はイネーブル・トラ
ンジスタを通して下電圧レールに接続されるように、第
１端子が下電圧レールに接続され、補クロックによって
制御されるイネーブル・トランジスタの第２端子が論理
回路に接続される。
【００１３】
【発明の実施の形態】各図特に図４、図５を参照する。
合わせて本発明の桁上げ保存加算器（ＣＳＡ）をなす和
セルと桁上げセルの好適な実施例が示してある。図４の
和セルで、プリチャージ・トランジスタ１、２はＶccの
供給を受け、入力クロックＰによって制御される。ＮＭ
ＯＳプリチャージ・トランジスタ１、２の出力端子はそ
れぞれＰＭＯＳトランジスタ４、３の出力端子（ドレイ
ン）に接続される。ＰＭＯＳトランジスタ３、４はソー
ス端子でＶccの供給を受ける。ＰＭＯＳトランジスタ
３、４の出力端子（ドレイン）は一方のトランジスタの
ゲートに接続され、トランジスタ３、４はクロス接続ト
ランジスタの対として構成される。
合わせて本発明の桁上げ保存加算器（ＣＳＡ）をなす和
セルと桁上げセルの好適な実施例が示してある。図４の
和セルで、プリチャージ・トランジスタ１、２はＶccの
供給を受け、入力クロックＰによって制御される。ＮＭ
ＯＳプリチャージ・トランジスタ１、２の出力端子はそ
れぞれＰＭＯＳトランジスタ４、３の出力端子（ドレイ
ン）に接続される。ＰＭＯＳトランジスタ３、４はソー
ス端子でＶccの供給を受ける。ＰＭＯＳトランジスタ
３、４の出力端子（ドレイン）は一方のトランジスタの
ゲートに接続され、トランジスタ３、４はクロス接続ト
ランジスタの対として構成される。
【００１４】トランジスタ３、トランジスタ４のゲート
の間には等化トランジスタ１６が接続され、クロックＰ
の補クロックであるクロックＱによって制御される。ト
ランジスタ５乃至１４は論理回路として一緒に接続され
て、桁上げ保存加算器の加算機能（表１の"Ｓ"）を実行
する。論理回路トランジスタ６乃至１１はＮＭＯＳであ
る。
の間には等化トランジスタ１６が接続され、クロックＰ
の補クロックであるクロックＱによって制御される。ト
ランジスタ５乃至１４は論理回路として一緒に接続され
て、桁上げ保存加算器の加算機能（表１の"Ｓ"）を実行
する。論理回路トランジスタ６乃至１１はＮＭＯＳであ
る。
【００１５】トランジスタ４のドレイン／ソースはトラ
ンジスタ５とトランジスタ７のドレイン／ソースに接続
される。トランジスタ３のドレイン／ソースはトランジ
スタ６とトランジスタ８のドレイン／ソースに接続され
る。トランジスタ５、８のドレイン／ソース端子はトラ
ンジスタ９、１３のドレイン／ソース端子に接続され
る。トランジスタ６のドレイン／ソース端子は１２、１
４のドレイン／ソース端子に接続される。トランジスタ
９、１４のドレイン／ソース端子はトランジスタ１０の
ドレイン／ソース端子に接続される。トランジスタ１
２、１３のドレイン／ソース端子はトランジスタ１１の
ドレイン／ソース端子に接続される。
ンジスタ５とトランジスタ７のドレイン／ソースに接続
される。トランジスタ３のドレイン／ソースはトランジ
スタ６とトランジスタ８のドレイン／ソースに接続され
る。トランジスタ５、８のドレイン／ソース端子はトラ
ンジスタ９、１３のドレイン／ソース端子に接続され
る。トランジスタ６のドレイン／ソース端子は１２、１
４のドレイン／ソース端子に接続される。トランジスタ
９、１４のドレイン／ソース端子はトランジスタ１０の
ドレイン／ソース端子に接続される。トランジスタ１
２、１３のドレイン／ソース端子はトランジスタ１１の
ドレイン／ソース端子に接続される。
【００１６】論理回路への入力はＸ、Ｙ、Ｚ及びその補
信号Ｘ'、Ｙ'、Ｚ'である。信号Ｘはトランジスタ１
３、１４のゲートに入力される。信号Ｙはトランジスタ
７、８のゲートに入力される。信号Ｚはトランジスタ１
０に入力される。入力Ｘ'はトランジスタ９、１２のゲ
ートに入力される。信号Ｙ'はトランジスタ５、６のゲ
ートに入力される。信号Ｚ'はトランジスタ１１のゲー
トに入力される。
信号Ｘ'、Ｙ'、Ｚ'である。信号Ｘはトランジスタ１
３、１４のゲートに入力される。信号Ｙはトランジスタ
７、８のゲートに入力される。信号Ｚはトランジスタ１
０に入力される。入力Ｘ'はトランジスタ９、１２のゲ
ートに入力される。信号Ｙ'はトランジスタ５、６のゲ
ートに入力される。信号Ｚ'はトランジスタ１１のゲー
トに入力される。
【００１７】イネーブル・トランジスタ１５はＮＭＯＳ
トランジスタである。そのドレイン／ソースはトランジ
スタ１０、１１のドレイン／ソース端子に、そのドレイ
ン／ソース端子はグラウンドに接続される。イネーブル
・トランジスタ１５のゲートはクロックＦによって制御
される。クロックＦはクロックＰの補クロックである。
トランジスタである。そのドレイン／ソースはトランジ
スタ１０、１１のドレイン／ソース端子に、そのドレイ
ン／ソース端子はグラウンドに接続される。イネーブル
・トランジスタ１５のゲートはクロックＦによって制御
される。クロックＦはクロックＰの補クロックである。
【００１８】本発明の桁上げセルの好適実施例を図５に
示す。クロス接続ＰＭＯＳトランジスタ２５、２６はＶ
ccの供給を受ける。等化トランジスタ２７はトランジス
タ２５、２６のゲートの間に接続され、クロックＱによ
って制御される。プリチャージ・トランジスタ２８、２
９はＶccの供給を受け、クロックＰによって制御され
る。トランジスタ２６、２８の出力端子は接続され、こ
のノードは桁上げ信号Ｃをなす。トランジスタ２５、２
９の出力端子は接続され、桁上げ補信号Ｃ'の出力ノー
ドをなす。トランジスタ１７乃至２４は、入力Ｘ、Ｙ、
Ｚに対して桁上げ式（表１の"Ｃ"）を実行するよう接続
された論理回路をなす。この桁上げ論理回路の出力は、
トランジスタ２６のドレイン／ソースに接続されたトラ
ンジスタ２２、２４のドレイン／ソースの接続によって
形成される。トランジスタ２１、２３のドレイン／ソー
スは、補出力Ｃ'でトランジスタ２５のドレイン／ソー
スに接続される。トランジスタ１９、２０のドレイン／
ソースはトランジスタ２２、２３のドレイン／ソースに
接続される。トランジスタ対１９、２４、トランジスタ
対２０、２１のドレイン／ソースはそれぞれトランジス
タ１８、１７のドレイン／ソースに接続される。ＮＭＯ
Ｓイネーブル・トランジスタ３０は、そのドレイン／ソ
ースがトランジスタ１７、１８のドレイン／ソースに、
そのドレイン／ソースがグラウンドに接続される。トラ
ンジスタ３０のゲートはクロックＦによって制御され
る。
示す。クロス接続ＰＭＯＳトランジスタ２５、２６はＶ
ccの供給を受ける。等化トランジスタ２７はトランジス
タ２５、２６のゲートの間に接続され、クロックＱによ
って制御される。プリチャージ・トランジスタ２８、２
９はＶccの供給を受け、クロックＰによって制御され
る。トランジスタ２６、２８の出力端子は接続され、こ
のノードは桁上げ信号Ｃをなす。トランジスタ２５、２
９の出力端子は接続され、桁上げ補信号Ｃ'の出力ノー
ドをなす。トランジスタ１７乃至２４は、入力Ｘ、Ｙ、
Ｚに対して桁上げ式（表１の"Ｃ"）を実行するよう接続
された論理回路をなす。この桁上げ論理回路の出力は、
トランジスタ２６のドレイン／ソースに接続されたトラ
ンジスタ２２、２４のドレイン／ソースの接続によって
形成される。トランジスタ２１、２３のドレイン／ソー
スは、補出力Ｃ'でトランジスタ２５のドレイン／ソー
スに接続される。トランジスタ１９、２０のドレイン／
ソースはトランジスタ２２、２３のドレイン／ソースに
接続される。トランジスタ対１９、２４、トランジスタ
対２０、２１のドレイン／ソースはそれぞれトランジス
タ１８、１７のドレイン／ソースに接続される。ＮＭＯ
Ｓイネーブル・トランジスタ３０は、そのドレイン／ソ
ースがトランジスタ１７、１８のドレイン／ソースに、
そのドレイン／ソースがグラウンドに接続される。トラ
ンジスタ３０のゲートはクロックＦによって制御され
る。
【００１９】ここで図６を参照する。図４、図５に示し
た本発明の好適な実施例の和セルと桁上げセルのタイミ
ング図が示してある。回路への入力はＸ、Ｙ、Ｚ及びそ
の反転値Ｘ'、Ｙ'、Ｚ'である。これらの値は、イネー
ブル・クロックＦがアサートされて桁上げ保存加算器が
イネーブルになる期間の前に、桁上げセルと和セルの両
方を含む桁上げ保存加算器回路の入力側で設定される。
図６に示す通り、これらの入力はサイクルＩ及びＩＩＩ
の間に設定される。またサイクルＩ及びＩＩＩの間、プ
リチャージ・クロックＰは高であり、等化クロックＱは
低である。よってサイクルＩ及びＩＩＩの間、トランジ
スタ１、２、１６、２７、２８、２９はオンになる。出
力ノードＳ、Ｓ'、Ｃ、Ｃ'は全てＶccの下のｎチャネル
しきい値電圧降下（ＶTN）に等しい電圧まで予め充電さ
れる。
た本発明の好適な実施例の和セルと桁上げセルのタイミ
ング図が示してある。回路への入力はＸ、Ｙ、Ｚ及びそ
の反転値Ｘ'、Ｙ'、Ｚ'である。これらの値は、イネー
ブル・クロックＦがアサートされて桁上げ保存加算器が
イネーブルになる期間の前に、桁上げセルと和セルの両
方を含む桁上げ保存加算器回路の入力側で設定される。
図６に示す通り、これらの入力はサイクルＩ及びＩＩＩ
の間に設定される。またサイクルＩ及びＩＩＩの間、プ
リチャージ・クロックＰは高であり、等化クロックＱは
低である。よってサイクルＩ及びＩＩＩの間、トランジ
スタ１、２、１６、２７、２８、２９はオンになる。出
力ノードＳ、Ｓ'、Ｃ、Ｃ'は全てＶccの下のｎチャネル
しきい値電圧降下（ＶTN）に等しい電圧まで予め充電さ
れる。
【００２０】等化トランジスタ１６、２７は、サイクル
Ｉ及びＩＩＩの間にクロックＱによってオンになる。こ
れでプリチャージ・トランジスタやクロス接続トランジ
スタのバランスがいくらか崩れてその出力端子間に電圧
差が生じる結果になるような、トランジスタの漏れ電流
やプロセス変動が最小になる。従ってサイクルＩＩの始
めにクロックＦが立ち上がると、和信号Ｓは和信号の補
Ｓ'と等しくなり、桁上げ信号Ｃは桁上げ補信号Ｃ'と等
しくなる。クロックＦはサイクルＩ及びＩＩＩの間にア
サートされないので、論理機能を実行するセル内の他の
デバイスはグラウンドへのパスを持たなくなり、従って
出力ノードに影響を与えない。
Ｉ及びＩＩＩの間にクロックＱによってオンになる。こ
れでプリチャージ・トランジスタやクロス接続トランジ
スタのバランスがいくらか崩れてその出力端子間に電圧
差が生じる結果になるような、トランジスタの漏れ電流
やプロセス変動が最小になる。従ってサイクルＩＩの始
めにクロックＦが立ち上がると、和信号Ｓは和信号の補
Ｓ'と等しくなり、桁上げ信号Ｃは桁上げ補信号Ｃ'と等
しくなる。クロックＦはサイクルＩ及びＩＩＩの間にア
サートされないので、論理機能を実行するセル内の他の
デバイスはグラウンドへのパスを持たなくなり、従って
出力ノードに影響を与えない。
【００２１】本発明の桁上げ保存加算器が乗算器列に用
いられると、桁上げ保存信号とその補は、列内の他の１
つか２つの桁上げ保存加算器に出力される。そこで桁上
げ信号Ｃと和信号Ｓはそれぞれ、列の次の段の桁上げ保
存加算器の入力Ｘ、ＹまたはＺの１つになる。従ってサ
イクルＩ及びＩＩＩの間、Ｘ、Ｙ、Ｚ、Ｘ'、Ｙ'、Ｚ'
によって駆動される論理回路のゲートの入力電圧は全
て、列の前の段のＣＳＡの出力からになる。よって、こ
れら入力電圧は全てクロックの次のサイクルの前に定常
入力電圧Ｖcc−ＶTNに達する
いられると、桁上げ保存信号とその補は、列内の他の１
つか２つの桁上げ保存加算器に出力される。そこで桁上
げ信号Ｃと和信号Ｓはそれぞれ、列の次の段の桁上げ保
存加算器の入力Ｘ、ＹまたはＺの１つになる。従ってサ
イクルＩ及びＩＩＩの間、Ｘ、Ｙ、Ｚ、Ｘ'、Ｙ'、Ｚ'
によって駆動される論理回路のゲートの入力電圧は全
て、列の前の段のＣＳＡの出力からになる。よって、こ
れら入力電圧は全てクロックの次のサイクルの前に定常
入力電圧Ｖcc−ＶTNに達する
【００２２】クロックのサイクルＩＩの間に回路はアク
ティブになる。クロックＦはアサートされ、論理回路に
電流が流れるようになる。同時にクロックＰ、Ｑは切り
替えられる。これで和セルと桁上げセルの出力は、入力
Ｘ、Ｙ、Ｚ及びそれぞれのセルに組込まれた論理機能に
応じて論理１か０に振れる。
ティブになる。クロックＦはアサートされ、論理回路に
電流が流れるようになる。同時にクロックＰ、Ｑは切り
替えられる。これで和セルと桁上げセルの出力は、入力
Ｘ、Ｙ、Ｚ及びそれぞれのセルに組込まれた論理機能に
応じて論理１か０に振れる。
【００２３】サイクルＩＩの始めに回路は評価を始め
る。信号入力は全て電圧Ｖcc−ＶTNなのでｎチャネル・
デバイスは全てオンであり、各セルの出力と補出力はい
ずれも放電してグラウンドに動く。出力電圧が低に引か
れると、トランジスタ３、４、２５、２６はオンになり
始め、電流を出力ノードに供給する。しかし入力信号と
その補に入力電圧差が生じ始めるとすぐ、論理回路トラ
ンジスタはこれに応答して、あるパスを通る電流は減少
させ、別のパスを通る電流は増加させる。出力ノード
Ｓ、Ｓ'及びＣ、Ｃ'はこれに応答する。出力信号と補出
力信号が離れると、その電圧差は次の段で桁上げ保存加
算器によって受取られる。駆動された加算器は、前の段
の３つの異なる加算器から電圧差を受取り、その加算結
果を次の段へ伝播する。サイクルＩＩの間に信号はカス
ケードされた加算器の列全体を伝播する。
る。信号入力は全て電圧Ｖcc−ＶTNなのでｎチャネル・
デバイスは全てオンであり、各セルの出力と補出力はい
ずれも放電してグラウンドに動く。出力電圧が低に引か
れると、トランジスタ３、４、２５、２６はオンになり
始め、電流を出力ノードに供給する。しかし入力信号と
その補に入力電圧差が生じ始めるとすぐ、論理回路トラ
ンジスタはこれに応答して、あるパスを通る電流は減少
させ、別のパスを通る電流は増加させる。出力ノード
Ｓ、Ｓ'及びＣ、Ｃ'はこれに応答する。出力信号と補出
力信号が離れると、その電圧差は次の段で桁上げ保存加
算器によって受取られる。駆動された加算器は、前の段
の３つの異なる加算器から電圧差を受取り、その加算結
果を次の段へ伝播する。サイクルＩＩの間に信号はカス
ケードされた加算器の列全体を伝播する。
【００２４】乗算器列の各段は、列内を桁上げと和信号
が伝播する際、その入力信号をほぼ同時に評価するＣＳ
Ａからなる。列の最初の段は加算操作の初期値を受取る
全てのＣＳＡからなる。例えばBoothアルゴリズムの乗
算を行うよう構成された列では、列の最初の段のＣＳＡ
は、評価サイクル（図のサイクルＩＩ）の前に部分積入
力で設定される。第２段は、第１段から少なくとも１つ
の入力があり、おそらく評価サイクルの始めより前の部
分積入力等の初期設定値を持つ全てのＣＳＡからなる。
第３段は、第２段からの入力を少なくとも１つ受取るＣ
ＳＡからなる。後の段は、次に上位の段からの入力を少
なくとも１つ受取り、下位の段からの入力は受取らない
ＣＳＡからなる。
が伝播する際、その入力信号をほぼ同時に評価するＣＳ
Ａからなる。列の最初の段は加算操作の初期値を受取る
全てのＣＳＡからなる。例えばBoothアルゴリズムの乗
算を行うよう構成された列では、列の最初の段のＣＳＡ
は、評価サイクル（図のサイクルＩＩ）の前に部分積入
力で設定される。第２段は、第１段から少なくとも１つ
の入力があり、おそらく評価サイクルの始めより前の部
分積入力等の初期設定値を持つ全てのＣＳＡからなる。
第３段は、第２段からの入力を少なくとも１つ受取るＣ
ＳＡからなる。後の段は、次に上位の段からの入力を少
なくとも１つ受取り、下位の段からの入力は受取らない
ＣＳＡからなる。
【００２５】図４、図５に示した本発明の桁上げ保存加
算器（ＣＳＡ）は、３入力（補入力はＣＳＡ内で生成さ
れる）と２出力（及びその補）なので、このタイプのＣ
ＳＡは３−２ ＣＳＡと呼ばれる。乗算器列の論理構成
とレイアウトを容易にするために、しばしば４−２ Ｃ
ＳＡが乗算器設計に適用される。図７に示す通り、４−
２ ＣＳＡへの入力は信号Ａ、Ｂ、Ｃ、Ｄである。各桁
上げセルからの出力信号はＣＡＲＲＹ、和セルからの出
力信号はＳＵＭである。ＣＩＮは別の４−２ＣＳＡから
桁上げ出力信号を受取る。ＣＯＵＴは桁上げ出力信号を
次の４−２ＣＳＡに供給する。
算器（ＣＳＡ）は、３入力（補入力はＣＳＡ内で生成さ
れる）と２出力（及びその補）なので、このタイプのＣ
ＳＡは３−２ ＣＳＡと呼ばれる。乗算器列の論理構成
とレイアウトを容易にするために、しばしば４−２ Ｃ
ＳＡが乗算器設計に適用される。図７に示す通り、４−
２ ＣＳＡへの入力は信号Ａ、Ｂ、Ｃ、Ｄである。各桁
上げセルからの出力信号はＣＡＲＲＹ、和セルからの出
力信号はＳＵＭである。ＣＩＮは別の４−２ＣＳＡから
桁上げ出力信号を受取る。ＣＯＵＴは桁上げ出力信号を
次の４−２ＣＳＡに供給する。
【００２６】乗算器列が４−２ ＣＳＡを使って設計さ
れる場合、論理は列の後の段で「プッシュ・アウト」す
る傾向がある。プッシュ・アウトは、現在のサイクルの
間に真の論理状態にそこで復帰していなければならない
ＣＳＡの出力に対する初期電圧スイッチング・エラーと
定義される。初期スイッチング・エラーは、そこで切り
替えるべき電圧の振れが大きくなるので、回路をスロー
・ダウンさせる。
れる場合、論理は列の後の段で「プッシュ・アウト」す
る傾向がある。プッシュ・アウトは、現在のサイクルの
間に真の論理状態にそこで復帰していなければならない
ＣＳＡの出力に対する初期電圧スイッチング・エラーと
定義される。初期スイッチング・エラーは、そこで切り
替えるべき電圧の振れが大きくなるので、回路をスロー
・ダウンさせる。
【００２７】プッシュ・アウトの問題を図８に示す。図
８は、第１の４−２ ＣＳＡ１００と第２の４−２ Ｃ
ＳＡ２００を示す。ＣＳＡ２００からのＣＯＵＴはＣＳ
Ａ１００のＣＩＮへの入力である。従ってＣＳＡ１００
は、乗算器列内でＣＳＡ２００より１つ下位の段であ
る。この例では、ＣＳＡ１００への入力Ａ、Ｂ、Ｃは０
のままで入力Ｄは０から１に遷移すると仮定する。ＣＳ
Ａ２００の入力Ａは０から１に遷移するが、入力Ｂは０
のまま、入力Ｃは１のまま及び入力Ｄは０のままであ
る。
８は、第１の４−２ ＣＳＡ１００と第２の４−２ Ｃ
ＳＡ２００を示す。ＣＳＡ２００からのＣＯＵＴはＣＳ
Ａ１００のＣＩＮへの入力である。従ってＣＳＡ１００
は、乗算器列内でＣＳＡ２００より１つ下位の段であ
る。この例では、ＣＳＡ１００への入力Ａ、Ｂ、Ｃは０
のままで入力Ｄは０から１に遷移すると仮定する。ＣＳ
Ａ２００の入力Ａは０から１に遷移するが、入力Ｂは０
のまま、入力Ｃは１のまま及び入力Ｄは０のままであ
る。
【００２８】ＣＳＡ１００への入力Ｄは高速パスであ
り、１つの３−２ ＣＳＡを通過してＣＳＡ１００の和
信号Ｓに影響を与える。ＣＳＡ２００の入力Ａは、和信
号出力に影響を与えるために２つの３−２ ＣＳＡを通
過しなければならないので、ＣＳＡ１００の和信号Ｓに
達するパスは遅い。従って、ＣＳＡ２００からの和信号
Ｓは出力０から１に振れ始めるが、遷移を開始した後の
ある点で、ＣＳＡ１００は、０から１へのＣＩＮ信号遷
移を受取り、ＣＳＡ１００からの和信号Ｓは振り戻され
て０に戻る。これがプッシュ・アウトの１例である。
り、１つの３−２ ＣＳＡを通過してＣＳＡ１００の和
信号Ｓに影響を与える。ＣＳＡ２００の入力Ａは、和信
号出力に影響を与えるために２つの３−２ ＣＳＡを通
過しなければならないので、ＣＳＡ１００の和信号Ｓに
達するパスは遅い。従って、ＣＳＡ２００からの和信号
Ｓは出力０から１に振れ始めるが、遷移を開始した後の
ある点で、ＣＳＡ１００は、０から１へのＣＩＮ信号遷
移を受取り、ＣＳＡ１００からの和信号Ｓは振り戻され
て０に戻る。これがプッシュ・アウトの１例である。
【００２９】プッシュ・アウトの問題を解決するには、
列の各段の評価サイクルのタイミングを別々にすればよ
い。図９に、４−２ ＣＳＡで構成された乗算器列の４
つの段のブロック図を示す。この例で最初の段は入力と
して２８の部分積を受取る。これら２８の部分積は、図
６に示したサイクルＩＩの前に第１段を作る４−２ＣＳ
Ａの入力で設定される。サイクルＩＩの始めにイネーブ
ル・クロックＦがアサートされ、第１段３００が評価モ
ードになる。イネーブル・クロックＦはまた遅延素子３
１０にも入力される。遅延素子３１０は、イネーブル・
クロックＦを４−２ ＣＳＡの第２段３２０に入力され
る前に所定量だけ遅らせる。遅延素子３１０の所定遅延
は、１つの４−２ ＣＳＡを通る信号の伝播遅延よりも
大きくセットされる。これによりイネーブル・クロック
Ｆが第２段３２０に達したとき、第１段３００からの和
と桁上げの信号は全て第２段３２０のトランジスタのゲ
ートに達していることになる。こうしてプッシュ・アウ
トは、列の後のＣＳＡからは見えない。同様に、遅延素
子３３０、３５０は、イネーブル・クロックＦのパス内
にそれぞれ第３段３４０、第４段３６０に入力される前
に置かれる。遅延素子３３０、３５０はまた、所定遅延
時間にセットされる。４−２ ＣＳＡの評価遅延より長
い遅延時間により、ハザードを起こす信号はなくなり、
よってプッシュ・アウトは見られない。
列の各段の評価サイクルのタイミングを別々にすればよ
い。図９に、４−２ ＣＳＡで構成された乗算器列の４
つの段のブロック図を示す。この例で最初の段は入力と
して２８の部分積を受取る。これら２８の部分積は、図
６に示したサイクルＩＩの前に第１段を作る４−２ＣＳ
Ａの入力で設定される。サイクルＩＩの始めにイネーブ
ル・クロックＦがアサートされ、第１段３００が評価モ
ードになる。イネーブル・クロックＦはまた遅延素子３
１０にも入力される。遅延素子３１０は、イネーブル・
クロックＦを４−２ ＣＳＡの第２段３２０に入力され
る前に所定量だけ遅らせる。遅延素子３１０の所定遅延
は、１つの４−２ ＣＳＡを通る信号の伝播遅延よりも
大きくセットされる。これによりイネーブル・クロック
Ｆが第２段３２０に達したとき、第１段３００からの和
と桁上げの信号は全て第２段３２０のトランジスタのゲ
ートに達していることになる。こうしてプッシュ・アウ
トは、列の後のＣＳＡからは見えない。同様に、遅延素
子３３０、３５０は、イネーブル・クロックＦのパス内
にそれぞれ第３段３４０、第４段３６０に入力される前
に置かれる。遅延素子３３０、３５０はまた、所定遅延
時間にセットされる。４−２ ＣＳＡの評価遅延より長
い遅延時間により、ハザードを起こす信号はなくなり、
よってプッシュ・アウトは見られない。
【００３０】遅延素子は確かに回路を少し遅くするが、
この構成により、遅延タイミングがない場合よりも回路
全体の速度が向上する。これはプッシュ・アウトを回避
したことによる。本発明で述べたプッシュ・アウトを回
避する手法は、４−２ ＣＳＡ乗算器列の文脈で説明し
たが、当業者には明らかなように、遅延素子は本発明の
ＣＳＡを使用した任意のＣＳＡ網で構成した乗算器列の
段と段の間に導入することができる。プッシュ・アウト
の問題は、本発明の高速ＣＳＡ設計により様々な回路設
計で生じ得るからである。
この構成により、遅延タイミングがない場合よりも回路
全体の速度が向上する。これはプッシュ・アウトを回避
したことによる。本発明で述べたプッシュ・アウトを回
避する手法は、４−２ ＣＳＡ乗算器列の文脈で説明し
たが、当業者には明らかなように、遅延素子は本発明の
ＣＳＡを使用した任意のＣＳＡ網で構成した乗算器列の
段と段の間に導入することができる。プッシュ・アウト
の問題は、本発明の高速ＣＳＡ設計により様々な回路設
計で生じ得るからである。
【００３１】まとめると本発明は、差分応答と差分出力
を持つ桁上げ保存加算器を提供する。本発明の桁上げ保
存加算器の複数の段が乗算器列に用いられると、乗算の
信号が列を伝播するスピードは大幅に向上し、高速乗算
器が得られる。従来のＣＳＡにはない大幅な高速化が達
成されるのは、あるＣＳＡで加算を行うための出力電圧
の振れは、レール・ツー・レールではなく非常に小さい
電圧差だからである。例えば、従来技術に見られるよう
な出力３ボルト乃至５ボルトを振る場合よりも、本発明
のＣＳＡの場合のように、出力電圧２００ミリボルト乃
至５００ミリボルトを振る場合の方が時間はかなり短く
て済むという点を考慮すれば、従来のＣＳＡを超える大
幅な高速化が理解できる。列の次の加算器は、この小さ
い電圧差に応答することができ、それ自体の差分出力を
生じる。こうして、出力電圧ではレール・ツー・レール
の振れが必要ないので、出力信号は列内を高速に伝播す
る。合わせてカスケード型にされたセルそれぞれに差分
加算和があれば、乗算器列は従来技術に対して１５０％
乃至２００％の高速化が達成できる。
を持つ桁上げ保存加算器を提供する。本発明の桁上げ保
存加算器の複数の段が乗算器列に用いられると、乗算の
信号が列を伝播するスピードは大幅に向上し、高速乗算
器が得られる。従来のＣＳＡにはない大幅な高速化が達
成されるのは、あるＣＳＡで加算を行うための出力電圧
の振れは、レール・ツー・レールではなく非常に小さい
電圧差だからである。例えば、従来技術に見られるよう
な出力３ボルト乃至５ボルトを振る場合よりも、本発明
のＣＳＡの場合のように、出力電圧２００ミリボルト乃
至５００ミリボルトを振る場合の方が時間はかなり短く
て済むという点を考慮すれば、従来のＣＳＡを超える大
幅な高速化が理解できる。列の次の加算器は、この小さ
い電圧差に応答することができ、それ自体の差分出力を
生じる。こうして、出力電圧ではレール・ツー・レール
の振れが必要ないので、出力信号は列内を高速に伝播す
る。合わせてカスケード型にされたセルそれぞれに差分
加算和があれば、乗算器列は従来技術に対して１５０％
乃至２００％の高速化が達成できる。
【００３２】また、プッシュ・アウトの問題に対する全
く新しい解決法について説明した。乗算器列に高速ＣＳ
Ａが用いられる場合、本発明のＣＳＡによって得られる
高速度で列内をレースする信号が列内の別々の段に届く
のは、当該段への他の入力信号よりも速いのでプッシュ
・アウトの問題が生じる。この問題は、本発明の中で、
列の各段のタイミングを乗算器列の各段間のイネーブル
信号のパス内に置いた遅延素子によって独立させること
で解決される。これにより、列の段への入力は、段によ
って入力が評価されてその加算が実行される前に、その
真値に達する。
く新しい解決法について説明した。乗算器列に高速ＣＳ
Ａが用いられる場合、本発明のＣＳＡによって得られる
高速度で列内をレースする信号が列内の別々の段に届く
のは、当該段への他の入力信号よりも速いのでプッシュ
・アウトの問題が生じる。この問題は、本発明の中で、
列の各段のタイミングを乗算器列の各段間のイネーブル
信号のパス内に置いた遅延素子によって独立させること
で解決される。これにより、列の段への入力は、段によ
って入力が評価されてその加算が実行される前に、その
真値に達する。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）差分信号の応答と出力を有する組合
わせ論理回路であって、各トランジスタの出力が他方の
トランジスタを制御するように接続され、各トランジス
タの第１端子が第１電圧レールと出力端子に接続された
クロス接続トランジスタ対と、各トランジスタの第１端
子が第１電圧レールに接続され、第２端子が上記クロス
接続トランジスタ対の出力端子に接続され、クロックに
よって制御される第１及び第２のプリチャージ・トラン
ジスタと、第１端子が第２電圧レールに接続され、前記
クロックの補クロックによって制御されるイネーブル・
トランジスタと、論理機能を実行するよう接続され、複
数の入力信号とその補を含めた複数の入力を持ち、また
複数の出力と補出力を持ち、前記出力は、前記クロス接
続トランジスタ対の第１トランジスタの出力端子に接続
され、前記補出力は、前記クロス接続トランジスタ対の
第２トランジスタの出力端子に接続され、更に前記イネ
ーブル・トランジスタの出力によってイネーブルにな
る、論理回路と、を含む、組合わせ論理回路。 （２）前記クロス接続トランジスタ対の出力端子間に接
続され、前記クロックによって制御される等化トランジ
スタを含む、前記（１）記載の組合わせ論理回路。 （３）前記論理回路は、前記論理回路を前記第２レール
に接続する前記イネーブル・トランジスタの出力によっ
てイネーブルになる、前記（１）記載の組合わせ論理回
路。 （４）前記論理回路は乗算器の和の機能をなす、前記
（１）記載の組合わせ論理回路。 （５）前記論理回路は乗算器の桁上げの機能をなす、前
記（１）記載の組合わせ論理回路。 （６）前記第１及び第２のプリチャージ・トランジスタ
はＮＭＯＳトランジスタである、前記（１）記載の組合
わせ論理回路。 （７）前記クロス接続トランジスタ対はＰＭＯＳトラン
ジスタである、前記（１）記載の組合わせ論理回路。 （８）前記イネーブル・トランジスタはＮＭＯＳトラン
ジスタである、前記（１）記載の組合わせ論理回路。 （９）乗算器用の３−２桁上げ保存加算器であって、各
トランジスタの出力は他方のトランジスタを制御するよ
うに接続され、各トランジスタは第１電圧レールに接続
された第１端子と出力端子とを有するクロス接続トラン
ジスタの第１対と、各トランジスタは第１電圧レールに
接続された第１端子と、前記クロス接続トランジスタの
第１対の出力端子に接続された第２端子とを持ち、クロ
ックによって制御される第１及び第２のプリチャージ・
トランジスタと、第２電圧レールに接続された第１端子
を持ち、前記クロックの補クロックによって制御される
第１イネーブル・トランジスタと、３つの入力信号と３
つの補入力信号を受取り、桁上げ出力と桁上げ補出力と
を持ち、前記桁上げ出力は前記クロス接続トランジスタ
の第１対の第１トランジスタの出力端子に接続され、前
記桁上げ補出力は前記クロス接続トランジスタの第１対
の第２トランジスタの出力端子に接続され、更に前記第
１イネーブル・トランジスタの出力によってイネーブル
になる桁上げ回路とを含む、桁上げセルと、各トランジ
スタの出力は他方のトランジスタを制御するように接続
され、各トランジスタは第１電圧レールに接続された第
１端子と出力端子とを有するクロス接続トランジスタの
第２対と、各トランジスタは第１電圧レールに接続され
た第１端子と、前記クロス接続トランジスタの第２対の
出力端子に接続された第２端子とを持ち、クロックによ
って制御される第３及び第４のプリチャージ・トランジ
スタと第２電圧レールに接続された第１端子を持ち、前
記クロックの補クロックによって制御される第２イネー
ブル・トランジスタと、３つの入力信号と３つの補入力
信号を受取り、和出力と和補出力とを持ち、前記和出力
は前記クロス接続トランジスタの第２対の第１トランジ
スタの出力端子に接続され、前記和補出力は前記クロス
接続トランジスタの第２対の第２トランジスタの出力端
子に接続され、更に前記第２イネーブル・トランジスタ
の出力によってイネーブルになる和回路とを含む、和セ
ルと、を含む、３−２桁上げ保存加算器。 （１０）前記クロス接続トランジスタの第１対の入力端
子間に接続され、前記クロックによって制御される第１
等化トランジスタと、前記クロス接続トランジスタの第
２対の入力端子間に接続され、前記クロックによって制
御される第２等化トランジスタとを含む、前記（９）記
載の３−２桁上げ保存加算器。 （１１）前記桁上げ回路は、前記桁上げ回路を前記第２
レールに接続する前記第１イネーブル・トランジスタの
出力によってイネーブルになり、前記和回路は、前記和
回路を前記第２レールに接続する前記第２イネーブル・
トランジスタの出力によってイネーブルになる、前記
（９）記載の３−２桁上げ保存加算器。 （１２）前記プリチャージ・トランジスタはＮＭＯＳト
ランジスタである、前記（９）記載の３−２桁上げ保存
加算器。 （１３）前記クロス接続トランジスタの第１及び第２の
対はＰＭＯＳトランジスタである、前記（９）記載の３
−２桁上げ保存加算器。 （１４）前記イネーブル・トランジスタはＮＭＯＳトラ
ンジスタである、前記（９）記載の３−２桁上げ保存加
算器。 （１５）階層型に、列の評価サイクルの前に設定される
入力を受取る第１段から、部分積の和が出力される最後
の段まで指定された複数の段に分けられ、ある段は全て
の３−２桁上げ保存加算器を含み、前段からその入力信
号を全て受取り、少なくとも１つの入力は次に前の段か
らのものである、乗算器列として構成された３−２桁上
げ保存加算器の列を含み、各３−２桁上げ保存加算器
は、各トランジスタの出力は他方のトランジスタを制御
するように接続され、各トランジスタは第１電圧レール
に接続された第１端子と出力端子とを有するクロス接続
トランジスタの第１対と、各トランジスタは第１電圧レ
ールに接続された第１端子と、前記クロス接続トランジ
スタの第１対の出力端子に接続された第２端子とを持
ち、クロックによって制御される第１及び第２のプリチ
ャージ・トランジスタと、第２電圧レールに接続された
第１端子を持ち、前記クロックの補クロックによって制
御される第１イネーブル・トランジスタと、３つの入力
信号と３つの補入力信号を受取り、桁上げ出力と桁上げ
補出力とを持ち、前記桁上げ出力は前記クロス接続トラ
ンジスタの第１対の第１トランジスタの出力端子に接続
され、前記桁上げ補出力は前記クロス接続トランジスタ
の第１対の第２トランジスタの出力端子に接続され、更
に前記第１イネーブル・トランジスタの出力によってイ
ネーブルになる桁上げ回路とを含む、桁上げセルと、各
トランジスタの出力は他方のトランジスタを制御するよ
うに接続され、各トランジスタは第１電圧レールに接続
された第１端子と出力端子とを有するクロス接続トラン
ジスタの第２対と、各トランジスタは第１電圧レールに
接続された第１端子と、前記クロス接続トランジスタの
第２対の出力端子に接続された第２端子とを持ち、クロ
ックによって制御される第３及び第４のプリチャージ・
トランジスタと、第２電圧レールに接続された第１端子
を持ち、前記クロックの補クロックによって制御される
第２イネーブル・トランジスタと、３つの入力信号と３
つの補入力信号を受取り、和出力と和補出力とを持ち、
前記和出力は前記クロス接続トランジスタの第２対の第
１トランジスタの出力端子に接続され、前記和補出力は
前記クロス接続トランジスタの第２対の第２トランジス
タの出力端子に接続され、更に前記第２イネーブル・ト
ランジスタの出力によってイネーブルになる和回路とを
含む、和セルと、を含む、列乗算器。 （１６）前記クロス接続トランジスタの第１対の入力端
子間に接続され、前記クロックによって制御される第１
等化トランジスタと、前記クロス接続トランジスタの第
２対の入力端子間に接続され、前記クロックによって制
御される第２等化トランジスタとを含む、前記（１５）
記載の列乗算器。 （１７）前記桁上げ回路は、前記桁上げ回路を前記第２
レールに接続する前記第１イネーブル・トランジスタの
出力によってイネーブルになり、前記和回路は、前記和
回路を前記第２レールに接続する前記第２イネーブル・
トランジスタの出力によってイネーブルになる、前記
（１５）記載の列乗算器。 （１８）前記プリチャージ・トランジスタはＮＭＯＳト
ランジスタである、前記（１５）記載の列乗算器。 （１９）前記クロス接続トランジスタの第１及び第２の
対はＰＭＯＳトランジスタである、前記（１５）記載の
列乗算器。 （２０）前記イネーブル・トランジスタはＮＭＯＳトラ
ンジスタである、前記（１５）記載の列乗算器。 （２１）階層型に、列の評価サイクルの前に設定される
入力を受取る第１段から、部分積の和が出力される最後
の段まで指定された複数の段に分けられ、ある段は全て
の３−２桁上げ保存加算器を含み、前段からその入力信
号を全て受取り、少なくとも１つの入力は次に前の段か
らのものである、乗算器列として構成された４−２桁上
げ保存加算器の列を含み、各４−２桁上げ保存加算器
は、ある段において、第１、第２及び第３の入力を受取
り、第１桁上げと第１和を出力する第１の３−２桁上げ
保存加算器と、前記第１の３−２桁上げ保存加算器から
前記第１和、第４信号及び別の４−２桁上げ保存加算器
の第１の３−２桁上げ保存加算器から受信された第１桁
上げの各入力を受取り、第２桁上げと第２和を出力する
第２の３−２桁上げ保存加算器と、を含み、各３−２桁
上げ保存加算器は、各トランジスタの出力は他方のトラ
ンジスタを制御するように接続され、各トランジスタは
第１電圧レールに接続された第１端子と出力端子とを有
するクロス接続トランジスタの第１対と、各トランジス
タは第１電圧レールに接続された第１端子と、前記クロ
ス接続トランジスタの第１対の出力端子に接続された第
２端子とを持ち、クロックによって制御される第１及び
第２のプリチャージ・トランジスタと、第２電圧レール
に接続された第１端子を持ち、前記クロックの補クロッ
クによって制御される第１イネーブル・トランジスタ
と、３つの入力信号と３つの補入力信号を受取り、桁上
げ出力と桁上げ補出力とを持ち、前記桁上げ出力は前記
クロス接続トランジスタの第１対の第１トランジスタの
出力端子に接続され、前記桁上げ補出力は前記クロス接
続トランジスタの第１対の第２トランジスタの出力端子
に接続され、更に前記第１イネーブル・トランジスタの
出力によってイネーブルになる桁上げ回路とを含む、桁
上げセルと、各トランジスタの出力は他方のトランジス
タを制御するように接続され、各トランジスタは第１電
圧レールに接続された第１端子と出力端子とを有するク
ロス接続トランジスタの第２対と、各トランジスタは第
１電圧レールに接続された第１端子と、前記クロス接続
トランジスタの第２対の出力端子に接続された第２端子
とを持ち、クロックによって制御される第３及び第４の
プリチャージ・トランジスタと、第２電圧レールに接続
された第１端子を持ち、前記クロックの補クロックによ
って制御される第２イネーブル・トランジスタと、３つ
の入力信号と３つの補入力信号を受取り、和出力と和補
出力とを持ち、前記和出力は前記クロス接続トランジス
タの第２対の第１トランジスタの出力端子に接続され、
前記和補出力は前記クロス接続トランジスタの第２対の
第２トランジスタの出力端子に接続され、更に前記第２
イネーブル・トランジスタの出力によってイネーブルに
なる和回路とを含む、和セルと、を含む、列乗算器。 （２２）少なくとも１つの特定の段に供給される前記補
クロックは、次に前の段に供給される前記補クロックを
所定時間は遅らせる関連遅延素子によって出力され、前
記所定時間は、信号が４−２桁上げ保存加算器の入力か
ら出力に伝播するのにかかる時間になるよう選択され
る、前記（２１）記載の列乗算器。 （２３）前記クロス接続トランジスタの第１対の入力端
子間に接続され、前記クロックによって制御される第１
等化トランジスタと、前記クロス接続トランジスタの第
２対の入力端子間に接続され、前記クロックによって制
御される第２等化トランジスタとを含む、前記（２１）
記載の列乗算器。 （２４）前記桁上げ回路は、前記桁上げ回路を前記第２
レールに接続する前記第１イネーブル・トランジスタの
出力によってイネーブルになり、前記和回路は、前記和
回路を前記第２レールに接続する前記第２イネーブル・
トランジスタの出力によってイネーブルになる、前記
（２１）記載の列乗算器。 （２５）前記プリチャージ・トランジスタはＮＭＯＳト
ランジスタである、前記（２１）記載の列乗算器。 （２６）前記クロス接続トランジスタの第１及び第２の
対はＰＭＯＳトランジスタである、前記（２１）記載の
列乗算器。 （２７）前記イネーブル・トランジスタはＮＭＯＳトラ
ンジスタである、前記（２１）記載の列乗算器。
わせ論理回路であって、各トランジスタの出力が他方の
トランジスタを制御するように接続され、各トランジス
タの第１端子が第１電圧レールと出力端子に接続された
クロス接続トランジスタ対と、各トランジスタの第１端
子が第１電圧レールに接続され、第２端子が上記クロス
接続トランジスタ対の出力端子に接続され、クロックに
よって制御される第１及び第２のプリチャージ・トラン
ジスタと、第１端子が第２電圧レールに接続され、前記
クロックの補クロックによって制御されるイネーブル・
トランジスタと、論理機能を実行するよう接続され、複
数の入力信号とその補を含めた複数の入力を持ち、また
複数の出力と補出力を持ち、前記出力は、前記クロス接
続トランジスタ対の第１トランジスタの出力端子に接続
され、前記補出力は、前記クロス接続トランジスタ対の
第２トランジスタの出力端子に接続され、更に前記イネ
ーブル・トランジスタの出力によってイネーブルにな
る、論理回路と、を含む、組合わせ論理回路。 （２）前記クロス接続トランジスタ対の出力端子間に接
続され、前記クロックによって制御される等化トランジ
スタを含む、前記（１）記載の組合わせ論理回路。 （３）前記論理回路は、前記論理回路を前記第２レール
に接続する前記イネーブル・トランジスタの出力によっ
てイネーブルになる、前記（１）記載の組合わせ論理回
路。 （４）前記論理回路は乗算器の和の機能をなす、前記
（１）記載の組合わせ論理回路。 （５）前記論理回路は乗算器の桁上げの機能をなす、前
記（１）記載の組合わせ論理回路。 （６）前記第１及び第２のプリチャージ・トランジスタ
はＮＭＯＳトランジスタである、前記（１）記載の組合
わせ論理回路。 （７）前記クロス接続トランジスタ対はＰＭＯＳトラン
ジスタである、前記（１）記載の組合わせ論理回路。 （８）前記イネーブル・トランジスタはＮＭＯＳトラン
ジスタである、前記（１）記載の組合わせ論理回路。 （９）乗算器用の３−２桁上げ保存加算器であって、各
トランジスタの出力は他方のトランジスタを制御するよ
うに接続され、各トランジスタは第１電圧レールに接続
された第１端子と出力端子とを有するクロス接続トラン
ジスタの第１対と、各トランジスタは第１電圧レールに
接続された第１端子と、前記クロス接続トランジスタの
第１対の出力端子に接続された第２端子とを持ち、クロ
ックによって制御される第１及び第２のプリチャージ・
トランジスタと、第２電圧レールに接続された第１端子
を持ち、前記クロックの補クロックによって制御される
第１イネーブル・トランジスタと、３つの入力信号と３
つの補入力信号を受取り、桁上げ出力と桁上げ補出力と
を持ち、前記桁上げ出力は前記クロス接続トランジスタ
の第１対の第１トランジスタの出力端子に接続され、前
記桁上げ補出力は前記クロス接続トランジスタの第１対
の第２トランジスタの出力端子に接続され、更に前記第
１イネーブル・トランジスタの出力によってイネーブル
になる桁上げ回路とを含む、桁上げセルと、各トランジ
スタの出力は他方のトランジスタを制御するように接続
され、各トランジスタは第１電圧レールに接続された第
１端子と出力端子とを有するクロス接続トランジスタの
第２対と、各トランジスタは第１電圧レールに接続され
た第１端子と、前記クロス接続トランジスタの第２対の
出力端子に接続された第２端子とを持ち、クロックによ
って制御される第３及び第４のプリチャージ・トランジ
スタと第２電圧レールに接続された第１端子を持ち、前
記クロックの補クロックによって制御される第２イネー
ブル・トランジスタと、３つの入力信号と３つの補入力
信号を受取り、和出力と和補出力とを持ち、前記和出力
は前記クロス接続トランジスタの第２対の第１トランジ
スタの出力端子に接続され、前記和補出力は前記クロス
接続トランジスタの第２対の第２トランジスタの出力端
子に接続され、更に前記第２イネーブル・トランジスタ
の出力によってイネーブルになる和回路とを含む、和セ
ルと、を含む、３−２桁上げ保存加算器。 （１０）前記クロス接続トランジスタの第１対の入力端
子間に接続され、前記クロックによって制御される第１
等化トランジスタと、前記クロス接続トランジスタの第
２対の入力端子間に接続され、前記クロックによって制
御される第２等化トランジスタとを含む、前記（９）記
載の３−２桁上げ保存加算器。 （１１）前記桁上げ回路は、前記桁上げ回路を前記第２
レールに接続する前記第１イネーブル・トランジスタの
出力によってイネーブルになり、前記和回路は、前記和
回路を前記第２レールに接続する前記第２イネーブル・
トランジスタの出力によってイネーブルになる、前記
（９）記載の３−２桁上げ保存加算器。 （１２）前記プリチャージ・トランジスタはＮＭＯＳト
ランジスタである、前記（９）記載の３−２桁上げ保存
加算器。 （１３）前記クロス接続トランジスタの第１及び第２の
対はＰＭＯＳトランジスタである、前記（９）記載の３
−２桁上げ保存加算器。 （１４）前記イネーブル・トランジスタはＮＭＯＳトラ
ンジスタである、前記（９）記載の３−２桁上げ保存加
算器。 （１５）階層型に、列の評価サイクルの前に設定される
入力を受取る第１段から、部分積の和が出力される最後
の段まで指定された複数の段に分けられ、ある段は全て
の３−２桁上げ保存加算器を含み、前段からその入力信
号を全て受取り、少なくとも１つの入力は次に前の段か
らのものである、乗算器列として構成された３−２桁上
げ保存加算器の列を含み、各３−２桁上げ保存加算器
は、各トランジスタの出力は他方のトランジスタを制御
するように接続され、各トランジスタは第１電圧レール
に接続された第１端子と出力端子とを有するクロス接続
トランジスタの第１対と、各トランジスタは第１電圧レ
ールに接続された第１端子と、前記クロス接続トランジ
スタの第１対の出力端子に接続された第２端子とを持
ち、クロックによって制御される第１及び第２のプリチ
ャージ・トランジスタと、第２電圧レールに接続された
第１端子を持ち、前記クロックの補クロックによって制
御される第１イネーブル・トランジスタと、３つの入力
信号と３つの補入力信号を受取り、桁上げ出力と桁上げ
補出力とを持ち、前記桁上げ出力は前記クロス接続トラ
ンジスタの第１対の第１トランジスタの出力端子に接続
され、前記桁上げ補出力は前記クロス接続トランジスタ
の第１対の第２トランジスタの出力端子に接続され、更
に前記第１イネーブル・トランジスタの出力によってイ
ネーブルになる桁上げ回路とを含む、桁上げセルと、各
トランジスタの出力は他方のトランジスタを制御するよ
うに接続され、各トランジスタは第１電圧レールに接続
された第１端子と出力端子とを有するクロス接続トラン
ジスタの第２対と、各トランジスタは第１電圧レールに
接続された第１端子と、前記クロス接続トランジスタの
第２対の出力端子に接続された第２端子とを持ち、クロ
ックによって制御される第３及び第４のプリチャージ・
トランジスタと、第２電圧レールに接続された第１端子
を持ち、前記クロックの補クロックによって制御される
第２イネーブル・トランジスタと、３つの入力信号と３
つの補入力信号を受取り、和出力と和補出力とを持ち、
前記和出力は前記クロス接続トランジスタの第２対の第
１トランジスタの出力端子に接続され、前記和補出力は
前記クロス接続トランジスタの第２対の第２トランジス
タの出力端子に接続され、更に前記第２イネーブル・ト
ランジスタの出力によってイネーブルになる和回路とを
含む、和セルと、を含む、列乗算器。 （１６）前記クロス接続トランジスタの第１対の入力端
子間に接続され、前記クロックによって制御される第１
等化トランジスタと、前記クロス接続トランジスタの第
２対の入力端子間に接続され、前記クロックによって制
御される第２等化トランジスタとを含む、前記（１５）
記載の列乗算器。 （１７）前記桁上げ回路は、前記桁上げ回路を前記第２
レールに接続する前記第１イネーブル・トランジスタの
出力によってイネーブルになり、前記和回路は、前記和
回路を前記第２レールに接続する前記第２イネーブル・
トランジスタの出力によってイネーブルになる、前記
（１５）記載の列乗算器。 （１８）前記プリチャージ・トランジスタはＮＭＯＳト
ランジスタである、前記（１５）記載の列乗算器。 （１９）前記クロス接続トランジスタの第１及び第２の
対はＰＭＯＳトランジスタである、前記（１５）記載の
列乗算器。 （２０）前記イネーブル・トランジスタはＮＭＯＳトラ
ンジスタである、前記（１５）記載の列乗算器。 （２１）階層型に、列の評価サイクルの前に設定される
入力を受取る第１段から、部分積の和が出力される最後
の段まで指定された複数の段に分けられ、ある段は全て
の３−２桁上げ保存加算器を含み、前段からその入力信
号を全て受取り、少なくとも１つの入力は次に前の段か
らのものである、乗算器列として構成された４−２桁上
げ保存加算器の列を含み、各４−２桁上げ保存加算器
は、ある段において、第１、第２及び第３の入力を受取
り、第１桁上げと第１和を出力する第１の３−２桁上げ
保存加算器と、前記第１の３−２桁上げ保存加算器から
前記第１和、第４信号及び別の４−２桁上げ保存加算器
の第１の３−２桁上げ保存加算器から受信された第１桁
上げの各入力を受取り、第２桁上げと第２和を出力する
第２の３−２桁上げ保存加算器と、を含み、各３−２桁
上げ保存加算器は、各トランジスタの出力は他方のトラ
ンジスタを制御するように接続され、各トランジスタは
第１電圧レールに接続された第１端子と出力端子とを有
するクロス接続トランジスタの第１対と、各トランジス
タは第１電圧レールに接続された第１端子と、前記クロ
ス接続トランジスタの第１対の出力端子に接続された第
２端子とを持ち、クロックによって制御される第１及び
第２のプリチャージ・トランジスタと、第２電圧レール
に接続された第１端子を持ち、前記クロックの補クロッ
クによって制御される第１イネーブル・トランジスタ
と、３つの入力信号と３つの補入力信号を受取り、桁上
げ出力と桁上げ補出力とを持ち、前記桁上げ出力は前記
クロス接続トランジスタの第１対の第１トランジスタの
出力端子に接続され、前記桁上げ補出力は前記クロス接
続トランジスタの第１対の第２トランジスタの出力端子
に接続され、更に前記第１イネーブル・トランジスタの
出力によってイネーブルになる桁上げ回路とを含む、桁
上げセルと、各トランジスタの出力は他方のトランジス
タを制御するように接続され、各トランジスタは第１電
圧レールに接続された第１端子と出力端子とを有するク
ロス接続トランジスタの第２対と、各トランジスタは第
１電圧レールに接続された第１端子と、前記クロス接続
トランジスタの第２対の出力端子に接続された第２端子
とを持ち、クロックによって制御される第３及び第４の
プリチャージ・トランジスタと、第２電圧レールに接続
された第１端子を持ち、前記クロックの補クロックによ
って制御される第２イネーブル・トランジスタと、３つ
の入力信号と３つの補入力信号を受取り、和出力と和補
出力とを持ち、前記和出力は前記クロス接続トランジス
タの第２対の第１トランジスタの出力端子に接続され、
前記和補出力は前記クロス接続トランジスタの第２対の
第２トランジスタの出力端子に接続され、更に前記第２
イネーブル・トランジスタの出力によってイネーブルに
なる和回路とを含む、和セルと、を含む、列乗算器。 （２２）少なくとも１つの特定の段に供給される前記補
クロックは、次に前の段に供給される前記補クロックを
所定時間は遅らせる関連遅延素子によって出力され、前
記所定時間は、信号が４−２桁上げ保存加算器の入力か
ら出力に伝播するのにかかる時間になるよう選択され
る、前記（２１）記載の列乗算器。 （２３）前記クロス接続トランジスタの第１対の入力端
子間に接続され、前記クロックによって制御される第１
等化トランジスタと、前記クロス接続トランジスタの第
２対の入力端子間に接続され、前記クロックによって制
御される第２等化トランジスタとを含む、前記（２１）
記載の列乗算器。 （２４）前記桁上げ回路は、前記桁上げ回路を前記第２
レールに接続する前記第１イネーブル・トランジスタの
出力によってイネーブルになり、前記和回路は、前記和
回路を前記第２レールに接続する前記第２イネーブル・
トランジスタの出力によってイネーブルになる、前記
（２１）記載の列乗算器。 （２５）前記プリチャージ・トランジスタはＮＭＯＳト
ランジスタである、前記（２１）記載の列乗算器。 （２６）前記クロス接続トランジスタの第１及び第２の
対はＰＭＯＳトランジスタである、前記（２１）記載の
列乗算器。 （２７）前記イネーブル・トランジスタはＮＭＯＳトラ
ンジスタである、前記（２１）記載の列乗算器。
【００３５】
【図１】桁上げ保存加算器の論理記号を示す図である。
【図２】桁上げ保存加算器（ＣＳＡ）のゲート・レベル
の実現形式を示す図である。
の実現形式を示す図である。
【図３】ＣＭＯＳ技術で適用された和セルと桁上げセル
の図である。
の図である。
【図４】本発明の好適な実施例に従った和セルと桁上げ
保存加算器の図である。
保存加算器の図である。
【図５】本発明の好適な実施例に従った桁上げ保存加算
器の桁上げセルの図である。
器の桁上げセルの図である。
【図６】図４、５に示した、本発明の好適な実施例の和
セルと桁上げセルのタイミング図である。
セルと桁上げセルのタイミング図である。
【図７】本発明の好適な実施例に従った４−２ ＣＳＡ
を形成する２つの３−２ ＣＳＡの接続を示すブロック
図である。
を形成する２つの３−２ ＣＳＡの接続を示すブロック
図である。
【図８】４−２ ＣＳＡの複数の段を使用した乗算器列
のプッシュ・アウトの問題を示す図である。
のプッシュ・アウトの問題を示す図である。
【図９】本発明の好適な実施例に従った４−２ ＣＳＡ
を用いた乗算器列の複数の段を示すブロック図である。
を用いた乗算器列の複数の段を示すブロック図である。
１、２ ＮＭＯＳプリチャージ・トランジスタ ３、４ ＰＭＯＳトランジスタ ５、６、７、８、９、１０、１１、１２、１３、１４、
１５、１７、１８、１９、２０、２１、２２、２３、２
４ トランジスタ １６ 等化トランジスタ ２５、２６ クロス接続ＰＭＯＳトランジスタ ２８、２９ プリチャージ・トランジスタ ３０ ＮＭＯＳイネーブル・トランジスタ １００ 第１の４−２ ＣＳＡ ２００ 第２の４−２ ＣＳＡ ３００ 第１段 ３１０、３３０、３５０ 遅延素子 ３２０ 第２段 ３４０ 第３段 ３６０ 第４段
１５、１７、１８、１９、２０、２１、２２、２３、２
４ トランジスタ １６ 等化トランジスタ ２５、２６ クロス接続ＰＭＯＳトランジスタ ２８、２９ プリチャージ・トランジスタ ３０ ＮＭＯＳイネーブル・トランジスタ １００ 第１の４−２ ＣＳＡ ２００ 第２の４−２ ＣＳＡ ３００ 第１段 ３１０、３３０、３５０ 遅延素子 ３２０ 第２段 ３４０ 第３段 ３６０ 第４段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ケイ・ミラー アメリカ合衆国78748、テキサス州オース ティン、フェスタス・ドライブ 3027
Claims (27)
- 【請求項１】差分信号の応答と出力を有する組合わせ論
理回路であって、 各トランジスタの出力が他方のトランジスタを制御する
ように接続され、各トランジスタの第１端子が第１電圧
レールと出力端子に接続されたクロス接続トランジスタ
対と、 各トランジスタの第１端子が第１電圧レールに接続さ
れ、第２端子が上記クロス接続トランジスタ対の出力端
子に接続され、クロックによって制御される第１及び第
２のプリチャージ・トランジスタと、 第１端子が第２電圧レールに接続され、前記クロックの
補クロックによって制御されるイネーブル・トランジス
タと、 論理機能を実行するよう接続され、複数の入力信号とそ
の補を含めた複数の入力を持ち、また複数の出力と補出
力を持ち、前記出力は、前記クロス接続トランジスタ対
の第１トランジスタの出力端子に接続され、前記補出力
は、前記クロス接続トランジスタ対の第２トランジスタ
の出力端子に接続され、更に前記イネーブル・トランジ
スタの出力によってイネーブルになる、論理回路と、 を含む、組合わせ論理回路。 - 【請求項２】前記クロス接続トランジスタ対の出力端子
間に接続され、前記クロックによって制御される等化ト
ランジスタを含む、請求項１記載の組合わせ論理回路。 - 【請求項３】前記論理回路は、前記論理回路を前記第２
レールに接続する前記イネーブル・トランジスタの出力
によってイネーブルになる、請求項１記載の組合わせ論
理回路。 - 【請求項４】前記論理回路は乗算器の和の機能をなす、
請求項１記載の組合わせ論理回路。 - 【請求項５】前記論理回路は乗算器の桁上げの機能をな
す、請求項１記載の組合わせ論理回路。 - 【請求項６】前記第１及び第２のプリチャージ・トラン
ジスタはＮＭＯＳトランジスタである、請求項１記載の
組合わせ論理回路。 - 【請求項７】前記クロス接続トランジスタ対はＰＭＯＳ
トランジスタである、請求項１記載の組合わせ論理回
路。 - 【請求項８】前記イネーブル・トランジスタはＮＭＯＳ
トランジスタである、請求項１記載の組合わせ論理回
路。 - 【請求項９】乗算器用の３−２桁上げ保存加算器であっ
て、 各トランジスタの出力は他方のトランジスタを制御する
ように接続され、各トランジスタは第１電圧レールに接
続された第１端子と出力端子とを有するクロス接続トラ
ンジスタの第１対と、各トランジスタは第１電圧レール
に接続された第１端子と、前記クロス接続トランジスタ
の第１対の出力端子に接続された第２端子とを持ち、ク
ロックによって制御される第１及び第２のプリチャージ
・トランジスタと、第２電圧レールに接続された第１端
子を持ち、前記クロックの補クロックによって制御され
る第１イネーブル・トランジスタと、３つの入力信号と
３つの補入力信号を受取り、桁上げ出力と桁上げ補出力
とを持ち、前記桁上げ出力は前記クロス接続トランジス
タの第１対の第１トランジスタの出力端子に接続され、
前記桁上げ補出力は前記クロス接続トランジスタの第１
対の第２トランジスタの出力端子に接続され、更に前記
第１イネーブル・トランジスタの出力によってイネーブ
ルになる桁上げ回路とを含む、桁上げセルと、 各トランジスタの出力は他方のトランジスタを制御する
ように接続され、各トランジスタは第１電圧レールに接
続された第１端子と出力端子とを有するクロス接続トラ
ンジスタの第２対と、各トランジスタは第１電圧レール
に接続された第１端子と、前記クロス接続トランジスタ
の第２対の出力端子に接続された第２端子とを持ち、ク
ロックによって制御される第３及び第４のプリチャージ
・トランジスタと第２電圧レールに接続された第１端子
を持ち、前記クロックの補クロックによって制御される
第２イネーブル・トランジスタと、３つの入力信号と３
つの補入力信号を受取り、和出力と和補出力とを持ち、
前記和出力は前記クロス接続トランジスタの第２対の第
１トランジスタの出力端子に接続され、前記和補出力は
前記クロス接続トランジスタの第２対の第２トランジス
タの出力端子に接続され、更に前記第２イネーブル・ト
ランジスタの出力によってイネーブルになる和回路とを
含む、和セルと、 を含む、３−２桁上げ保存加算器。 - 【請求項１０】前記クロス接続トランジスタの第１対の
入力端子間に接続され、前記クロックによって制御され
る第１等化トランジスタと、前記クロス接続トランジス
タの第２対の入力端子間に接続され、前記クロックによ
って制御される第２等化トランジスタとを含む、請求項
９記載の３−２桁上げ保存加算器。 - 【請求項１１】前記桁上げ回路は、前記桁上げ回路を前
記第２レールに接続する前記第１イネーブル・トランジ
スタの出力によってイネーブルになり、前記和回路は、
前記和回路を前記第２レールに接続する前記第２イネー
ブル・トランジスタの出力によってイネーブルになる、
請求項９記載の３−２桁上げ保存加算器。 - 【請求項１２】前記プリチャージ・トランジスタはＮＭ
ＯＳトランジスタである、請求項９記載の３−２桁上げ
保存加算器。 - 【請求項１３】前記クロス接続トランジスタの第１及び
第２の対はＰＭＯＳトランジスタである、請求項９記載
の３−２桁上げ保存加算器。 - 【請求項１４】前記イネーブル・トランジスタはＮＭＯ
Ｓトランジスタである、請求項９記載の３−２桁上げ保
存加算器。 - 【請求項１５】階層型に、列の評価サイクルの前に設定
される入力を受取る第１段から、部分積の和が出力され
る最後の段まで指定された複数の段に分けられ、ある段
は全ての３−２桁上げ保存加算器を含み、前段からその
入力信号を全て受取り、少なくとも１つの入力は次に前
の段からのものである、乗算器列として構成された３−
２桁上げ保存加算器の列を含み、各３−２桁上げ保存加
算器は、 各トランジスタの出力は他方のトランジスタを制御する
ように接続され、各トランジスタは第１電圧レールに接
続された第１端子と出力端子とを有するクロス接続トラ
ンジスタの第１対と、各トランジスタは第１電圧レール
に接続された第１端子と、前記クロス接続トランジスタ
の第１対の出力端子に接続された第２端子とを持ち、ク
ロックによって制御される第１及び第２のプリチャージ
・トランジスタと、第２電圧レールに接続された第１端
子を持ち、前記クロックの補クロックによって制御され
る第１イネーブル・トランジスタと、３つの入力信号と
３つの補入力信号を受取り、桁上げ出力と桁上げ補出力
とを持ち、前記桁上げ出力は前記クロス接続トランジス
タの第１対の第１トランジスタの出力端子に接続され、
前記桁上げ補出力は前記クロス接続トランジスタの第１
対の第２トランジスタの出力端子に接続され、更に前記
第１イネーブル・トランジスタの出力によってイネーブ
ルになる桁上げ回路とを含む、桁上げセルと、 各トランジスタの出力は他方のトランジスタを制御する
ように接続され、各トランジスタは第１電圧レールに接
続された第１端子と出力端子とを有するクロス接続トラ
ンジスタの第２対と、各トランジスタは第１電圧レール
に接続された第１端子と、前記クロス接続トランジスタ
の第２対の出力端子に接続された第２端子とを持ち、ク
ロックによって制御される第３及び第４のプリチャージ
・トランジスタと、第２電圧レールに接続された第１端
子を持ち、前記クロックの補クロックによって制御され
る第２イネーブル・トランジスタと、３つの入力信号と
３つの補入力信号を受取り、和出力と和補出力とを持
ち、前記和出力は前記クロス接続トランジスタの第２対
の第１トランジスタの出力端子に接続され、前記和補出
力は前記クロス接続トランジスタの第２対の第２トラン
ジスタの出力端子に接続され、更に前記第２イネーブル
・トランジスタの出力によってイネーブルになる和回路
とを含む、和セルと、 を含む、列乗算器。 - 【請求項１６】前記クロス接続トランジスタの第１対の
入力端子間に接続され、前記クロックによって制御され
る第１等化トランジスタと、前記クロス接続トランジス
タの第２対の入力端子間に接続され、前記クロックによ
って制御される第２等化トランジスタとを含む、請求項
１５記載の列乗算器。 - 【請求項１７】前記桁上げ回路は、前記桁上げ回路を前
記第２レールに接続する前記第１イネーブル・トランジ
スタの出力によってイネーブルになり、前記和回路は、
前記和回路を前記第２レールに接続する前記第２イネー
ブル・トランジスタの出力によってイネーブルになる、
請求項１５記載の列乗算器。 - 【請求項１８】前記プリチャージ・トランジスタはＮＭ
ＯＳトランジスタである、請求項１５記載の列乗算器。 - 【請求項１９】前記クロス接続トランジスタの第１及び
第２の対はＰＭＯＳトランジスタである、請求項１５記
載の列乗算器。 - 【請求項２０】前記イネーブル・トランジスタはＮＭＯ
Ｓトランジスタである、請求項１５記載の列乗算器。 - 【請求項２１】階層型に、列の評価サイクルの前に設定
される入力を受取る第１段から、部分積の和が出力され
る最後の段まで指定された複数の段に分けられ、ある段
は全ての３−２桁上げ保存加算器を含み、前段からその
入力信号を全て受取り、少なくとも１つの入力は次に前
の段からのものである、乗算器列として構成された４−
２桁上げ保存加算器の列を含み、 各４−２桁上げ保存加算器は、ある段において、第１、
第２及び第３の入力を受取り、第１桁上げと第１和を出
力する第１の３−２桁上げ保存加算器と、前記第１の３
−２桁上げ保存加算器から前記第１和、第４信号及び別
の４−２桁上げ保存加算器の第１の３−２桁上げ保存加
算器から受信された第１桁上げの各入力を受取り、第２
桁上げと第２和を出力する第２の３−２桁上げ保存加算
器と、 を含み、 各３−２桁上げ保存加算器は、 各トランジスタの出力は他方のトランジスタを制御する
ように接続され、各トランジスタは第１電圧レールに接
続された第１端子と出力端子とを有するクロス接続トラ
ンジスタの第１対と、各トランジスタは第１電圧レール
に接続された第１端子と、前記クロス接続トランジスタ
の第１対の出力端子に接続された第２端子とを持ち、ク
ロックによって制御される第１及び第２のプリチャージ
・トランジスタと、第２電圧レールに接続された第１端
子を持ち、前記クロックの補クロックによって制御され
る第１イネーブル・トランジスタと、３つの入力信号と
３つの補入力信号を受取り、桁上げ出力と桁上げ補出力
とを持ち、前記桁上げ出力は前記クロス接続トランジス
タの第１対の第１トランジスタの出力端子に接続され、
前記桁上げ補出力は前記クロス接続トランジスタの第１
対の第２トランジスタの出力端子に接続され、更に前記
第１イネーブル・トランジスタの出力によってイネーブ
ルになる桁上げ回路とを含む、桁上げセルと、 各トランジスタの出力は他方のトランジスタを制御する
ように接続され、各トランジスタは第１電圧レールに接
続された第１端子と出力端子とを有するクロス接続トラ
ンジスタの第２対と、各トランジスタは第１電圧レール
に接続された第１端子と、前記クロス接続トランジスタ
の第２対の出力端子に接続された第２端子とを持ち、ク
ロックによって制御される第３及び第４のプリチャージ
・トランジスタと、第２電圧レールに接続された第１端
子を持ち、前記クロックの補クロックによって制御され
る第２イネーブル・トランジスタと、３つの入力信号と
３つの補入力信号を受取り、和出力と和補出力とを持
ち、前記和出力は前記クロス接続トランジスタの第２対
の第１トランジスタの出力端子に接続され、前記和補出
力は前記クロス接続トランジスタの第２対の第２トラン
ジスタの出力端子に接続され、更に前記第２イネーブル
・トランジスタの出力によってイネーブルになる和回路
とを含む、和セルと、 を含む、列乗算器。 - 【請求項２２】少なくとも１つの特定の段に供給される
前記補クロックは、次に前の段に供給される前記補クロ
ックを所定時間は遅らせる関連遅延素子によって出力さ
れ、前記所定時間は、信号が４−２桁上げ保存加算器の
入力から出力に伝播するのにかかる時間になるよう選択
される、請求項２１記載の列乗算器。 - 【請求項２３】前記クロス接続トランジスタの第１対の
入力端子間に接続され、前記クロックによって制御され
る第１等化トランジスタと、前記クロス接続トランジス
タの第２対の入力端子間に接続され、前記クロックによ
って制御される第２等化トランジスタとを含む、請求項
２１記載の列乗算器。 - 【請求項２４】前記桁上げ回路は、前記桁上げ回路を前
記第２レールに接続する前記第１イネーブル・トランジ
スタの出力によってイネーブルになり、前記和回路は、
前記和回路を前記第２レールに接続する前記第２イネー
ブル・トランジスタの出力によってイネーブルになる、
請求項２１記載の列乗算器。 - 【請求項２５】前記プリチャージ・トランジスタはＮＭ
ＯＳトランジスタである、請求項２１記載の列乗算器。 - 【請求項２６】前記クロス接続トランジスタの第１及び
第２の対はＰＭＯＳトランジスタである、請求項２１記
載の列乗算器。 - 【請求項２７】前記イネーブル・トランジスタはＮＭＯ
Ｓトランジスタである、請求項２１記載の列乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US08/318,924 US5491653A (en) | 1994-10-06 | 1994-10-06 | Differential carry-save adder and multiplier |
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Publications (1)
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