JPH0810766B2 - Static induction semiconductor device and manufacturing method thereof - Google Patents
Static induction semiconductor device and manufacturing method thereofInfo
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- JPH0810766B2 JPH0810766B2 JP62268778A JP26877887A JPH0810766B2 JP H0810766 B2 JPH0810766 B2 JP H0810766B2 JP 62268778 A JP62268778 A JP 62268778A JP 26877887 A JP26877887 A JP 26877887A JP H0810766 B2 JPH0810766 B2 JP H0810766B2
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、静電誘導半導体装置およびその製法に関
する。TECHNICAL FIELD The present invention relates to an electrostatic induction semiconductor device and a method for manufacturing the same.
静電誘導半導体装置のひとつに表面ゲート型の静電誘
導トランジスタがある。第４図は、従来の表面ゲート型
静電誘導トランジスタの断面構造をあらわす。この静電
誘導トランジスタ50は、ソース領域（N+領域）52とゲー
ト領域（P+領域）53を基板51の表面（一側）に備えてい
る。ゲート領域53はソース領域52を挟むかたちで形成さ
れている。この静電誘導トランジスタ50は、基板51の他
側にドレイン領域（N+領域）54を備えており、このドレ
イン領域54とソース領域52の間に電流通路となるチャン
ネル形成領域（N-領域）55を備えている。One of the static induction semiconductor devices is a surface gate type static induction transistor. FIG. 4 shows a sectional structure of a conventional surface gate type static induction transistor. The static induction transistor 50 includes a source region (N + region) 52 and a gate region (P + region) 53 on the surface (one side) of the substrate 51. The gate region 53 is formed so as to sandwich the source region 52. The static induction transistor 50 has a drain region (N + region) 54 on the other side of the substrate 51, and a channel forming region (N − region) serving as a current path between the drain region 54 and the source region 52. Equipped with 55.
ところで、この静電誘導トランジスタ50には、スイッ
チング動作させる場合、以下のような問題がある。By the way, the static induction transistor 50 has the following problems when it is switched.
例えば、静電誘導トランジスタ50が、ノーマリイ・オ
ン型、すなわちゲートが解放の状態でソース・ドレイン
間がオン（導通状態）する型のものであると、ドレイン
・ソース間電圧によるゲート遮断電圧（しきい値電圧）
の変動が非常に大きい。変動が大きい理由は、第５図に
実線で示すように、静電誘導トランジスタ50のドレイン
・ソース間電圧−ドレイン・ソース間電流の特性が、破
線で示すバイポーラトランジスタのような飽和特性では
なく、不飽和特性であるからである。ゲート遮断電圧と
は、あるドレイン・ソース間電圧V0でドレイン電流が所
定の値I0以下になるときのゲート電圧の値と規定され
る。飽和特性の場合には、曲線イ′にみるように、ドレ
イン・ソース間電圧がV0→V1と変化しても、ドレイン電
流は変化しないが、不飽和特性の場合には、ドレイン・
ソース電圧がV0→V1と変化すると、曲線イにみるよう
に、ドレイン電流がI1へと変化しI0を越えてしまう。し
たがって、ゲート電圧の値がVG3のままでは、遮断がで
きていないことになる。For example, if the static induction transistor 50 is a normally-on type, that is, a type in which the source and drain are turned on (conducting state) when the gate is open, the gate cutoff voltage ( Threshold voltage)
The fluctuation of is very large. The reason why the fluctuation is large is that, as shown by the solid line in FIG. 5, the characteristics of the drain-source voltage-drain-source current of the static induction transistor 50 are not the saturation characteristics like the bipolar transistor shown by the broken line. This is because it has unsaturated characteristics. The gate cutoff voltage is defined as the value of the gate voltage when the drain current becomes a predetermined value I 0 or less at a certain drain-source voltage V 0 . In the case of the saturation characteristic, the drain current does not change even if the drain-source voltage changes from V 0 to V 1 as shown in the curve a ′, but in the case of the unsaturated characteristic, the drain current is changed.
When the source voltage is changed with the V 0 → V 1, as seen in the curve Yi, the drain current exceeds the I 0 changed to I 1. Therefore, if the gate voltage value is VG 3 , it cannot be cut off.
上記のような静電誘導トランジスタを用いて回路を構
成した場合、所定のスイッチング動作が保証されないの
で回路の信頼性が乏しいという問題がある。When the circuit is configured by using the static induction transistor as described above, there is a problem that the reliability of the circuit is poor because a predetermined switching operation is not guaranteed.
この発明は、上記事情に鑑み、ドレイン・ソース間電
圧の変動に伴うしきい値電圧の変動に対処でき、信頼性
の高いスイッチング回路を構成することができる静電誘
導半導体装置およびその製法を提供することを目的とす
る。In view of the above circumstances, the present invention provides an electrostatic induction semiconductor device capable of coping with fluctuations in threshold voltage due to fluctuations in drain-source voltage and forming a highly reliable switching circuit, and a method for manufacturing the same. The purpose is to do.
前記目的を達成するため、発明者は、様々な角度から
検討し、ひとつの静電誘導半導体装置に僅かにゲート遮
断電圧の異なる複数個の静電誘導トランジスタを設ける
ことに着目した。すなわち、ゲート遮断電圧の異なる静
電誘導トランジスタを複数個設けておいて、例えば、ゲ
ート遮断電圧の小さいトランジスタの上に直列にゲート
遮断電圧の大きい静電誘導トランジスタを接続してトラ
ンジスタが飽和特性を有するように構成する（トランジ
スタの接続は、半導体装置内部で行ってもよいし、装置
外部で行ってもよい）ことで、上記問題を解消して、回
路の信頼性を保持するようにするのである。In order to achieve the above object, the inventor studied from various angles and paid attention to providing a plurality of static induction transistors having slightly different gate cutoff voltages in one static induction semiconductor device. That is, a plurality of static induction transistors having different gate cutoff voltages are provided, and for example, a static induction transistor having a large gate cutoff voltage is connected in series on a transistor having a small gate cutoff voltage so that the transistors have saturation characteristics. Since the above problem is solved and the reliability of the circuit is maintained by being configured to have (connection of transistors may be performed inside the semiconductor device or outside the device) is there.
ところで、トランジスタは、一般に、歩留まりよく簡
単に製造できなければならない。そうでないと、コスト
が高くなってしまい、実用性がなくなるからである。By the way, a transistor must generally be manufactured with high yield and easily. If this is not the case, the cost will be high and the utility will be lost.
そこで、発明者は更に検討を続け、静電誘導トランジ
スタ同士の間で、ゲート領域間寸法ｌ（第４図参照）に
複数種類異なるようにしたものをまず検討した。しかし
ながら、これは良い結果を生まないことが分かった。す
なわち、ゲート領域間寸法ｌの変化はゲート遮断電圧の
値を大きく変化させる。そのため、ゲート遮断電圧の僅
かな差をもたせる場合には、マスクの窓寸法をサブミク
ロンオーダーで制御しなければならず、超微細加工技術
が必要となる。そうすると、製造が困難で、歩留まりも
悪く、コストが非常に高くつき、およそ実用的でないか
らである。Therefore, the inventor further continued the study, and first examined the one in which a plurality of types of the inter-gate region size l (see FIG. 4) were different between the electrostatic induction transistors. However, this turned out not to produce good results. That is, a change in the dimension 1 between the gate regions causes a large change in the value of the gate cutoff voltage. Therefore, in order to make a slight difference in the gate cutoff voltage, the window size of the mask must be controlled in the submicron order, which requires ultrafine processing technology. This is because the manufacturing is difficult, the yield is low, the cost is very high, and it is not practical.
つぎに、発明者は、第６図にみる静電誘導半導体装置
を検討した。この装置は、ゲート領域間寸法が一方は寸
法ｌで他方がこれよりも狭い寸法ｌ′であり、かつ、ゲ
ート領域の深さ寸法が異なるようにしたふたつの静電誘
導トランジスタ50′、50″を備えていて、両トランジス
タにおけるゲート領域間寸法と深さ寸法の差によりゲー
ト遮断電圧に僅かの差をもたせるようにしている。しか
しながら、このものにもつぎのような問題がある。すな
わち、ゲート領域53の深さ寸法に差をもたせるには、深
い方のゲート領域の形成個所に不純物注入・熱拡散処理
をある深さまでしておいて、ついで浅い方のゲート領域
の形成個所に不純物注入・熱拡散処理をおこなう。後の
熱拡散処理の際、先に拡散された個所では、不純物がさ
らに深く拡散され両個所の拡散深さに差がつくのであ
る。ところが、この場合、熱処理工程を２回行う必要が
あり、工程が複雑となる。しかも、熱処理による拡散は
バラツキが比較的大きい。そのため、この熱処理により
特性に差をもたせる場合には、ゲート遮断電圧の差を精
度よく所定の差にする必要があるが、これは非常に困難
であり、やはり、歩留まりも悪い。深さ寸法の種類が３
種類以上ある場合には、熱処理工程の回数が３回以上と
なり、実用性がないからである。Next, the inventor examined the electrostatic induction semiconductor device shown in FIG. This device has two electrostatic induction transistors 50 'and 50 "in which the dimension between the gate regions is one and the other is narrower than this, and the depth of the gate region is different. However, there is a slight difference in the gate cutoff voltage due to the difference between the gate region size and the depth size of both transistors, however, this also has the following problem. In order to make a difference in the depth dimension of the region 53, the impurity implantation / thermal diffusion process is performed to a certain depth at the deep gate region formation site, and then the shallow gate region formation site is implanted. In the subsequent thermal diffusion treatment, the impurity diffused deeper in the portion diffused earlier, resulting in a difference in the diffusion depth between the two locations. In addition, since the heat treatment requires two times, the process becomes complicated, and the diffusion due to the heat treatment has a relatively large variation. It is necessary to make a difference, but this is very difficult and the yield is also poor.
This is because when there are more than one type, the number of heat treatment steps is three or more, which is impractical.
発明者は、さらに検討を続けた結果、ゲート領域間寸
法（ゲート領域内端間寸法）を略等しくした複数個の静
電誘導半導体素子の間では、そのゲート領域とソース領
域の少なくともひとつの領域が、深さ寸法が略同じで平
面でみた領域面積が複数種類異なるようであれば、ゲー
ト遮断電圧に僅かの差を高精度でもたせられ、かつ簡単
に製造でき、コストも低いことを見出した。ゲート領域
の面積の変化に伴うゲート遮断電圧の変化はかなりゆる
やかである。そのため、ゲート遮断電圧に僅かな差を持
たせるためには、トランジスタのゲート領域同士に比較
的大きい寸法差をつけることになる。それゆえ、少々の
寸法誤差があってもゲート遮断電圧の差に誤差が生じな
いことになる。その結果、ゲート領域間寸法に差をつけ
る場合のように非常に僅かの寸法差をつけなければなら
ないということに直面しなくてすむのである。したがっ
て、超微細加工技術を用いる必要がないので、製造が簡
単で歩留まりがよくコストが低い。このような知見を得
ることにより、第１発明を完成させることができたので
ある。As a result of further studies, the inventor has found that at least one of the gate region and the source region is provided between a plurality of static induction semiconductor elements having a substantially equal inter-gate region size (inter-inner-gate region size). However, it was found that if the depth dimensions are almost the same and the area areas seen on a plane are different from each other, it is possible to make a slight difference in the gate cutoff voltage with high accuracy, and it is easy to manufacture and the cost is low. . The change in the gate cutoff voltage with the change in the area of the gate region is fairly gradual. Therefore, in order to give a slight difference in the gate cutoff voltage, the gate regions of the transistors have a relatively large dimensional difference. Therefore, even if there is a slight dimensional error, no error occurs in the difference in gate cutoff voltage. As a result, one does not have to face the need to make a very small dimensional difference, as is the case for making different gate region sizes. Therefore, since it is not necessary to use the ultrafine processing technology, the manufacturing is simple, the yield is good, and the cost is low. The first invention could be completed by obtaining such knowledge.
さらに、上記静電誘導半導体装置を得るにあたり、前
記静電誘導半導体素子のゲート領域となる不純物拡散領
域形成用であって内端間寸法が各素子同士でみて略等し
くなっている窓と、ソース領域となる不純物拡散領域形
成用の窓とのいずれか一方の窓が設けられているマスク
を備え、かつ前記窓の面積が複数種類異なる半導体ウエ
ハを用いれば、マスクにおける窓の面積を変えるという
極く簡単な方法で、上記半導体装置が製造でき、しか
も、熱処理を１回で済ませられるので、迅速・かつ歩留
まりよく製造できることも分かった。この場合、ゲート
遮断電圧の種類が沢山あっても、窓の面積の種類を増や
すだけで容易に対応できる。このような知見を得ること
により、第２発明を完成させることができた。Further, in obtaining the electrostatic induction semiconductor device, a window for forming an impurity diffusion region to be a gate region of the electrostatic induction semiconductor element and having a dimension between inner ends which is substantially equal in each element, and a source If a semiconductor wafer provided with a mask provided with one of a window for forming an impurity diffusion region to be a region and having a plurality of different window areas is used, it is possible to change the window area of the mask. It was also found that the semiconductor device can be manufactured by a simple and easy method, and further, the heat treatment can be performed only once, so that the semiconductor device can be manufactured quickly and with a high yield. In this case, even if there are many kinds of gate cutoff voltage, it is possible to easily cope with them by increasing the kinds of window areas. The second invention could be completed by obtaining such knowledge.
したがって、第１発明は、基板の一側にソース領域と
このソース領域を挟むかたちのゲート領域とを有してい
る静電誘導半導体素子を複数子備えている静電誘導半導
体装置において、前記複数個の静電誘導半導体素子の間
では、ゲート領域間寸法が略等しくなっているととも
に、そのゲート領域とソース領域の少なくとも一方の領
域が、深さ寸法は略同じで平面でみた領域面積が複数種
に異なっていることを特徴とする静電誘導半導体装置を
要旨とし、第２発明は、基板の一側にソース領域とこの
ソース領域を挟むかたちのゲート領域とを有している静
電誘導半導体素子を複数個備えている静電誘導半導体装
置を得るにあたり、前記静電誘導半導体素子のゲート領
域となる不純物拡散領域形成用であって内端間寸法が各
素子同士でみて略等しくなっている窓と、ソース領域と
なる不純物拡散領域形成用の窓とのいずれか一方の窓が
設けられているマスクを備え、かつ前記窓の面積が複数
種に異なっている半導体ウエハを用いて、各窓の下に同
一の不純物熱拡散処理でもって、前記両領域のうちの一
方の領域を形成するようにすることを特徴とする静電誘
導半導体装置の製法を要旨とする。Therefore, the first invention is an electrostatic induction semiconductor device including a plurality of electrostatic induction semiconductor elements having a source region and a gate region sandwiching the source region on one side of the substrate. Between the electrostatic induction semiconductor elements, the dimensions between the gate regions are substantially equal to each other, and at least one of the gate region and the source region has substantially the same depth dimension and a plurality of region areas in a plan view. A second aspect of the present invention is directed to an electrostatic induction semiconductor device characterized by being different in kind, and a second invention is an electrostatic induction semiconductor device having a source region on one side of a substrate and a gate region sandwiching the source region. In obtaining an electrostatic induction semiconductor device including a plurality of semiconductor elements, the dimensions for forming the impurity diffusion regions that will be the gate regions of the electrostatic induction semiconductor elements, and the inner-to-inside dimensions are substantially equal when viewed from each element. A semiconductor wafer having a mask provided with either one of a window for forming an impurity diffusion region to be a source region and a window having a plurality of types of window areas. A method for manufacturing an electrostatic induction semiconductor device is characterized in that one of the two regions is formed by the same impurity thermal diffusion treatment under each window.
以下、この発明にかかる静電誘導半導体装置（以下、
「半導体装置」と言う）およびその製法を、装置ついで
製法の順に、図面を参照しながら説明する。Hereinafter, the electrostatic induction semiconductor device according to the present invention (hereinafter,
The "semiconductor device" and its manufacturing method will be described in the order of the device and then the manufacturing method with reference to the drawings.
第１図は、この発明にかかる半導体装置の一実施例の
断面をあらわす。FIG. 1 shows a cross section of an embodiment of a semiconductor device according to the present invention.
この半導体装置１では、ゲート遮断電圧（しきい値電
圧）が僅かに異なるふたつの静電誘導トランジスタ２、
２′が半導体基板（基板）３に設けられている。両静電
誘導トランジスタ２、２′は、それぞれ、ソース領域
（N+領域）４、４とゲート領域（P+領域）５、５′を基
板３の表面（一側）に備えている。ゲート領域５、５′
は、それぞれ、ソース領域４、４を挟むかたちで形成さ
れている。そして、静電誘導トランジスタ２、２′は、
基板３の他側にドレイン領域（N+領域）６、６を備えて
おり、このドレイン領域６とソース領域４の間に電流通
路となるチャンネル形成領域（N-領域）７、７を備えて
いる。なお、８はソース電極、８′はゲート電極、８″
はドレイン電極である。In this semiconductor device 1, two electrostatic induction transistors 2 having slightly different gate cutoff voltages (threshold voltages),
2'is provided on a semiconductor substrate (substrate) 3. Both the static induction transistors 2 and 2'include source regions (N + regions) 4 and 4 and gate regions (P + regions) 5 and 5'on the surface (one side) of the substrate 3, respectively. Gate area 5, 5 '
Are formed so as to sandwich the source regions 4 and 4, respectively. Then, the static induction transistors 2, 2 '
Drain regions (N + regions) 6 and 6 are provided on the other side of the substrate 3, and channel forming regions (N − regions) 7 and 7 serving as current paths are provided between the drain region 6 and the source region 4. There is. In addition, 8 is a source electrode, 8'is a gate electrode, 8 "
Is a drain electrode.
この半導体装置１の静電誘導トランジスタ２、２′
は、ゲート領域間寸法ｌが略等しい。一方、両トランジ
スタ２、２′では、ゲート領域５、５′の深さ寸法も同
じであるが、その幅（横方向）L1、L2が異なることで平
面でみた領域面積に差をもたせていて、これにより、両
静電誘導トランジスタ２、２′にゲート遮断電圧に僅か
な差（例えば0.1ボルト程度）がついている。そのた
め、前述したように、ゲート遮断電圧の差が精度よく所
定の差になっており、しかも、製造の際の歩留まりがよ
いのでコストが低い。したがって、この半導体装置１を
用い信頼性の高いスイッチング動作を行う回路を低コス
トで実現することができる。The static induction transistors 2, 2'of this semiconductor device 1
Have substantially the same dimension 1 between the gate regions. On the other hand, in both the transistors 2 and 2 ', the depth dimensions of the gate regions 5 and 5'are also the same, but the widths (lateral direction) L1 and L2 are different from each other, which causes a difference in the planar area region. As a result, there is a slight difference (for example, about 0.1 volt) in the gate cutoff voltage between the static induction transistors 2 and 2 '. Therefore, as described above, the difference between the gate cutoff voltages is a predetermined difference with high accuracy, and the yield in manufacturing is good, so that the cost is low. Therefore, a circuit that performs highly reliable switching operation using the semiconductor device 1 can be realized at low cost.
第２図にゲート領域の幅寸法Ｌとゲート遮断電圧の関
係を示す。線Ａはゲー領域間寸法が17μｍの場合を示
し、線Ｂはゲート領域間寸法が15μｍの場合を示し、線
Ｃはゲート領域間寸法が13μｍの場合を示している。第
２図にみるように、ゲート領域の幅寸法が相当に大きく
変化しても、ゲート遮断電圧の変化はわずかである。FIG. 2 shows the relationship between the width L of the gate region and the gate cutoff voltage. The line A shows the case where the inter-gate region size is 17 μm, the line B shows the case where the inter-gate region size is 15 μm, and the line C shows the case where the inter-gate region size is 13 μm. As shown in FIG. 2, even if the width of the gate region changes considerably, the change in the gate cutoff voltage is small.
さらに、各ゲート領域５、５′は、１回の熱処理工程
で同時に形成されており、製造工程が簡単であり、この
点でもコストが安い。Further, since the gate regions 5 and 5'are simultaneously formed in one heat treatment step, the manufacturing process is simple and the cost is low in this respect as well.
上記実施例では、ゲート領域の幅寸法に差を付けて、
領域面積を複数種類あるようにしていたが、ソース領域
の幅寸法、あるいは、ゲート領域とソース領域の両方の
幅寸法が複数種類あるようにしてもよい。In the above embodiment, the width of the gate region is made different,
Although there are a plurality of types of region areas, the source region may have a plurality of width dimensions or both the gate region and the source region may have a plurality of width dimensions.
なお、領域の面積を複数種類あるようにするのに、幅
寸法は同じにしておいて長手方向（第１図において紙面
に垂直な方向でみた方向）寸法に差をもたせるようにし
た構成でもよい。ただ、この場合は、ソース領域とゲー
ト領域の長手寸法の両方を同時に異ならせる必要がある
とともにドレイン電流に差を生ずるので、幅方向寸法に
差を付ける場合に比べると、それらの点への配慮をしな
ければならない。It should be noted that in order to make the areas of a plurality of types, the width dimensions may be the same and a difference may be made in the longitudinal direction (direction viewed in the direction perpendicular to the paper surface in FIG. 1). . However, in this case, it is necessary to make both the longitudinal dimensions of the source region and the gate region different at the same time, and there is a difference in the drain current, so consideration is given to those points compared to the case where the widthwise dimension is made different. I have to
続いて、上記半導体装置の製法の一例について説明す
る。Next, an example of a method for manufacturing the semiconductor device will be described.
第３図（ａ）、（ｂ）、（ｃ）は、この発明の製法の
一例におけるゲート領域とソース領域まわりの製造の様
子をあらわす。FIGS. 3 (a), (b), and (c) show the manner of manufacturing around the gate region and the source region in an example of the manufacturing method of the present invention.
この実施例では、第３図（ａ）にみるように、静電誘
導半導体素子のゲート領域となる不純物拡散領域形成の
ための窓11、11′が設けられているマスク12を備え、か
つ窓面積が複数種類ある半導体ウエハ10を用いて半導体
装置を作成する、という点に顕著な特徴を有する。この
半導体ウエハ10では、窓11の内端間寸法ｌ″と窓11′の
内端間寸法ｌ″が等しくなっており、かつ、窓11、11′
の幅方向（横方向）寸法Ｗ、Ｗ′を変えて、窓の面積に
差をもたせるようにしている。In this embodiment, as shown in FIG. 3 (a), a mask 12 provided with windows 11 and 11 'for forming an impurity diffusion region to be a gate region of the static induction semiconductor device is provided, and A remarkable feature is that a semiconductor device is manufactured using semiconductor wafers 10 having a plurality of areas. In this semiconductor wafer 10, the dimension l ″ between the inner ends of the windows 11 and the dimension l ″ between the inner ends of the windows 11 ′ are equal to each other, and the windows 11 and 11 ′ are the same.
The widthwise (horizontal direction) dimensions W and W'are changed to give a difference in window area.
この半導体ウエハ10は、つぎのようにして作成され
る。チャンネル形成領域（N-領域）で必要とされる抵抗
率を有するＮ型半導体ウエハ素材を準備する。この素材
を熱処理して表面に酸化膜（絶縁膜）を形成し、つい
で、ゲート領域形成個所に不純物拡散用の窓11、11′を
明ける。The semiconductor wafer 10 is created as follows. An N-type semiconductor wafer material having the required resistivity in the channel formation region (N − region) is prepared. This material is heat-treated to form an oxide film (insulating film) on the surface, and then windows 11 and 11 'for impurity diffusion are opened at the gate region forming portions.
このようにして作成された半導体ウエハ10の窓11、1
1′の下に不純物を注入・熱拡散し、第３図（ｂ）にみ
るように、不純物拡散領域を形成する。この不純物拡散
領域がゲート領域５、５′となる。両領域５、５′は不
純物注入・熱拡散条件が同じであるから、ゲート領域
５、５′は深さ寸法が同じである。窓の幅方向寸法Ｗ、
Ｗ′の差に応じて領域面積が異なる。しかも、窓11内端
間寸法ｌ″と窓11′内端間寸法ｌ″が等しくなっている
ので、ゲート領域間寸法（ゲート領域内端間寸法）ｌは
等しくなる。ついで、第３図（ｃ）にみるように、各ゲ
ート領域５、５′それぞれの間にソース領域４、４を形
成するとともに各領域に電極を形成する。なお、ドレイ
ン領域は、例えば、ソース領域４の形成時に同時に不純
物を注入・拡散して作るようにする。このようにする
と、第１図にみるような半導体装置が完成する。The windows 11, 1 of the semiconductor wafer 10 thus created
Impurities are implanted under 1'and thermally diffused to form impurity diffusion regions as shown in FIG. 3 (b). The impurity diffusion regions become the gate regions 5 and 5 '. Since both regions 5 and 5'have the same impurity implantation and thermal diffusion conditions, the gate regions 5 and 5'have the same depth dimension. Window width dimension W,
The area of the area varies depending on the difference in W '. Moreover, since the dimension l ″ between the inner ends of the window 11 and the dimension l ″ between the inner ends of the window 11 ′ are equal, the dimension l between the gate regions (the dimension between the inner ends of the gate region) is equal. Then, as shown in FIG. 3C, the source regions 4 and 4 are formed between the respective gate regions 5 and 5 ', and the electrodes are formed in the respective regions. The drain region is formed, for example, by implanting and diffusing impurities at the same time when the source region 4 is formed. In this way, the semiconductor device as shown in FIG. 1 is completed.
この製法の利点は、前に詳しく述べた通りであり、極
めて実用性に富む方法である。The advantage of this manufacturing method is as described in detail above, and it is an extremely practical method.
上記の製法例では、窓がゲート領域形成用であった
が、窓がソース領域形成用であってもよい。In the above manufacturing method example, the window is for forming the gate region, but the window may be for forming the source region.
この発明は上記実施例に限定されない。この発明にか
かる半導体装置が上記の製法以外の方法で製造されてい
てもよい。静電誘導トランジスタがノーマリイ・オフ型
であってもよい。この場合には、しきい値電圧がゲート
ターンオン電圧となる。静電誘導半導体素子が、例え
ば、静電誘導サイリスタでっあてもよい。サイリスタの
場合、ソースはカソード、ドレインはアノードと通称さ
れる。The present invention is not limited to the above embodiment. The semiconductor device according to the present invention may be manufactured by a method other than the above manufacturing method. The static induction transistor may be a normally-off type. In this case, the threshold voltage becomes the gate turn-on voltage. The static induction semiconductor device may be, for example, a static induction thyristor. In the case of a thyristor, the source is commonly called the cathode and the drain is commonly called the anode.
この発明にかかる半導体装置は上に述べたような構成
であり、所定の差で僅かに異なったしきい値電圧をもつ
複数の静電誘導半導体素子があるので、信頼性の高いス
イッチング動作をさせることができ、かつ低コストであ
るから実用性が高い。The semiconductor device according to the present invention has the configuration as described above, and since there are a plurality of static induction semiconductor elements having slightly different threshold voltages with a predetermined difference, a highly reliable switching operation is performed. It is highly practical because it can be manufactured at low cost.
また、この発明の製法によれば、上記半導体装置を簡
単かつ歩留まりよく製造でき、しかも、しきい値電圧の
種類増加にも簡単に対応できる。Further, according to the manufacturing method of the present invention, the semiconductor device can be manufactured easily and with high yield, and moreover, it is possible to easily cope with an increase in the types of threshold voltage.
第１図は、この発明にかかる半導体装置の一実施例の構
成をあらわす断面図、第２図は、この半導体装置におけ
るゲート領域の幅寸法とゲート遮断電圧の関係をあらわ
すグラフ、第３図（ａ）、（ｂ）、（ｃ）は、この発明
の製法の一例におけるゲート領域とソース領域まわりの
作成の様子をあらわす説明図、第４図は、従来の静電誘
導トランジスタの構成をあらわす断面図、第５図は、こ
のトランジスタおよびバイポーラトランジスタのドレイ
ン・ソース間電圧とドレイン電流の関係をあらわすグラ
フ、第６図は、半導体装置の参考例をあらわす断面図で
ある。 １……半導体装置、２、２′……静電誘導トランジス
タ、３……基板、４……ソース領域、５、５′……ゲー
ト領域、10……半導体ウエハ、11、11′……窓、12……
マスクFIG. 1 is a sectional view showing the configuration of an embodiment of a semiconductor device according to the present invention, FIG. 2 is a graph showing the relationship between the width dimension of the gate region and the gate cutoff voltage in this semiconductor device, and FIG. a), (b), and (c) are explanatory views showing a state of forming around a gate region and a source region in an example of the manufacturing method of the present invention, and FIG. 4 is a cross section showing a configuration of a conventional static induction transistor. 5 and 5 are graphs showing the relationship between the drain-source voltage and the drain current of the transistor and the bipolar transistor, and FIG. 6 is a sectional view showing a reference example of the semiconductor device. 1 ... Semiconductor device, 2, 2 '... electrostatic induction transistor, 3 ... Substrate, 4 ... Source region, 5, 5' ... Gate region, 10 ... Semiconductor wafer, 11, 11 '... Window , 12 ……
mask
Claims (2)
を挟むかたちのゲート領域とを有している静電誘導半導
体素子を複数個備えている静電誘導半導体装置におい
て、前記複数個の静電誘導半導体素子の間では、ゲート
領域間寸法が略等しくなっているとともに、そのゲート
領域とソース領域の少なくとも一方の領域が、深さ寸法
は略同じで平面でみた領域面積が複数種に異なっている
ことを特徴とする静電誘導半導体装置。1. An electrostatic induction semiconductor device comprising a plurality of electrostatic induction semiconductor elements having a source region and a gate region sandwiching the source region on one side of the substrate, wherein Between the electrostatic induction semiconductor devices, the dimensions between the gate regions are substantially equal to each other, and at least one of the gate region and the source region has substantially the same depth dimension, and there are plural types of region areas in a plan view. An electrostatic induction semiconductor device characterized by being different.
を挟むかたちのゲート領域とを有している静電誘導半導
体素子を複数個備えている静電誘導半導体装置を得るに
あたり、前記静電誘導半導体素子のゲート領域となる不
純物拡散領域形成用であって内端間寸法が各素子同士で
みて略等しくなっている窓と、ソース領域となる不純物
拡散領域形成用の窓とのいずれか一方の窓が設けられて
いるマスクを備え、かつ前記窓の面積が複数種に異なっ
ている半導体ウエハを用いて、各窓の下に同一の不純物
熱拡散処理でもって、前記両領域のうちの一方の領域を
形成するようにすることを特徴とする静電誘導半導体装
置の製法。2. A static induction semiconductor device comprising a plurality of static induction semiconductor elements each having a source region and a gate region sandwiching the source region on one side of the substrate. Either a window for forming an impurity diffusion region to be a gate region of an electric induction semiconductor element and having a dimension between inner ends which is substantially the same between the elements, or a window for forming an impurity diffusion region to be a source region. Using a semiconductor wafer provided with a mask provided with one window and different in area of the window into a plurality of types, the same impurity heat diffusion treatment is performed under each window to perform the same process. A method of manufacturing an electrostatic induction semiconductor device, characterized in that one region is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268778A JPH0810766B2 (en) | 1987-10-23 | 1987-10-23 | Static induction semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268778A JPH0810766B2 (en) | 1987-10-23 | 1987-10-23 | Static induction semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01110774A JPH01110774A (en) | 1989-04-27 |
| JPH0810766B2 true JPH0810766B2 (en) | 1996-01-31 |
Family
ID=17463159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268778A Expired - Lifetime JPH0810766B2 (en) | 1987-10-23 | 1987-10-23 | Static induction semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810766B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086713B2 (en) * | 1991-05-10 | 2000-09-11 | 株式会社豊田自動織機製作所 | Static induction semiconductor device |
-
1987
- 1987-10-23 JP JP62268778A patent/JPH0810766B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01110774A (en) | 1989-04-27 |
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