JPH0810557B2 - Memory device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、例えばＥＰＲＯＭ（Ｅ
ｒａｓａｂｌｅ ＰｒｏｇｒａｍａｂｌｅＲＯＭ）など
のメモリ装置に関する。BACKGROUND OF THE INVENTION The present invention relates to, for example, an EPROM (E
The present invention relates to a memory device such as a rasable programmable ROM).

【０００２】[0002]

【従来の技術】ＥＰＲＯＭは、書き込まれた記憶内容を
消去して再書き込みすることのできるＲＯＭであり、例
えばＭＯＳトランジスタのゲート部分に外部端子を持た
ないフローティングゲートを埋め込んだ構造のフローテ
ィングゲート型メモリセルが用いられる。このメモリセ
ルはトランジスタの両端間に所定の電圧を印加した状態
で例えば１０〜１５Ｖ程度の電圧をゲート電極に印加す
るとしきい値電圧が高くなり、従って情報の記憶は、フ
ローティングゲートへの電荷の蓄積によって行われる。2. Description of the Related Art An EPROM is a ROM that can erase and rewrite written contents. For example, a floating gate type memory having a structure in which a floating gate having no external terminal is buried in the gate portion of a MOS transistor is used. Cells are used. This memory cell has a high threshold voltage when a voltage of, for example, about 10 to 15 V is applied to the gate electrode while a predetermined voltage is applied across the transistor. Therefore, information is stored in the floating gate. Done by accumulation.

【０００３】図４は従来のＥＰＲＯＭの構成を示す図で
あり、上記のメモリセルＭＣがマトリクス状に配列され
ると共に、ワード線Ｗ１〜ＷｎによりメモリセルＭＣの
ゲート電極が直列に接続されている。各列のメモリセル
ＭＣの一端側は、列デコーダ１により選択されるビット
線Ｂ１〜Ｂｎに夫々接続され、他端側は接地されてい
る。また列デコーダ１には図示しない読み出し回路が接
続されている。各ワード線Ｗ１〜Ｗｎにおけるメモリセ
ルＭＣ群と行デコーダ２との間には、行デコーダ２から
の選択信号により読み出し用の例えば５Ｖの通常電圧信
号とプログラム用の例えば１０〜１５Ｖの高電圧信号と
を切り換えてワード線Ｗ１〜Ｗｎに対して出力するイン
バータよりなるバッファ回路３が設けられている。FIG. 4 is a diagram showing the structure of a conventional EPROM, in which the memory cells MC are arranged in a matrix and the gate electrodes of the memory cells MC are connected in series by word lines W1 to Wn. . One end side of the memory cell MC in each column is connected to the bit lines B1 to Bn selected by the column decoder 1, and the other end side is grounded. A read circuit (not shown) is connected to the column decoder 1. Between the memory cell MC group and the row decoder 2 in each of the word lines W1 to Wn, a normal voltage signal of, for example, 5V for reading and a high voltage signal of, for example, 10 to 15V for programming are provided by a selection signal from the row decoder 2. A buffer circuit 3 including an inverter that switches between and is output to the word lines W1 to Wn is provided.

【０００４】このような構成のＥＰＲＯＭでは、プログ
ラム時には、行デコーダ２により選択されたワード線に
バッファ回路３から高電圧信号を出力すると共に、列デ
コーダ１によりビット線を選択して情報の書き込みを行
い、また読み出し時にはバッファ回路３から通常電圧信
号を出力すると共に、ビット線を選択して情報を読み出
すようにしている。In the EPROM having such a configuration, at the time of programming, the buffer circuit 3 outputs a high voltage signal to the word line selected by the row decoder 2 and the bit line is selected by the column decoder 1 to write information. In addition, at the time of reading, the normal voltage signal is output from the buffer circuit 3 and the bit line is selected to read the information.

【０００５】[0005]

【発明が解決しようとする課題】ところで上述の回路に
おいては、メモリ容量が大きくなると情報の読み出しを
高速に行うことができないという欠点がある。その理由
は、各ワード線Ｗ１〜Ｗｎに直列に接続されたメモリセ
ルＭＣのゲート電極間には通常ポリシリコンが介在する
ので、このポリシリコンの容量成分と抵抗成分とで決ま
る時定数に応じて、バッファ回路３からの通常電圧信号
の伝達、つまりワード線の電圧の立ち上がりが遅れてし
まうからである。However, the above-mentioned circuit has a drawback that the information cannot be read out at high speed when the memory capacity becomes large. The reason is that since polysilicon is usually present between the gate electrodes of the memory cells MC connected in series to the word lines W1 to Wn, it depends on the time constant determined by the capacitance component and resistance component of this polysilicon. This is because the transmission of the normal voltage signal from the buffer circuit 3, that is, the rise of the voltage of the word line is delayed.

【０００６】ここでＲＯＭの中には上述のような書き込
み可能なプログラマプルＲＯＭの他に、再書き込みがで
きないマスクＲＯＭがあるが、このマスクＲＯＭでは、
読み出しの高速化を図るために図５に示すように例えば
ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４
２よりなるインバータ４を２段に接続して構成したバッ
ファ回路４０をワード線Ｗ１〜Ｗｎ（便宜上図４のワー
ド線と同符号を用いている）の途中に設け、これにより
ワード線の電圧の立ち上がりを加速するようにして読み
出しの高速化を図っている。In the ROM, there is a mask ROM that cannot be rewritten, in addition to the programmable writable ROM as described above. In this mask ROM,
In order to speed up reading, as shown in FIG. 5, for example, a PMOS transistor 41 and an NMOS transistor 4 are used.
A buffer circuit 40 configured by connecting inverters 4 of 2 in two stages is provided in the middle of the word lines W1 to Wn (for convenience, the same reference numerals as those of the word line in FIG. 4 are used), whereby the voltage of the word line is changed. The reading speed is increased by accelerating the rising.

【０００７】従ってＥＰＲＯＭについてもこのような構
造を採用すれば、読み出しの高速化を図ることはでき
る。しかしながらプログラム時には各メモリセルＭＣに
対して高電圧信号を伝達しなければならないので、ワー
ド線の途中のバッファ回路（トランジスタ）として高電
圧印加用のものを用いなければならず、このためバッフ
ァ回路が大型化し、広いチップ面積が必要になるという
問題がある。Therefore, if such a structure is adopted also for the EPROM, the reading speed can be increased. However, since a high voltage signal must be transmitted to each memory cell MC during programming, a buffer circuit (transistor) for applying a high voltage must be used as a buffer circuit (transistor) in the middle of the word line. There is a problem that the device becomes large and a large chip area is required.

【０００８】本発明は、このような事情のもとになされ
たものであり、その目的は、チップの大型化を抑えなが
ら読み出しの高速化を計ることのできるメモリ装置を提
供することにある。The present invention has been made under such circumstances, and an object of the present invention is to provide a memory device capable of speeding up reading while suppressing an increase in the size of a chip.

【０００９】[0009]

【課題を解決するための手段】メモリセルがマトリクス
状に配列され、選択されたワード線に高電圧信号を供給
してメモリセルにデータの書き込みを行い、選択された
ワード線に読み出し信号である通常電圧信号を供給して
データの読みだしを行うメモリ装置において、プルアッ
プ用信号線と、各ワード線毎に、各ワード線に並ぶメモ
リセル間の回路点と前記プルアップ用信号線との間にア
ノード端及びカソード端が設けられたプルアップ用トラ
ンジスタと、このプルアップ用トランジスタの電流制御
端と、対応するワード線における当該トランジスタの近
傍の回路点との間に設けられた反転回路と、データの読
みだし時には通常電圧信号をプルアップ用信号線に供給
すると共に、データの書き込み時にはプルアップ用信号
線を浮遊状態にする電圧制御回路と、を備え、前記プル
アップ用トランジスタは、ワード線へ供給される読み出
し信号が反転回路を介して電流制御端に入力されたとき
にオン状態にされてワード線とプルアップ用信号線とを
接続する一方、読み出し信号の消失によりオフ状態にさ
れてワード線とプルアップ用信号線とを遮断するもので
あることを特徴とする。Memory cells are arranged in a matrix, a high voltage signal is supplied to a selected word line to write data in the memory cell, and a read signal is supplied to the selected word line. In a memory device that supplies a normal voltage signal to read data, a pull-up signal line, a circuit point between memory cells arranged in each word line, and the pull-up signal line for each word line. A pull-up transistor provided with an anode end and a cathode end therebetween, a current control end of the pull-up transistor, and an inverting circuit provided between a circuit point near the transistor in the corresponding word line; , The normal voltage signal is supplied to the pull-up signal line when reading data, and the pull-up signal line is set to the floating state when writing data. A voltage control circuit, wherein the pull-up transistor is turned on when a read signal supplied to the word line is input to the current control terminal via the inverting circuit, and the pull-up signal is turned on. While being connected to the line, the word line and the pull-up signal line are cut off by being turned off by the disappearance of the read signal.

【００１０】[0010]

【作用】読み出し時においてワード線に通常電圧信号が
伝達されるときには、プルアップ用トランジスタが働く
ので、プルアップ用信号線を通してワード線の電圧上昇
が加速される。また書き込み時に高電圧信号が伝達され
るときには、プルアップ用トランジスタが働かず、この
プルアップ用トランジスタは高電圧信号の伝達には関与
しないので、プルアップ用トランジスタの耐圧が小さく
て済み、従ってプルアップ用トランジスタの占有面積が
小さくなり、集積回路の大型化を抑えることができる。When the normal voltage signal is transmitted to the word line at the time of reading, the pull-up transistor works, so that the voltage rise of the word line is accelerated through the pull-up signal line. Also, when a high voltage signal is transmitted during writing, the pull-up transistor does not work, and since this pull-up transistor does not participate in the transmission of the high-voltage signal, the pull-up transistor's withstand voltage can be small and therefore The area occupied by the up transistor can be reduced, and the integrated circuit can be prevented from increasing in size.

【００１１】[0011]

【実施例】図１及び図２は本発明をＥＰＲＯＭに適用し
た実施例を示す図であり、図４及び図５と同一符号のも
のは同一部分である。これら同一部分に関する構成の記
述については省略するとこの実施例では、各ワード線Ｗ
１〜ＷｎにおけるメモリセルＭＣの並びの途中の複数個
所にプルアップ用回路５とプルダウン用回路６との組が
設けられている。1 and 2 are views showing an embodiment in which the present invention is applied to an EPROM, and the same reference numerals as those in FIGS. 4 and 5 designate the same parts. If the description of the configuration relating to these same portions is omitted, in this embodiment, each word line W
A set of pull-up circuits 5 and pull-down circuits 6 is provided at a plurality of positions in the middle of the arrangement of the memory cells MC in 1 to Wn.

【００１２】これら回路５、６についてワード線Ｗ１を
例にとって説明すると、プルアップ用回路５は、プルア
ップ用信号線５１と、このプルアップ用信号線５１及び
ワード線Ｗ１の間に夫々アソード端であるソース電極及
びカソード端であるドレイン電極が接続されたプルアッ
プ用トランジスタであるＰＭＯＳトランジスタ５２と、
このトランジスタ５２の電流制御端であるゲート電極と
ワード線Ｗ１における前記トランジスタ５２の近傍の回
路点との間に接続された反転回路（インバータ）５３と
から構成されている。The word lines W1 will be described as an example of the circuits 5 and 6, and the pull-up circuit 5 includes a pull-up signal line 51 and an associative end between the pull-up signal line 51 and the word line W1. A PMOS transistor 52, which is a pull-up transistor in which the source electrode and the drain electrode at the cathode end are connected,
It is composed of a gate electrode which is a current control end of the transistor 52 and an inverting circuit (inverter) 53 connected between a word line W1 and a circuit point near the transistor 52.

【００１３】またプルダウン用回路６は、プルダウン用
信号線６１と、このプルダウン用信号線６１にゲート電
極が接続されると共にドレイン電極及びソース電極が夫
々ワード線Ｗ１及びアースに接続されたスイッチング素
子であるＮＭＯＳトランジスタ６２とから構成されてい
る。The pull-down circuit 6 is a pull-down signal line 61 and a switching element in which a gate electrode is connected to the pull-down signal line 61, and a drain electrode and a source electrode are connected to the word line W1 and ground, respectively. It is composed of a certain NMOS transistor 62.

【００１４】前記プルアップ用信号線５１及びプルダウ
ン用信号線６１は、各ワード線Ｗ１〜Ｗｎのプルアップ
用回路５及びプルダウン用回路６に対して各々共通であ
り、当該信号線５１、６１の電圧レベルを制御する電圧
制御回路７に接続されている。この電圧制御回路７は、
プログラム時には、プルアップ用信号線５１を例えば内
部の電源部から切り離して浮遊状態にすると共にプルダ
ウン用信号線６１の電圧レベルを低レベルの電圧例えば
０Ｖとし、また情報の読み出し時には、所定のタイミン
グのクロックパルスにもとずいてプルアップ用信号線５
１の電圧レベルが交互に論理「Ｈ」と論理「Ｌ」とな
り、プルダウン用信号線６１の電圧レベルがプルアップ
用信号線５１の反転信号となるように電圧制御する機能
を有している。ここで所定のタイミングのクロックパル
スとは、情報の読み出し時における行デコーダ２のワー
ド線の選択信号の発生及び消失のタイミングをとるため
のクロックパルスであり、またプルアップ用信号線５１
に印加される論理「Ｈ」の電圧レベルは、バッファ回路
３からワード線に出力される電圧信号と同じレベル例え
ば５Ｖである。The pull-up signal line 51 and the pull-down signal line 61 are common to the pull-up circuit 5 and the pull-down circuit 6 of the word lines W1 to Wn, respectively. It is connected to a voltage control circuit 7 that controls the voltage level. This voltage control circuit 7
At the time of programming, the pull-up signal line 51 is separated from, for example, the internal power supply unit to be in a floating state, and the voltage level of the pull-down signal line 61 is set to a low level voltage, for example, 0V. Based on the clock pulse, pull-up signal line 5
It has a function of controlling the voltage so that the voltage level of 1 alternately becomes the logic “H” and the logic “L” and the voltage level of the pull-down signal line 61 becomes the inverted signal of the pull-up signal line 51. Here, the clock pulse at a predetermined timing is a clock pulse for timing the generation and disappearance of the selection signal of the word line of the row decoder 2 at the time of reading information, and the pull-up signal line 51.
The voltage level of the logic "H" applied to the buffer circuit 3 is the same level as the voltage signal output from the buffer circuit 3 to the word line, for example, 5V.

【００１５】次に上述実施例の作用について述べる。先
ずプログラム時には、電圧制御回路７によりプルアップ
用信号線５１及びプルダウン用信号線６１は夫々浮遊状
態及び「Ｌ」の状態になっており、例えば行デコーダ２
によりワード線Ｗ１が選択されてバッファ回路３から当
該ワード線Ｗ１の入力端に高電圧信号例えば１０〜１５
Ｖの高電圧信号が印加されると、この高電圧信号がワー
ド線Ｗ１を通して各メモリセルＭＣのゲート電極に順次
伝達されていく。この場合トランジスタ５２のソース電
極側は浮遊状態になっていてオフ状態であり、またトラ
ンジスタ６２はオフの状態であるから、高電圧信号の伝
達には何ら影響しない。Next, the operation of the above embodiment will be described. First, at the time of programming, the voltage control circuit 7 causes the pull-up signal line 51 and the pull-down signal line 61 to be in a floating state and an “L” state, for example, the row decoder 2
The word line W1 is selected by the high-voltage signal from the buffer circuit 3 to the input terminal of the word line W1, for example, 10 to 15
When a high voltage signal of V is applied, this high voltage signal is sequentially transmitted to the gate electrode of each memory cell MC through the word line W1. In this case, since the source electrode side of the transistor 52 is in a floating state and is in an off state, and the transistor 62 is in an off state, there is no influence on the transmission of the high voltage signal.

【００１６】そして列デコーダ１によりビット線Ｂ１〜
Ｂｎを、書き込むべき所定の情報にもとずいて順次選択
することにより情報の書き込み、即ちメモリセルＭＣの
しきい値電圧の設定が行われる。なお高電圧信号は、メ
モリセルＭＣのゲート電極間のポリシリコンに係る時定
数に応じて伝達されていくが、書き込みについては高速
化が要求されないので実用上問題にはならない。Then, the column decoder 1 causes the bit lines B1 to
Information is written, that is, the threshold voltage of the memory cell MC is set by sequentially selecting Bn based on predetermined information to be written. Although the high voltage signal is transmitted according to the time constant related to the polysilicon between the gate electrodes of the memory cells MC, it does not pose a practical problem because high speed writing is not required.

【００１７】次いで情報の読み出し動作を図３を参照し
ながら説明する。先ず時刻ｔ１にて行デコーダ２からワ
ード線Ｗ１に対応する出力信号が論理「Ｈ」から論理
「Ｌ」になってワード線Ｗ１が選択されたとすると、バ
ッファ回路３からワード線Ｗ１の入力端に例えば５Ｖの
通常電圧信号が印加される。このときプルアップ用信号
線５１及びプルダウン用信号線６１は、電圧制御回路７
により夫々論理「Ｈ」及び論理「Ｌ」とされ、トランジ
スタ６２はオフ状態である。そしてプルアップ用回路５
のインバータ５３の入力電圧は前記時定数に応じて上昇
していくが、例えば時刻ｔ２にて動作電圧を越えるとイ
ンバータ５３が動作してトランジスタ５２をオンにし、
この結果ワード線Ｗ１の電圧上昇がプルアップ用信号線
５１を通じて急激に加速される。そして列デコーダ１に
よりビット線Ｂ１〜Ｂｎを選択して読み出しが行われ、
その後時刻ｔ３にてワード線Ｗ１に対する行デコーダ２
の出力信号が論理「Ｌ」から論理「Ｈ」となってワード
線Ｗ１が非選択状態になると、ワード線Ｗ１に係るバッ
ファ回路３の出力電圧は低レベルの電圧例えば０Ｖにな
ると共に、プルアップ用信号線５１及びプルダウン用信
号線６１は夫々論理「Ｌ」、論理「Ｈ」となる。この結
果トランジスタ６２がオンになって、ワード線Ｗ１の電
荷がトランジスタ６２を通じて放電されるのでワード線
Ｗ１の電圧は急激に立ち下がり、続いて時刻ｔ４にて行
デコーダ２のワード線Ｗ２に対応するの出力信号を論理
「Ｈ」から論理「Ｌ」にすることによって同様の読み出
し動作が行われる。Next, the information read operation will be described with reference to FIG. First, at time t1, assuming that the output signal from the row decoder 2 corresponding to the word line W1 changes from logic “H” to logic “L” and the word line W1 is selected, the buffer circuit 3 shifts the input terminal of the word line W1. For example, a normal voltage signal of 5V is applied. At this time, the pull-up signal line 51 and the pull-down signal line 61 are connected to the voltage control circuit 7
Are set to logic “H” and logic “L”, respectively, and the transistor 62 is off. And pull-up circuit 5
The input voltage of the inverter 53 of the inverter 53 increases according to the time constant, but when the operating voltage exceeds the operating voltage at time t2, the inverter 53 operates to turn on the transistor 52,
As a result, the voltage rise of the word line W1 is rapidly accelerated through the pull-up signal line 51. Then, the column decoder 1 selects the bit lines B1 to Bn to perform reading,
After that, at time t3, the row decoder 2 for the word line W1
When the output signal of is changed from the logic "L" to the logic "H" and the word line W1 is in the non-selected state, the output voltage of the buffer circuit 3 related to the word line W1 becomes a low level voltage, for example, 0V, and pull-up is performed. The signal line 51 for pulling and the signal line 61 for pulling down are respectively logic "L" and logic "H". As a result, the transistor 62 is turned on, and the charge of the word line W1 is discharged through the transistor 62, so that the voltage of the word line W1 falls sharply, and subsequently, at time t4, the word line W1 corresponds to the word line W2 of the row decoder 2. A similar read operation is performed by changing the output signal of the above from "H" to "L".

【００１８】このように上述実施例によれば、プルアッ
プ用回路５により通常電圧信号をワード線を介して高速
に順次メモリセルＭＣに伝達することができ、またプル
ダウン用回路６により通常電圧信号を急速に立ち下げる
ことができるため、ＥＰＲＯＭに書き込まれた情報の読
み出しを高速に行うことができる。そしてプルアップ用
回路５及びプルダウン用回路６はプログラム時の高電圧
信号の伝達には関与しないためトランジスタ５１、６１
を高電圧信号に対応した耐圧に設計しなくてよいので、
トランジスタ５１、６１の占有面積が小さくて済み、従
ってチップの大型化を避けることができる。As described above, according to the above-mentioned embodiment, the pull-up circuit 5 can successively transmit the normal voltage signal to the memory cells MC at high speed through the word line, and the pull-down circuit 6 can also send the normal voltage signal. Can be rapidly dropped, so that the information written in the EPROM can be read at high speed. Since the pull-up circuit 5 and the pull-down circuit 6 do not participate in the transmission of the high voltage signal during programming, the transistors 51 and 61 are included.
Since it is not necessary to design the withstand voltage for high voltage signals,
The area occupied by the transistors 51 and 61 can be small, and therefore, the chip size can be prevented from increasing.

【００１９】ここでワード線に並ぶメモリセルＭＣの配
列の途中に設けられるプルアップ用回路５及びプルダウ
ン用回路６の組の数は、通常電圧信号の立ち上がり方と
チップのエリアとの関係に応じて適宜決定すればよい。Here, the number of sets of pull-up circuits 5 and pull-down circuits 6 provided in the middle of the arrangement of the memory cells MC arranged on the word lines depends on the relationship between the rise of the normal voltage signal and the area of the chip. It may be determined as appropriate.

【００２０】そしてまた本発明は、ＥＰＲＯＭに限ら
ず、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）などのメモリ装置にも適用することができる。
なお本発明はプルダウン用回路がなくてもよい。Further, the present invention is not limited to the EPROM, and may be, for example, an EEPROM (Electrically).
Erasable and Programmable
It can also be applied to a memory device such as a ROM).
The present invention does not need to have a pull-down circuit.

【００２１】[0021]

【発明の効果】以上のように本発明によれば、プルアッ
プ用トランジスタを設けているため通常電圧信号につい
ては、高速に伝達することができるので、例えばＥＰＲ
ＯＭなどの読み出しの高速化を図ることができる。また
プルアップ用トランジスタは高電圧信号の伝送には関与
しないので耐圧の小さいものを用いることができ、従っ
てメモリ装置の大型化を避けることができる。As described above, according to the present invention, since the pull-up transistor is provided, the normal voltage signal can be transmitted at high speed.
It is possible to speed up reading of the OM or the like. Further, since the pull-up transistor does not participate in the transmission of the high voltage signal, it is possible to use a transistor having a low withstand voltage, and thus it is possible to avoid an increase in the size of the memory device.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示す全体構成図である。FIG. 1 is an overall configuration diagram showing an embodiment of the present invention.

【図２】本発明の実施例の要部を示す回路図である。FIG. 2 is a circuit diagram showing a main part of an embodiment of the present invention.

【図３】本発明の実施例の作用を示すタイムチャート図
である。FIG. 3 is a time chart diagram showing the operation of the embodiment of the present invention.

【図４】従来のＥＰＲＯＭを示す全体構成図である。FIG. 4 is an overall configuration diagram showing a conventional EPROM.

【図５】従来のＥＰＲＯＭに対する比較例であるマスク
ＲＯＭを示す構成図である。FIG. 5 is a configuration diagram showing a mask ROM which is a comparative example with respect to a conventional EPROM.

【符号の説明】[Explanation of symbols]

１ 列デコーダ ２ 行デコーダ ３ バッファ回路 ５ プルアップ用回路 ５１ プルアップ用信号線 ５２ ＰＭＯＳトランジスタ ６ プルダウン用回路 ６１ プルダウン用信号線 ６２ ＮＭＯＳトランジスタ ７ 電圧制御回路 1 column decoder 2 row decoder 3 buffer circuit 5 pull-up circuit 51 pull-up signal line 52 PMOS transistor 6 pull-down circuit 61 pull-down signal line 62 NMOS transistor 7 voltage control circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 メモリセルがマトリクス状に配列され、
選択されたワード線に高電圧信号を供給してメモリセル
にデータの書き込みを行い、選択されたワード線に読み
出し信号である通常電圧信号を供給してデータの読みだ
しを行うメモリ装置において、 プルアップ用信号線と、 各ワード線毎に、各ワード線に並ぶメモリセル間の回路
点と前記プルアップ用信号線との間にアノード端及びカ
ソード端が設けられたプルアップ用トランジスタと、 このプルアップ用トランジスタの電流制御端と、対応す
るワード線における当該トランジスタの近傍の回路点と
の間に設けられた反転回路と、 データの読みだし時には通常電圧信号をプルアップ用信
号線に供給すると共に、データの書き込み時にはプルア
ップ用信号線を浮遊状態にする電圧制御回路と、を備
え、 前記プルアップ用トランジスタは、ワード線へ供給され
る読み出し信号が反転回路を介して電流制御端に入力さ
れたときにオン状態にされてワード線とプルアップ用信
号線とを接続する一方、読み出し信号の消失によりオフ
状態にされてワード線とプルアップ用信号線とを遮断す
るものであることを特徴とするメモリ装置。1. Memory cells are arranged in a matrix,
In a memory device that supplies a high voltage signal to a selected word line to write data to a memory cell and supplies a normal voltage signal that is a read signal to the selected word line to read data, A pull-up transistor having an anode end and a cathode end provided between the pull-up signal line and a circuit point between memory cells arranged in each word line for each word line; An inverting circuit provided between the current control end of the pull-up transistor and a circuit point near the transistor on the corresponding word line, and supplies a normal voltage signal to the pull-up signal line when reading data. And a voltage control circuit that puts the pull-up signal line in a floating state when writing data, and the pull-up transistor is When the read signal supplied to the read line is input to the current control terminal via the inverting circuit, it is turned on to connect the word line and the pull-up signal line, while it turns off due to the disappearance of the read signal. A memory device characterized in that the word line is disconnected from the pull-up signal line.