JPH0799943B2 - 高圧電源装置 - Google Patents
高圧電源装置Info
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- JPH0799943B2 JPH0799943B2 JP60273092A JP27309285A JPH0799943B2 JP H0799943 B2 JPH0799943 B2 JP H0799943B2 JP 60273092 A JP60273092 A JP 60273092A JP 27309285 A JP27309285 A JP 27309285A JP H0799943 B2 JPH0799943 B2 JP H0799943B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明はスイッチング電圧電源装置に関するものであ
る。さらに詳しくは、近時、高圧電源装置を小形化する
ために、20KHz〜200KHzの高周波スイッチング方式を採
用することが一般化しつつある。本発明は、このような
高圧電源装置において、高周波化による変圧器の１次側
の半導体開閉素子や２次側の整流ダイオード等への衝撃
を低減し、高効率化し、かつ変圧器等の構成を容易にす
ることを目的とするものである。
る。さらに詳しくは、近時、高圧電源装置を小形化する
ために、20KHz〜200KHzの高周波スイッチング方式を採
用することが一般化しつつある。本発明は、このような
高圧電源装置において、高周波化による変圧器の１次側
の半導体開閉素子や２次側の整流ダイオード等への衝撃
を低減し、高効率化し、かつ変圧器等の構成を容易にす
ることを目的とするものである。
「従来の技術」 一般に高周波スイッチング回路を利用した高圧電源にお
いては、その出力変圧器に工夫をしてその２次側に介在
するストレイキャパシタンスの低減に特別の配慮をする
か、またはスイッチング周波数を低下させてこれの影響
の低減の努力をするのが普通であった。
いては、その出力変圧器に工夫をしてその２次側に介在
するストレイキャパシタンスの低減に特別の配慮をする
か、またはスイッチング周波数を低下させてこれの影響
の低減の努力をするのが普通であった。
「本発明が解決しようとする問題点」 高圧電源装置の高周波化に際して最大の問題点は、変圧
器の２次巻線の線間に存在するストレイキャパシタであ
る。
器の２次巻線の線間に存在するストレイキャパシタであ
る。
第10図は変圧器（１）の構成図であるが、この変圧器
（１）の１次巻線N1は通常10〜100V程度の電圧が供給さ
れ、この１次巻線N1は特に問題がない。しかし、２次巻
線N2は高電圧を得るため極めて細い導線が多数巻かれ
る。すると、第10図を拡大した第11図のようにその線間
および層間にC1、C2、C3…等のストレイキャパシタンス
が存在する。殊に層間においては、その印加電圧も高く
そのキャパシタの回路上の影響は無視できない程甚だ大
きくなる。
（１）の１次巻線N1は通常10〜100V程度の電圧が供給さ
れ、この１次巻線N1は特に問題がない。しかし、２次巻
線N2は高電圧を得るため極めて細い導線が多数巻かれ
る。すると、第10図を拡大した第11図のようにその線間
および層間にC1、C2、C3…等のストレイキャパシタンス
が存在する。殊に層間においては、その印加電圧も高く
そのキャパシタの回路上の影響は無視できない程甚だ大
きくなる。
例えば変圧器（１）の２次巻線N2を開放して、第５図
（ａ）のような電圧を変圧器（１）に供給したものとす
る。この時変圧器（１）の鉄心（18）に第10図のように
空隙がなく、かつ前記MOSFET（３）（４）にも矩形波を
供給すれば、第５図（ｂ）のような大きな振動電流がMO
SFET（３）（４）に流れる。これはとりもなおさず２次
巻線相互間のストレイキャパシタンスC1、C2、C3…への
充電電流である。この電流の振巾は実際の負荷を結合し
た時の所要電流の数倍となり、正常動作時の重大な障害
となり、かつ装置全体の能率を甚しく低下させるもので
ある。
（ａ）のような電圧を変圧器（１）に供給したものとす
る。この時変圧器（１）の鉄心（18）に第10図のように
空隙がなく、かつ前記MOSFET（３）（４）にも矩形波を
供給すれば、第５図（ｂ）のような大きな振動電流がMO
SFET（３）（４）に流れる。これはとりもなおさず２次
巻線相互間のストレイキャパシタンスC1、C2、C3…への
充電電流である。この電流の振巾は実際の負荷を結合し
た時の所要電流の数倍となり、正常動作時の重大な障害
となり、かつ装置全体の能率を甚しく低下させるもので
ある。
「問題点を解決するための手段」 本発明は上述のような問題点を解決するためになされた
もので、変圧器の１次側を、交互に開閉する少なくとも
２個のMOSFETを介在して直流電源に結合し、前記MOSFET
を、スイッチング用電源ICによって開閉動作を行わしめ
るとともに、前記変圧器の２次側に、整流ダイオードと
コンデンサを含む出力整流ろ波回路を設けた高圧電源装
置において、前記一方のMOSFETのターンオフから他方の
MOSFETのターンオンまでの間に、一方のMOSFETのオン時
の蓄積エネルギが前記変圧器の２次巻線へ移行を完了す
るように、前記変圧器の鉄心にエネルギを蓄積する空隙
を形成するとともに、前記スイッチング用電源ICに、前
記MOSFETの導通角を数10％に制限するための電圧制限抵
抗を設けてなることを特徴とする高圧電源装置である。
もので、変圧器の１次側を、交互に開閉する少なくとも
２個のMOSFETを介在して直流電源に結合し、前記MOSFET
を、スイッチング用電源ICによって開閉動作を行わしめ
るとともに、前記変圧器の２次側に、整流ダイオードと
コンデンサを含む出力整流ろ波回路を設けた高圧電源装
置において、前記一方のMOSFETのターンオフから他方の
MOSFETのターンオンまでの間に、一方のMOSFETのオン時
の蓄積エネルギが前記変圧器の２次巻線へ移行を完了す
るように、前記変圧器の鉄心にエネルギを蓄積する空隙
を形成するとともに、前記スイッチング用電源ICに、前
記MOSFETの導通角を数10％に制限するための電圧制限抵
抗を設けてなることを特徴とする高圧電源装置である。
「作用」 第３図（ａ）の点線特性はMOSFET（３）（４）の導通角
の制限のみを行った場合のドレイン・ソース間電圧Vg1
の波形であるが、MOSFET（３）のターンオン時の電圧は
第５図（ａ）に比べて低下しており第３図（ｂ）の点線
の電流Ig1′のように第５図（ｂ）に比較してストレイ
キャパシタの充電電流は少しく改善される。さらに第２
図のように変圧器（１）の鉄心（18）に空隙（19）を設
けると、特性は第３図（ｂ）の実線で示す電流Ig1のよ
うに甚しく改善される。
の制限のみを行った場合のドレイン・ソース間電圧Vg1
の波形であるが、MOSFET（３）のターンオン時の電圧は
第５図（ａ）に比べて低下しており第３図（ｂ）の点線
の電流Ig1′のように第５図（ｂ）に比較してストレイ
キャパシタの充電電流は少しく改善される。さらに第２
図のように変圧器（１）の鉄心（18）に空隙（19）を設
けると、特性は第３図（ｂ）の実線で示す電流Ig1のよ
うに甚しく改善される。
「実施例」 本発明の第１実施例を第１図および第２図に基づき説明
する。
する。
（２）は直流電源、（１）は変圧器、（３）（４）は半
導体開閉素子としての第１、第２のMOSFET、（12）はス
イッチング用電源IC、（N1）は変圧器（１）の１次巻
線、（N2）は２次巻線である。また（20）（21）（20）
（21）は整流ダイオード、（22）…、（23）はコンデン
サで、これらによりいわゆるコッククロフトウオルトン
回路（24）が構成され、この回路（24）に負荷（25）が
結合されている。
導体開閉素子としての第１、第２のMOSFET、（12）はス
イッチング用電源IC、（N1）は変圧器（１）の１次巻
線、（N2）は２次巻線である。また（20）（21）（20）
（21）は整流ダイオード、（22）…、（23）はコンデン
サで、これらによりいわゆるコッククロフトウオルトン
回路（24）が構成され、この回路（24）に負荷（25）が
結合されている。
また、前記スイッチング用電源IC（12）は、例えばMB37
59として市販されているものを使用するものとすると、
その内部の概略が第８図に示される。なお、本発明で
は、１、２、15、16番ピンのフイードバックによるパル
ス巾制御のピンは利用されない。その電源IC（12）の内
部のトランジスタ（13）（14）のエミッタに結合された
９番ピンと10番ピンはそれぞれ抵抗（26）（27）を介し
て接地されるとともにダイオード（28）（29）と抵抗
（30）（31）を介して第１、第２のMOSFET（３）（４）
のゲートに結合され、また、ゲートとソース間には放電
用トランジスタ（32）（33）が結合されている。また、
12番ピンには適当に粗く安定化された補助電源（15）が
接続され、さらに４番ピンには、第１、第２のFET
（３）（４）の導通角（τ）を制限するための可変抵抗
（34）が結合されている。
59として市販されているものを使用するものとすると、
その内部の概略が第８図に示される。なお、本発明で
は、１、２、15、16番ピンのフイードバックによるパル
ス巾制御のピンは利用されない。その電源IC（12）の内
部のトランジスタ（13）（14）のエミッタに結合された
９番ピンと10番ピンはそれぞれ抵抗（26）（27）を介し
て接地されるとともにダイオード（28）（29）と抵抗
（30）（31）を介して第１、第２のMOSFET（３）（４）
のゲートに結合され、また、ゲートとソース間には放電
用トランジスタ（32）（33）が結合されている。また、
12番ピンには適当に粗く安定化された補助電源（15）が
接続され、さらに４番ピンには、第１、第２のFET
（３）（４）の導通角（τ）を制限するための可変抵抗
（34）が結合されている。
つぎに、前記変圧器（１）の鉄心（18）には、第２図に
示すように空隙（19）が形成される。本発明の目的はこ
の空隙（19）の調整と、前記導通角（τ）の調整を行う
ことにより達成される。
示すように空隙（19）が形成される。本発明の目的はこ
の空隙（19）の調整と、前記導通角（τ）の調整を行う
ことにより達成される。
まず、導通角（τ）の調整について説明すると、前記電
源IC（12）の内部には、第９図のような鋸歯状波の発振
器が内蔵され、これと４番ピンから供給される電圧Vo、
Vfなどとの交点以降のτ１、τ２、τｆが導通角となっ
て９番ピンと10番ピンから出力される。したがって、第
９図のように４番ピンに印加する電圧（Vf）を可変する
ことによって、導通角（τｆ）が制限される。
源IC（12）の内部には、第９図のような鋸歯状波の発振
器が内蔵され、これと４番ピンから供給される電圧Vo、
Vfなどとの交点以降のτ１、τ２、τｆが導通角となっ
て９番ピンと10番ピンから出力される。したがって、第
９図のように４番ピンに印加する電圧（Vf）を可変する
ことによって、導通角（τｆ）が制限される。
つぎに、変圧器鉄心（18）の空隙（19）は、大きいとき
には、第１、第2MOSFET（３）（４）のオン時の電流が
大きく、蓄積エネルギも大きいのでストレイキャパシタ
への充電時間は短時間となる。逆に空隙（19）が小さい
ときは充電時間は長くなる。
には、第１、第2MOSFET（３）（４）のオン時の電流が
大きく、蓄積エネルギも大きいのでストレイキャパシタ
への充電時間は短時間となる。逆に空隙（19）が小さい
ときは充電時間は長くなる。
以上の説明を基本として本発明の動作を説明する。
まず第２のNOSFET（４）のオン時には第３図（ｂ）に示
すような励磁電流Ig2が流れるが、この第２のFET（４）
のターンオフ時T4に、空隙（19）を含む鉄心（18）に蓄
えられた電磁エネルギ1/2L(Iq2P)2は第２のFET（４）の
ターンオフ時T4から第１のFET（３）のターンオン時T1
までの間、または両FET（３）（４）の遮断時に変圧器
（１）の２次巻線（N2）のストレイキャパシタC1、C2、
C3…に移行する。
すような励磁電流Ig2が流れるが、この第２のFET（４）
のターンオフ時T4に、空隙（19）を含む鉄心（18）に蓄
えられた電磁エネルギ1/2L(Iq2P)2は第２のFET（４）の
ターンオフ時T4から第１のFET（３）のターンオン時T1
までの間、または両FET（３）（４）の遮断時に変圧器
（１）の２次巻線（N2）のストレイキャパシタC1、C2、
C3…に移行する。
この（T4−T1）間における第１、第２のFET（３）
（４）のドレイン・ソース間電圧（Vg）の変化は暖慢で
あり、第１のFET（３）のターンオン時T1までに移行を
完了するように空隙（19）の大きさを調整するととも
に、導通角（τ）の調整を行えば、第１のFET（３）の
ターンオン時T1にはストレイキャパシタC1、C2、C3…へ
の電流供給は零となり、第３図（ｂ）実線のような変圧
器（１）の励磁電流（Ig1）のみとなる。具体的には空
隙（19）を大きくして蓄積エネルギーを大きくしたとき
は導通角（τ）を周期の35％程度とし、空隙（19）を小
さくしたときは導通角（τ）を20％程度までに制限す
る。
（４）のドレイン・ソース間電圧（Vg）の変化は暖慢で
あり、第１のFET（３）のターンオン時T1までに移行を
完了するように空隙（19）の大きさを調整するととも
に、導通角（τ）の調整を行えば、第１のFET（３）の
ターンオン時T1にはストレイキャパシタC1、C2、C3…へ
の電流供給は零となり、第３図（ｂ）実線のような変圧
器（１）の励磁電流（Ig1）のみとなる。具体的には空
隙（19）を大きくして蓄積エネルギーを大きくしたとき
は導通角（τ）を周期の35％程度とし、空隙（19）を小
さくしたときは導通角（τ）を20％程度までに制限す
る。
以上は変圧器（１）の２次巻線（N2）の開放時の説明で
あるが第４図（ａ）〜（ｅ）は出力側にコッククロフト
ウオルトン回路（24）を接続して負荷（25）に出力を供
給した場合の各部の電圧、電流波形である。すなわち第
４図（ａ）は第１、第２のMOSFET（３）（４）のドレイ
ン・ソース間電圧Vg1、Vg2の波形、（ｂ）図はMOSFET
（３）（４）の通過電流Ig1、Ig2の波形、（ｃ）図は２
次側のダイオード（20）（21）の通過電流Id1、Id2の波
形、（ｄ）図は２次巻線（N2）の通過電流（Io）の波形
である。しかしコッククロフトウオルトン回路（24）の
原理により、（ｄ）図の大半は出力側の倍電圧回路に設
けられたコンデンサ（22）…の循環電流の総加であり、
前記ダイオード（20）（21）の通過電流Ig1、Ig2は負荷
（25）への供給エネルギに直接比例する。
あるが第４図（ａ）〜（ｅ）は出力側にコッククロフト
ウオルトン回路（24）を接続して負荷（25）に出力を供
給した場合の各部の電圧、電流波形である。すなわち第
４図（ａ）は第１、第２のMOSFET（３）（４）のドレイ
ン・ソース間電圧Vg1、Vg2の波形、（ｂ）図はMOSFET
（３）（４）の通過電流Ig1、Ig2の波形、（ｃ）図は２
次側のダイオード（20）（21）の通過電流Id1、Id2の波
形、（ｄ）図は２次巻線（N2）の通過電流（Io）の波形
である。しかしコッククロフトウオルトン回路（24）の
原理により、（ｄ）図の大半は出力側の倍電圧回路に設
けられたコンデンサ（22）…の循環電流の総加であり、
前記ダイオード（20）（21）の通過電流Ig1、Ig2は負荷
（25）への供給エネルギに直接比例する。
さらにMOSFET（３）（４）の通過電流（Ig）とダイオー
ド（20）（21）の通過電流（Id）との差を詳述すれば、
能率100％と仮定し、また、巻線比を換算すれば、これ
らの電流（Ig）と（Id）の電流時間積は第４図（ｅ）の
拡大図に示すように同一でなればならない。
ド（20）（21）の通過電流（Id）との差を詳述すれば、
能率100％と仮定し、また、巻線比を換算すれば、これ
らの電流（Ig）と（Id）の電流時間積は第４図（ｅ）の
拡大図に示すように同一でなればならない。
この時第１のFET（３）のターンオン時T1とダイオード
（20）（21）のオン時Td1の差の電流時間積は第４図
（ａ）のVt2によってストレイキャパシタに蓄えられる
ものであり、これらは第４図（ｅ）のTd1‐Td2間に電流
Idとして出力に吐き出される。また、ダイオード（20）
（21）の遮断時Td2と第１のFET（３）の遮断時T2との差
は鉄心（18）に蓄えられる電磁エネルギであり、これは
T4‐T1の間にストレイキャパシタに移行されるものであ
る。
（20）（21）のオン時Td1の差の電流時間積は第４図
（ａ）のVt2によってストレイキャパシタに蓄えられる
ものであり、これらは第４図（ｅ）のTd1‐Td2間に電流
Idとして出力に吐き出される。また、ダイオード（20）
（21）の遮断時Td2と第１のFET（３）の遮断時T2との差
は鉄心（18）に蓄えられる電磁エネルギであり、これは
T4‐T1の間にストレイキャパシタに移行されるものであ
る。
前記実施例では高圧回路方式としてコッククロフトウオ
ルトン回路を例として説明したが、第６図に示すセンタ
タップ方式、第７図に示すブリッヂ方式において、出力
整流端にコンデンサ（23）を挿入した方式に採用しても
本発明は充分に有効である。
ルトン回路を例として説明したが、第６図に示すセンタ
タップ方式、第７図に示すブリッヂ方式において、出力
整流端にコンデンサ（23）を挿入した方式に採用しても
本発明は充分に有効である。
「発明の効果」 本発明は上述のように、一方のMOSFETのオン時の変圧器
への蓄積エネルギが、一方のMOSFETのターンオフ時から
他方のMOSFETのターンオン時までの間に、２次巻線へ移
行を完了するように、変圧器の空隙を形成するととも
に、MOSFETの導通角を数10％に制限するように構成した
ので、MOSFETのターンオン時には、高電圧用として細
く、かつ多数巻かれた２次巻線のストレイキャパシタへ
の電流供給はなくなり、励磁電流のみとなる。したがっ
て、MOSFETの振動電流がなく、１次側のMOSFET、２次側
のダイオードなどへの衝撃を低減し、高効率化する。ま
た、大きな振動電流に耐えられるような素子を使用する
必要がなく、回路構成を容易にすることができる。
への蓄積エネルギが、一方のMOSFETのターンオフ時から
他方のMOSFETのターンオン時までの間に、２次巻線へ移
行を完了するように、変圧器の空隙を形成するととも
に、MOSFETの導通角を数10％に制限するように構成した
ので、MOSFETのターンオン時には、高電圧用として細
く、かつ多数巻かれた２次巻線のストレイキャパシタへ
の電流供給はなくなり、励磁電流のみとなる。したがっ
て、MOSFETの振動電流がなく、１次側のMOSFET、２次側
のダイオードなどへの衝撃を低減し、高効率化する。ま
た、大きな振動電流に耐えられるような素子を使用する
必要がなく、回路構成を容易にすることができる。
第１図は本発明による高圧電源装置の第１実施例を示す
電気回路図、第２図は本発明の装置に用いた変圧器の正
面図、第３図は本発明による装置の電圧、電流の特性
図、第４図は本発明による装置に実際の負荷を結合した
ときの電圧、電流の特性図、第５図は従来装置による電
圧、電流の特性図、第６図および第７図はそれぞれ他の
実施例の電気回路図、第８図は電源ICの概略図、第９図
は電源ICの出力波形図、第10図は従来の装置に用いられ
ている変圧器の正面図、第11図は２次巻線の拡大図であ
る。 （１）……変圧器、（２）……直流電源、（３）（４）
……第１、第２の半導体開閉素子（MOSFET）、（８）
（９）……出力端子、（12）……電源IC、（18）……鉄
心、（19）……空隙、（25）……負荷、（34）……導通
角制限抵抗。
電気回路図、第２図は本発明の装置に用いた変圧器の正
面図、第３図は本発明による装置の電圧、電流の特性
図、第４図は本発明による装置に実際の負荷を結合した
ときの電圧、電流の特性図、第５図は従来装置による電
圧、電流の特性図、第６図および第７図はそれぞれ他の
実施例の電気回路図、第８図は電源ICの概略図、第９図
は電源ICの出力波形図、第10図は従来の装置に用いられ
ている変圧器の正面図、第11図は２次巻線の拡大図であ
る。 （１）……変圧器、（２）……直流電源、（３）（４）
……第１、第２の半導体開閉素子（MOSFET）、（８）
（９）……出力端子、（12）……電源IC、（18）……鉄
心、（19）……空隙、（25）……負荷、（34）……導通
角制限抵抗。
Claims (3)
- 【請求項１】変圧器の１次側を、交互に開閉する少なく
とも２個のMOSFETを介在して直流電源に結合し、前記MO
SFETを、スイッチング用電源ICによって開閉動作を行わ
しめるとともに、前記変圧器の２次側に、整流ダイオー
ドとコンデンサを含む出力整流ろ波回路を設けた高圧電
源装置において、前記一方のMOSFETのターンオフから他
方のMOSFETのターンオンまでの間に、一方のMOSFETのオ
ン時の蓄積エネルギが前記変圧器の２次巻線へ移行を完
了するように、前記変圧器の鉄心にエネルギを蓄積する
空隙を形成するとともに、前記スイッチング用電源IC
に、前記MOSFETの導通角を数10％に制限するための電圧
制限抵抗を設けてなることを特徴とする高圧電源装置。 - 【請求項２】変圧器の空隙を小さく形成したときは、MO
SFETの導通角も小さくなるような電圧制限抵抗を選択し
てなる特許請求の範囲第１項記載の高圧電源装置。 - 【請求項３】変圧器の空隙を大きく形成したときは、MO
SFETの導通角も大きくなるような電圧制限抵抗を選択し
てなる特許請求の範囲第１項記載の高圧電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273092A JPH0799943B2 (ja) | 1985-12-04 | 1985-12-04 | 高圧電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273092A JPH0799943B2 (ja) | 1985-12-04 | 1985-12-04 | 高圧電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135277A JPS62135277A (ja) | 1987-06-18 |
| JPH0799943B2 true JPH0799943B2 (ja) | 1995-10-25 |
Family
ID=17523029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273092A Expired - Fee Related JPH0799943B2 (ja) | 1985-12-04 | 1985-12-04 | 高圧電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799943B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210858A (en) * | 1978-04-19 | 1980-07-01 | International Business Machines Corporation | High frequency high voltage power supply |
| JPS597204B2 (ja) * | 1980-12-12 | 1984-02-17 | 株式会社三社電機製作所 | 高周波スイツチング電源の高周波用トランス |
-
1985
- 1985-12-04 JP JP60273092A patent/JPH0799943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62135277A (ja) | 1987-06-18 |
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