JPH0799640B2 - Semiconductor memory device inspection method - Google Patents
Semiconductor memory device inspection methodInfo
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- JPH0799640B2 JPH0799640B2 JP60021697A JP2169785A JPH0799640B2 JP H0799640 B2 JPH0799640 B2 JP H0799640B2 JP 60021697 A JP60021697 A JP 60021697A JP 2169785 A JP2169785 A JP 2169785A JP H0799640 B2 JPH0799640 B2 JP H0799640B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に関し、特にPROM（Programabl
e ROM）に適用して好適な半導体記憶装置およびその検
査方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device, and more particularly to a PROM (Programabl
The present invention relates to a semiconductor memory device suitable for application to an eROM) and an inspection method thereof.
〔背景技術〕 EPROM（Erasable and Programable ROM）のデータリテ
ンション不良の検査方法としては、一旦メモリの全ビッ
トに書込みを行なって各ビットを“0"の状態にした上
で、これを150〜200℃の高温雰囲気下に放置し、その後
全ビットの読出しを行ない“0"状態が“1"状態に変化さ
れたものを検出することにより不良を検出する方法が考
えられる。すなわち、EPROMの基板とフローティングゲ
ート間或いはフローティングゲートとコントロールゲー
ト間の各絶縁膜に欠陥等が生じていると、書込みによっ
てフローティングゲート内にチャージされた電荷（Ｎチ
ャネルMOSFETの場合には負電荷）が高温放置によってコ
ントロールゲート又はその他の部位へ移動され、チャー
ジが損失（放電）されて書込みが行なわれなかった状態
に変化されてしまうためである。[Background Art] As a method for inspecting data retention failure of EPROM (Erasable and Programmable ROM), all bits of the memory are once written to set each bit to "0", and then this is set to 150 to 200 ° C. It is conceivable to detect a defect by leaving it in a high temperature atmosphere, then reading all bits, and detecting what has changed from "0" state to "1" state. That is, if a defect or the like occurs in each insulating film between the EPROM substrate and the floating gate or between the floating gate and the control gate, the charge charged in the floating gate by writing (negative charge in the case of N-channel MOSFET). Is moved to the control gate or other portions by being left at a high temperature, the charge is lost (discharged), and the state is changed to the state where writing is not performed.
しかしながら、この方法は、一旦書込みを行なったビッ
トに対して紫外線等を照射してこの書込み情報を消去す
ることができる本来のEPROMに対しては有効であるが、
最近提案されてきているOTP（One Time Program）型のE
PROMにはこの方法をそのまま利用することは不可能であ
る。つまり、このOTP型のEPROMは、EPROM素子をプラス
チック等によりパッケージして製品構造の簡易化および
低価格化を図っているものであるため、一旦パッケージ
に封止した後の素子に対して書込みを行なうとこれを消
去することができない。したがって全ビットに対する書
込みを前提とする前述の方法をパッケージに封止した後
は採用することはできず、別の検査方法（例えばウェハ
状態で書込情報を検査し、紫外線で消去後、封止する等
の方法が要求されることになる。However, this method is effective for an original EPROM capable of erasing the written information by irradiating the bit, which has been written once, with ultraviolet rays or the like,
Recently proposed OTP (One Time Program) type E
It is impossible to directly use this method for PROM. In other words, this OTP-type EPROM is intended to simplify the product structure and reduce the cost by packaging the EPROM element in plastic or the like. If you do, you cannot erase it. Therefore, it cannot be used after encapsulating the package in the above-mentioned method, which presumes writing to all bits, and another inspection method (for example, writing information is inspected in a wafer state, erased by ultraviolet rays, and then sealed A method such as doing will be required.
なお、OTP型のEPROMは、例えば日立製作所1984年５月発
行、HITACHI IC MEMORY DATA BOOK、p263に示されてい
るHN482764P−３等がある。The OTP type EPROM is, for example, HN482764P-3 shown in Hitachi, Ltd., May 1984, HITACHI IC MEMORY DATA BOOK, p263.
本発明の目的はデータリテンション不良の検査を可能に
したOTP型EPROMで代表されるプログラム可能な半導体記
憶装置を提供することにある。An object of the present invention is to provide a programmable semiconductor memory device typified by an OTP type EPROM capable of inspecting a data retention defect.
また、本発明の他の目的はOTP型EPROMで代表されるプロ
グラム可能な半導体記憶装置のデータリテンション不良
を容易に検査することのできる半導体装置の検査方法を
提供することにある。Another object of the present invention is to provide a semiconductor device inspection method capable of easily inspecting a programmable semiconductor memory device represented by an OTP type EPROM for data retention failure.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel characteristics of the present invention are
It will be apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、本発明は、それぞれがコントロールゲート及
びフローテイングゲートを有し、マトリクス接続されて
成るメモリセルを含む半導体記憶装置の検査方法であっ
て、そのメモリセルのデータ線を低レベル電位に保った
状態でワード線に書込み電圧を印加しながら所定の条件
下でエージングするストレス印加工程と、前記ワード線
およびデータ線の夫々に所定の電位を印加することによ
り前記ストレス印加によってしきい値電圧が上昇した高
しきい電圧状態のメモリセルを検出するチャージゲイン
検査工程と、前記ワード線の低レベル電位に保った状態
でデータ線に所定の電圧を印加することにより前記スト
レス印加によってしきい値電圧が低下した低しきい値電
圧状態のメモリセルを検出するチャージロス検査工程と
を備えているものであって、各メモリセルへの書込みを
行なうことなくメモリセル不良を検査でき、これにより
PROMの検査を可能にしてこの種のPROMの信頼性を向上す
ることができる。That is, the present invention is a method for inspecting a semiconductor memory device including memory cells each having a control gate and a floating gate and connected in a matrix, in which the data line of the memory cell is kept at a low level potential. In this state, a stress applying step of aging under a predetermined condition while applying a write voltage to the word line, and applying a predetermined potential to each of the word line and the data line raises the threshold voltage by the stress application. And a charge gain inspection step of detecting a memory cell in a high threshold voltage state, and by applying a predetermined voltage to the data line while maintaining the low level potential of the word line, the threshold voltage is increased by the stress application. A device provided with a charge loss inspection process for detecting memory cells in a lowered low threshold voltage state There are, can check the memory cell defect without writing to each memory cell, thereby
PROM inspection can be enabled to improve the reliability of this type of PROM.
第１図は本発明をOTP型のEPROMに適用した実施例であ
り、フローティングゲートとコントロールゲートを有す
るＮチャネルMOSFETでメモリセルMCを構成している。マ
トリクス接続された各メモリセルのコントロールゲート
には複数本のワード線WLを接続し、また各メモリセルの
ドレインには複数本のデータ線DLを接続している。前記
各ワード線WLはディプレッション型のＮチャネルMOSFET
からなる選択スイッチSaを介してＸデコーダXDに接続し
ている。また、ワード線WLの他端はプルアップ抵抗Raを
介して12.5Vの書込み電圧VPPから昇圧された書込み電圧
VPP′を発生させる書込電圧発生回路WGに接続してい
る。また、前記ＸデコーダXDにはＸアドレス端子A7〜A
15を有するＸアドレスバッファXAを接続している。FIG. 1 is an embodiment in which the present invention is applied to an OTP type EPROM, and a memory cell MC is constituted by an N channel MOSFET having a floating gate and a control gate. A plurality of word lines WL are connected to the control gate of each memory cell connected in a matrix, and a plurality of data lines DL are connected to the drain of each memory cell. Each word line WL is a depletion type N-channel MOSFET.
Is connected to the X decoder XD via a selection switch Sa. The other end of the word line WL has a write voltage boosted from the write voltage V PP of 12.5V via the pull-up resistor Ra.
It is connected to a write voltage generation circuit WG that generates V PP ′. Further, the X decoder XD has X address terminals A 7 to A 7.
An X address buffer XA having 15 is connected.
一方、前記各データ線DLには夫々ＮチャネルMOSFETから
なる選択スイッチSbを介してセンスアンプSAおよび出力
回路OCに接続している。また、データ線DLには入力回路
ICを接続し、前記出力回路OCと共にデータ端子I/O0〜I/
O7に接続している。前記各選択スイッチSbのゲートはＹ
選択線YLに接続し、これらＹ選択線YLはディプレッショ
ン型MOSFETからなる選択スイッチScを介してＹデコーダ
YDに接続している。このＹ選択線YLの他方はプルアップ
抵抗Rbを介して前記書込電圧発生回路WGに接続してい
る。また、前記ＹデコーダYDにはＹアドレス端子A0〜A6
を有するＹアドレスバッファYAを接続している。On the other hand, each of the data lines DL is connected to a sense amplifier SA and an output circuit OC via a selection switch Sb composed of an N-channel MOSFET. The data line DL has an input circuit.
Connect the IC, and output terminals OC together with data terminals I / O 0 to I /
Connected to O 7 . The gate of each of the selection switches Sb is Y
The Y selection line YL is connected to the selection line YL, and these Y selection lines YL are connected to the Y decoder via a selection switch Sc composed of a depletion type MOSFET.
It is connected to YD. The other of the Y selection lines YL is connected to the write voltage generation circuit WG via a pull-up resistor Rb. Further, the Y decoder YD has Y address terminals A 0 to A 6
Is connected to the Y address buffer YA.
なお、前記選択スイッチSaおよびScのゲートにはライト
イネーブル信号▲▼が印加される。また、このライ
トイネーブル信号▲▼は前記プルアップ抵抗Ra,Rb
にも印加される。A write enable signal ▲ ▼ is applied to the gates of the selection switches Sa and Sc. The write enable signal ▲ ▼ is the pull-up resistor Ra, Rb.
Is also applied.
更に、前記ＸデコーダXD、ＸアドレスバッファXA、Ｙデ
コーダYD、ＹアドレスバッファYA、センスアンプSA、出
力回路OCおよび入力回路ICにはチップ選択制御回路CCを
接続し、チップイネーブル信号▲▼やアウトプット
イネーブル信号▲▼によりチップ選択がなされた上
で各々が動作される。また、前記Ｘアドレス端子の中、
端子A7,A8にはアドレス制御回路ACを接続し、かつこの
アドレス制御回路ACはＸアドレスバッファXAに接続して
これを制御し得るように構成している。Further, a chip selection control circuit CC is connected to the X decoder XD, X address buffer XA, Y decoder YD, Y address buffer YA, sense amplifier SA, output circuit OC and input circuit IC, and a chip enable signal ▲ ▼ or output signal. Each chip is operated by the chip enable signal ▲ ▼. In the X address terminal,
An address control circuit AC is connected to the terminals A 7 and A 8 , and this address control circuit AC is connected to the X address buffer XA so that it can be controlled.
前記アドレスバッファXA,チップ選択制御回路CCおよび
アドレス制御回路ACの詳細を第２図に示す。Details of the address buffer XA, the chip selection control circuit CC and the address control circuit AC are shown in FIG.
前記Ｘアドレス端子A7〜A15は夫々２個のインバータ1,2
を介して２入力NOR回路３の一方の入力端子に接続し、
更に回路３の出力は２入力NOR回路４の一方の入力端子
に接続している。そして、回路４の出力は、一方はイン
バータ５を通して、正アドレス信号a7〜a15として、他
方はそのまま負アドレス信号７〜15として、夫々前
記ＸデコーダXDに入力している。Each of the X address terminals A 7 to A 15 has two inverters 1 and 2
Connected to one input terminal of the 2-input NOR circuit 3 via
Further, the output of the circuit 3 is connected to one input terminal of the 2-input NOR circuit 4. The output of the circuit 4 is input to the X decoder XD through the inverter 5 as one of the positive address signals a 7 to a 15 and the other as the negative address signal 7 to 15 as it is.
一方、チップ選択制御回路CC内には、チップイネーブル
端子▲▼とアウトプットイネーブル端子▲▼に
夫々２個のインバータ6,7,8,9を接続し、２入力NAND回
路10の夫々の入力端子に接続した回路を備えている。こ
れによって、このチップが選択されるときには常に“H"
信号が出力されることになる。On the other hand, in the chip selection control circuit CC, two inverters 6, 7, 8 and 9 are connected to the chip enable terminal ▲ ▼ and the output enable terminal ▲ ▼, respectively, and each input terminal of the 2-input NAND circuit 10 is connected. It has a circuit connected to. This ensures that an “H” will always be present when this chip is selected.
A signal will be output.
他方、アドレス制御回路ACは、ストレス判断回路ACaと
検査判断回路ACbとを備えている。On the other hand, the address control circuit AC includes a stress judgment circuit ACa and an inspection judgment circuit ACb.
ストレス判断回路ACaは負荷用のＰチャネルMOSFET11とC
MOS構成の判断用インバータ12を有している。インバー
タ12のMOSFETは、その共通のゲート13をVCC電源（5V）
に接続すると共に、ＰチャンネルMOSFETのソース14を負
荷MOSFET11を介して前記Ｘアドレス端子A7に接続してい
る。また、共通のドレイン15の出力すなわちインバータ
12の出力は、２個のインバータ16,17を通して、前記Ｘ
アドレス端子A7〜A15に対応して夫々設けられた２入力N
AND回路４の他方の入力端子に接続している。なお、前
記判断用インバータ12は、その構成上Ｘアドレス端子A7
に5V以上の電圧（実際には負荷MOSFET11の存在により７
〜8V以上の電圧）が印加されたときに“H"信号を出力す
るように、その論理しきい値電圧が設定されている。The stress judgment circuit ACa is a P-channel MOSFET 11 and C for load.
It has an inverter 12 for judging the MOS structure. The MOSFET of the inverter 12 has its common gate 13 powered by V CC (5V).
The source 14 of the P-channel MOSFET is connected to the X address terminal A 7 via the load MOSFET 11. Also, the output of the common drain 15, that is, the inverter
The output of 12 passes through the two inverters 16 and 17 and
2-input N provided for each of address terminals A 7 to A 15
It is connected to the other input terminal of the AND circuit 4. The judgment inverter 12 has the X address terminal A 7 due to its structure.
5V or more (actually 7V due to the presence of load MOSFET 11)
The logic threshold voltage is set so that the "H" signal is output when a voltage (~ 8V or more) is applied.
また、検査判断回路ACbは、同様にＰチャネル負荷MOSFE
T18とCMOS構成の判断用インバータ19を有し、その共通
のゲート20をVCC電源に接続すると共に、ＰチャネルMOS
FETのソース21をMOSFET18を通して前記Ｘアドレス端子A
8に接続している。インバータ19は、インバータ12と同
様にＸアドレス端子A8に７〜8V以上の電圧が印加された
ときに“H"信号を出力するようにその論理しきい値電圧
が設定されている。また、共通のドレイン22の出力すな
わちインバータ19の出力は１個のインバータ23を通して
２入力NAND回路24の一方の入力端子に接続している。２
入力NAND回路24の他方の入力端子には前記チップ選択制
御回路CCのNAND回路10の出力を接続している。また、２
入力NAND回路24の出力は前記Ｘアドレス端子A7〜A15の
夫々に対応して設けた２入力NOR回路３の他方の入力端
子に接続している。In addition, the inspection / decision circuit ACb similarly uses the P-channel load MOSFE.
It has a T18 and an inverter 19 for judging the CMOS configuration, and connects its common gate 20 to the V CC power supply, and also a P-channel MOS.
The source 21 of the FET is connected to the X address terminal A through the MOSFET 18.
Connected to 8 . Similar to the inverter 12, the inverter 19 has its logical threshold voltage set so as to output the “H” signal when a voltage of 7 to 8 V or more is applied to the X address terminal A 8 . The output of the common drain 22, that is, the output of the inverter 19 is connected to one input terminal of the 2-input NAND circuit 24 through one inverter 23. Two
The output of the NAND circuit 10 of the chip selection control circuit CC is connected to the other input terminal of the input NAND circuit 24. Also, 2
The output of the input NAND circuit 24 is connected to the other input terminal of the 2-input NOR circuit 3 provided corresponding to each of the X address terminals A 7 to A 15 .
以上の構成のOTP型EPROMの検査方法を次に説明する。A method of inspecting the OTP type EPROM having the above configuration will be described below.
（１）ストレス印加工程 検査対象となるOTP型EPROMを恒温槽内にセットし、100
〜200℃の条件下でこれをエージングする。(1) Stress application process Set the OTP type EPROM to be inspected in a constant temperature bath and
It is aged at ~ 200 ° C.
このとき、ライトイネーブル▲▼信号を選択スイッ
チSa,Sc,RaおよびRbに印加すると共に、Ｘアドレス端子
A7に12.5Vを印加する。At this time, the write enable signal is applied to the selection switches Sa, Sc, Ra and Rb, and the X address terminal
Apply 12.5V to A 7 .
Ｘアドレス端子A7に12.5Vが印加されることにより、ア
ドレス制御回路AC内のストレス判断回路ACaでは、判断
用インバータ12から“H"の信号が送出され、これが各Ｘ
アドレス端子A7〜A15に対応して夫々設けられた２入力N
OR回路４の一方の入力端子に入力される。したがって、
夫々の２入力NOR回路４の出力は、各Ｘアドレス端子A7
〜A15のアドレス信号にかかわらず“H"の状態となりa7
〜a15は全て“H"とされる。これにより、前記ライトイ
ネーブル▲▼信号と相俟って選択スイッチSaは全て
開き、全てのメモリセルMCのワード線WL、つまりコント
ロールゲートに書込電圧発生回路WGの書込電圧VPP′が
印加される。なお、このとき、全てのデータ線DLは非書
込状態すなわち非選択状態にあり、各メモリセルMCのソ
ースおよびドレインは基板電位（OV）若しくはこれに近
い状態（OVに近いフローティング状態）とされる。By applying 12.5V to the X address terminal A 7 , the stress judgment circuit ACa in the address control circuit AC sends a “H” signal from the judgment inverter 12 and this is applied to each X
2-input N provided for each of address terminals A 7 to A 15
It is input to one input terminal of the OR circuit 4. Therefore,
The output of each 2-input NOR circuit 4 is output to each X address terminal A 7
~ The status becomes "H" regardless of the address signal of A 15 a 7
~ A 15 are all set to "H". As a result, all of the selection switches Sa are opened together with the write enable signal, and the write voltage V PP ′ of the write voltage generation circuit WG is applied to the word lines WL of all the memory cells MC, that is, the control gates. To be done. At this time, all the data lines DL are in the non-written state, that is, the non-selected state, and the source and drain of each memory cell MC are set to the substrate potential (OV) or a state close thereto (a floating state close to OV). It
このエージングを数時間継続して、全てのメモリセルの
コントロールゲート，フローティングゲートおよび基板
間に書込電圧による電界ストレスを印加すると、不良メ
モリセルには次の現象が発生する。When this electric field stress is applied between the control gates, floating gates, and substrates of all the memory cells by continuing this aging for several hours, the following phenomenon occurs in the defective memory cells.
すなわち、第３図（Ａ）のようにＰ型シリコン半導体基
板100とフローティングゲート101間の絶縁膜102に欠陥
が生じているメモリセルでは、コントロールゲート103
の電界に引かれた基板100側の電子（負電荷）が前記欠
陥を通してリークし、フローティングゲート101にチャ
ージされる。この結果、所謂書込みが行なわれた場合と
同様にそのメモリセルのしきい値電圧Vthが上昇される
（チャージゲイン）。That is, in the memory cell having a defect in the insulating film 102 between the P-type silicon semiconductor substrate 100 and the floating gate 101 as shown in FIG.
The electrons (negative charges) on the substrate 100 side, which are attracted to the electric field of 1, leak through the defects and are charged in the floating gate 101. As a result, the threshold voltage V th of the memory cell is increased (charge gain) as in the case of so-called writing.
一方、同図（Ｂ）のようにフローティングゲート101と
コントロールゲート103間の絶縁膜104に欠陥が生じてい
るメモリセルでは、コントロールゲート103の正電荷が
基板100側に追いやられ、前記欠陥を通してフローティ
ングゲート101にチャージされる。コントロールゲート1
03の電界に引かれたフローティングゲート101中の電子
がコントロールゲート103に抜けた後の正孔が残るとも
考えられる。この結果、そのメモリセルのしきい値電圧
Vthが低下され（チャージロス）、メモリセルにはディ
プレッション特性になる。On the other hand, in the memory cell in which the insulating film 104 between the floating gate 101 and the control gate 103 has a defect as shown in FIG. 7B, the positive charge of the control gate 103 is driven to the substrate 100 side, and the floating occurs through the defect. The gate 101 is charged. Control gate 1
It is also considered that the holes in the floating gate 101 left after the electrons in the floating gate 101 are drawn into the control gate 103 by the electric field of 03 are left. As a result, the threshold voltage of that memory cell
V th is reduced (charge loss) and the memory cell has a depletion characteristic.
これらはいずれも正常なEPROMの動作を損なう不良のメ
モリセルであり、したがってエージングの間或いはその
終了後にこれらのメモリセルの有無を検査する。そし
て、このようなメモリセルを有するチップは不良品とし
て除くことになる。These are all defective memory cells that impair the normal operation of EPROMs, and therefore the presence or absence of these memory cells is inspected during or after aging. Then, a chip having such a memory cell is excluded as a defective product.
（２）チャージゲイン検査工程 チャージゲインによってしきい値電圧Vthの上昇したメ
モリセルは、書込みが行なわれた状態と同じであり、し
たがってこれまでの読出し方法がそのまま利用できる。(2) Charge Gain Inspecting Step The memory cell whose threshold voltage V th has risen due to the charge gain is the same as in the written state, and therefore the conventional reading method can be used as it is.
すなわち、ライトイネーブル信号WEを各選択スイッチS
a,Scに加えることにより選択スイッチSa,Scを開き、か
つ一方ではＸアドレス端子A7〜A15、Ｙアドレス端子A0
〜A6に夫々アドレス信号を入力する。これにより、選択
された一つのワード線WLにVCC電圧を印加し、選択され
た一つのＹ選択線YLに対応する一つの選択スイッチSbを
開いて選択されたデータ線DLをセンスアンプSAに接続す
る。そして、センスアンプSAによってデータ線DLの電位
の変化を検出する。予め各データ線の電位を例えば2Vに
プリチャージしておく。第４図（Ａ）のように、正常な
メモリセルMC1では、ワード線WLがVCC電圧（＝5V）のと
きオン状態となるために、センスアンプへの読出し電圧
は0Vとされる。しかし、不良メモリセルMC2では、しき
い値電圧の上昇によって、ワード線WLがVCC電圧のとき
でもオフ状態にあるため、読出し電圧はプリチャージ電
圧（2V）がそのまま検出できる。全てのメモリセルにつ
いてこれを行なうことにより、チャージゲイン状態にあ
る不良メモリセルを検査できる。That is, the write enable signal WE is sent to each selection switch S
The selection switches Sa and Sc are opened by adding them to a and Sc, and on the other hand, X address terminals A 7 to A 15 and Y address terminal A 0.
Input address signals to ~ A 6 . As a result, the V CC voltage is applied to the selected one word line WL, one selection switch Sb corresponding to the selected one Y selection line YL is opened, and the selected data line DL is applied to the sense amplifier SA. Connecting. Then, the sense amplifier SA detects a change in the potential of the data line DL. The potential of each data line is precharged to, for example, 2V in advance. As shown in FIG. 4A, in the normal memory cell MC1, the word line WL is turned on when the V CC voltage (= 5 V), so that the read voltage to the sense amplifier is set to 0 V. However, in the defective memory cell MC2, the precharge voltage (2V) can be directly detected as the read voltage because the word line WL is in the off state due to the rise of the threshold voltage even when the voltage is the V CC voltage. By doing this for all memory cells, defective memory cells in the charge gain state can be inspected.
なお、メモリセルのしきい値電圧がワード線に印加され
る電圧程までに上昇しない場合（チャージのゲインが小
さい場合）でも、データ線のわずかな電位の変化を検出
して、メモリセルが不良であることを知ることができ
る。Even when the threshold voltage of the memory cell does not rise to the voltage applied to the word line (when the charge gain is small), a slight change in the potential of the data line is detected and the memory cell is defective. You can know that.
（３）チャージロス検査工程 チャージロスの検査に際しては、Ｘアドレス端子A8に1
2.5Vを印加する。これにより検査判断回路ACbの判断用
インバータ19は“H"信号を出力し、インバータ23により
“L"信号とされる。２入力NAND回路24は、この“L"信号
とチップ選択制御回路CC中のNAND回路ICの“H"信号を受
けて“H"信号を出力する。この回路24の出力は各Ｘアド
レス端子A7〜A15に対応する２入力NOR回路３に入力され
る。この結果、回路３はアドレス信号のレベルに拘らず
“L"信号を出力する。そして、２入力NOR回路４では、
回路３の出力と前述と同様にして得たストレス判断回路
ACaの“L"信号とで“H"信号を出力し、かつインバータ
５を経ることによってa7〜a15信号を“L"の状態とす
る。(3) Charge loss inspection process When inspecting charge loss, 1 at X address terminal A 8 .
Apply 2.5V. As a result, the judgment inverter 19 of the inspection judgment circuit ACb outputs the "H" signal, and the inverter 23 makes it the "L" signal. The 2-input NAND circuit 24 receives the "L" signal and the "H" signal of the NAND circuit IC in the chip selection control circuit CC, and outputs the "H" signal. The output of this circuit 24 is input to the 2-input NOR circuit 3 corresponding to each X address terminal A 7 to A 15 . As a result, the circuit 3 outputs the "L" signal regardless of the level of the address signal. Then, in the 2-input NOR circuit 4,
Output of circuit 3 and stress judgment circuit obtained in the same manner as above
"H" is output signal at the "L" signal ACa, and a state of "L" and a 7 ~a 15 signals by passing through an inverter 5.
これにより、各ワード線WLは0Vにされる。一方、Ｙアド
レス端子A0〜A6には通常の読出し時と同様に信号が入力
され、各データ線DLは順序的にセンスアンプSAに接続さ
れる。そして、センスアンプSAによって、予め例えば2V
にプリチャージしたデータ線DLの電位の変化を検出す
る。このため、第４図（Ｂ）のようにチャージロス状態
の低しきい値電圧（ディプレッション状態）の不良メモ
リセルMC3が存在しているとゲートが0Vであるにもかか
わらずオン状態となり、データ線の電位は下降し、セン
スアンプSAにおける読出し電圧は0Vとなる。一方、正常
なメモリセルMC4はワード線が0Vであるのでオフ状態に
あり、プリチャージ電圧（2V）がそのままセンスアンプ
SAで検出できる。これを各データ線に対して行なうこと
により、チャージロス状態の不良メモリセルを検査でき
る。As a result, each word line WL is set to 0V. On the other hand, signals are input to the Y address terminals A 0 to A 6 as in the case of normal reading, and the respective data lines DL are sequentially connected to the sense amplifier SA. Then, by the sense amplifier SA, for example, 2V in advance
The change in the potential of the data line DL precharged to is detected. Therefore, if there is a defective memory cell MC3 with a low threshold voltage (depletion state) in the charge loss state as shown in FIG. The potential of the line drops, and the read voltage in the sense amplifier SA becomes 0V. On the other hand, the normal memory cell MC4 is in the OFF state because the word line is 0V, and the precharge voltage (2V) remains as it is.
It can be detected by SA. By performing this for each data line, the defective memory cell in the charge loss state can be inspected.
なお、この検査の場合には全てのデータ線DLについて同
時に読出し検査を行なってもよく、１つでも不良メモリ
セルが存在すればセンスアンプSAにおける読出し電圧は
0Vとなる。In the case of this inspection, the read inspection may be performed on all the data lines DL at the same time, and if even one defective memory cell exists, the read voltage in the sense amplifier SA is
It becomes 0V.
また、チャージゲイン検査工程と同じく、メモリセルの
しきい値電圧の小さな変化であっても検出することがで
きる。Further, as in the charge gain inspection step, even a small change in the threshold voltage of the memory cell can be detected.
以上、チャージゲインおよびチャージロスの検査を行な
うことにより、エージングによってメモリセルに生じる
２種類の不良を確実に検査することができる。そして、
この検査を行なっても、正常なメモリセルには正又は負
の電荷がチャージされることはないので、正常（欠陥の
ない）のOTP型EPROMでは書込みが行なわれることもな
く、朱書込の状態でユーザに供給することができる。As described above, by inspecting the charge gain and the charge loss, it is possible to reliably inspect two types of defects that occur in the memory cell due to aging. And
Even if this test is performed, normal memory cells are not charged with positive or negative charges. Therefore, normal (non-defect) OTP type EPROM is not written, and the red writing state Can be supplied to the user at.
また、前述した構成では、ストレス印加工程およびチャ
ージロス検査工程時にＸアドレス端子A7,A8に夫々12.5V
（７〜8V以上）の電圧を印加すれば、EPROMの周辺回路
を自動的にストレス印加状態又はチャージロス検査状態
に設定でき、しかもそのために新たに端子を設ける必要
もない。前記検査のために用いる端子はA7,A8以外の他
のアドレス端子であってもよいことは言うまでもない。Further, in the above-mentioned configuration, 12.5V is applied to the X address terminals A 7 and A 8 during the stress application process and the charge loss inspection process, respectively.
By applying a voltage (7 to 8 V or more), the peripheral circuit of the EPROM can be automatically set to the stress application state or the charge loss inspection state, and for that purpose, it is not necessary to provide a new terminal. It goes without saying that the terminals used for the inspection may be address terminals other than A 7 and A 8 .
（１）メモリセルのワード線を選択するアドレス回路に
アドレス制御回路を付設し、このアドレス制御回路はワ
ード線の全てに書込み電圧を印加し得るように構成して
いるので、ワード線の全てに書込み電圧を印加した状態
での高温エージングを可能にし、不良メモリセルにチャ
ージゲイン，チャージロスの状態を生じさせることがで
きる。(1) Since an address control circuit is attached to an address circuit that selects a word line of a memory cell, and this address control circuit is configured to be able to apply a write voltage to all the word lines, it is possible to apply it to all the word lines. High temperature aging can be performed in the state where the write voltage is applied, and a defective memory cell can be caused to have a charge gain and a charge loss.
（２）アドレス制御回路はワード線の全てを0V状態に制
御し得るように構成しているので、データ線へ印加する
読出し電圧を検出するだけでチャージロス状態のメモリ
セルの存在をすみやかに検出できる。(2) Since the address control circuit is configured to control all of the word lines to the 0V state, the presence of the memory cell in the charge loss state can be detected promptly by simply detecting the read voltage applied to the data line. it can.
（３）アドレス制御回路の前記（１），（２）の制御を
行なうストレス判断回路と、検査判断回路は、いずれも
アドレス端子に印加される電圧に応じてアドレス回路を
制御し得るように構成しているので、アドレス端子数を
増やすことなくアドレス制御回路の配設を可能にする。(3) The stress judgment circuit and the inspection judgment circuit for controlling the above (1) and (2) of the address control circuit are both configured to control the address circuit according to the voltage applied to the address terminal. Therefore, the address control circuit can be arranged without increasing the number of address terminals.
（４）メモリセルのワード線に書込み電圧を印加する一
方、データ線を0Vレベルに保った状態でエージングを行
なうストレス印加工程と、ワード線およびデータ線に夫
々所定の電圧を印加して高しきい値電圧化したメモリセ
ルを検査するチャージゲイン検査工程と、ワード線を0V
レベルに保った状態でデータ線に所定の電圧を印加して
ディプレッション化したメモリセルを検査するチャージ
ロス検査工程とでメモリセル不良を検査するので、これ
までのように全メモリセルに対する書込みを行なわずと
もメモリセルの不良を検出することができ、OTP型EPROM
のように書込み検査のできない半導体記憶装置を高信頼
度で検査できる。(4) Applying a write voltage to the word line of the memory cell, while applying a stress while aging the data line at 0V level, and applying a predetermined voltage to the word line and the data line to increase the voltage. Charge gain inspection process for inspecting memory cells with threshold voltage and word line 0V
A memory cell defect is inspected by a charge loss inspection process that inspects depleted memory cells by applying a predetermined voltage to the data line while maintaining the level, so write to all memory cells as before. OTP type EPROM that can detect defective memory cells
As described above, it is possible to highly reliably inspect a semiconductor memory device that cannot be inspected for writing.
（５）ストレス印加工程ではアドレス制御回路の作用に
よって全てのワード線に同時に書込み電圧を印加してエ
ージングを行ない、またチャージロス検査工程では同じ
くアドレス制御回路の作用によって全てのワード線を同
時に0Vとしてデータ線での読み出しを行なっているの
で、ストレス印加工程とチャージロス検査工程は全ての
メモリセルに対するストレス印加と検査を同時又は略同
時に行なうことができ、検査時間の短縮化を図ることが
できる。(5) In the stress application process, the address control circuit acts to simultaneously apply the write voltage to all the word lines to perform aging. In the charge loss inspection process, the address control circuit also acts to simultaneously set all the word lines to 0V. Since the data line is read, the stress application step and the charge loss inspection step can perform the stress application and the inspection for all the memory cells simultaneously or substantially at the same time, and the inspection time can be shortened.
（６）プラスチック等の紫外線に対し不透明なパッケー
ジに封止した後であっても、メモリセルの不良検査を行
うことができる。(6) The defect inspection of the memory cell can be performed even after sealing in a package such as plastic which is opaque to ultraviolet rays.
（７）前記（６）により、ウェハ完成後に種々の原因
（ダイシング時の機械的応力，モールドストレス等）に
よって生じたメモリセルの不良をも検出することができ
る。(7) According to the above (6), it is possible to detect a defect of the memory cell caused by various causes (mechanical stress during dicing, mold stress, etc.) after completion of the wafer.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments and can be variously modified without departing from the scope of the invention. Nor.
たとえば、ストレス印加時にはＸデコーダXDを制御する
構成としてもよい。例えば第５図のようにＸデコーダXD
を構成すべく複数個のＰチャネルMOSFET30a〜ｎとＮチ
ャネルMOSFET40a〜ｎからなるCMOS50a〜ｎ列の一部にス
イッチMOSFET60を直列に介装し、このスイッチMOSFET60
をオフ状態に設定することにより、アドレス信号にかか
わらず全てのワード線WLの選択スイッチSaを開き、各ワ
ード線WLに書込電圧発生回路の12.5Vを印加させること
ができる。また、このようなＸデコーダXDの構成とせず
に、更に前述のアドレス制御回路を付設することなく、
ストレス印加時やチャージロス検査時に通常のアドレス
信号に基づいてワード線を選択して12.5Vを0Vを印加さ
せるようにしてもよい。但し、この方式では特にストレ
ス印加工程時において、各メモリセルに対する所要のス
トレス印加時間を確保するためには前例よりも多くの時
間を必要とすることになる。For example, the X decoder XD may be controlled when stress is applied. For example, as shown in FIG. 5, X decoder XD
In order to configure the above, a switch MOSFET 60 is provided in series in a part of a CMOS 50a to n column composed of a plurality of P channel MOSFETs 30a to 30n and N channel MOSFETs 40a to 40n.
Is turned off, the selection switches Sa of all the word lines WL can be opened regardless of the address signal, and 12.5 V of the write voltage generating circuit can be applied to each word line WL. In addition, without the above X decoder XD configuration and without additionally providing the address control circuit described above,
It is also possible to select a word line based on a normal address signal at the time of stress application or charge loss inspection and apply 12.5V to 0V. However, this method requires more time than the previous example in order to secure the required stress application time for each memory cell, especially in the stress application process.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるOTP型のEPROMに適用
した場合について説明したが、それに限定されるもので
はなく、通常のEPROMに適用してもよい。また、フロー
ティングゲートを有するMISFETからなる半導体記憶装
置、EEPROMのように電荷蓄積型の種々の形態のトランジ
スタを用いる半導体記憶装置に広く適用することが可能
である。In the above description, the case where the invention mainly made by the present inventor is applied to the OTP type EPROM which is the field of application which is the background has been described, but the present invention is not limited thereto and is applied to a normal EPROM. Good. Further, the present invention can be widely applied to a semiconductor memory device including a MISFET having a floating gate and a semiconductor memory device using various types of charge storage type transistors such as an EEPROM.
第１図は本発明の一実施例のブロック構成図、 第２図は要部の論理回路図、 第３図（Ａ），（Ｂ）はメモリセルのチャージゲイン，
チャージロスの状態を示す模式的な断面図、 第４図（Ａ），（Ｂ）はチャージゲイン，チャージロス
の各検査方法を説明するための部分回路図、 第５図は変形例を説明するための部分回路図である。 MC…メモリセル、WL…ワード線、DL…データ線、Sa,Sb,
Sc…選択スイッチ、Ra,Rb…プルアップ抵抗、WG…書込
電圧発生回路、XD…Ｘデコーダ、XA…Ｘアドレス回路、
YD…Ｙデコーダ、YA…Ｙアドレス回路、SA…センスアン
プ、OC…出力回路、IC…入力回路、AC…アドレス制御回
路、ACa…ストレス判断回路、ACb…検査判断回路、CC…
チップ選択制御回路。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a logic circuit diagram of essential parts, and FIGS. 3A and 3B are charge gains of memory cells.
A schematic cross-sectional view showing the state of charge loss, FIGS. 4 (A) and 4 (B) are partial circuit diagrams for explaining each inspection method of charge gain and charge loss, and FIG. 5 is a modification example. FIG. 3 is a partial circuit diagram for MC ... Memory cell, WL ... Word line, DL ... Data line, Sa, Sb,
Sc ... Selection switch, Ra, Rb ... Pull-up resistance, WG ... Write voltage generation circuit, XD ... X decoder, XA ... X address circuit,
YD ... Y decoder, YA ... Y address circuit, SA ... Sense amplifier, OC ... Output circuit, IC ... Input circuit, AC ... Address control circuit, ACa ... Stress determination circuit, ACb ... Inspection determination circuit, CC ...
Chip selection control circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 実 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−36400（ＪＰ，Ａ) 特開 昭57−103195（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Minor Fukuda 1450, Kamimizuhonmachi, Kodaira-shi, Tokyo Inside the Musashi Factory, Hitachi, Ltd. (72) Inventor, Rei Meguro 1450, Kamimizuhonmachi, Kodaira, Tokyo Hitachi, Ltd. Musashi Factory (56) References JP-A-59-36400 (JP, A) JP-A-57-103195 (JP, A)
Claims (3)
テイングゲートを有し、マトリクス接続されて成るメモ
リセルを含む半導体記憶装置の検査方法であって、 そのメモリセルのデータ線を低レベル電位に保った状態
でワード線に書込み電圧を印加しながら所定の条件下で
エージングするストレス印加工程と、 前記ワード線およびデータ線の夫々に所定の電位を印加
することにより前記ストレス印加によってしきい値電圧
が上昇した高しきい電圧状態のメモリセルを検出するチ
ャージゲイン検査工程と、 前記ワード線の低レベル電位に保った状態でデータ線に
所定の電圧を印加することにより前記ストレス印加によ
ってしきい値電圧が低下した低しきい値電圧状態のメモ
リセルを検出するチャージロス検査工程と、 を備えることを特徴とする半導体記憶装置の検査方法。1. A method for inspecting a semiconductor memory device including memory cells each having a control gate and a floating gate and connected in a matrix, wherein a data line of the memory cell is kept at a low level potential. A stress applying step of aging under a predetermined condition while applying a write voltage to the word line, and applying a predetermined potential to each of the word line and the data line raised the threshold voltage by the stress application. A charge gain inspection step of detecting a memory cell in a high threshold voltage state, and a threshold voltage is lowered by the stress application by applying a predetermined voltage to the data line while maintaining the low level potential of the word line. And a charge loss inspection step of detecting a memory cell in a low threshold voltage state. Method for inspecting semiconductor memory device.
に低レベル電位に保った状態で、全てのワード線に同時
に書込み電圧を印加してなる特許請求の範囲第１項記載
の半導体記憶装置の検査方法。2. The semiconductor memory device according to claim 1, wherein in the stress applying step, the write voltage is applied to all the word lines at the same time while keeping all the data lines at a low level potential at the same time. Inspection method.
同時に低レベル電位に保った状態で、それぞれのデータ
線に所定の電圧を印加してなる特許請求の範囲第１項記
載の半導体記憶装置の検査方法。3. The semiconductor memory device according to claim 1, wherein in the charge loss inspection step, a predetermined voltage is applied to each data line while simultaneously maintaining all word lines at a low level potential. Inspection method.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021697A JPH0799640B2 (en) | 1985-02-08 | 1985-02-08 | Semiconductor memory device inspection method |
| KR1019860000188A KR940007239B1 (en) | 1985-02-08 | 1986-01-15 | Semiconductor integrated circuit device and method of testing the same |
| US07/535,298 US5155701A (en) | 1985-02-08 | 1990-06-08 | Semiconductor integrated circuit device and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021697A JPH0799640B2 (en) | 1985-02-08 | 1985-02-08 | Semiconductor memory device inspection method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182700A JPS61182700A (en) | 1986-08-15 |
| JPH0799640B2 true JPH0799640B2 (en) | 1995-10-25 |
Family
ID=12062260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021697A Expired - Lifetime JPH0799640B2 (en) | 1985-02-08 | 1985-02-08 | Semiconductor memory device inspection method |
Country Status (2)
| Country | Link |
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| KR (1) | KR940007239B1 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
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| US5912836A (en) * | 1997-12-01 | 1999-06-15 | Amic Technology, Inc. | Circuit for detecting both charge gain and charge loss properties in a non-volatile memory array |
Family Cites Families (2)
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1986
- 1986-01-15 KR KR1019860000188A patent/KR940007239B1/en not_active IP Right Cessation
Also Published As
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| KR860006791A (en) | 1986-09-15 |
| KR940007239B1 (en) | 1994-08-10 |
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