JPH0799447A - 内挿型ｐｌｌ周波数シンセサイザ - Google Patents
内挿型ｐｌｌ周波数シンセサイザInfo
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- JPH0799447A JPH0799447A JP3004372A JP437291A JPH0799447A JP H0799447 A JPH0799447 A JP H0799447A JP 3004372 A JP3004372 A JP 3004372A JP 437291 A JP437291 A JP 437291A JP H0799447 A JPH0799447 A JP H0799447A
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- pulse
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- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
Abstract
(57)【要約】
【目的】本発明はディジタル位相同期に基づく整数の除
数によって定義される周波数の間にある周波数を発生可
能な内挿型周波数シンセサイザに係わる。 【構成】従来の周波数シンセサイザは分周比が整数であ
る周波数分周器が使用されていた。本発明に係る回路
は、その中の一方で基準周波数（ｆ0 ）もしくはＶＣＯ
周波数（ｆx ）あるいはそれらを分周器で分周した周波
数に係数Ｌが乗算され他の一方において対応する周波数
に係数Ｌ＋ΔＬが乗算される要素（８、９）と、その中
の一方において位相検出器（３）に伝送される第１の入
力信号のパルスが要素（８）において生成されるパルス
のパルス長を所定の整数値ｋ１倍個別に引き延ばされ他
の一方（７）において位相検出器（３）に伝送される第
２の入力信号のパルスが要素（９）において生成される
パルスのパルス長を所定の整数値ｋ２倍個別に引き延ば
される要素（２、７）と、から構成される。
数によって定義される周波数の間にある周波数を発生可
能な内挿型周波数シンセサイザに係わる。 【構成】従来の周波数シンセサイザは分周比が整数であ
る周波数分周器が使用されていた。本発明に係る回路
は、その中の一方で基準周波数（ｆ0 ）もしくはＶＣＯ
周波数（ｆx ）あるいはそれらを分周器で分周した周波
数に係数Ｌが乗算され他の一方において対応する周波数
に係数Ｌ＋ΔＬが乗算される要素（８、９）と、その中
の一方において位相検出器（３）に伝送される第１の入
力信号のパルスが要素（８）において生成されるパルス
のパルス長を所定の整数値ｋ１倍個別に引き延ばされ他
の一方（７）において位相検出器（３）に伝送される第
２の入力信号のパルスが要素（９）において生成される
パルスのパルス長を所定の整数値ｋ２倍個別に引き延ば
される要素（２、７）と、から構成される。
Description
【０００１】
【産業上の利用分野】本発明は、整数除数によって定義
される周波数の中間に位置する周波数を発生することが
可能な位相同期による内挿型ディジタル周波数シンセサ
イザに関する。
される周波数の中間に位置する周波数を発生することが
可能な位相同期による内挿型ディジタル周波数シンセサ
イザに関する。
【０００２】
【従来の技術】従来のシングルループ周波数シンセサイ
ザは分割数Ｎが１と大きな数との間に有る整数である周
波数分周器を使用している。従って周波数シンセサイザ
が使用された場合には１つのチャンネルから他のチャン
ネルに直接中間の周波数を通過することなしにステップ
的に移行することが可能である。この技術分野で広く知
られディジタル位相同期回路（ＰＬＬ）に基づくシンセ
サイザは、図６に示されるように、位相検出器の入力が
係数Ｍによって分周された基礎周波数ｆ0 と、最初に電
圧制御発振器ＶＣＯの出力周波数ｆx を除数Ｎ0 （典型
的にはＮ0 ＝１２８）の前置分周器で分割した後に除数
Ｎの周波数分周器で分周した周波数とである位相同期回
路（ＰＬＬ）から構成されている。周波数分割器と位相
検出器の間にさらにオフセットカウンタＡが設置されて
いる。周波数比較器のフィルタされた出力信号は上述の
電圧制御発振器を制御する。ループが平衡状態にあると
きには、ＶＣＯの周波数は基礎周波数に位相同期してお
り、位相検出器からループフィルタには信号が伝達され
ない。周波数シンセサイザ部が位相同期しているときは
位相検出器に到達する周波数のパルス長は（１）式を満
足する。
ザは分割数Ｎが１と大きな数との間に有る整数である周
波数分周器を使用している。従って周波数シンセサイザ
が使用された場合には１つのチャンネルから他のチャン
ネルに直接中間の周波数を通過することなしにステップ
的に移行することが可能である。この技術分野で広く知
られディジタル位相同期回路（ＰＬＬ）に基づくシンセ
サイザは、図６に示されるように、位相検出器の入力が
係数Ｍによって分周された基礎周波数ｆ0 と、最初に電
圧制御発振器ＶＣＯの出力周波数ｆx を除数Ｎ0 （典型
的にはＮ0 ＝１２８）の前置分周器で分割した後に除数
Ｎの周波数分周器で分周した周波数とである位相同期回
路（ＰＬＬ）から構成されている。周波数分割器と位相
検出器の間にさらにオフセットカウンタＡが設置されて
いる。周波数比較器のフィルタされた出力信号は上述の
電圧制御発振器を制御する。ループが平衡状態にあると
きには、ＶＣＯの周波数は基礎周波数に位相同期してお
り、位相検出器からループフィルタには信号が伝達され
ない。周波数シンセサイザ部が位相同期しているときは
位相検出器に到達する周波数のパルス長は（１）式を満
足する。
【０００３】
【数１】
【０００４】またＶＣＯ周波数は（２）式となる。
【０００５】
【数２】
【０００６】分周された基礎周波数ｆ0 ／Ｍは位相検出
器からのパルスの周波数および最小のプログラム可能な
周波数間隔であるいわゆる周波数ラスタを決定する。典
型的な例として９００ＭＨｚのＰＬＬ周波数シンセサイ
ザにおいては、Ｎ0 ＝１２８、Ｍ＝１０２４、Ｎ＝６１
４、そして基礎周波数（基準周波数）ｆ0 ＝１２．８Ｍ
Ｈｚである。するとＡ＝２では周波数はｆx ＝９８２．
４５０ＭＨｚであり、従って周波数ラスタは１２．５ｋ
Ｈｚとなる。Ｍ、Ｎ、Ａの異なる組合せによって周波数
ラスタと等しい間隔で周波数が発振される。
器からのパルスの周波数および最小のプログラム可能な
周波数間隔であるいわゆる周波数ラスタを決定する。典
型的な例として９００ＭＨｚのＰＬＬ周波数シンセサイ
ザにおいては、Ｎ0 ＝１２８、Ｍ＝１０２４、Ｎ＝６１
４、そして基礎周波数（基準周波数）ｆ0 ＝１２．８Ｍ
Ｈｚである。するとＡ＝２では周波数はｆx ＝９８２．
４５０ＭＨｚであり、従って周波数ラスタは１２．５ｋ
Ｈｚとなる。Ｍ、Ｎ、Ａの異なる組合せによって周波数
ラスタと等しい間隔で周波数が発振される。
【０００７】
【発明が解決しようとする課題】基準分周器Ｍに関係す
る出力周波数の最小の周波数増加幅は（２）式を微分す
ることによって得られるが、この結果はｄｆx ＝−ｆ0
／Ｍ2 ・（Ｎ・Ｎ0 ＋Ａ）・ｄＭ＝ｆx ／Ｍ・ｄＭ と
なり、９００ＭＨｚ無線電話においては約１ＭＨｚとい
う数値となる。先行技術で知られたシンセサイザにおい
ては出力周波数のドリフト−これは基準周波数ｆ0 のド
リフトに直接比例するが−は、基準分周器にディジタル
遅れゲートを追加しても遅れを追加しない場合と同じラ
スタ間隔を維持するために基準周波数のアナログ制御に
よってのみ補償することが可能である。また値Ｍを増加
することによって周波数ラスタは小さくなるが、位相検
出器に到達するパルス周波数も減少するため、ループに
おいて合成が安定する時間が長くなり、ループフィルタ
におけるパルスのフィルタリングが妨害される。
る出力周波数の最小の周波数増加幅は（２）式を微分す
ることによって得られるが、この結果はｄｆx ＝−ｆ0
／Ｍ2 ・（Ｎ・Ｎ0 ＋Ａ）・ｄＭ＝ｆx ／Ｍ・ｄＭ と
なり、９００ＭＨｚ無線電話においては約１ＭＨｚとい
う数値となる。先行技術で知られたシンセサイザにおい
ては出力周波数のドリフト−これは基準周波数ｆ0 のド
リフトに直接比例するが−は、基準分周器にディジタル
遅れゲートを追加しても遅れを追加しない場合と同じラ
スタ間隔を維持するために基準周波数のアナログ制御に
よってのみ補償することが可能である。また値Ｍを増加
することによって周波数ラスタは小さくなるが、位相検
出器に到達するパルス周波数も減少するため、ループに
おいて合成が安定する時間が長くなり、ループフィルタ
におけるパルスのフィルタリングが妨害される。
【０００８】測定機器においてはいわゆる分数Ｎシンセ
サイザが使用されるが、このものにおいては分周器の部
分分数は出力周波数がＭサイクル毎にＮ＋１によって分
周され残りの時間はＮによって分周されることによって
形成され、従って出力周波数はｆx ＝（Ｎ＋１／Ｍ）ｆ
0 となる。出力周波数はＭの値を変更することによって
基準周波数の変化範囲で変更することが可能となる。
サイザが使用されるが、このものにおいては分周器の部
分分数は出力周波数がＭサイクル毎にＮ＋１によって分
周され残りの時間はＮによって分周されることによって
形成され、従って出力周波数はｆx ＝（Ｎ＋１／Ｍ）ｆ
0 となる。出力周波数はＭの値を変更することによって
基準周波数の変化範囲で変更することが可能となる。
【０００９】本発明によれば、整数の周波数の間にある
周波数を発生することによってそしてその後１００Ｈｚ
に充分近い周波数ラスタを生み出すことによってシンセ
サイザの中に存在することが有害な基準周波数の温度お
よび長期間のドリフトが補正される。回路に採用される
技術的な要求は高度なものである必要はなくシンセサイ
ザの内部ロジックは一般的に使用できる。シンセサイザ
の基準周波数の選択も任意な自由度を持つことが可能と
なる。
周波数を発生することによってそしてその後１００Ｈｚ
に充分近い周波数ラスタを生み出すことによってシンセ
サイザの中に存在することが有害な基準周波数の温度お
よび長期間のドリフトが補正される。回路に採用される
技術的な要求は高度なものである必要はなくシンセサイ
ザの内部ロジックは一般的に使用できる。シンセサイザ
の基準周波数の選択も任意な自由度を持つことが可能と
なる。
【００１０】
【課題を解決するための手段】これらは、その中の一方
で基準周波数ｆ0 もしくは分周器の部分によって分周さ
れた周波数、または電圧制御発振器ＶＣＯの出力周波数
ｆx もしくは分周器から得られる周波数に係数Ｌが逓倍
され、他の一方において対応する周波数に係数Ｌ＋ΔＬ
が逓倍される要素と、その中の一方において位相検出器
に伝送される第１の入力信号のパルスが要素において生
成されるパルスのパルス長を所定の整数値ｋ１倍個別に
引き延ばされ、他の一方において位相検出器に伝送され
る第２の入力信号のパルスが要素において生成されるパ
ルスのパルス長を所定の整数値ｋ２倍個別に引き延ばさ
れる要素と、から構成される。
で基準周波数ｆ0 もしくは分周器の部分によって分周さ
れた周波数、または電圧制御発振器ＶＣＯの出力周波数
ｆx もしくは分周器から得られる周波数に係数Ｌが逓倍
され、他の一方において対応する周波数に係数Ｌ＋ΔＬ
が逓倍される要素と、その中の一方において位相検出器
に伝送される第１の入力信号のパルスが要素において生
成されるパルスのパルス長を所定の整数値ｋ１倍個別に
引き延ばされ、他の一方において位相検出器に伝送され
る第２の入力信号のパルスが要素において生成されるパ
ルスのパルス長を所定の整数値ｋ２倍個別に引き延ばさ
れる要素と、から構成される。
【００１１】
【作用】本発明の基本的な考え方によれば基準周波数は
係数Ｌ倍され、周波数ｆ0 ・Ｌのパルス列が得られる。
分周器Ｍによって基準周波数ｆ0 から分周されたパルス
列のパルスは周波数ｆ 0 ・Ｌのパルスをｋ１倍引き延ば
され、その結果位相検出器に伝送されるパルス列のパル
ス長は次式となる。
係数Ｌ倍され、周波数ｆ0 ・Ｌのパルス列が得られる。
分周器Ｍによって基準周波数ｆ0 から分周されたパルス
列のパルスは周波数ｆ 0 ・Ｌのパルスをｋ１倍引き延ば
され、その結果位相検出器に伝送されるパルス列のパル
ス長は次式となる。
【００１２】
【数３】
【００１３】同様に基準周波数は係数Ｌ＋ΔＬ倍され、
周波数ｆ0 ・（Ｌ＋ΔＬ）のパルス列が得られ、位相検
出器により決定されたＶＣＯの周波数から分周されたパ
ルスはその周波数のパルスをｋ２倍引き延ばされ、その
結果ＶＣＯから位相検出器に伝送されるパルスのパルス
長は次式となる。
周波数ｆ0 ・（Ｌ＋ΔＬ）のパルス列が得られ、位相検
出器により決定されたＶＣＯの周波数から分周されたパ
ルスはその周波数のパルスをｋ２倍引き延ばされ、その
結果ＶＣＯから位相検出器に伝送されるパルスのパルス
長は次式となる。
【００１４】
【数４】
【００１５】もし位相検出器が平衡状態ならばパルス長
は等しく得られた式（（１）式参照）はＶＣＯ周波数ｆ
x について解くことができる（（２）式参照）。
は等しく得られた式（（１）式参照）はＶＣＯ周波数ｆ
x について解くことができる（（２）式参照）。
【００１６】
【数５】
【００１７】いま基準分周器の最小の効果的な変更（絶
対的な単位であるが）が Ｍ＝ｋ１／Ｌ−ｋ１／（Ｌ＋ΔＬ） とすれば、最小のそして同時に等距離な値Ｍmax はｋ１
＝ｋ２＝１の時に得られる。以上説明したように周波数
の端数は位相検出器に伝送される全てのパルスを部分分
数ｋ１およびｋ２によって引き延ばすことによって生み
出される。従ってパルスエッジは最早ｆ0 あるいはＶＣ
Ｏ周波数パルスのエッジと一致していないために、係数
ｋ１およびｋ２は各パルスによって周期的に更新され
る。
対的な単位であるが）が Ｍ＝ｋ１／Ｌ−ｋ１／（Ｌ＋ΔＬ） とすれば、最小のそして同時に等距離な値Ｍmax はｋ１
＝ｋ２＝１の時に得られる。以上説明したように周波数
の端数は位相検出器に伝送される全てのパルスを部分分
数ｋ１およびｋ２によって引き延ばすことによって生み
出される。従ってパルスエッジは最早ｆ0 あるいはＶＣ
Ｏ周波数パルスのエッジと一致していないために、係数
ｋ１およびｋ２は各パルスによって周期的に更新され
る。
【００１８】従ってパルスは対称となり、ＶＣＯ周波数
は変調されない１点の周波数に留まる。除数の端数に対
応する周波数を発生している場合には位相検出器に入力
されるパルスの周波数は最早一定値ｆ0 ／Ｍではなく、
ループフィルタの動作にいかなる影響も及ぼすことのな
いほど充分に小さなｆ0 ／Ｍ＋１とｆ0 ／Ｍの間で変化
する。
は変調されない１点の周波数に留まる。除数の端数に対
応する周波数を発生している場合には位相検出器に入力
されるパルスの周波数は最早一定値ｆ0 ／Ｍではなく、
ループフィルタの動作にいかなる影響も及ぼすことのな
いほど充分に小さなｆ0 ／Ｍ＋１とｆ0 ／Ｍの間で変化
する。
【００１９】
【実施例】発明は図面を参照して以下により詳しく説明
される。図６に示す従来のシンセサイザは既に述べた。
図１の望ましい実施例は上記のものとは要素２、９およ
び７、８が含まれることが相違する。要素７および８に
おいて、基準周波数ｆ0 ＝１２．８ＭＨｚがＬおよびＬ
＋ΔＬ倍される。実際には乗算は図１の長さＬの遅れ連
鎖の速度がｆ0 の周波数パルスのエッジが全ての連鎖を
走査するのに正確に１／ｆ0 時間必要とするように調整
されることによって達成される。逓倍された周波数と調
和したパルス遅れは所定の遅れに対応した遅れ要素の出
力を遅れレジスタの出力に対して選択することによって
得ることができる。電力消費だけでなく回路構成の面か
らもよくない設計であるが、乗算はまたＶＣＯ技術によ
る回路中にＬとＬ＋ΔＬの端数によって基準周波数ｆ0
を形成する実際の周波数を形成することによって実行す
ることも可能である。図３の遅れの連鎖はＬないしはＬ
＋ΔＬ個の独立した電圧制御遅れ要素４１から構成さ
れ、そこを通過するパルスの位相は位相検出器４２にお
いて入力されるパルスの位相と比較される。遅れは遅れ
要素４３によって遅れ連鎖を通過し、入力されるパルス
の位相が同じあるいはもし必要ならば反転するように調
整される。従って各遅れ要素の遅れは周波数ｆ0 のパル
スの遅れの１／Ｌあるいは１／Ｌ＋ΔＬに設定され、こ
の１／Ｌ遅れの望ましい倍数は望ましい定数入力対応し
た序数の遅れ要素の出力スイッチＳ1 からＳn によっ
て、出力４４を選択することにより得ることができる。
遅れ要素は信号Ｒによっていつでもゼロにすることがで
き、従って入力信号Ｓのエッジが予め設定された速度で
連鎖中を進行する。動作モードはスイッチＳａおよびＳ
ｂによって単位遅れの較正（スイッチＳｂが閉）と所定
のパルスエッジ遅れ（スイッチＳａが閉）とが選択され
る。
される。図６に示す従来のシンセサイザは既に述べた。
図１の望ましい実施例は上記のものとは要素２、９およ
び７、８が含まれることが相違する。要素７および８に
おいて、基準周波数ｆ0 ＝１２．８ＭＨｚがＬおよびＬ
＋ΔＬ倍される。実際には乗算は図１の長さＬの遅れ連
鎖の速度がｆ0 の周波数パルスのエッジが全ての連鎖を
走査するのに正確に１／ｆ0 時間必要とするように調整
されることによって達成される。逓倍された周波数と調
和したパルス遅れは所定の遅れに対応した遅れ要素の出
力を遅れレジスタの出力に対して選択することによって
得ることができる。電力消費だけでなく回路構成の面か
らもよくない設計であるが、乗算はまたＶＣＯ技術によ
る回路中にＬとＬ＋ΔＬの端数によって基準周波数ｆ0
を形成する実際の周波数を形成することによって実行す
ることも可能である。図３の遅れの連鎖はＬないしはＬ
＋ΔＬ個の独立した電圧制御遅れ要素４１から構成さ
れ、そこを通過するパルスの位相は位相検出器４２にお
いて入力されるパルスの位相と比較される。遅れは遅れ
要素４３によって遅れ連鎖を通過し、入力されるパルス
の位相が同じあるいはもし必要ならば反転するように調
整される。従って各遅れ要素の遅れは周波数ｆ0 のパル
スの遅れの１／Ｌあるいは１／Ｌ＋ΔＬに設定され、こ
の１／Ｌ遅れの望ましい倍数は望ましい定数入力対応し
た序数の遅れ要素の出力スイッチＳ1 からＳn によっ
て、出力４４を選択することにより得ることができる。
遅れ要素は信号Ｒによっていつでもゼロにすることがで
き、従って入力信号Ｓのエッジが予め設定された速度で
連鎖中を進行する。動作モードはスイッチＳａおよびＳ
ｂによって単位遅れの較正（スイッチＳｂが閉）と所定
のパルスエッジ遅れ（スイッチＳａが閉）とが選択され
る。
【００２０】要素２および７の係数ｋ１とｋ２によっ
て、端数の周波数−これは内挿された周波数であるが−
定められる。これらは部分的ｋ１およびｋ２により全て
のパルスを遅延させることによって生成される。各パル
スを同じだけ引き延ばすことを可能とするために、そし
てその結果パルスのエッジが最早ｆ0 およびＶＣＯ周波
数のエッジと時間的に一致しないために係数ｋ１および
ｋ２は各パルスに対して周期的に更新されなければなら
ない。原理は図３にを示されている。この図において簡
略化と明確化のためにＭ＝２、Ｌ＝４、ｋ１＝１として
いる。さらに考慮の対象とする最初のパルスはｆ0 の前
縁と同時に始まるものとする。この考察は図１の基準周
波数端子について行うが、ＶＣＯ端子についても同様で
ある。最上段のパルス列は基準パルス列を表す。第２段
目のパルス列は要素９の遅れレジスタによって発生され
る周波数４・ｆ0 のパルス列を表す。次段のパルス列は
Ｍ＝２の分周器によって分周されたパルスを表す。この
パルスが位相検出器に送られると、整数分周された周波
数がシンセサイザ中で発生される。いまその様な周波数
の発生が整数除数の間で必要であるとすると、要素９で
発生されるｋ１パルスに対応する時間、図に示すように
引き延ばされる。基準周波数のパルスの立ち上がりと時
間的に一致した次のパルスの立ち上がりに対し、分周器
Ｍからのパルスのエッジはｋ１＝２のときに要素９で発
生されるパルスの数に対応した時間だけ始まりがオフセ
ットし、同様に立ち下がりは更新された係数ｋ１＝３の
ときに要素９で発生されるパルスの数に対応した時間だ
け遅れる。次のパルスの前縁は更新された係数ｋ１＝４
に対応した時間だけ遅れる。立ち下がりは係数ｋ１＝１
に対応した時間だけ遅れ、係数の更新サイクルが繰り返
される。いまの場合は係数は順に０、１、２、３、０、
１、２、・・・となる。実際例においてはＬ＝６３およ
びｋ１＝７においては、周期的に更新される係数は７、
１４、２１、２８、３５、４２、４９、５６、６３、
６、１３、２０・・・となる。
て、端数の周波数−これは内挿された周波数であるが−
定められる。これらは部分的ｋ１およびｋ２により全て
のパルスを遅延させることによって生成される。各パル
スを同じだけ引き延ばすことを可能とするために、そし
てその結果パルスのエッジが最早ｆ0 およびＶＣＯ周波
数のエッジと時間的に一致しないために係数ｋ１および
ｋ２は各パルスに対して周期的に更新されなければなら
ない。原理は図３にを示されている。この図において簡
略化と明確化のためにＭ＝２、Ｌ＝４、ｋ１＝１として
いる。さらに考慮の対象とする最初のパルスはｆ0 の前
縁と同時に始まるものとする。この考察は図１の基準周
波数端子について行うが、ＶＣＯ端子についても同様で
ある。最上段のパルス列は基準パルス列を表す。第２段
目のパルス列は要素９の遅れレジスタによって発生され
る周波数４・ｆ0 のパルス列を表す。次段のパルス列は
Ｍ＝２の分周器によって分周されたパルスを表す。この
パルスが位相検出器に送られると、整数分周された周波
数がシンセサイザ中で発生される。いまその様な周波数
の発生が整数除数の間で必要であるとすると、要素９で
発生されるｋ１パルスに対応する時間、図に示すように
引き延ばされる。基準周波数のパルスの立ち上がりと時
間的に一致した次のパルスの立ち上がりに対し、分周器
Ｍからのパルスのエッジはｋ１＝２のときに要素９で発
生されるパルスの数に対応した時間だけ始まりがオフセ
ットし、同様に立ち下がりは更新された係数ｋ１＝３の
ときに要素９で発生されるパルスの数に対応した時間だ
け遅れる。次のパルスの前縁は更新された係数ｋ１＝４
に対応した時間だけ遅れる。立ち下がりは係数ｋ１＝１
に対応した時間だけ遅れ、係数の更新サイクルが繰り返
される。いまの場合は係数は順に０、１、２、３、０、
１、２、・・・となる。実際例においてはＬ＝６３およ
びｋ１＝７においては、周期的に更新される係数は７、
１４、２１、２８、３５、４２、４９、５６、６３、
６、１３、２０・・・となる。
【００２１】例として前述したＮ0 ＝１２８、Ｍ＝１０
２４、Ｎ＝６１４、基準周波数ｆ0＝１２．８ＭＨｚに
おいてΔＬ＝１としＬ＝６３とすればｄＭmin ＝２４８
ｐｐｍ、ｄｆxmin（周波数ラスタ）＝０．２５ｋＨｚと
なり最大周波数誤差は０．１２ｐｐｍとなる。Ｌ＝６３
とすれば、どのような既存の無線電話システムに対して
も充分に正確なステップを達成することができる。ｆ0
から逓倍された周波数はＶＣＯ周波数の半分以上でない
からこれは充分技術的に達成できる。適当な周波数逓倍
方法については、Ｌは整数あるいは整数＋１／２であ
り、技術的に最適な選択が可能である。
２４、Ｎ＝６１４、基準周波数ｆ0＝１２．８ＭＨｚに
おいてΔＬ＝１としＬ＝６３とすればｄＭmin ＝２４８
ｐｐｍ、ｄｆxmin（周波数ラスタ）＝０．２５ｋＨｚと
なり最大周波数誤差は０．１２ｐｐｍとなる。Ｌ＝６３
とすれば、どのような既存の無線電話システムに対して
も充分に正確なステップを達成することができる。ｆ0
から逓倍された周波数はＶＣＯ周波数の半分以上でない
からこれは充分技術的に達成できる。適当な周波数逓倍
方法については、Ｌは整数あるいは整数＋１／２であ
り、技術的に最適な選択が可能である。
【００２２】図４は図２の遅れ連鎖中の１個の遅れより
も小さな遅れ、即ち異なった周波数を有する２個の遅れ
連鎖の１個の遅れから他の１個の遅れの変動の発生を図
解したものである。ここでステップ状の遅れカーブ５１
および５２は係数ＬおよびＬ＋ΔＬ倍された周波数を表
し、Ｘ軸方向の遅れカーブの時間差は開始時間の差を表
す。１個の遅れの変動も含む所定の遅れ差は、例えばこ
の場合にはカーブ５１の点Ｐ１とカーブ５２の点Ｐ２に
相当する遅れ差として得られる。
も小さな遅れ、即ち異なった周波数を有する２個の遅れ
連鎖の１個の遅れから他の１個の遅れの変動の発生を図
解したものである。ここでステップ状の遅れカーブ５１
および５２は係数ＬおよびＬ＋ΔＬ倍された周波数を表
し、Ｘ軸方向の遅れカーブの時間差は開始時間の差を表
す。１個の遅れの変動も含む所定の遅れ差は、例えばこ
の場合にはカーブ５１の点Ｐ１とカーブ５２の点Ｐ２に
相当する遅れ差として得られる。
【００２３】図５はもう１つの実施例である。この位相
検出器の平衡状態の式から、周波数ｆx は次式となる。
検出器の平衡状態の式から、周波数ｆx は次式となる。
【００２４】
【数６】
【００２５】最小の周波数変化は次式となる。
【００２６】
【数７】
【００２７】即ち周波数ラスタは図２のものに対して端
数で割っただけ小さくなり、実際にも同程度にはなる。
しかしながら、図６の実施例はより安定度の低い可変周
波数ｆx が乗算されるために図２のものよりも劣ってい
る。
数で割っただけ小さくなり、実際にも同程度にはなる。
しかしながら、図６の実施例はより安定度の低い可変周
波数ｆx が乗算されるために図２のものよりも劣ってい
る。
【００２８】
【発明の効果】本発明の回路は基準周波数のドリフトを
補償することができ、そして／またはシンセサイザの内
部ロジックを使用して小さな周波数ステップを達成する
ことができる。逓倍と分周によって整数周波数の間にあ
る周波数を発生することが可能である。本発明はシンセ
サイザによって基準周波数から新しい基準周波数が作り
出される分野に適用することができる。この種の応用は
例えば無線電話の伝送器／受信機要素である。
補償することができ、そして／またはシンセサイザの内
部ロジックを使用して小さな周波数ステップを達成する
ことができる。逓倍と分周によって整数周波数の間にあ
る周波数を発生することが可能である。本発明はシンセ
サイザによって基準周波数から新しい基準周波数が作り
出される分野に適用することができる。この種の応用は
例えば無線電話の伝送器／受信機要素である。
【図１】本発明の望ましい実施例による内挿型シンセサ
イザのブロック図である。
イザのブロック図である。
【図２】遅れ連鎖の実施例である。
【図３】単位遅れの連鎖内において個々の遅れの端数の
形成の説明図である。
形成の説明図である。
【図４】各部のパルスの形状図である。
【図５】もう１つの実施例構成図である。
【図６】図６は従来技術によるシンセサイザのブロック
図である。
図である。
１…分周器 ２…係数要素 ３…位相検出器 ４…ループフィルタ ５…発振器（ＶＣＯ） ６…分周器 ７…係数要素 ８…逓倍器 ９…逓倍器
Claims (6)
- 【請求項１】 位相検出器（３）への入力信号の周波数
が値Ｍを有する分周器（１）によって基準パルス周波数
（ｆ0 ）から分周された周波数と分周器（６）部により
電圧制御発振器ＶＣＯ（５）によって発振されたパルス
周波数（ｆx）から分周された周波数とであり、ループ
フィルタ（４）によってフィルタされた位相検出器
（３）の出力信号が電圧制御発振器ＶＣＯを制御するデ
ィジタル位相同期回路（ＰＬＬ）に基づく周波数シンセ
サイザであって、 その中の一方で基準周波数（ｆ0 ）もしくは分周器
（１）部によって分周された周波数、または電圧制御発
振器ＶＣＯ（５）の出力周波数（ｆx ）もしくは分割周
器（６）から得られる周波数に係数Ｌが逓倍され、他の
一方において対応する周波数に係数Ｌ＋ΔＬが逓倍され
る要素（８、９）と、 その中の一方（２）において位相検出器（３）に伝送さ
れる第１の入力信号のパルスが要素（９）において生成
されるパルスのパルス長を所定の整数値ｋ１倍個別に引
き延ばされ、他の一方（７）において位相検出器（３）
に伝送される第２の入力信号のパルスが要素（８）にお
いて生成されるパルスのパルス長を所定の整数値ｋ２倍
それぞれに引き延ばされる要素（２、７）と、から構成
されることを特徴とする周波数シンセサイザ。 - 【請求項２】 要素（８、９）が連続する遅れレジスタ
要素で構成された長さＬないしはＬ＋ΔＬの遅れ連鎖か
らなり、１つの遅れ要素（４１）の遅れが要素（８、
９）から伝送されるパルス周波数の周期長の分数１／Ｌ
あるいは１／Ｌ＋ΔＬに対応するようにその速度が同期
され、位相検出器（３）に伝送されるパルスの引き延ば
しが遅れ連鎖を通過するパルスのエッジによって整数ｋ
１およびｋ２によって示されるように行われることを特
徴とする請求項１に記載された周波数シンセサイザ。 - 【請求項３】 長さＬおよびＬ＋ΔＬの遅れ連鎖を通過
する要素（８、９）に伝送されるパルスのエッジの進行
がその入力パルスの周期の間に行われるように同期さ
れ、位相検出器に伝送される所定の量のパルスの引き延
ばしがその順序番号が整数ｋ１およびｋ２で表される遅
れ連鎖中の遅れ要素の出力を位相検出器（３）に伝送す
ることによって行われることを特徴とする請求項２に記
載された周波数シンセサイザ。 - 【請求項４】 位相検出器（３）に伝送される各パルス
が要素（２、９；７、８）において各パルスに対応して
係数ｋ１およびｋ２を更新することによって先行するパ
ルスに関して引き延ばされ、次のパルスの遅れに対し遅
れ連鎖中をシフトすることによってその遅れが加算さ
れ、出力ｋ１あるいは出力ｋ２が遅れゲートの量によっ
て周期的に前送りされ、遅れ連鎖中に遅れを持たせない
場合には特例として１つのクロックパルスが印加される
ことを特徴とする請求項３に記載された周波数シンセサ
イザ。 - 【請求項５】 係数Ｌ＋ΔＬとΔＬが＋１あるいは−１
であることを特徴とする請求項１から４のいずれかに記
載された周波数シンセサイザ。 - 【請求項６】 要素（８、９）における周波数の逓倍が
制御され位相同期されたインバータ連鎖により行われる
ことを特徴とする請求項１に記載の周波数シンセサイ
ザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI900303 | 1990-01-18 | ||
| FI900303A FI87032C (fi) | 1990-01-18 | 1990-01-18 | Interpolerande pll-frekvenssyntetiserare |
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| Publication Number | Publication Date |
|---|---|
| JPH0799447A true JPH0799447A (ja) | 1995-04-11 |
| JP3075418B2 JP3075418B2 (ja) | 2000-08-14 |
Family
ID=8529739
Family Applications (1)
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|---|---|---|---|
| JP03004372A Expired - Fee Related JP3075418B2 (ja) | 1990-01-18 | 1991-01-18 | 内挿型ｐｌｌ周波数シンセサイザ |
Country Status (6)
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| JP (1) | JP3075418B2 (ja) |
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| DE (1) | DE69113070T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI90169C (fi) * | 1991-12-31 | 1993-12-27 | Nokia Mobile Phones Ltd | Foerfarande och kopplingsarrangemang foer att alstra en modulerad signal |
| FI90383C (fi) * | 1992-03-09 | 1994-01-25 | Nokia Mobile Phones Ltd | Menetelmä radiopuhelimen referenssitaajuuden stabiloimiseksi |
| US5281863A (en) * | 1992-03-26 | 1994-01-25 | Intel Corporation | Phase-locked loop frequency-multiplying phase-matching circuit with a square-wave output |
| US5699387A (en) * | 1993-06-23 | 1997-12-16 | Ati Technologies Inc. | Phase offset cancellation technique for reducing low frequency jitters |
| FI98420C (fi) * | 1995-01-24 | 1997-06-10 | Nokia Mobile Phones Ltd | Menetelmä ja kytkentä moduloidun signaalin muodostamiseksi lähetin/vastaanottimessa |
| FI951918A (fi) * | 1995-04-21 | 1996-10-22 | Nokia Mobile Phones Ltd | Lähetin-vastaanotinlaite ja menetelmä kompleksien I/Q-signaalin synnyttämiseksi ja käsittelemiseksi |
| US5787362A (en) * | 1996-07-08 | 1998-07-28 | Nokia Mobile Phones Limited | AM removal from FM signal generated by IQ modulator |
| US5768691A (en) * | 1996-08-07 | 1998-06-16 | Nokia Mobile Phones Limited | Antenna switching circuits for radio telephones |
| GB2317512B (en) * | 1996-09-12 | 2001-01-24 | Nokia Mobile Phones Ltd | Frequency modulation using a phase-locked loop |
| US6373912B1 (en) * | 1997-06-16 | 2002-04-16 | Legerity, Inc. | Phase-locked loop arrangement with fast lock mode |
| US6160456A (en) * | 1999-06-14 | 2000-12-12 | Realtek Semiconductor Corp. | Phase-locked loop having adjustable delay elements |
| US6356132B1 (en) | 2000-01-31 | 2002-03-12 | Agere Systems Guardian Corp. | Programmable delay cell |
| JP2003018057A (ja) | 2001-07-05 | 2003-01-17 | Alps Electric Co Ltd | アンテナ受信装置 |
| US6806750B1 (en) * | 2002-04-23 | 2004-10-19 | National Semiconductor Corporation | Method and system for clock deskewing using a continuously calibrated delay element in a phase-locked loop |
| US7002417B2 (en) * | 2003-03-21 | 2006-02-21 | Nokia Corporation | RC and SC filter compensation in a radio transceiver |
| US20040227578A1 (en) * | 2003-05-14 | 2004-11-18 | Miikka Hamalainen | Acoustic resonance-based frequency synthesizer using at least one bulk acoustic wave (BAW) or thin film bulk acoustic wave (FBAR) device |
| US7196564B2 (en) * | 2005-07-22 | 2007-03-27 | Texas Instruments Incorporated | High frequency balanced phase interpolator |
| CN103957007B (zh) * | 2014-05-09 | 2017-05-03 | 武汉工程大学 | 低信噪比下任意波形的微弱信号检测方法及*** |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4611230A (en) * | 1984-12-18 | 1986-09-09 | Zenith Electronics Corporation | Vertical video centering control system |
| SE447618B (sv) * | 1985-04-12 | 1986-11-24 | Ericsson Telefon Ab L M | Sett och anordning for att faslasa en styrd oscillators signal till en referensoscillators signal |
| US4802009A (en) * | 1987-07-13 | 1989-01-31 | Rca Licensing Corporation | Digitally controlled phase locked loop system |
| US4868524A (en) * | 1988-10-20 | 1989-09-19 | The Johns Hopkins University | RF circuit utilizing a voltage controlled saw oscillator |
-
1990
- 1990-01-18 FI FI900303A patent/FI87032C/fi not_active IP Right Cessation
-
1991
- 1991-01-07 US US07/638,130 patent/US5079520A/en not_active Expired - Lifetime
- 1991-01-17 AT AT91300361T patent/ATE128293T1/de active
- 1991-01-17 DE DE69113070T patent/DE69113070T2/de not_active Expired - Fee Related
- 1991-01-17 EP EP91300361A patent/EP0438309B1/en not_active Expired - Lifetime
- 1991-01-18 JP JP03004372A patent/JP3075418B2/ja not_active Expired - Fee Related
Also Published As
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| FI87032B (fi) | 1992-07-31 |
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| EP0438309A3 (en) | 1991-12-04 |
| FI900303A (fi) | 1991-07-19 |
| FI87032C (fi) | 1992-11-10 |
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| EP0438309A2 (en) | 1991-07-24 |
| US5079520A (en) | 1992-01-07 |
| DE69113070D1 (de) | 1995-10-26 |
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