JPH0799241A - スマート・パワー・チップ用基板内に絶縁トレンチを形成する方法 - Google Patents

スマート・パワー・チップ用基板内に絶縁トレンチを形成する方法

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JPH0799241A
JPH0799241A JP6160625A JP16062594A JPH0799241A JP H0799241 A JPH0799241 A JP H0799241A JP 6160625 A JP6160625 A JP 6160625A JP 16062594 A JP16062594 A JP 16062594A JP H0799241 A JPH0799241 A JP H0799241A
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silicon layer
silicon
doped
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Abstract

(57)【要約】 【目的】 論理回路及び高圧パワーデバイスを集積して
いるＳＯＩ基板に絶縁トレンチを形成し、トレンチの側
壁内に拡散領域を所定の大きさに形成することができ、
ＳＯＩ基板の絶縁層のエッチングを回避しながら空洞を
生じることなくトレンチを満たす方法を提供する。 【構成】 絶縁層２の表面まで達するトレンチ６をエッ
チングし、これをドープされたシリコン層で覆う。ドー
プされたシリコン構造物からの拡散によりトレンチ６に
隣接して拡散領域１１を形成し、ドープされたシリコン
構造物の酸化によりトレンチ６内に絶縁構造物９を形成
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスマート・パワー・チッ
プ用の基板内に絶縁トレンチを形成する方法に関する。
【０００２】
【従来の技術】スマート・パワー・チップとは基板内に
論理回路と高圧パワーデバイスをモノリシックに集積し
た複合デバイスである。論理回路は約５Ｖの電圧レベル
で作動されるが、しかし高圧パワーデバイスでは５００
Ｖまでの電圧が生じるため、論理回路と高圧パワーデバ
イスを電気的に絶縁する必要がある。
【０００３】高圧及び低圧デバイスを絶縁層分離により
電気的に相互に完全に絶縁することは公知である（例え
ばオハタ（Ｙｕ Ｏｈａｔａ）その他による「ＩＥＥＥ
１９８７ＣＩＣＣ」第４４３〜４４６頁及びナカガワ
（Ａ．Ｎａｋａｇａｗａ）その他による「ＩＳＰＳ１９
９０」第９７〜１０１頁参照）。その際デバイスはＳＯ
Ｉ基板内に形成される。ＳＯＩ基板は単結晶シリコン基
板上にＳｉＯ2からなる絶縁層及びこの絶縁層上にあり
ＳＯＩ基板の表面を囲む単結晶シリコン層を含んでい
る。ＳＯＩ基板の絶縁層は垂直方向の絶縁を保証し、一
方デバイスの横方向の絶縁は絶縁材で満たされたトレン
チにより実現される。多くの用途においてデバイスの電
圧挙動は、トレンチを酸化物で満たす前にトレンチの側
壁をその深さ全体を通してＳＯＩ基板の絶縁層までｎ+
又はｐ+ドープすることにより改善される（ヤスハラ
（Ｎ．Ｙａｓｕｈａｒａ）その他による「ＩＥＤＭ １
９９１」第１４１〜１４４頁参照）。
【０００４】横方向を絶縁するのにトレンチをエッチン
グした後まず側壁をドーピングすることが公知である。
このドーピングは例えばＢＳＧ又はＰＳＧのようなドー
プされたガラス層からの拡散（例えば欧州特許出願公開
第４４１４８２号明細書参照）、気相からの被覆（例え
ば欧州特許出願公開第４３０１６８号明細書参照）又は
イオン注入により行われる。スマート・パワー・チップ
で５〜１０のアスペクト比（トレンチの幅と深さの割
合）を有する約２０μｍの深さのトレンチが生じるの
で、イオン注入により側壁をドーピングする際に一様な
所定の大きさの拡散領域を形成するには問題がある。ガ
ラス層からの拡散又は気相からの被覆によるドーピング
の場合、拡散領域を形成後ドープされたガラスからなる
層又は被覆層は以後の工程中にこれらの層からの制御不
能の拡散又は設備の汚染を回避するため再び除去する必
要がある。従ってドーパント源として使用される層は完
全に除去しなければならない。その際ＳＯＩ基板の絶縁
層はトレンチの底面にエッチングストップを有していな
いことから腐食される恐れがある。
【０００５】引続きトレンチの充填が行われる。トレン
チのアスペクト比が高いため、空洞を生じることなくト
レンチを完全に満たすことは容易ではない。常圧でのＣ
ＶＤ（ＡＰＣＶＤ）法で析出されるＳｉＯ2層は層の一
様性が十分ではないためこの要件を満たさない。低圧に
よるＣＶＤ（ＬＰＣＶＤ）法でＳｉＯ2を析出した場合
にはいわゆる一様性は改善されるが、しかしトレンチを
許容時間内に充填するには析出率が低すぎる。
【０００６】ナカガワ（Ａ．Ｎａｋａｇａｗａ）その他
による「ＩＳＰＳ １９９０」第９７〜１０１頁から、
ＣＶＤ法による析出上の問題をトレンチを熱酸化するこ
とにより回避する方法が公知である。その際ポリシリコ
ンで満たされるスペースが残る。ポリシリコンは逆エッ
チング及び酸化される。
【０００７】ＣＶＤ法による析出の問題点を回避するも
う１つの方法は欧州特許出願公開第４４４８３６号明細
書から公知である。この場合トレンチをまずＳｉＯ2及
びＳｉ3Ｎ4からなる薄い絶縁層で内張りする。その後ポ
リシリコンを析出、逆エッチング及び酸化する。
【０００８】
【発明が解決しようとする課題】本発明は、論理回路及
び高圧パワーデバイスを集積しているＳＯＩ基板に絶縁
トレンチを形成し、トレンチの側壁内に拡散領域を所定
の大きさに形成することができ、ＳＯＩ基板の絶縁層の
エッチングを回避しながら空洞を生じることなくトレン
チを満たすことのできる方法を提供することを課題とす
る。
【０００９】
【課題を解決するための手段】この課題は本発明によ
り、ＳＯＩ基板が単結晶シリコン基板、その上に配設さ
れたＳｉＯ2からなる絶縁層及び更にその上に配設され
た単結晶シリコン層を含んでおり、単結晶シリコン層内
に絶縁層まで達するトレンチをエッチングし、少なくと
もトレンチの側壁を覆うドープ化シリコン構造物を形成
し、ドープ化シリコン構造物からの拡散により単結晶シ
リコン層内にトレンチに隣接して拡散領域を形成し、ド
ープ化シリコン構造物の酸化によりトレンチ内に絶縁構
造物を形成することにより解決される。本発明方法では
ドープ化シリコン構造物は、トレンチに隣接する拡散領
域を形成するための拡散源としても、またドープ化シリ
コン構造物の酸化によりトレンチを満たすのにも使用さ
れる。この拡散源はＳｉＯ2に酸化された後トレンチ用
充填材として使用されるため、拡散源の除去の必要性及
びそれに関連した絶縁層に対する自由エッチングの危険
性はなくなる。
【００１０】拡散領域のプロフィルに対する要件によっ
てはドープ化シリコン構造物からの拡散及びドープ化シ
リコン構造物の酸化は別々の工程で又は共通の工程で行
われる。ドープ化シリコン構造物からの拡散を酸化雰囲
気下に行うことは有利である。それというのも拡散と同
時にドープ化シリコン構造物の酸化が生じ、工程を削減
することができるからである。
【００１１】ドープ化シリコン構造物を形成するため、
ドープ化シリコン層をほぼ一様なエッジ被覆に析出する
ことは本発明の枠内にある。次いでドープ化シリコン構
造物がドープ化シリコン層の構造化により形成される。
【００１２】トレンチ内のドープ化シリコン層はその場
でドープ析出すると有利である。それによりドーパント
の均一な配分がドープ化シリコン層内に保証される。更
にこのプロセスはその場で層をドープ析出することによ
って簡略化される。
【００１３】トレンチ内のドープ化シリコン層をドープ
されていないシリコン層として析出することもできる。
この場合ドープされていないシリコン層上にドープされ
たガラスからなる被覆層を施す。ドープ化ガラスからの
拡散によりシリコン層をドープする。ドープ化ガラスと
しては所望のドーピングに応じて燐ケイ酸ガラス又はホ
ウケイ酸ガラスが適している。この被覆層を拡散後ドラ
イ及び／又はウエットエッチングにより除去する。引続
きドープ化構造物をドープ化シリコン層の構造化により
形成する。被覆層を除去する際ドープ化シリコン層はエ
ッチングストップの役目をする。この工程でドープ化シ
リコン層はＳＯＩ基板の絶縁層の表面をエッチングによ
る腐食から保護する。従って被覆層を残すことなく完全
に除去するために過エッチンすることも可能である。本
発明のこの実施態様はその場でのドープ化シリコン層の
析出を予定していない常圧ＣＶＤ法による従来の処理装
置での使用を可能にする。
【００１４】ドープ化シリコン層は非晶質層又は多結晶
層として析出してもよい。ドープ化シリコン層を非晶質
層として析出すると非晶質シリコンが良好な均一性を示
すため有利である。
【００１５】有利にはトレンチのエッチングに少なくと
もその表面にＳｉＯ2を含んでいるトレンチ用マスクを
使用する。トレンチのエッチングはＳｉＯ2に対して選
択的に行われる。ＳＯＩ基板の絶縁層はこれが同様にＳ
ｉＯ2からなるためエッチングストップの役目をする。
【００１６】ドープ化シリコン層を拡散する前にＳＯＩ
基板のトレンチ用マスク及び絶縁層の水平表面を露出す
るためにＳｉＯ2に対して選択的に異方性逆エッチング
すると有利である。単結晶シリコン層及びトレンチ用マ
スクの垂直側面にはドープ化シリコン構造物からなる自
己整合されたドープ化シリコンスペーサが残る。シリコ
ンスペーサからの拡散により拡散領域を形成する。基板
の水平表面のドープ化シリコン層の部分は除去されるた
め平坦な構造物が容易に形成される。
【００１７】別の実施態様によればドープ化選択エピタ
キシによりＳＯＩ基板の単結晶シリコン層のトレンチ内
に露出する側面にドープ化シリコン構造物を析出する。
選択エピタキシの場合シリコンはシリコン表面に成長す
る。その際トレンチ用マスク及び絶縁層の露出表面には
シリコンは成長しない。この場合にはシリコン構造物を
形成するのに例えば異方性エッチングのような構造化工
程は必要ではなく、これがプロセスを簡略化することに
なる。
【００１８】トレンチを完全に満たすために最後にトレ
ンチ内の絶縁構造物の内側の自由空間を満たすもう１つ
のシリコン層を析出し、その表面に酸化により自己整合
的にＳｉＯ2 被覆を形成することは本発明の枠内にあ
る。
【００１９】もう１つの実施態様によれば、フィッシャ
（Ｓ．Ｆｉｓｃｈｅｒ）その他による「ＥＣＳ，Ｅｘ
ｔ．Ａｂｓｔｒ．」第９２−２巻（１９９２）第３８１
頁から公知であるように、トレンチ内の絶縁構造物の内
側の自由空間をＯ3 −ＴＥＯＳ−ＣＶＤ法でＳｉＯ2 を
析出することにより満たす。
【００２０】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【００２１】ＳＯＩ基板は例えばｐ+ドープされている
単結晶シリコン基板１、その上に配設されたＳｉＯ2か
らなる絶縁層２及び更にその上に配設された単結晶シリ
コン層３を含んでいる（図１参照）。ＳＯＩ基板を有利
には直接ウェハボンディング（ＤＷＢ）法により又はシ
リコン直接ボンディング（ＳＤＢ）法（これは例えばオ
ハタ（Ｙｕ Ｏｈａｔａ）その他による「ＩＥＥＥ１９
８７」第４４３〜４４６頁から公知である）により形成
する。絶縁層２の厚さは例えば２μｍである。単結晶シ
リコン層３の厚さは例えば２０μｍである。単結晶シリ
コン層３は例えば弱くｎドープされている。単結晶シリ
コン層３のドーパント濃度は燐原子の例えば１０14／ｃ
ｍ3である。単結晶シリコン層３内に後にデバイスが形
成される。
【００２２】単結晶シリコン層３の表面にトレンチ用マ
スク４を施す。トレンチ用マスク４は下部層４１、中間
層４２及び上部層４３を含んでいる。下部層４１を例え
ば熱酸化により５０ｎｍの厚さに形成する。中間層４２
を例えばＳｉ3Ｎ4のＣＶＤ析出により１５０ｎｍの厚さ
に形成する。上部層４３を例えばＳｉＯ2のＣＶＤ析出
により１６００ｎｍの厚さに形成する。トレンチ用マス
ク４を構造化するためこの成層上にレジストマスク５を
施す。トレンチ用マスク４をＣＨ3／Ｏ2のドライエッチ
ング処理でレジストマスク５を使用して構造化する。ト
レンチ用マスクは深いトレンチをエッチングするのに適
しているものでなければならない。
【００２３】レジストマスク５を剥離により除去した後
トレンチ用マスク４を使用して単結晶シリコン層３内に
トレンチ６をエッチングする（図２参照）。エッチング
は例えばＣｌ2／Ｏ2による異方性ドライエッチング処理
で行われる。エッチングはＳｉＯ2 に対して選択的に行
われる。従って絶縁層２の表面が露出された時点で直ち
にエッチングは中止する。
【００２４】トレンチ６にきれいな側壁６１を形成する
ために側壁にあるエッチング生成物をＨＦ浸漬により除
去する。
【００２５】トレンチ用マスク４、トレンチ６の側壁６
１及び絶縁層２の露出表面にドープ化シリコン層７を析
出する（図３参照）。ドープ化シリコン層７をその場で
ドープする。ドープ化シリコン層７は例えば非晶質シリ
コンからなり、例えば４×１０20ｃｍ-3 のドーパント
濃度でホウ素を含有している。ドープ化シリコン層７を
４００〜５５０℃の温度で析出する。その際ドーパント
を非晶質シリコンに装入するが、しかしこれはまだ活性
化させない。ドープ化シリコン層７をほぼ一様なエッジ
被覆に析出する。即ちドープ化シリコン層７の層厚は水
平ベースでも垂直ベースでもほぼ同じである。ドープ化
シリコン層７の厚さはトレンチ６の幅及び形状に適合さ
せる。例えば幅２μｍのトレンチ６の場合ドープ化シリ
コン層７を４００ｎｍの厚さに析出する。
【００２６】またドープ化シリコン層７をその場でドー
プ析出するのとは異なり、シリコン層をドープ化ガラス
からなる被覆層を施されている未ドープのシリコン層の
析出により形成してもよい。所望のドーピングに応じて
ホウケイ酸ガラス又は燐ケイ酸ガラスからなる被覆層を
常圧ＣＶＤ（ＡＰＣＶＤ）法での析出により形成する。
被覆層中のドーパント含有量は１〜８重量％、有利には
４〜６重量％である。窒素雰囲気下に２０分間行われる
例えば１０００℃の熱処理で被覆層からドーパントが拡
散され、その結果未ドープのシリコン層からドープ化シ
リコン層７が形成される。その際被覆層に場合によって
は起こり得る厚さの変動はドープ化シリコン層７内にド
ーピングの不均一性をもたらすことはない。それという
のもシリコン層内に拡散されることによりドープ化シリ
コン層７は均一なドーパント濃度になるからである。拡
散後被覆層はドライ及び／又はウエットエッチングによ
りドープ化シリコン層７に対して選択的に除去される。
【００２７】例えばＨＢｒ／Ｃｌ2 プラズマ中での異方
性ドライエッチングでドープ化シリコン層７をトレンチ
用マスク４及び絶縁層２の水平表面が露出されるまでエ
ッチングする（図４参照）。その際トレンチ６の側壁６
１にドープ化シリコンからなるスペーサ８が形成され
る。
【００２８】ドープ化シリコンからなるスペーサ８は図
３及び図４について記載した方法とは異なって選択エピ
タキシによって析出してもよい。選択エピタキシの場合
シリコンは露出シリコン表面だけに成長する。トレンチ
用マスク４及び絶縁層２の水平表面はＳｉＯ2からな
り、トレンチ６の側壁６１のみで単結晶シリコン層３の
表面が露出されているので、スペーサ８は選択エピタキ
シではトレンチ６の側壁６１上のみに成長する。選択エ
ピタキシは例えばＣｌ2及びＳｉＨ4の混合物を使用して
行われる。この際スペーサ８をその場で例えば４×１０
20ｃｍ-3のホウ素濃度でドーピングするために、プロセ
スガスにドーピングガスとしてＮ2で希釈されたＢ2Ｈ6
を混和する。スペーサ８をｎドープするにはドーピング
ガスとしてＮ2で希釈されたＡｓＨ3が適している。選択
エピタキシは例えば８００〜９００℃の温度範囲及び５
００ｍ〜１００トルの圧力で行われる。
【００２９】湿気雰囲気下で１０００℃で熱処理するこ
とによりドーパントはスペーサ８から単結晶シリコン層
３内に拡散され、そこにトレンチ６に隣接して拡散領域
１１を形成する（図５参照）。同時にスペーサ８の非晶
質シリコンは一部再結晶する。その際絶縁構造物９並び
にＳｉＯ2のバーズ・ビーク（鳥のくちばし状部分）１
０が単結晶シリコン層の上側エッジに形成される。熱処
理は少なくとも絶縁に必要とされる酸化物層厚に達する
まで進められる。ＳｉＯ2のバーズ・ビーク１０は単結
晶シリコン層３のシリコン酸化により形成される。絶縁
構造物９はスペーサ８のシリコンの酸化により形成され
る。拡散領域１１内のドーパント濃度はスペーサ８のド
ーピングに応じて調整される。
【００３０】もう１つのシリコン層１２の析出によりト
レンチ６内になお残留する自由空間を満たす（図６参
照）。このもう１つのシリコン層１２は例えば非晶質シ
リコンからなる。
【００３１】逆エッチングにより、例えばＨＢｒ／Ｃｌ
2プラズマ中でのドライエッチングによりトレンチ用マ
スク４の上部層４３の表面を露出する。その際トレンチ
６の自由空間内に残留するもう１つのシリコン層１２の
非晶質シリコンはシリコン充填材１２１を形成する（図
７参照）。エッチングはシリコン充填剤２１の上側エッ
ジがトレンチ用マスク４の熱酸化によるＳｉＯ2からな
る下部層４１の下方に達するまで進められる。
【００３２】引続きトレンチ用マスク４の上部層４３を
例えばＣＨＦ3／Ｏ2でのエッチングにより除去する（図
８参照）。 エッチングはＳｉ3Ｎ4に対して選択的に行
われるため、エッチングはトレンチ用マスク４の中間層
４２の表面で中止される。このエッチングの際に同様に
ＳｉＯ2からなる絶縁構造物９の上方部分は、ほぼトレ
ンチ用マスク４の中間層４２の高さに達するまで逆エッ
チングされる。
【００３３】湿気雰囲気下での１０００℃の熱処理でシ
リコン充填材１２１の表面を酸化する。その際シリコン
充填材１２１を完全に覆う絶縁カバー１３が形成される
（図９参照）。絶縁カバー１３はマスクを使用せずに、
即ち自己整合的に形成される。絶縁カバー１３の形成と
同時にＳｉＯ2のバーズ・ビーク１０が単結晶シリコン
層３の上側エッジに形成される。これはエッジを丸める
ことによって破壊電圧を高めるのに寄与する。
【００３４】絶縁構造物９の内側に残る自由空間（図５
参照）を図６〜図９について記載した方法とは別にＳｉ
Ｏ2の一様な析出により例えばＯ3／ＴＥＯＳ法で満たし
てもよい。それにはＯ3及びＳｉ（ＯＣ2Ｈ5）4を含むプ
ロセスガスを使用するＣＶＤ法を行う。このＣＶＤ法は
例えば５０〜６００トルの範囲の圧力及び２００〜６０
０℃の温度範囲で行われる。プロセスガス中のＯ3の分
量は０．５〜６重量％である。この方法でトレンチ内に
残る自由空間は完全にＳｉＯ2で満たされる。
【００３５】次に単結晶シリコン層３内に論理回路及び
高圧パワーデバイスを形成する。
【００３６】図１０は基板上に配設されたホウ素をドー
プされたシリコン層のホウ素配分を示すものである。一
点破線Ｏ1はシリコン基板の表面を示すものである。シ
リコン基板は１０15／ｃｍ3で燐原子をドープされてい
る。ホウ素ドープ化シリコン層は５００ｎｍ の厚さを
有し、４×１０20ｃｍ-3のホウ素をドープされている。
図１０にはドープ化シリコン層に相当する範囲がＳ
1で、また基板に相当する範囲がＳ2で示されている。ホ
ウ素のドーパント濃度は基板Ｓ2の表面Ｏ1の範囲で急勾
配の減退を示している。
【００３７】図１１はドープ化シリコン層を湿気雰囲気
下に１０００℃で拡散及び酸化した後のホウ素配分を示
すものである。ドープ化シリコン層から酸化により図１
１にＳ3と記されている範囲にＳｉＯ2層が生じている。
また拡散により基板の表面にｐドープされた拡散領域が
生じている。この拡散領域は図１１のＳ4で示された範
囲に相当する。図１１のＳ5で示された範囲は基板の出
発ドーピング状況を示すものである。図１１のＯ2で示
された破線は基板の表面を示す。図１１のＯ3で示され
た破線は拡散領域の境目を示す。図１０及び図１１はシ
ミュレーション計算の結果を示しており、それにより湿
気雰囲気下に１０００℃での非晶質シリコン層を完全酸
化も、拡散及び拡散領域の形成も同時に可能であること
を実証するものである。
【００３８】本発明方法ではトレンチの側壁のドーピン
グとトレンチの充填を同時に行うため処理工程は簡略化
される。
【００３９】本発明のもう１つの利点はトレンチの側壁
をドーピング、トレンチを充填する処理工程がＣＭＯＳ
技術からの従来の処理工程であることである。論理回路
の形成にこの種のＣＭＯＳプロセスがもともと必要であ
るため、ＣＭＯＳプロセスと協調性のある工程だけが使
用されることを意味する。
【００４０】トレンチの表面の自己整合された絶縁カバ
ーによりエッジの丸み及び拡大されたＳｉＯ2のバーズ
・ビークが同時に形成されることにより電気特性は改善
される。
【図面の簡単な説明】
【図１】トレンチ用マスクを有するＳＯＩ基板の断面
図。
【図２】トレンチをエッチングした後のＳＯＩ基板の断
面図。
【図３】ドープ化シリコン層を析出した後のＳＯＩ基板
の断面図。
【図４】ドープ化シリコン層を逆エッチングした後のＳ
ＯＩ基板の断面図。
【図５】ドープ化シリコン層を拡散及び酸化した後のＳ
ＯＩ基板の断面図。
【図６】トレンチ内に残っている自由空間をもう１つの
シリコン層で満たした後のＳＯＩ基板の断面図。
【図７】もう１つのシリコン層を逆エッチングした後の
ＳＯＩ基板の断面図。
【図８】トレンチ用マスクの上部層を除去した後のＳＯ
Ｉ基板の断面図。
【図９】トレンチの上部範囲にＳｉＯ2カバーを形成し
た後のＳＯＩ基板の断面図。
【図１０】基板上に配設されたホウ素ドープ化シリコン
層のホウ素配分をシミュレーション計算により示すダイ
アグラム。
【図１１】湿気雰囲気下に１０００℃でドープされたシ
リコン層の拡散及び酸化後のホウ素配分をシミュレーシ
ョン計算により示すダイアグラム。
【符号の説明】
１ 単結晶シリコン基板 ２ 絶縁層 ３ 単結晶シリコン層 ４ トレンチ用マスク ４１ 下部層 ４２ 中間層 ４３ 上部層 ５ レジストマスク ６ トレンチ ６１ トレンチの側壁 ７ ドープ化シリコン層 ８ スペーサ ９ 絶縁構造物 １０ ＳｉＯ2バーズ・ビーク １１ 拡散領域 １２ もう１つのシリコン層 １２１ シリコン充填材 １３ 絶縁カバー

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 論理回路及び高圧パワーデバイスが集積
    されているＳＯＩ基板内に絶縁トレンチを形成する方法
    において、 ａ）ＳＯＩ基板が単結晶シリコン基板（１）、その上に
    配設されたＳｉＯ2からなる絶縁層（２）及び更にその
    上に配設された単結晶シリコン層（３）を含んでおり、 ｂ）単結晶シリコン層（３）内に絶縁層（２）まで達す
    るトレンチ（６）をエッチングし、 ｃ）少なくともトレンチ（６）の側壁（６１）を覆うド
    ープ化シリコン構造物（８）を形成し、 ｄ）ドープ化シリコン構造物（８）からの拡散により単
    結晶シリコン層（３）内にトレンチ（６）に隣接して拡
    散領域（１１）を形成し、 ｅ）ドープ化シリコン構造物（８）の酸化によりトレン
    チ（６）内に絶縁構造物（９）を形成することを特徴と
    するスマート・パワー・チップ用基板内に絶縁トレンチ
    を形成する方法。
  2. 【請求項２】 ドープ化シリコン層（８）からの拡散を
    酸化雰囲気下に行うことにより拡散と同時にドープ化シ
    リコン構造物（８）を酸化させることを特徴とする請求
    項１記載の方法。
  3. 【請求項３】 拡散及び酸化を湿気雰囲気下に９００〜
    １２００℃の温度範囲で行うことを特徴とする請求項２
    記載の方法。
  4. 【請求項４】 トレンチ（６）のエッチングを少なくと
    もその表面にＳｉＯ2を含んでいるトレンチ用マスクの
    使用下に行い、またトレンチ（６）のエッチングをＳｉ
    Ｏ2に対して選択的に行うことを特徴とする請求項１な
    いし３の１つに記載の方法。
  5. 【請求項５】 ドープ化シリコン構造物（８）を形成す
    るために、その厚さがトレンチ（６）の幅の半分以下で
    ありかつほぼ一様なエッジ被覆を有するドープ化シリコ
    ン層（７）を形成し、このドープ化シリコン層（７）
    に、トレンチ（４）及びＳｉＯ2層（２）の水平表面を
    露出し単結晶シリコン層（３）及びトレンチ用マスク
    （４）の垂直側面にドープ化シリコンスペーサ（８）が
    残留するようにＳｉＯ2に対して選択的異方性エッチン
    グを行い、トレンチ（６）に隣接する拡散領域（１１）
    をシリコンスペーサ（８）からの拡散により形成し、ト
    レンチ（６）内に絶縁構造物（９）をシリコンスペーサ
    （８）からの酸化により形成することを特徴とする請求
    項４記載の方法。
  6. 【請求項６】 ドープ化シリコン層（７）をその場でド
    ープして析出することを特徴とする請求項５記載の方
    法。
  7. 【請求項７】 ドープ化シリコン層（７）をドープされ
    ていないシリコン層とドープされたガラスからなる被覆
    層の析出、シリコン層内に被覆層からのドーパントの拡
    散及び被覆層の除去により形成することを特徴とする請
    求項５記載の方法。
  8. 【請求項８】 ドープ化シリコン層（７）を非晶質に析
    出することを特徴とする請求項５ないし７の１つに記載
    の方法。
  9. 【請求項９】 ドープ化シリコン層（７）を４００〜５
    ５０℃の温度でＳｉＨ4又はＳｉ2Ｈ6の使用下に析出す
    ることを特徴とする請求項８記載の方法。
  10. 【請求項１０】 トレンチ（６）の側壁（６１）を形成
    する単結晶シリコン層（３）の垂直側面にドープ化シリ
    コン構造物（８）を選択的シリコン析出により形成する
    ことを特徴とする請求項４記載の方法。
  11. 【請求項１１】 選択エピタキシをＣｌ2／ＳｉＨ4の使
    用下に行うことを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 もう１つのシリコン層（１２）の析出
    及び逆エッチングによりトレンチ（６）内の絶縁構造物
    （９）の内側に残留する自由空間をシリコン充填材（１
    ２１）で満たすことを特徴とする請求項５ないし１１の
    １つに記載の方法。
  13. 【請求項１３】 トレンチ用マスク（４）を熱酸化によ
    るＳｉＯ2からなる下部層（４１）、ＣＶＤによるＳｉ3
    Ｎ4からなる中間層（４２）及びＣＶＤによるＳｉＯ2か
    らなる上部層（４３）からなる成層として形成し、シリ
    コン充填材（１２１）がトレンチ用マスク（４）の下部
    層（４１）に達するようにもう１つのシリコン層（１
    ２）を逆エッチングし、トレンチ用マスク（４）の上部
    層（４３）を除去し、トレンチ用マスク（４）の中間層
    （４３）にほぼ達するように絶縁構造物（９）の上方範
    囲を逆エッチングするようにしてＳｉ3Ｎ4に対する選択
    的エッチングを行い、シリコン充填材（１２１）を完全
    に覆う絶縁カバー（１３）が形成されるようにシリコン
    充填材（１２１）の表面を酸化することを特徴とする請
    求項１２記載の方法。
  14. 【請求項１４】 絶縁カバー（１３）を形成するための
    酸化を湿気雰囲気下に９００〜１２００℃の温度範囲で
    行うことを特徴とする請求項１３記載の方法。
  15. 【請求項１５】 トレンチ（６）内の絶縁構造物（９）
    の内側に残る自由空間をＣＶＤ法でＯ3及びＳｉ（ＯＣ2
    Ｈ5）4を含むプロセスガスの使用下にＳｉＯ2で満たす
    ことを特徴とする請求項５ないし１１の１つに記載の方
    法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003536261A (ja) * 2000-06-02 2003-12-02 ゼネラル セミコンダクター，インク． パワー金属酸化膜半導体電界効果トランジスタの製造方法
JP2004509452A (ja) * 2000-06-02 2004-03-25 ゼネラル　セミコンダクター，インク． パワー金属酸化膜半導体電界効果トランジスタ及びその製造方法
US7553740B2 (en) 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
JP2014229857A (ja) * 2013-05-27 2014-12-08 東京エレクトロン株式会社 トレンチを充填する方法及び処理装置
KR20180029925A (ko) * 2016-09-13 2018-03-21 어플라이드 머티어리얼스, 인코포레이티드 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172061A (ja) * 1995-12-18 1997-06-30 Fuji Electric Co Ltd 半導体装置の製造方法
US5933746A (en) * 1996-04-23 1999-08-03 Harris Corporation Process of forming trench isolation device
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
JP3353644B2 (ja) * 1997-04-24 2002-12-03 日本電気株式会社 プロセスシミュレーション方法
EP0925604B1 (en) * 1997-05-29 2008-07-09 Nxp B.V. A method of manufacturing an electronic device whereby a conductive layer is provided on an electrically insulating substrate, from which layer a conductor pattern is formed
DE19728282A1 (de) * 1997-07-02 1999-01-07 Siemens Ag Herstellverfahren für einen Isolationsgraben in einem SOI-Substrat
US6153478A (en) * 1998-01-28 2000-11-28 United Microelectronics Corp. STI process for eliminating kink effect
DE19816449C2 (de) 1998-04-14 2000-10-26 Siemens Ag Verfahren zum Herstellen eines SOI-Wafers für niederohmige Hochvolt-Halbleiterbauelemente
FR2785087B1 (fr) * 1998-10-23 2003-01-03 St Microelectronics Sa Procede de formation dans une plaquette de silicium d'un caisson isole
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
GB9915589D0 (en) * 1999-07-02 1999-09-01 Smithkline Beecham Plc Novel compounds
GB9929613D0 (en) * 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Manufacture of semiconductor material and devices using that material
US6506657B1 (en) * 2000-04-19 2003-01-14 National Semiconductor Corporation Process for forming damascene-type isolation structure for BJT device formed in trench
KR100419869B1 (ko) * 2000-08-02 2004-02-25 주식회사 하이닉스반도체 쉘로우트렌치분리 형성방법
KR20020051351A (ko) * 2000-12-22 2002-06-29 박종섭 반도체장치의 소자격리방법
US6436791B1 (en) 2001-06-14 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing a very deep STI (shallow trench isolation)
DE10148491B4 (de) * 2001-10-01 2006-09-07 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Halbleiteranordnung mit Hilfe einer thermischen Oxidation und Halbleiteranordnung
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
JP2004047624A (ja) * 2002-07-10 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
DE10234165B4 (de) 2002-07-26 2008-01-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Füllen eines Grabens, der in einem Substrat gebildet ist, mit einem isolierenden Material
US6627502B1 (en) * 2002-10-24 2003-09-30 Taiwan Semiconductor Manufacturing Company Method for forming high concentration shallow junctions for short channel MOSFETs
US6962857B1 (en) 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
US7422961B2 (en) * 2003-03-14 2008-09-09 Advanced Micro Devices, Inc. Method of forming isolation regions for integrated circuits
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US7238588B2 (en) * 2003-01-14 2007-07-03 Advanced Micro Devices, Inc. Silicon buffered shallow trench isolation
TWI230432B (en) * 2003-05-05 2005-04-01 Nanya Technology Corp Method for improving sneakage at shallow trench isolation and STI structure thereof
US6921709B1 (en) 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
ITTO20050056A1 (it) * 2005-02-03 2006-08-04 St Microelectronics Srl Procedimento di fabbricazione di una fetta soi con aumentata capacita' di segregazione delle impurita'
US7723204B2 (en) * 2006-03-27 2010-05-25 Freescale Semiconductor, Inc. Semiconductor device with a multi-plate isolation structure
US8153502B2 (en) * 2006-05-16 2012-04-10 Micron Technology, Inc. Methods for filling trenches in a semiconductor material
KR100869742B1 (ko) * 2006-12-29 2008-11-21 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 형성 방법
US7790524B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures
US7786535B2 (en) * 2008-01-11 2010-08-31 International Business Machines Corporation Design structures for high-voltage integrated circuits
US7772651B2 (en) * 2008-01-11 2010-08-10 International Business Machines Corporation Semiconductor-on-insulator high-voltage device structures, methods of fabricating such device structures, and design structures for high-voltage circuits
US7790543B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures
JP2009238980A (ja) * 2008-03-27 2009-10-15 Hitachi Ltd 半導体装置及びその製造方法
US7700428B2 (en) * 2008-05-09 2010-04-20 International Business Machines Corporation Methods of fabricating a device structure for use as a memory cell in a non-volatile random access memory
US7804124B2 (en) * 2008-05-09 2010-09-28 International Business Machines Corporation Device structures for a memory cell of a non-volatile random access memory and design structures for a non-volatile random access memory
US9578128B2 (en) * 2012-10-29 2017-02-21 Google Inc. Systems and methods for message delivery to mobile devices supporting multiple users
KR102318197B1 (ko) 2014-09-22 2021-10-26 삼성전자주식회사 씨모스 이미지 센서의 픽셀 및 이를 포함하는 이미지 센서
US10707330B2 (en) * 2018-02-15 2020-07-07 Globalfoundries Inc. Semiconductor device with interconnect to source/drain

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2449688C3 (de) * 1974-10-18 1980-07-10 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper
US4274892A (en) * 1978-12-14 1981-06-23 Trw Inc. Dopant diffusion method of making semiconductor products
US4333794A (en) * 1981-04-07 1982-06-08 International Business Machines Corporation Omission of thick Si3 N4 layers in ISA schemes
US4473598A (en) * 1982-06-30 1984-09-25 International Business Machines Corporation Method of filling trenches with silicon and structures
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4604150A (en) * 1985-01-25 1986-08-05 At&T Bell Laboratories Controlled boron doping of silicon
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
IT1197523B (it) * 1986-10-30 1988-11-30 Sgs Microelettronica Spa Processo per la fabbricazione di transistori ad effetto di campo a "gate" isolata con giunzioni aventi profondita' estremamente ridotta
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法
US4861729A (en) * 1987-08-24 1989-08-29 Matsushita Electric Industrial Co., Ltd. Method of doping impurities into sidewall of trench by use of plasma source
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
KR910005401B1 (ko) * 1988-09-07 1991-07-29 경상현 비결정 실리콘을 이용한 자기정렬 트랜지스터 제조방법
JP3130906B2 (ja) * 1989-12-01 2001-01-31 セイコーインスツルメンツ株式会社 半導体内壁に対する不純物の注入方法
US5116778A (en) * 1990-02-05 1992-05-26 Advanced Micro Devices, Inc. Dopant sources for cmos device
JP2597022B2 (ja) * 1990-02-23 1997-04-02 シャープ株式会社 素子分離領域の形成方法
EP0469555B1 (en) * 1990-07-31 1996-04-17 Nec Corporation Charge storage capacitor electrode and method of manufacturing the same
KR100209856B1 (ko) * 1990-08-31 1999-07-15 가나이 쓰도무 반도체장치의 제조방법
KR920020676A (ko) * 1991-04-09 1992-11-21 김광호 반도체 장치의 소자분리 방법
US5192708A (en) * 1991-04-29 1993-03-09 International Business Machines Corporation Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
JPH05234900A (ja) * 1992-02-19 1993-09-10 Nec Corp 半導体装置の製造方法
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003536261A (ja) * 2000-06-02 2003-12-02 ゼネラル セミコンダクター，インク． パワー金属酸化膜半導体電界効果トランジスタの製造方法
JP2004509452A (ja) * 2000-06-02 2004-03-25 ゼネラル　セミコンダクター，インク． パワー金属酸化膜半導体電界効果トランジスタ及びその製造方法
US7553740B2 (en) 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
JP2014229857A (ja) * 2013-05-27 2014-12-08 東京エレクトロン株式会社 トレンチを充填する方法及び処理装置
KR20180029925A (ko) * 2016-09-13 2018-03-21 어플라이드 머티어리얼스, 인코포레이티드 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스
CN109643639A (zh) * 2016-09-13 2019-04-16 应用材料公司 用于间隔件和硬掩模应用的硼烷介导的从硅烷和烷基硅烷物质脱氢的工艺
CN109643639B (zh) * 2016-09-13 2023-08-11 应用材料公司 用于间隔件和硬掩模应用的硼烷介导的从硅烷和烷基硅烷物质脱氢的工艺

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